[go: up one dir, main page]

KR20040059375A - Size reduction method of nor flash cell array by using self aligned contact - Google Patents

Size reduction method of nor flash cell array by using self aligned contact Download PDF

Info

Publication number
KR20040059375A
KR20040059375A KR1020020085990A KR20020085990A KR20040059375A KR 20040059375 A KR20040059375 A KR 20040059375A KR 1020020085990 A KR1020020085990 A KR 1020020085990A KR 20020085990 A KR20020085990 A KR 20020085990A KR 20040059375 A KR20040059375 A KR 20040059375A
Authority
KR
South Korea
Prior art keywords
gate
contact
forming
self
junction
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
KR1020020085990A
Other languages
Korean (ko)
Other versions
KR100944665B1 (en
Inventor
정중진
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020020085990A priority Critical patent/KR100944665B1/en
Publication of KR20040059375A publication Critical patent/KR20040059375A/en
Application granted granted Critical
Publication of KR100944665B1 publication Critical patent/KR100944665B1/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명은 자기정렬 컨택(self aligned contact; SAC) 공정을 사용함으로써 셀 게이트의 디자인, 특히 소오스 영역의 것을 굴곡이 아닌 직선으로 만들 수 있음으로 인하여 게이트대 게이트간(gate to gate spacing)의 간격을 최소까지 줄일 수 있는 자기 정렬 컨택을 이용한 노아(NOR) 플래시 셀 어레이의 사이즈 축소 방법을 제공하는 것이다. NOR 플래시 셀 어레이의 사이즈 축소 방법은 소오스, 드레인, 정션등의 소정의 하부구조가 형성된 기판 상에 게이트를 형성하는 단계와, 게이트 상에 산화막과 층간 절연막을 순차적으로 형성하는 단계와, 정션을 노출할 수 있도록 컨택 마스크를 정렬하는 단계와, 컨택 마스크를 이용하여 층간 절연막과 산화막을 자기정렬 컨택방식으로 식각을 하여 정션을 노출시키는 컨택홀을 형성하는 단계를 포함한다.The present invention uses a self aligned contact (SAC) process to reduce the gate to gate spacing spacing because the cell gate design can be made straight, rather than curved, in the source region. The present invention provides a method of reducing the size of a NOR flash cell array using a self-aligned contact that can be reduced to a minimum. The size reduction method of the NOR flash cell array includes forming a gate on a substrate on which a predetermined substructure such as a source, a drain, and a junction is formed, sequentially forming an oxide film and an interlayer insulating film on the gate, and exposing the junction. And arranging the contact masks to form contact holes, and forming contact holes exposing the junctions by etching the interlayer insulating film and the oxide film using a self-aligned contact method using the contact mask.

Description

자기 정렬 컨택을 이용한 노아 플래시 셀 어레이의 사이즈 축소 방법{SIZE REDUCTION METHOD OF NOR FLASH CELL ARRAY BY USING SELF ALIGNED CONTACT}SIZE REDUCTION METHOD OF NOR FLASH CELL ARRAY BY USING SELF ALIGNED CONTACT}

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는, 0.25 ㎛ 이상의 소자에서 컨택 형성시 사용되고 있는 사용되고 있는 자기정렬 컨택(self aligned contact; SAC) 방식을 이용하고 NOR 플래시의 게이트 디자인을 일부 변경해서 셀사이즈를 줄이기 위한 SAC를 이용한 NOR 플래시 셀 어레이의 사이즈 축소 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a part of a gate design of a NOR flash using a self-aligned contact (SAC) method, which is used in forming a contact in an element of 0.25 μm or more. The present invention relates to a method for reducing the size of a NOR flash cell array using SAC to reduce the cell size by changing.

일반적으로, 종래의 플래시 메모리는 크게 두 가지 유형으로 나누어지는 데 이는 NOR형과 NAND형으로 나누어지는 것이다. 이러한 유형의 커다란 차이점은 작동원리가 상이한 것에 기인하는 셀의 디자인으로부터 발생된다. 즉, NOR형의 컨택 형성은 드레인 액티브마다, 그리고 소오스에도 컨택이 뚫리게 되어 있다.In general, the conventional flash memory is divided into two types, which are divided into NOR type and NAND type. The big difference of this type arises from the design of the cell due to the different principle of operation. That is, in the NOR-type contact formation, the contact is made to pass through the drain active and the source.

도 1은 종래 기술에 따라 형성된 NOR형 셀 구조를 도시한 평면도이다.1 is a plan view showing a NOR cell structure formed according to the prior art.

도 1에 도시한 바와 같이, NOR형 셀 구조에서는 컨택 형성이 드레인 액티브마다 드레인 컨택(Dc)이 뚫려 있으며, 그리고 소오스에도 소오스 컨택(Sc)이 뚫리게 되어 있다. IF5 S3-Family Flash 제품을 기준으로 예를 들면, 최소 게이트 간격은 0.30 ㎛로 되어 있는데, 실제 도 1에서 알 수 있는 바와 같이 소오스 영역의 게이트대 게이트 간격은 0.30 ㎛로 디자인되어 있다.As shown in FIG. 1, in the NOR cell structure, the contact contact is formed through the drain contact Dc for each drain active, and the source contact Sc is also drilled through the source. For example, based on the IF5 S3-Family Flash product, the minimum gate spacing is 0.30 mu m. In fact, as shown in FIG. 1, the gate-to-gate spacing of the source region is designed to be 0.30 mu m.

따라서, NOR형의 플래시 메모리는 빠른 랜덤액세스 시간(fast access time), 섹터 소거(sector erase) 등과 같은 장점을 갖고 있음에도 불구하고, 전술한 컨택 형성으로 인해 셀 사이즈를 줄이는데 커다란 어려움이 있다.Therefore, the NOR-type flash memory has a great difficulty in reducing the cell size due to the above-described contact formation, although it has advantages such as fast random access time and sector erase.

셀 사이즈를 줄이지 못함으로 인하여 실제 유효한 다이(die)의 개수가 줄어들고, 이로 인하여 수율(yield) 관리에 문제가 발생되며 비용절감이 원활하지 못한 문제점을 수반하게 된다.Failure to reduce the cell size reduces the actual number of dies, which leads to problems in yield management and incurs cost savings.

본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 주목적은 SAC 공정을 사용함으로써 셀 게이트의 디자인, 특히 소오스 영역의 것을 굴곡이 아닌 직선으로 만들 수 있음으로 인하여 게이트 대 게이트간(gate to gate spacing)의 간격을 최소까지 줄일 수 있는 자기 정렬 컨택을 이용한 노아 플래시 셀 어레이의 사이즈 축소 방법을 제공하는 것이다.The present invention has been made to solve the above problems, and the main purpose of the present invention is to use the SAC process to design the gate of the cell gate, especially the source region, because it is possible to make a straight line rather than bend between gate-to-gate ( The present invention provides a method of reducing the size of a NOR flash cell array using a self-aligned contact that can reduce the spacing of gate to gate spacing to a minimum.

도 1은 종래 기술에 따라 형성된 NOR형 셀 구조를 도시한 평면도이다.1 is a plan view showing a NOR cell structure formed according to the prior art.

도 2a 내지 도 2d는 본 발명의 바람직한 실시예에 따라 자기 정렬 컨택을 이용한 NOR 플래시 셀 어레이의 사이즈 축소 방법을 순차적으로 도시한 단면도들이다.2A through 2D are cross-sectional views sequentially illustrating a size reduction method of a NOR flash cell array using a self-aligned contact according to a preferred embodiment of the present invention.

도 3은 본 발명의 바람직한 실시예에 따라 자기정렬 컨택을 이용하여 축소된 NOR 플래시 셀 어레이를 도시한 평면도이다.3 is a plan view illustrating a reduced NOR flash cell array using self-aligned contacts in accordance with a preferred embodiment of the present invention.

- 도면의 주요부분에 대한 부호의 설명 --Explanation of symbols for the main parts of the drawings-

100 : 반도체 기판 102 : 3중 N웰100 semiconductor substrate 102 triple N well

104 : P웰 106 : 드레인 정션104: P well 106: drain junction

107 : 소오스 정션 108 : 게이트107 Source Junction 108 Gate

110 : 측벽 스페이서 112 : 장벽층110 sidewall spacer 112 barrier layer

114 : 층간 절연막 116 : 컨택 마스크114: interlayer insulating film 116: contact mask

118 : 컨택홀118: contact hole

상기와 같은 목적을 실현하기 위한 본 발명은 소오스, 드레인, 정션등의 소정의 하부구조가 형성된 기판 상에 게이트를 형성하는 단계와, 상기 게이트 상에 산화막과 층간 절연막을 순차적으로 형성하는 단계와, 상기 정션을 노출할 수 있도록 컨택 마스크를 정렬하는 단계와, 상기 컨택 마스크를 이용하여 상기 층간 절연막과 상기 산화막을 자기정렬 컨택 방식으로 식각을 하여 상기 정션을 노출시키는컨택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 자기 정렬 컨택을 이용한 노아(NOR) 플래시 셀 어레이의 사이즈 축소 방법을 제공한다.The present invention for realizing the above object comprises the steps of forming a gate on a substrate formed with a predetermined substructure, such as source, drain, junction, forming an oxide film and an interlayer insulating film on the gate sequentially; Arranging a contact mask to expose the junction, and forming a contact hole exposing the junction by etching the interlayer insulating layer and the oxide layer using a self-aligned contact method using the contact mask. A method of reducing the size of a NOR flash cell array using a self-aligned contact is provided.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. In addition, this embodiment is not intended to limit the scope of the present invention, but is presented by way of example only.

도 2 내지 도 3은 본 발명의 바람직한 실시예에 따른 자기 정렬 컨택을 이용한 NOR 플래시 셀 어레이의 사이즈 축소 방법을 설명하기 위하여 도시된 단면도 및 평면도들이다.2 to 3 are cross-sectional views and plan views illustrating a method of reducing the size of a NOR flash cell array using a self-aligned contact according to a preferred embodiment of the present invention.

도 2a 내지 도 2d는 본 발명의 바람직한 실시예에 따른 자기 정렬 컨택을 이용한 NOR 플래시 셀 어레이의 사이즈 축소 방법을 순차적으로 도시한 단면도들이다.2A through 2D are cross-sectional views sequentially illustrating a size reduction method of a NOR flash cell array using a self-aligned contact according to a preferred embodiment of the present invention.

도 2a는 종래의 자기 정렬 컨택을 이용한 노아 플래시 셀 어레이의 제조방법으로 형성된 셀 어레이를 도시한 도 1의 선분 I-I을 따라서 절개한 단면도이다.FIG. 2A is a cross-sectional view taken along line segment I-I of FIG. 1 illustrating a cell array formed by a method of manufacturing a Noah flash cell array using a conventional self-aligned contact.

먼저, 도 2a에 도시된 바와 같이, NOR 플래시의 컨택 형성이전까지의 공정은 종래의 방법과 동일하다. 즉, 3중 N 웰(102), P 웰(104), 다수의 드레인 정션(106) 및 다수의 소오스 정션(107)을 구비하는 반도체 기판(100) 상에 게이트(108)를 형성한다. 게이트(108)을 형성하는 공정은 터널 산화막, 제 1 폴리층, ONO(SiO2/Si3N4/SiO2), 제 2 폴리층 및 보호 폴리층을 형성하는 공정을 포함한다.이어서, 게이트(108) 측면에 측벽 스페이서(110)을 형성한다. 그리고 나서, 실리콘 질화막을 형성한 후 산화공정을 실행하여 장벽층(112)을 형성한다. 그리고, 장벽층(112)상에 층간 절연막(114)을 증착하여 형성한 후 평탄화 공정을 실행함으로써, 평탄화된 층간 절연막(114)을 얻는다.First, as shown in Figure 2a, the process up to contact formation of the NOR flash is the same as the conventional method. That is, the gate 108 is formed on the semiconductor substrate 100 having the triple N well 102, the P well 104, the plurality of drain junctions 106, and the plurality of source junctions 107. The process of forming the gate 108 includes forming a tunnel oxide film, a first poly layer, an ONO (SiO 2 / Si 3 N 4 / SiO 2 ), a second poly layer, and a protective poly layer. Sidewall spacers 110 are formed on the sidewalls 108. Thereafter, after forming the silicon nitride film, an oxidation process is performed to form the barrier layer 112. The planarization interlayer insulating film 114 is obtained by depositing and forming the interlayer insulating film 114 on the barrier layer 112 and then performing the planarization process.

이어서, 도 2b에 도시된 바와 같이, 드레인 정션(106)을 노출시킬 수 있도록 평탄화된 층간 절연막(114) 상에 컨택 마스크(116)를 형성한다.Next, as shown in FIG. 2B, a contact mask 116 is formed on the planarized interlayer insulating layer 114 to expose the drain junction 106.

그리고 나서, 도 2c에 도시된 바와 같이, 컨택 마스크(116)를 이용하여 층간 절연막(114), 장벽층(112)등을 자기정렬 컨택 방식으로 식각하여 드레인 정션(106) 상에 위치한 부분들을 제거한다.Then, as shown in FIG. 2C, the interlayer insulating layer 114, the barrier layer 112, and the like are etched using the contact mask 116 in a self-aligned contact manner to remove portions located on the drain junction 106. do.

마지막으로, 도 2d에 도시한 바와 같이, 컨택 마스크(116)을 제거함으로써, 컨택홀(118)을 형성하여 자기 정렬 컨택을 이용하여 축소된 NOR 플래시 셀 어레이를 얻을 수 있다.Finally, as shown in FIG. 2D, by removing the contact mask 116, the contact hole 118 may be formed to obtain a reduced NOR flash cell array using self aligned contacts.

도 3은 본 발명의 바람직한 실시예에 따른 자기정렬 컨택을 이용하여 축소된 NOR 플래시 셀 어레이를 도시한 평면도이다.3 is a plan view illustrating a reduced NOR flash cell array using a self-aligned contact according to a preferred embodiment of the present invention.

도 3에 도시된 본 발명의 자기정렬 컨택을 이용하여 축소된 NOR 플래시 셀 어레이와 도 1에 도시된 종래 기술에 따라 형성된 NOR형 셀 구조를 비교하면 셀 사이즈가 상당히 감소되었음을 알 수 있다. 본 발명의 바람직한 실시예에 따르면, 게이트를 형성하는 단계에서, 소오스 영역의 게이트를 굴곡이 아닌 직선형태로 형성하는 것을 특징으로 한다. 따라서, 본 발명은 소오스 영역의 게이트가 직선 형태를 이룸으로써 소오스 액티브 폭이 축소된다.Comparing the reduced NOR flash cell array using the self-aligned contacts of the present invention shown in FIG. 3 with the NOR cell structure formed according to the prior art shown in FIG. 1, it can be seen that the cell size is significantly reduced. According to a preferred embodiment of the present invention, in the forming of the gate, the gate of the source region is formed in a straight line instead of bending. Therefore, in the present invention, the source active width is reduced because the gates of the source regions form a straight line.

상기한 바와 같이 본 발명은 소오스 영역의 게이트를 직선으로 형성함으로 인하여 레이아웃 디자인 룰(layout design rule)에 대하여 게이트 대 게이트의 최소 간격(gate to gate space minimum size)로 게이트를 형성할 수 있는 효과가 있다.As described above, the present invention has an effect of forming a gate at a gate to gate space minimum size with respect to the layout design rule by forming the gate of the source region in a straight line. have.

따라서, 이러한 소오스 지역의 액티브 폭도 같이 줄일 수 있게되며, 결국 이러한 장점들은 셀 사이즈를 줄이는데 크게 기여하게 된다.Therefore, the active width of the source region can be reduced as well, and these advantages contribute greatly to reducing the cell size.

또한, 셀 사이즈가 줄어든 다는 것은 실제의 다이(net die)의 개수가 늘어나게 되고, 이러한 결과로서 수율(yield) 관리가 용이하고 비용이 감소되는 효과가 있게 된다.In addition, decreasing the cell size increases the number of actual dies, and as a result, yield management is easy and cost is reduced.

Claims (5)

소오스, 드레인, 정션 등의 소정의 하부구조가 형성된 기판 상에 게이트를 형성하는 단계와,Forming a gate on a substrate on which a predetermined substructure such as a source, a drain and a junction is formed; 상기 게이트 상에 산화막과 층간 절연막을 순차적으로 형성하는 단계와,Sequentially forming an oxide film and an interlayer insulating film on the gate; 상기 정션을 노출할 수 있도록 컨택 마스크를 정렬하는 단계와,Arranging a contact mask to expose the junction; 상기 컨택 마스크를 이용하여 상기 층간 절연막과 상기 산화막을 자기정렬 컨택 방식으로 식각을 하여 상기 정션을 노출시키는 컨택홀을 형성하는 단계를Forming a contact hole exposing the junction by etching the interlayer insulating layer and the oxide layer using a contact mask in a self-aligned contact manner; 포함하는 것을 특징으로 하는 자기 정렬 컨택을 이용한 노아(NOR) 플래시 셀 어레이의 사이즈 축소 방법.A method of reducing the size of a NOR flash cell array using self-aligned contacts. 제 1항에 있어서, 상기 컨택홀을 형성하는 단계 이후에, 상기 컨택 마스크를 제거하는 단계를 더 포함하는 것을 특징으로 하는 자기 정렬 컨택을 이용한 NOR 플래시 셀 어레이의 사이즈 축소 방법.The method of claim 1, further comprising removing the contact mask after forming the contact hole. 제 1항에 있어서, 상기 정션이 드레인 정션인 것을 특징으로 하는 자기 정렬 컨택을 이용한 노아 플래시 셀 어레이의 사이즈 축소 방법.2. The method of claim 1, wherein the junction is a drain junction. 제 1항에 있어서, 상기 게이트 형성하는 단계에서, 상기 소오스 영역의 상기 게이트를 굴곡이 아닌 직선형태로 형성하는 것을 특징으로 하는 자기 정렬 컨택을이용한 NOR 플래시 셀 어레이의 사이즈 축소 방법.2. The method of claim 1, wherein in the forming of the gate, the gate of the source region is formed in a straight line instead of a bend. 제 4항에 있어서, 상기 소오스 영역의 상기 게이트가 직선 형태를 이룸으로써 소오스 액티브 폭이 축소되는 것을 특징으로 하는 자기 정렬 컨택을 이용한 노아 플래시 셀 어레이의 사이즈 축소 방법.5. The method of claim 4, wherein the source active width is reduced by forming the gates of the source region in a straight line.
KR1020020085990A 2002-12-28 2002-12-28 Noah flash memory device and manufacturing method Expired - Lifetime KR100944665B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020085990A KR100944665B1 (en) 2002-12-28 2002-12-28 Noah flash memory device and manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020085990A KR100944665B1 (en) 2002-12-28 2002-12-28 Noah flash memory device and manufacturing method

Publications (2)

Publication Number Publication Date
KR20040059375A true KR20040059375A (en) 2004-07-05
KR100944665B1 KR100944665B1 (en) 2010-03-04

Family

ID=37351384

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020085990A Expired - Lifetime KR100944665B1 (en) 2002-12-28 2002-12-28 Noah flash memory device and manufacturing method

Country Status (1)

Country Link
KR (1) KR100944665B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100976684B1 (en) * 2008-08-01 2010-08-18 주식회사 하이닉스반도체 Contact hole formation method of semiconductor memory device

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100275735B1 (en) * 1998-07-11 2000-12-15 윤종용 Method for manufacturing nor-type flash memory device
KR20020057769A (en) * 2001-01-06 2002-07-12 윤종용 Method for fabricating semiconductor device having self-aligned contact pad

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100976684B1 (en) * 2008-08-01 2010-08-18 주식회사 하이닉스반도체 Contact hole formation method of semiconductor memory device

Also Published As

Publication number Publication date
KR100944665B1 (en) 2010-03-04

Similar Documents

Publication Publication Date Title
KR100870279B1 (en) Manufacturing Method of Flash Memory Device
JP5389075B2 (en) Method for manufacturing nonvolatile semiconductor memory device
KR20020050115A (en) Semiconductor memory device with silicide layer formed selectively
CN101236927B (en) Self-aligned contact and method for fabricating the same
US7235444B1 (en) Method of fabricating non-volatile memory structure
KR100694973B1 (en) Manufacturing Method of Flash Memory Device
JP4653533B2 (en) Semiconductor device and manufacturing method thereof
KR100486309B1 (en) Method of manufacturing flash memory device
KR20020032783A (en) Method for fabricating cell of flash memory device
US20150069485A1 (en) Semiconductor device and method of manufacturing the same
KR100846393B1 (en) Transistor of semiconductor device and manufacturing method thereof
KR100944665B1 (en) Noah flash memory device and manufacturing method
KR100784081B1 (en) Flash memory device and manufacturing method thereof
KR101166613B1 (en) non-volatile memory device and manufacturing method thereof
US6812096B2 (en) Method for fabrication a flash memory device having self-aligned contact
US20130049094A1 (en) Non-volatile memory device and method for fabricating the same
US7381652B2 (en) Method of manufacturing flash memory device
KR100538076B1 (en) Method of forming common source line in flash memory devices
KR20040111581A (en) Method of manufacturing a semiconductor non-volatile memory
US7316956B2 (en) Method for fabricating semiconductor device and wire with silicide
KR20100079382A (en) Flash memory device and method for manufacturing thereof
KR100861792B1 (en) Noah type flash memory device having a buried source line and a manufacturing method thereof
US8211764B2 (en) Semiconductor device of common source structure and manufacturing method of semiconductor device of common source structure
CN110943038A (en) Manufacturing method of flash memory and flash memory
KR100308085B1 (en) method for doing contact segment transistor and cell array in flash cell array

Legal Events

Date Code Title Description
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

N231 Notification of change of applicant
PN2301 Change of applicant

St.27 status event code: A-3-3-R10-R13-asn-PN2301

St.27 status event code: A-3-3-R10-R11-asn-PN2301

R17-X000 Change to representative recorded

St.27 status event code: A-3-3-R10-R17-oth-X000

PN2301 Change of applicant

St.27 status event code: A-3-3-R10-R13-asn-PN2301

St.27 status event code: A-3-3-R10-R11-asn-PN2301

A201 Request for examination
PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

D13-X000 Search requested

St.27 status event code: A-1-2-D10-D13-srh-X000

D14-X000 Search report completed

St.27 status event code: A-1-2-D10-D14-srh-X000

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

T11-X000 Administrative time limit extension requested

St.27 status event code: U-3-3-T10-T11-oth-X000

T11-X000 Administrative time limit extension requested

St.27 status event code: U-3-3-T10-T11-oth-X000

E13-X000 Pre-grant limitation requested

St.27 status event code: A-2-3-E10-E13-lim-X000

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E90F Notification of reason for final refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

FPAY Annual fee payment

Payment date: 20130122

Year of fee payment: 4

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

FPAY Annual fee payment

Payment date: 20140116

Year of fee payment: 5

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 5

FPAY Annual fee payment

Payment date: 20150116

Year of fee payment: 6

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 6

FPAY Annual fee payment

Payment date: 20160119

Year of fee payment: 7

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 7

FPAY Annual fee payment

Payment date: 20170117

Year of fee payment: 8

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 8

FPAY Annual fee payment

Payment date: 20180116

Year of fee payment: 9

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 9

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

FPAY Annual fee payment

Payment date: 20190117

Year of fee payment: 10

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 10

FPAY Annual fee payment

Payment date: 20200116

Year of fee payment: 11

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 11

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R14-asn-PN2301

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 12

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 13

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PC1801 Expiration of term

St.27 status event code: N-4-6-H10-H14-oth-PC1801

Not in force date: 20221229

Ip right cessation event data comment text: Termination Category : EXPIRATION_OF_DURATION

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000