KR20040014977A

KR20040014977A - 강화한 코딩 스킴들을 사용하는 디지털 텔레비전 전송시스템

Info

Publication number: KR20040014977A
Application number: KR10-2003-7002928A
Authority: KR
Inventors: 비루다그나추; 가담바산쓰알.
Original assignee: 코닌클리케 필립스 일렉트로닉스 엔.브이.
Priority date: 2001-06-28
Filing date: 2002-06-20
Publication date: 2004-02-18
Also published as: CN1281062C; EP1405522A1; CN1582580A; US20030099303A1; WO2003003747A1; JP2004533797A; JP4050228B2

Abstract

디지털 신호 전송 시스템은 정규 비트 스트림으로서 전송하기 위해 정규 패킷들과, 수신기 장치에 의한 수신을 위해 강인한 비트 스트림으로서 전송하기 위해 정보를 포함하는 강인한 패킷들을 포함하는 MPEG 데이터 패킷들을 전송한다. 제 1 인코딩 장치는 강인한 비트 스트림과 정규 비트 스트림 각각에 속하는 패킷들을 인코딩하도록 제공된다. 제어 장치는 강인한 비트 스트림과 정규 비트 스트림에 속하는 개개의 바이트들을 추적한다. 포맷터 장치는 강인한 비트 스트림에 속하는 패킷들의 추적된 바이트들을 포맷하며, 트릴리스 인코더 장치는 정규 스트림과 강인한 스트림의 비트들에 대응하는 트릴리스 인코딩된 비트들의 스트림을 생성한다. 트릴리스 인코더는 부가적으로 강인한 바이트와 정규 바이트의 트릴리스 인코딩된 비트들을 심볼들에 매핑한다. 제 2 인코딩 장치는 제어 장치에 응답하여, 비시스템적 리드 솔로몬 인코딩을 역호환 모드가 지시될 때 강인한 비트 스트림에 속하는 포맷된 패킷들에 적용한다. 송신기 장치는 고정된 대역폭 통신 채널을 통해 정규 비트 스트림과 개별적으로 또는 함께 강화한 인코딩된 강인한 비트 스트림을 수신기 장치에 전송한다.

Description

강화한 코딩 스킴들을 사용하는 디지털 텔레비전 전송 시스템{A digital television(DTV) transmission system using enhanced coding schemes}

지상 방송 채널들을 통해 HDTV(high-definition television) 전송을 위한 ATSC 표준은 10.76㎒의 속도를 갖는 8 레벨의 VSB(vestigial sideband) 심볼 스트림으로 변조된 12 독립 시간 다중화된 프릴리스 코딩된 데이터 스트림(independent time-multiplexed trellis-coded data stream)들의 시퀀스를 포함하는 신호를 사용한다. 이 신호는 표준 VHF 또는 UHF 지상 텔레비전 채널에 대응하는 6㎒ 주파수 대역으로 변환되며, 그 채널 상의 신호는 초당 19390000비트들(Mbps)의 데이터 레이트로 방송한다. (ATSC) 디지털 텔레비전 표준과 최근 개정 A/53에 관한 상세는http://www.atsc.org/에서 이용 가능하다.

도 1은 일반적으로 예시적인 종래 기술의 HDTV(high definition television) 송신기(100)를 도시하는 블록도이다. MPEG 호환 가능한 데이터 패킷들은 데이터 랜더마이저(randomizer)(105)에서 랜덤화되며, 각 패킷은 RS(Reed Solomon) 인코더 유닛(110)에 의해 순방향 에러 정정(FEC; forward error correction)을 위해 인코딩된다. 그 다음 각 데이터 필드의 연속적인 세그먼트들에서 데이터 패킷들은 데이터 인터리버(120)에 의해 인터리브되며, 그 다음 그 인터리브된 데이터 패킷들은 또 인터리브되며, 트릴리스 인코더 유닛(130)에 의해 인코딩된다. 트릴리스 인코더 유닛(120)은 3 비트들 각각을 갖는 데이터 심볼들의 스트림을 생성한다. 3 비트들 중 하나는 프리코드되며(precode), 나머지 2 비트들은 4 상태 트릴리스 인코더에 의해 생성된다. 그 다음 3 비트들은 8 레벨 심볼에 매핑된다.

알려진 바와 같이, 종래 기술의 트릴리스 인코더 유닛(130)은 12 인터리브된 코딩된 데이터 시퀀스들을 생성하기 위해 12 병렬 트릴리스 인코더 및 프리코더 유닛들을 포함한다. 멀티플렉서(140)에서, 각 트릴리스 인코더 유닛의 심볼들은 동기화 유닛(도시되지 않음)으로부터 "세그먼트 동기(segment sync)" 및 "필드 동기(field sync)" 동기화 비트 시퀀스들(150)과 결합된다. 작은 동상 파일럿 신호는 그 다음 파일럿 삽입 유닛(160)에 의해 삽입되며, 선택적으로 필터 장치(165)에 의해 사전 등화된다(pre-equalize). 심볼 스트림은 그 다음 VSB 변조기(170)에 의해 VSB(vestigial sideband) 억압된 반송파 변조를 겪는다. 심볼 스트림은 그 다음 최종적으로 무선 주파수(RF) 변환기(180)에 의해 무선 주파수로 상향 변환된다.

도 2는 예시적인 종래 기술의 HDTV(high definition television) 수신기(200)를 도시하는 블록도이다. 그 수신된 RF 신호는 튜너(210)에 의해 중간 주파수(IF)로 하향 변환된다. 신호는 그 다음 필터링되며, IF 필터 및 검출기(220)에 의해 디지털형으로 변환된다. 검출된 신호는 그 다음 데이터 심볼들의 스트림의 형태이며, 그 각각은 8 레벨 콘스텔레이션(constellation)에서 레벨을 나타낸다. 그 다음 그 신호는 NTSC 거절 필터(230)와 동기화 유닛(240)에 제공된다. 그 다음 신호는 NTSC 거절 필터(230)에서 필터링되며 등화기 및 위상 추적기(250)에 의해 등화 및 위상 추적을 겪게 된다. 복원된 인코딩된 데이터 심볼들은 그 다음 트릴리스 디코더 유닛(260)에 의해 트릴리스 디코딩을 겪게 된다. 인코딩된 데이터 심볼들은 그 다음 데이터 디-인터리버(de-interleaver)(270)에 의해 디-인터리브된다. 데이터 심볼들은 그 다음 RS(Reed Solomon; 리드 솔로몬) 디코더(280)에 의해 RS 디코딩을 겪게 된다. 이는 송신기(100)에 의해 전송된 MPEG 호환 가능한 데이터 패킷들을 복원한다.

기존의 ATSC 8-VSB A/53 디지털 텔레비전 표준이 고스트들, 노이즈 버스트들, 신호 페이드(fade)들 및 지상 설정에서의 간섭들과 같은 수많은 채널 손상들을 극복하는 신호들을 충분히 전송할 수 있는 반면에, 변화하는 우선 순위와 데이터 레이트들의 스트림들이 수용될 수 있도록 ATSC 표준에서 유연성에 대한 필요성이 존재한다.

본 발명은 디지털 전송 시스템들에 관한 것이며 특히, 강화한 디지털 신호 방송 시스템과 정규 스트림 및 강화한(강인한(robust)) 비트 스트림을 전송하는 방법에 관한 것이다. 정규 스트림에 대응하는 모든 패킷들은 새로운 수신기들뿐만 아니라 레가시(legacy) 수신기들에 의해 디코딩하는 기존의 8-VSB 코딩 스킴을 사용하여 송출된다. 강인한 스트림에 대응하는 모든 패킷들은 역호환 가능 방식으로 강화한 코딩 스킴을 사용하여 송출된다.

도 1은 종래 기술에 따른 예시적인 HDTV(high definition television) 송신기의 블록도.

도 2는 종래 기술에 따라 예시적인 HDTV(high definition television) 수신기의 블록도.

도 3은 본 발명에 따른 강화한 ATSC 디지털 전송 시스템의 바람직한 실시예(300)의 상부-레벨도.

도 4a는 강인한 비트 스트림에 속하는 패킷들만을 처리하기 위해 강인한 패킷 인터리버/포맷터 처리 요소(115)의 상세한 블록도.

도 4b는 강인한 처리기 블록(115)에 사용되는 인터리버 장치(401)의 바이트 시프트 레지스터를 도시한 도면.

도 5는 도 3의 전송 시스템들에 구현된 트릴리스 인코딩 스킴(330)을 도시하는 블록도.

도 6은 본 발명에 따른 변경된 트릴리스 인코더(330)의 상부 코딩 회로(335)를 도시하는 간략화된 블록도.

도 7은 본 발명에 따른 비시스템적 리드 솔로몬 인코더와 패러티 바이트 발생기 블록(125)을 보다 상세히 도시한 도면.

도 8a 및 도 8b는 MODE=2 또는 3일 때 NRS=0(도 8a) 및 NRS=1(도 8b)인 경우에 대해 각각 2개의 바이트들에 패킷의 바이트들을 중복시키는 기본 포맷터 기능을 도시한 도면.

도 9a 및 도 9b는 MODE=1일 때, NRS=0(도 9a) 및 NRS=1(도 9b)인 경우에 대해 각각 2개의 바이트들로 입력 패킷의 비트들을 재배열하는 기본 포맷터 기능을 도시한 도면.

도 10은 시나리오 예에 대한 패러티 '위치-보유자' 삽입 메커니즘을 도시한 도면.

도 11은 제어 유닛(214)의 상부 레벨 도.

따라서, 본 발명의 목적은 유연한 ATSC 디지털 전송 시스템과 강화한 코딩 스킴을 사용하여 인코딩된 보다 강인한 비트 스트림의 전송을 허락하는 방법을 제공하는 것이다.

본 발명의 다른 목적은 ATSC 디지털 전송 시스템에서, 표준 ATSC 비트 스트림과 함께 새로운 비트 스트림을 전송하는 강화한 기술을 제공하는 것이며, 그 새로운 비트 스트림은 표준 ATSC 스트림과 비교되는 보다 낮은 TOV(Threshold of Visibility)을 가지며, 따라서 높은 우선 순위 정보 비트들(강인한 비트 스트림)을 전송하는데 사용될 수 있다.

본 발명의 또 다른 목적은 기존의 ATSC 디지털 전송 표준 내에 표준 ATSC 비트 스트림과 함께 새로운 비트 스트림을 전송하는 강화한 기술을 포함하는 것이며, 새로운 비트 스트림은 전송이 기존의 디지털 텔레비전 수신기 장치들과 역호환할 수 있도록 높은 우선 순위 정보 비트들을 포함한다.

본 발명의 또 다른 목적은 유연한 ATSC 디지털 전송 시스템, 및 기존의 수신기 장치들과 역호환을 가능하게 하는 패러티 바이트 발생기 메커니즘을 제공하는 방법을 제공하는 것이다.

본 발명의 양호한 실시예들에 따라, 수신기 장치에 의한 수신을 위해 디지털 전송 시스템 및 기존의 ATSC A/53 HDTV 신호 전송 표준으로 정규 비트 스트림으로서의 전송을 위한 정규 패킷들을 포함하는 인코딩된 데이터 패킷들을 향상시킬 뿐만 아니라, 게다가, 강인한 비트 스트림으로서의 전송을 위한 정보를 포함하는 강인한 패킷들을 전송하는 방법이 제공된다. 그 시스템은,

- 각각의 상기 강인한 비트 스트림과 정규 비트 스트림에 속하는 패킷들을 인코딩하는 제 1 인코딩 장치와,

- 상기 강인한 비트 스트림과 정규 비트 스트림에 속하는 개개의 바이트들을 추적하고 인코딩 모드를 지시하는 제어 수단과,

- 상기 강인한 비트 스트림의 강인한 패킷들에 속하는 추적된 바이트들을 포맷팅하는 포맷팅 수단과,

- 상기 정규 스트림과 강인한 스트림의 비트들에 대응하는 트릴리스 인코딩된 비트들의 스트림을 생성하는 트릴리스 인코더 수단으로서, 상기 트릴리스 인코더는 상기 강인한 패킷과 정규 패킷의 트릴리스 인코딩된 비트들을 심볼들에 매핑하는 수단을 사용하는, 상기 트릴리스 인코더 수단과,

- 상기 제어 수단에 응답하여, 역호환 모드가 지시될 때 상기 강인한 비트 스트림에 속하는 포맷된 패킷들에 비시스템적 리드-솔로몬(RS) 인코딩을 적용하기 위한 제 2 인코딩 장치와,

- 고정된 대역폭 통신 채널을 통해 상기 정규 비트 스트림과 개별적으로 또는 그 스트림과 함께, 상기 강인한 비트 스트림을 상기 수신기 장치에 전송하는 송신기 장치를 포함한다.

다양한 제조업자들로부터 기존의 수신기들과 역호환을 보장하기 위해, 선택적 비시스템적(non-systematic) 리드 솔로몬 인코더는 패러티 바이트들을 강인한 비트 스트림 패킷들에 부가하기 위해 사용된다. 표준 8-VSB 비트 스트림은 ATSCFEC 스킴(A/53)을 사용하여 인코딩될 것이다. 새로운 비트 스트림을 사용하여 전송된 패킷들은 기존의 수신기의 트랜스포트 층 디코더에 의해 무시될 것이다. 따라서, 기존의 수신기들에 의해 디코딩할 수 유효한 페이로드는 새로운 비트 스트림의 삽입으로 인해 감소된다.

유리하게, 새로운 DTV 송신기를 지원하는데 필요한 변화들은 트랜스포트 층상에 나타난 작은 변화들을 갖는 시스템의 모뎀 일부에서 주로 발생한다.

본 명세서에 기재된 본 발명의 상세는 하기에 리스트된 도면들의 보조하여 하기에 기술되어질 것이다.

표준 ATSC(8-비트) 비트 스트림과 함께 새로운 "강인한" 비트 스트림을 전송하는 수단과 방법을 포함하는 ATSC 디지털 전송 시스템 표준에 대한 새로운 접근법으로서, 새로운 비트 스트림은 표준 8-VSB ATSC 스트림과 비교되는 보다 낮은TOV(Threshold of Visibility)를 가지며, 따라서 강화한 ATSC 디지털 텔레비전 시스템이라는 표제가 붙은 공동 양도되고, 공동 계류중인 미국 특허 출원 번호 제 10/078933-US010173, 대리인 사건 일람 번호 15062에 기술되어 있는 높은 우선 순위 정보 비트들을 전송하는데 사용될 수 있고, 그 전체 내용들과 그 명세는 여기서 완전히 설명한 것처럼 참조로 포함된다.

특히, 공동 계류중인 미국 특허 출원 번호 10/078933-US010173, 대리인 사건 일람 번호 15062에 포함되어 여기에 기술된 제안된 ATSC 디지털 전송 시스템 및 방법에 제공된 새로운 특징들은 새로운 수신기 장치들이 감소된 CNR, 감소된 TOV에서 엄격한 정적 및 동적 다중 경로 인터페이스 환경들 하에서조차 에러들 없이 강인한 패킷들을 디코딩할 수 있게 할 새로운 비트 스트림의 강인성에 대한 표준 비트 스트림의 데이터 레이트의 트레이드-오프(trade-off)를 가능하게 하는 메커니즘과, 기존 디지털 수신기 장치들로 역호환 가능한 전송을 가능하게 하는 또 다른 메커니즘을 포함한다. 특히 기술된 시스템은 캐리어 대 잡음 비율들의 큰 범위 및 채널 조건들을 수용하기 위해 강인한 표준 디지털 비트 스트림들에 대해 유연한 전송 레이트들을 가능하게 함으로써 현재 ATSC 디지털 전송 시스템 표준을 향상시킨다.

도 3은 본 발명에 따른 강화한 ATSC 표준의 바람직한 실시예(300)의 상부-레벨도이다. 도 3에 도시된 바와 같이, 바람직한 실시예에 따라 강화한 ATSC 디지털 신호 전송 표준은 알려진 패턴의 의사-랜덤 번호 발생에 따라 입력 데이터 바이트 값을 우선 변경하는 데이터 랜더마이저(randomizer) 요소(105)를 포함한다. ATSC 표준에 따라, 예를 들어, 데이터 랜더마이저는 모든 인입하는 데이터 바이트들 데이터 필드의 시작에서 초기화된 16 비트 최대 길이 의사 랜덤 이진 시퀀스(PRBS)와 XOR한다. 출력 랜덤화된 데이터는 그 다음 RS 인코더 요소(110)에 입력되며, 그 RS 인코더 요소는 187바이트들의 데이터 블록 사이즈에서 동작하며, 에러 정정을 위해 20 RS 패러티 바이트들을 데이터 세그먼트마다 전송된 207 바이트들의 전체 RS 블록 사이즈의 결과와 더한다. 이는 후처리되고 강인한 콘스텔레이션들을 사용하여 전송될 이 바이트들이다. RS 인코딩 후, 207 바이트 데이터 세그먼트는 그 다음 강인한 입력 바이트들을 더 처리/재포맷팅하기 위해 강인한 인터리버, 패킷 포맷터 및 패킷 멀티플렉서 요소들을 포함하는 새로운 블록(115)에 입력된다. 패킷 포맷터 블록의 개개의 요소들의 동작에 관한 상세는 여기에 보다 상세히 기술되어질 것이다. 보다 일반적으로, 인입하는 바이트들을 재포맷하기 위한 강인한 인터리버, 패킷 포맷터 및 패킷 멀티플렉서 요소들(115)은 인입하는 바이트가 처리되든지(강인한 바이트들에 대해) 아니든지(정규 바이트들에 대해)를 나타내는 모드 신호(211a)에 응답한다. 이는 강인한 패킷들만이 강인한 패킷 인터리버/포맷터 장치(115)에 의해 인터리버됨을 보증한다. 이 모드 신호는 패킷들 및 인코딩 스킴의 멀티플렉싱을 제어하기 위해 필요한 비트들을 발생시키는 제어 유닛(214)에 의해 발생된다.

도 3에 도시되지 않는다 하더라도, 패킷 포맷터(115)에서의 바이트 재포맷팅 후, 강인한 패킷들에 속하는 바이트들은 표준 스트림에 속하는 바이트들로 멀티플렉스된다. 강인한 표준 바이트들의 멀티플렉스된 스트림은 다음에 각 데이터 필드의 연속적인 세그먼트들에서의 데이터 패킷들이 ATSC A/53 표준에 따라 데이터 스트림의 시퀀스 순서를 스크램블하기 위해 다시 인터리브되는 콘벌루션 인터리버 메커니즘(120)으로 입력된다. 상술된 바와 같이, 각 강인한 패킷 또는 표준 패킷과 연관된 바이트들은 동시 처리 제어 블록(214)에 추적된다. 도 3에 더 도시된 바와 같이, 인터리브된, RS-인코드되고 포맷된 데이터 바이트들(117)은 그 다음 새로운 트릴리스 인코더 장치(330)에 의해 트릴리스 코딩된다. 트릴리스 인코더 유닛(330)은 특히 모드 신호(211b)에 응답하여, 8-레벨 심볼로 각각 매핑된 3개의 비트들을 갖는 데이터 심볼들의 출력 트릴리스 인코딩된 출력 스트림을 발생시키기 위해 여기서 보다 상세히 설명되는 방식으로 역호환(또는 선택적 또는 "비시스템적" RS 인코더) 블록(125)으로서 여기에 참조된 역호환 패러티 바이트 발생기 요소로 협동적으로 상호 작용한다. 트릴리스 인코딩된 출력 심볼들은 그 다음 멀티플렉서 유닛(140)에 전송되며, 이들은 동기 유닛(도시되지 않음)으로부터 "세그먼트 동기" 및 "필드 동기" 동기 비트 시퀀스들(138)과 결합된다. 파일럿 신호를 삽입하고, 심볼 스트림이 VSB 변조기에 의해 VSB(vestigial sideband) 억압된 캐리어 변조를 겪으며, 마지막으로 무선 주파수(RF) 변환기에 의해 무선 주파수로 상향 변환하는 동작들은 일반적인 블록(190)에 의해 나타난 바와 같이 수행된다.

도 4a에 대해 이제 여기에 기술된 바와 같이, 강인한 비트 스트림에 속하는 패킷들만을 처리하는 강인한 패킷 인터리버/포맷터 처리 요소(115)의 상세한 블록도가 도시된다. 이 처리 요소(115)는 강인한 스트림(403)으로서 통신될 MPEG 데이터 패킷들(400)을 수신하는 입력, 인터리버 장치(401), 비트 스터핑(bit-stuffing) 요소(413)를 포함하는 패킷 포맷터 블록, 패킷 식별자(PID) 삽입기 블록(421) 및 '위치 보유자(placeholder)' 패러티 바이트들 변경 삽입 장치(431)를 포함한다. 정규/강인한 멀티플렉서(N/R MUX) 장치(441)는 마침내 정규 및 강인한 패킷들을 포함하는 ATSC 스트림(445)으로서 최후의 전송을 위해 처리기 블록으로 나오는 강인한 패킷들을 표준 ATSC 스트림(402)의 정규 패킷들로 멀티플렉스하도록 제공된다. 바람직하게, 정규 스트림 패킷들은 미리 규정된 알고리즘에 따라 강인한 패킷들로 멀티플렉스되며, 어느 예시적인 알고리즘은 여기에 보다 상세히 기술되어질 것이다. 도 4a에 더 도시된 바와 같이, N/R 지시자 신호(211a)가 0(N/R=0)인 경우, 멀티플렉서(441)는 RS 인코딩된 정규 스트림(402)을 선택하고, 만약 그렇지 않으면, N/R=1이고, 입력 파라미터 NRS=0(비시스템적 RS 인코딩이 사용되지 않음)이면, 멀티플렉서(441)는 강인한 스트림(412)을 선택한다. 대안적으로, N/R=1 및 NRS=1이면, 멀티플렉서(441)는 패러티 바이트 위치 보유자 요소(431)의 출력(432)을 선택한다.

일 실시예에서, 도 4b에 도시된 바와 같이, 강인한 처리기 블록(115)에 사용되는 인터리버 장치(401)는 비트 스트림(400)으로부터 강인한 바이트들(403)만을 인터리브하는 69 데이터 세그먼트(인터세그먼트(intersegment)) 콘벌루션 바이트 인터리버이다. 인터리버는 각각의 강인한 패킷의 제 1 데이터 바이트로 동기된다. 강인한 인터리버 구조들의 변화들이 M과 B의 곱이 207인 한, M과 B의 값들을 변경시킴으로서 도출될 수 있음이 이해되며, 여기서 M은 메모리 요소의 길이이고 B는 세그먼트들의 수(즉, 열들의 수)이다. 도 4b에 도시된 바람직한 실시예에서, "M" 값은 3바이트들이고, "B" 값은 69이다.

도 4a에서, 강인한 패킷 인터리버에서 강인한 패킷들을 인터리브한 후, 인입하는 강인한 비트 스트림에 속하는 데이터 바이트들은 후처리되며, 비트-스터핑, PID 바이트 삽입, '위치 보유자' 패러티 바이트 삽입 및 바이트 변경 동작들을 겪게 된다. 여기에 보다 상세히 기술되어진 바와 같이, 레가시 수신기들에 대한 '비시스템적' RS(NRS) 인코더(125)(도 3)의 사용에 따라 2가지 타입들의 처리가 존재한다.

도 4a의 관점에서, 제 1 처리 옵션에서 '비시스템적' RS 인코더(125)가 사용될 때 비트-스터핑 유닛(411)은 인터리버로부터 184 바이트 패킷들을 판독하며, 이들 바이트들 각각을 비트들을 삽입함으로써 2개의 184 바이트 데이터 블록들로 분할한다. 일반적으로, 각 바이트의 4 비트들, LSB들(6, 4, 2, 0)만이 인입하는 스트림에 대응한다. 각 바이트의 다른 4개의 비트들, MSB들(7, 5, 3, 1)은 처음에 임의의 값으로 설정된다. 패킷 분할(splitting)이 행해진 후, PID 삽입기(411)는 2개의 184 바이트 길이 데이터 각각의 시작에서 3개의 NULL PID 바이트들을 삽입한다. 그 다음 20 '위치 보유자' 패러티 바이트들은 2가지 207 바이트 패킷들을 생성하기 위해 각각의 데이터 블록에 부가된다. 207 바이트들을 생성하는데 있어, 정보 스트림을 나타내는 184 바이트들과 20 '위치 보유자' 패러티 바이트들은 표준 8-VSB 데이터 인터리버(120)(도 3) 다음에, 이 20 바이트들이 정보 비트들을 포함하는 184 바이트들의 말단에 나타나는 이러한 방식에서 변경될 것이다. 도 3의 HDTV 디지털 전송 시스템의 패킷 포맷터 요소에 의해 패러티 '위치 보유자들'의 삽입은 여기서 보다 상세히 기술되어질 것이다. 그러나, 이 단계에서, 20 바이트들의 값들은 0으로 설정될 수 있다. 레가시 수신기들과 역호환을 보장하기 위해 포함되는 이 옵션은 23 바이트들(즉, 20 패러티 바이트들 및 3 헤더 바이트들)이 패킷마다 부가되어야 하므로, 유효한 데이터 레이트를 감소시킬 것이다.

제 2 옵션에서, '비시스템적' RS 인코더가 사용되지 않을 때, 비트-스터핑 유닛(411)은 인터리버로부터 207 바이트들의 패킷을 판독하고, 이 바이트들을 비트들을 삽입함으로써 2개의 207 바이트 패킷들로 분할한다. 일반적으로 각 바이트의 4 비트들, LSB들(6, 4, 2, 0)만이 인입하는 스트림에 대응한다. 각 바이트의 다른 4개의 비트들, MSB들(7, 5, 3, 1)은 임의의 값으로 설정된다. 또 다른 처리(PID 및 패러티 비트 삽입)는 도 4a에서 라인(412)에 의해 표시된 바와 같이 바이패스된다. 제 1 및 제 2 옵션들에서, 강인한/정규 패킷 MUX(405)는 패킷(207 바이트) 레벨 멀티플렉서임이 이해된다. 이는 패킷 단위로 처리된 강인한 패킷들과 정규 패킷들을 멀티플렉스한다.

논의를 위해, 공동으로 소유하고, 공동 계류중인, 미국 특허 출원 시리얼 번호 대리인 사건 일람 번호 US010278, D#15061에 보다 상세히 설명된 바와 같이, 그것의 내용들 및 명세는 여기에 완전히 설명한 것처럼 참조로 포함되며, 제어 메커니즘(214)은 전송된 패킷들의 타입(즉 정규 또는 강인한)을 추적하도록 제공된다. 따라서, 도 4a에 도시된 바와 같이, 각 바이트와 연관된 정규/강인한("N/R") 신호들(211a 및 211b)이 발생되며, 그 각각은 바이트들의 진행(progression)을 추적하고, 본 발명의 강화한 ATSC 디지털 신호 전송 스킴의 상이한 단계들에서 바이트들을 식별하는데 사용된 비트를 포함한다.

일반적으로, 여기에 기술된 강화한 ATSC 시스템에 대해, 강인한 패킷들의 전송은 강인한 패킷들이 강인한 패킷 인터리버/처리기 블록(115)에 포함되는 MPEG 멀티플렉서 요소(441)에서 정규 패킷들과 멀티플렉스되는 방식의 지식을 필요로 한다. 패킷들은 그들이 수신기 장치의 동적 및 정적 다중 경로 성능을 향상시키는 이러한 방식으로 삽입될 필요가 있다. 도 3의 강인한 처리기 블록(115)에서 정규 스트림 패킷들과 강인한 스트림 패킷들의 멀티플렉싱을 지배하는 한 예시적인 알고리즘은 이제 표 1에 대해 기술된다. 패킷 삽입 알고리즘은 양호하고 강인한 수신기 설계를 가능하게 하기 위해 강인한 패킷들을 이용할 수 있다.

MPEG 필드의 시작에서, 강인한 패킷들의 그룹은 인접하여 배치되며, 그 다음 패킷들의 나머지는 표 1에 대해 이제 기술된 바와 같이, 소정의 알고리즘을 사용하여 삽입된다. 패킷들의 제 1 그룹은 정적 및 동적 채널들에서 보다 빠른 취득으로 등화기를 도울 것이다. 이 강인한 패킷 삽입 알고리즘은 모든 필드에 대한 인터리빙 전에 구현된다. 표 1의 강인한 패킷 삽입 알고리즘 예에 대해, 다음의 양들과 용어들이 먼저 규정된다: 우선 "NRP"로 불리는 양은 필드마다 강인한 패킷들(즉, 프레임에서 강인한 패킷들의 수를 나타내는)에 의해 점유된 강인한 세그먼트들의 수를 나타낸다; "M"으로 불리는 양은 필드 동기 바로 다음의 강인한 비트 스트림에 의해 점유된 인접한 패킷 위치들의 수이다; 문자 "U"는 2개의 세트들의 합집합(union)을 나타낸다; "플로어(floor)"는 값들이 정수 값으로 반올림(round)되도록 소수의 잘라버림(truncation)을 나타낸다. 표 1에 도시된 바와 같이, 알고리즘은 비트 스트림에서 강인한 패킷의 배치를 결정하기 위해 다음의 식들을 수행하는 것을 포함한다.

따라서, M=18인 경우에 대한 구현예에서, 상기 알고리즘은 강인한 패킷 배치에 대한 다음 알고리즘으로 된다:

0<NRP≤18이면,

강인한 패킷 위치={0, 1, ..., NRP-1}이다.

18<NRP≤91이면,

강인한 패킷 위치={0, 1, ..., 17}U{18+4i, i=0, 1, ...,(NRP-19)}이다.

91<NRP≤164이면,

강인한 패킷 위치={0, 1, ..., 17}U{18+4i, i=0, 1, ..., 72}U{20+4i, i=0,1, ..., NRP-92}이다.

164<NRP≤312이면,

강인한 패킷 위치={0, 1, ..., 17}U{18+4i, i=0, 1, ..., 72}U{20+4i, i=0, 1, ..., 72}U{19+2i, i=0, 1, ..., NRP-165}이다.

도 3으로 돌아가면, 본 발명의 원칙들에 따라 변경된 트릴리스 인코더(330)의 상부 레벨 동작은 ATSC A/53 전송 표준의 섹션 4.2.5에 기술된 규칙에 의해 지배된다. 이 상부 레벨 동작은 트릴리스 인터리빙, 심볼 매핑, 바이트들이 각 트릴리스 인코더 등으로 판독되는 방식에 관한 것이다. 정규 8-VSB 패킷들의 트릴리스 인코딩은 변경되지 않는다. 그러나, ATSC A/53 표준에 따른 트릴리스 인코더 블록은 1) 바이트들이 강인한 비트 스트림에 속하면 프리코더 장치를 바이패스하고; 2) 바이트들이 강인한 비트 스트림에 속하면 각 MSB 비트를 도출하고 그 다음 새로운 바이트를 비시스템적 RS 인코더에서 '바이트 디-인터리버(de-interleaver)' 블록에 송출하고; 3) '바이트 디-인터리버' 블록으로부터 패러티 바이트들을 판독하고 인코딩하기 위해 그들(그들이 강인한 스트림에 속하면)을 사용하고; 4) 강인한 비트 스트림에 속하는 심볼들을 맵핑하기 위해 변경된 매핑 스킴들을 이용하는 기능들을 수행하기 위해 변경된다. 바람직하게 패러티 바이트들이 8 레벨들로 매핑됨을 이해해야 한다.

프리코더를 바이패스하고 바이트를 형성하는 기능들에 관해, 이 처리는 도 5 및 도 6의 변경된 트릴리스 인코더 도들에 관해 이제 기술되어질 바와 같이 모드 의존적이다. 도 6은 특히 강인한 스트림에 대한 16 상태 트릴리스 인코더를 얻도록 구성된 트릴리스 인코더에서 상부 코딩 스킴을 기술하고 있다.

특히, 도 5는 도 3의 HDTV 디지털 신호 전송 시스템에서 구현되는 트릴리스 인코딩 스킴(330)을 도시하는 블록도이다. 강화한 8-VSB(E-VSB), 또는 2-VSB 스트림들에 대해, 각 트릴리스 인코더는 바이트를 수신하고 그 바이트 중 4비트들(LSB들)만이 정보 비트를 포함한다. 강인한 스트림에 속하는 바이트가 트릴리스 인코더에 의해 수신될 때, 정보 비트들(LSB들, 비트들(6, 4, 2, 0)), (E-VSB 모드에 대한 인코딩 후)은 X₁상에 위치한다. 스킴을 매핑하는 특정 심볼을 얻기 위해 X₂상에 위치될 비트는 그 다음 결정된다. X₂와 X₁가 결정되면, 그 다음 바이트의 모든 비트들은 다음의 "비시스템적" RS 인코딩의 목적을 위해 결정된다. 이 바이트는 그 다음 데이터 라인들(355)을 통해 역호환 "비시스템적" 리드 솔로몬 인코더(125)에 전달된다. 그러나 "비시스템적" 리드 솔로몬 인코더의 패러티 바이트들과 PID 바이트들은 8-VSB 인코딩 스킴을 사용하여 인코딩될 것이다. 디지털 신호 변조 모드들 각각에 대한 트릴리스 인코더(330)의 상부 트릴리스 인코딩 블록(335)에서의 동작은 도 6에 관하여 이제 기술된다.

도 6에 도시된 상부 트릴리스 인코딩 블록(335)은 원하는 심볼 매핑 또는 인코딩 스킴이 달성되도록, 표준 트릴리스 인코더 블록(359)의 프리코더(360) 및 트릴리스 인코더(370) 입력들, X₂와 X₁를 각각 계산한다. 예를 들어, 이 인코딩 스킴들은 표준 8-VSB, (강화한)E-VSB 및 2-VSB에 대한 것이며, "8/2" 제어 비트(353)는 정확한 인코딩(심볼 매핑 스킴)을 나타내는 입력이다. 이 블록의 출력 비트들은 그들의 각 바이트들로 그룹화되며, 결국 패러티 바이트 발생을 위해 "비시스템적" RS 인코더 블록으로 전달된다. 도 6에서 멀티플렉서들(336a, ..., 336d)을 구성하는데 필요한 정규/강인한 제어 비트들(211b)은 도 3에서 추적/제어 메커니즘 블록(214)에 의해 제공된다.

따라서, 정규(표준) 8-VSB 심볼 매핑 모드에 대해, 이전의 인터리버 블록(120)으로부터 수신된 입력 비트들 X'₂와 X'₁과 트릴리스 인코더(330)의 상부 코더(335)로의 입력은 프리코더(360) 및 인코더 유닛들(370)을 포함하는 정규 트릴리스 인코더로 변경되지 않고 전달된다. 이는 N/R 제어 비트(211b)가 멀티플렉서들의 N 입력을 선택하게 함으로써 달성된다. 8/2 비트(353)는 N/R 비트가 'R(강인한)'일 때 사용될 트릴리스 매핑 스킴을 더 제어하도록 설정된다.

2-VSB 모드 심볼 매핑 모드에 대해, MSB는 임의의 정보를 운반하지 않는다. 매핑 요건들을 만족시키기 위해, Z₂비트는 우선 계산되며, 그 다음 MSB X₂를 도출하기 위해 프리코더 메모리 내용(363)(도 5)과 합산되어 모듈로 2된다. 새로운 바이트는 계산된 MSN 및 입력 정보 비트 X₁로부터 형성된다. 메모리 요소는 그 다음 Z₂로 업데이트된다. 따라서, 2-VSB 모드에 대해, 트릴리스 인코더 출력들 Z₂및 Z₁는 정보 비트를 동일하게 만든다. 즉, 입력 X₂는 프리코드될 때, 프리코더 Z₂의 출력이 정보 비트와 같도록 계산된다. 이 연산은 도 6에 도시된 상부 코딩 회로(335)에서 구현된다. 게다가, X₁은 정보 비트와 동일하게 된다. 트릴리스 인코드 심볼 맵퍼(380)에 의해 가능할 수 있는 기존의 심볼 매핑 스킴과 조합된 이 연산들은 알파벳 {-7, -5, 5, 7}로부터 심볼들을 생기게 한다. 이는 본질적으로 정보 비트가 이 심볼의 부호로서 전송된다는 의미에서 2-VSB 신호이다. 실제 심볼은 기존 트릴리스 디코더들에 의해 디코드될 수 있는 유효한 트릴리스 코딩된 4-레벨 심볼이다. 예를 들어, 2-VSB 인코딩을 달성하기 위해, N/R 비트(211b)는 R 입력을 선택하도록 설정되며 8/2 스위치(353)는 멀티플렉서들(336a, ..., 336d)의 '2' 입력을 선택하도록 설정된다.

강화한 8-VSB 모드(E-VSB) 모드에 대해, X₂와 X₁은 강화한 순서(즉, 상부 코더(335))의 출력들에 대응한다. 이 비트들은 실제 입력들 대신에 바이트들을 형성하는데 사용되어야 한다. 따라서, 이 모드에서, Z₂는 X₁로 정보 비트의 트릴리스 코드된 버전을 넣음으로써 정보 비트와 동일하게 된다. 이를 행하기 위해, X₂는 프리코드될 때, 정보 비트를 생기게 하도록 계산된다. 정보 비트는 또한 X₁을 생성하기 위해 부가적인 트릴리스 인코더를 통과한다. 전반적으로, E 8-VSB 에 대해, 외부 코더(335) 및 정규 트릴리스 인코더(359)는 보다 높은 상태(예를 들어, 16 상태)의 1/3 레이트 트릴리스 인코더와 등등할 것이다. 그 결과로 생긴 심볼은 8-레벨 트릴리스 코드된 심볼이다. 강화한 8-VSB 인코딩을 달성하기 위해, N/R 비트(211b)는 R 입력을 선택하도록 설정되며, 8/2 스위치(353)는 멀티플렉서들(336a, ..., 336d)의 "8" 입력을 선택하도록 설정된다.

이 모드들 각각에서, 바이트 변환기로 심볼이 12 바이트들의 지연을 도입한다.

상술된 바와 같이, 새로운 패킷들이 기존의 수신기들에 의해 어떻게 처리되는지에 대해 2개의 옵션들이 존재한다. 제 1 옵션은 새로운 패킷들이 기존의 수신기들의 리드-솔로몬 디코더들에 의해 정확하게 디코딩되지 않는다는 것이다. 제 2 옵션은 새로운 패킷들이 기존의 수신기들의 리드-솔로몬 디코더들에 의해 정확하게 디코드될 것이라는 것이다. 그러나 기존의 수신기들은 이 패킷들로부터 정보를 디코딩(디스플레이)할 수 없다. 이 옵션은 상이한 제조자들로부터 기존 수신기들의 가장 폭넓은 가능한 집합(아마도 전부)을 포함하기 위한 유연성을 제공하도록 제안된다. 그러나, 역호환을 보장하기 위한 부가적인 비시스템적(NRS) 인코더(125)의 사용은 패킷당 23 바이트들만큼 총 페이로드를 감소시킨다.

기존의 ATSC 표준에 규정된 리드 솔로몬 인코더가 207 바이트 코드워드를 산출하기 위해 187 바이트 패킷의 말단에 패러티 바이트들을 부가함을 이해해야 한다. 이 인코딩 스킴은 일반적으로 시스템 코드라고 불린다. 그러나, 패러티 바이트들은 메시지 워드에 부가될 필요는 없다. 특정 애플리케이션이 제공되면, 인코딩은 패러티 바이트들이 총 207 가용한 바이트 위치들에서 임의의 위치들로 배치되는 이러한 방식으로 수행될 수 있다. 그 결과로 생긴 코드 워드는 시스템적 코드 패밀리로부터 유효한 리드-솔로몬 코드워드이다. 리드-솔로몬 디코더는 패러티 바이트 위치들의 지식을 필요로 하지 않는다. 따라서, 시스템적 코드를 디코드하는 변경되지 않은 리드-솔로몬 디코더는 또한 이 코드를 디코드할 것이다.

도 7은 본 발명에 따라 비시스템적 RS 인코더와 패러티 바이트 발생기블록(125)을 상세히 도시한다. 인코딩 처리에서, "비시스템적" 리드-솔로몬 인코더는 강인한 스트림에 대응하는 184 메시지 바이트들 및 트릴리스 인코더(330)에 의해 발생된 바와 같이 이 메시지 바이트들 사이에 나타나는 PID 바이트들 모두를 수집한다. 패러티 바이트들의 위치들(490)이 제공되면, 리드-솔로몬 인코더는 그 다음이 패킷에 대응하는 20 패러티 바이트들(480)을 생성한다. 패러티 바이트들(480)은 그 다음 207 바이트 패킷의 패러티 바이트 위치들에 대응하는 위치들에서 데이터 인터리버에 적절하게 배치될 것이다. 도 7에 도시된 바와 같이, 이 비시스템적 RS 및 패러티 바이트 발생기 블록(125)은 트릴리스 인코더 블록(330)으로부터 X₁과 X₂비트들을 수신하기 위해 트릴리스 디-인터리버 블록(470), 패러티 바이트 발생기/삽입기 및 디-인터리버 블록(475) 및 바이트 디-인터리버 블록으로부터 패킷을 판독하고 그 다음 패러티 바이트들 발생시키기 위해 이를 RS 인코딩하는 "비시스템적" RS 인코더(485)를 포함한다. 바람직하게, 바이트 디-인터리버 및 패러티 바이트 발생기 블록들(475, 485)은 패킷에 속하는 메시지 바이트를 축적하고; 20 패러티 바이트들을 발생시키기 위해 메시지 바이트들을 RS 인코딩하는 기능들을 수행한다. 바이트 디-인터리버 블록으로의 입력은 트릴리스 인코딩된 심볼들로부터 발생된 인터리브된 바이트들(471)이다. 이 바이트들은 "비시스템적" RS 인코더가 메시지 바이트들의 각 패킷에 대응하는 패러티 바이트들을 발생시킬 수 있도록 디-인터리브되어야 한다. 이는 역호환에 사용되는 강인한 스트림 패킷들에 대해서만 패러티 바이트들을 발생시키며, 이 패러티 바이트들은콘벌루션 바이트 인터리버(120)(도 3)에 입력된다. 바이트 버퍼링, 바이트 디-멀티플렉싱 및 디-인터리빙을 수행하는데 사용되는 예시적인 알고리즘은 표 2에 관해 이제 제공된다.

몇몇 패킷들(예를 들어, 1 내지 7 mod 52)에 대해, 이 패킷들에 대해 모든 헤더 바이트들이 RS 인코딩 시간에 이용 가능하지 않으므로, 랜덤화된 헤더 바이트들에 대한 이전 정보를 가질 필요가 있을 것이다. 즉, 패킷들의 이 세트에 대해,몇몇의 헤더 바이트들 다음에 콘벌루션 인터리버(120) 출력에서 패러티 바이트들이 후속하는 경우이다. 그러므로, 20 패러티 바이트들을 계산하기 위해 이 헤더 바이트들을 기다리는 대신에, 헤더 바이트들에 대한 이전 정보가 사용되며(이들이 결정적인), 이는 그 다음 패러티 바이트들을 계산하는 대신에 사용된다.

Arnold Michelson & Allen Levesque에 의해 1984년, John Wiley, NY. "디지털 통신을 위한 에러 제어 기술들"에 관한 책에 설명된 바와 같이, (N, K) RS 디코더는 (N-K)/2 에러들까지 정정할 수 있으며 또는 (N-K) 삭제 부분까지 완전히 삭제할 수 있고, 여기서 "N"은 코드 워드 길이이며, "K"는 메시지 워드 길이이다. 일반적으로, E_a삭제 부분들이 있고, 코드 워드의 길이 N에서 E_b에러들이 있다면, 디코더는 (E_a+2*E_b)가 다음과 같은 식 (1)에서 설명되는 바와 같이 (N-K) 보다 작거나 또는 같은 한, 코드 워드를 완전히 복원할 수 있다.

(E_a+2×E_b)≤(N-K)(1)

여기서, E_a및 E_b는 각각 코드 워드에서 삭제 부분들의 수와 에러들의 수이다.

RS 코드들의 이 우선 순위는 20 패러티 바이트들을 발생시키도록 사용될 수 있다. 20 패러티 바이트 위치들은 그 다음 RS 디코더에 대한 삭제 부분 위치로서 사용하기 위해 계산된다. 패러티 바이트 위치들을 계산하도록 구현되는 절차는 패킷 포맷터에 사용되는 것과 유사하다. 패킷(패러티 바이트 위치들에서 0들을 갖는)에 속하는 바이트들은 입력 코드 워드로서 RS 디코더에 전달된다. 채워진 삭제 부분의 처리에서 디코더는 삭제 부분 위치들에 대한 바이트들을 계산한다. 이 바이트들은 20 패러티 바이트들에 대응한다. RS 인코더 블록은 또한 패러티 바이트 위치 정보를 발생시킨다. 패러티 바이트들과 헤더 바이트들은 항상 표준 8-VSB 심볼들로서 인코딩된다.

패러티 바이트들과 각 패킷에 대한 그들의 위치 정보는 그 다음 새로운 심볼 매핑 스킴들에 따라 강인한 바이트들을 매핑하기 위해 변경된 트릴리스 인코더 장치(330)에 전송된다.

바이트 디-인터리버로부터 패러티 바이트들을 판독하는 기능에 대해, 도 7에 도시된 바와 같이, 이는 NRS=1일 때만(즉, 비시스템적 RS 인코딩이 구현되는) 구현된다. 이 기능적 유닛의 가동은 상이한 모드들에 대해 동일하다. 트릴리스 인코더(330)는 NRS 인코더(125)로부터 각 패킷에 대한 패러티 바이트들과 그들의 위치 정보를 얻는다. 트릴리스 인코더(330)는 그 다음 인코드하는 특정 바이트가 패러티 바이트들의 세트에 속하는지를 결정할 수 있다. 바이트가 강인한 스트림 패러티 바이트 세트에 속하면, 바이트 디-인터리버로부터 바이트를 판독하고 트릴리스 인코드 대신에 이를 사용한다. 패러티 바이트로부터 발생된 심볼들은 항상 원래의 인코딩과 매핑 스킴을 사용하여 8 레벨들로 매핑된다.

도 4a에 대해 상술된 바와 같이, 패킷 포맷터들의 기능은 심볼 매핑 MODE 및 NRS 파라미터들에 의존한다. NRS=0이면, 패킷 포맷터는 기본적으로 바이트 중복 또는 바이트 재배열(블록(413))의 기능을 수행한다. NRS=1이면, 이는 또한 부가적인 헤더 및 패러티 바이트들(블록들(421 및 431))에 대해 '위치 보유자들'을 삽입한다. 표 3은 MODE 및 NRS 파라미터들의 상이한 조합들에 대한 패킷 포맷터 기능을 요약한다.

NRS	MODE	입력 패킷들의 수	출력 패킷들의 수	기능
0	2, 3	1	2	바이트 중복
0	1	2	2	비트들 재배열
1	2, 3	4	9	바이트 중복, "위치 보유자들" 삽입
1	1	8	9	비트들 재배열, "위치 보유자들" 삽입

여기서 "MODE" 파라미터는 강인한 패킷들의 상세를 포함하며, 강인한 패킷들의 포맷을 식별하는데 사용되고, 상술된 바와 같이, "NRS" 파라미터는 FEC 블록에 의해 2개의 심볼 세그먼트들로 코딩되는 하나의 강인한 패킷을 생기게 하는, 예를 들어, 또는 FEC 블록에 의해 9 패킷 세그먼트들로 코딩되는 4 강인한 패킷들의 그룹을 생기게 하는 비시스템적 RS 코더가 사용되지 않는지를(NRS=0일 때) 나타낸다. MODE 파라미터에 대해, 2개의 비트들은 4개의 가능한 모드들을 식별하는데 사용되는 것이 바람직하다: 예를 들어, MODE 00은 전송될 강인한 패킷들이 없는 표준 스트림을 나타내며, MODE 01은 H-VSB 스트림을 나타내며, MODE 10은 E-VSB 스트림을 나타내고, MODE 11은 의사 2-VSB 스트림을 나타낸다. MODE=00이면, 파라미터들의 나머지는 무시될 수 있다.

보다 구체적으로, 도 4a의 관점에서, 패킷 포맷터 블록들(411, 421 및 431)은 패러티 바이트 위치 계산기 및 '위치 보유자' 삽입기를 포함하는 기능성 유닛들을 포함한다. 도 8a 및 도 8b에 도시된 바와 같이, 각각 NRS=0(도 8a) 및 NRS=1(도 8b) MODE=2 또는 3인 경우에 대해 MODE=2 또는 3일 때, 기본 포맷터는패킷(411)의 바이트들을 2개의 바이트들(412A, 412B)로 중복한다. 도 9a 및 도 9b에 각각 도시된 바와 같이 각각의 NRS=0(도 9a) 및 NRS=1(도 9b) 경우들에 대해 MODE=1이면, 기본 포맷터는 입력 패킷의 비트들을 재배열한다. 비트들의 재배열은 예를 들어, 도 9a 및 도 9b에 도시된 바와 같이, 항상 MSB 비트 위치들로 되는 '강인한 스트림'에 속하는 비트들(415)과 항상 재포맷된 패킷들(418a, 418b)의 LSB 비트 위치들로 되는 '삽입된 스트림'에 속하는 비트들(417)을 보장하기 위해 H-VSB 모드에서 수행된다.

상술된 바와 같이, 도 4a의 패킷 포맷터 유닛(115)은 패러티 '위치 보유자' 삽입기 기능을 포함한다. 패러티 '위치-보유자' 삽입기 블록은 NRS=1(즉, 부가적인 패러티 바이트 발생기가 사용될 때)일 때만 사용된다. 이는 특히 3 헤더 바이트들과 패러티 바이트들에 대한 20 '위치 보유자들'을 8개로 형성된 패킷들 각각에 삽입함으로써 8 패킷들을 9패킷들로 변환한다. 헤더 바이트들이 각 패킷의 위치들 0, 1 및 2에 항상 놓여 있고 스크램블된다. 패러티 바이트 위치들에 대응하는 바이트 위치들은 형성될 때 0들로 먼저 채워질 수 있다. 모든 다른 잔여 바이트 위치들은 순서대로 메시지 바이트들로 채워질 수 있다.

도 10은 시나리오 예(NRS=1)에 대한 패러티 '위치 보유자' 삽입 메커니즘을 도시한다. 기본 포맷터는 207 바이트들의 한 데이터 패킷(450)을 414 바이트들(즉, 2 패킷들과 동일)로 변환한다. 그 다음 각 패킷에 대한 패러티 바이트 위치 보유자 위치들(460a, 460b, 460c)은 다음과 같이 식 (2)에 따라 결정된다.

m=(52*n+(k mod 52))mod 207(2)

여기서 m은 출력 바이트 수이며, n은 입력 바이트 수이며(예들 들어 n=0 내지 206), k=0 내지 311은 패킷 수에 대응한다. 각 패킷에 대한 20 패러티 바이트들의 위치가 그 패킷의 마지막 20 바이트들에 항상 대응함을 보장하기 위해, 패러티 바이트 위치들에 대한 'm' 값들은 n=187 내지 206에 대해서만 계산될 수 있다(n의 이 값들은 패킷의 마지막 20 바이트들에 대응한다). 예로서, k=0 및 n=187 내지 206을 대신하는 것은 202, 47, 99, 151, 203, 48, 100, 152, 204, 49, 101, 153, 205, 50, 102, 154, 206, 51, 103, 155로서 패킷 0에 대해 패러티 바이트 위치들을 제공할 것이다. 이는 패러티 바이트(PB0)가 인터리버 다음에 그 위치가 패킷 0에서 187이도록 패킷 0에서의 위치(202)에 놓여져야 함을 나타낸다. 유사하게, 패러티 바이트(PB1)는 위치(47, 등)에 놓여져야 한다.

몇몇 패킷들에 대해, 우선 패킷의 3개의 위치들이 3개의 널(null) 헤더 바이트들에 대해 유보되므로, 패러티 바이트들은 패킷 헤더 위치들(m=0, 1 또는/ 및 2)이 될 수 있다는, 즉, "m"은 0.1 또는 2와 같아서는 안 된다는 것에 주의를 기울여야 된다. 이 상황을 피하기 위해서, 'n'의 범위는 헤더 위치들(3까지)이 되는 패러티 바이트들의 수만큼 증가될 수 있다. 따라서, 다른 패킷 수들에 대해 20개의 "m" 값들을 계산할 때, 이는 "k mod 52"=1-7일 때, 이들 "m" 값들 중 몇몇이 0, 1 및/또는 2임에 주의를 기울여야 된다. 이를테면, "k mod 52"=0일 때, 이는 "m" 값들 중 아무 것도 헤더 바이트의 위치에 있지 않음에 주의를 기울여야 된다. 이 경우에, 모든 20개의 "m" 값들은 패러티 위치 보유자 위치들로서 지정된다. "k mod 52"=1일 때, 이는 "m" 값들 중 하나가 0(헤더 바이트인)임에 주의를 기울여야 된다. 이 경우에, "n" 범위는 "n"이 186-206이 되도록 1만큼 연장된다. 따라서, 21개의 "m" 값들은 계산되며, 헤더 바이트들 위치에 있는 그 "m" 값들은 버려진다. 나머지 20개의 "m" 값들은 패러티 위치 보유자 위치들로서 지정된다. "k mod 52"=2일 때, 이는 계산된 "m" 값들 중 2개가 0 및 1(헤더 바이트들인)로 됨에 주의를 기울여야 된다. 이 경우에, "n" 범위는 "n"이 185-206이 되도록 2만큼 연장된다. 따라서, 22개의 "m" 값들(20+2 부가물)은 계산되며, 헤더 바이트 위치들이 있는 "m" 값들은 버려진다. 나머지 20개의 "m" 값들은 패러티 위치 보유자 위치들로서 지정된다. 표 4는 모든 다른 제외 경우들에 대해 패킷 수들을 제공한다. 이는 또한 계산될 부가적인 'm' 값들의 수를 제공한다.

패킷 수 mod 52	계산될 부가적인 'm' 값들	'n'의 범위
0	0	187-203
1	1	186-206
2	2	185-206
3	3	184-206
4	3	184-206
5	3	184-206
6	2	185-206
7	1	186-206
8-51	0	187-206

보다 구체적으로, 도 10에 도시된 바와 같이, 각 패킷(450)이 207개의 바이트들을 포함하므로, 기본 포맷터는 이를 각각 207개를 포함하는 2개의 새로운 패킷들(451, 452)로 분할할 것이다. 특히 패킷 포맷터에 의해 패러티 위치 보유자 삽입 메커니즘은 인터리브된 위치들(460a, 460b, ..., 등)에서 20개의 패러티 바이트들과 3개의 헤더 바이트들(454)을 포함하기 위해 새로운 패킷들(451, 452) 각각을처리한다. 따라서, 새로운 패킷들(451, 452)로부터, 패킷 포맷터는 모든 패러티 및 헤더 비트들을 수용하기 위해 새로운 패킷들(451', 452')을 발생시킬 것이다. 따라서, 207개의 바이트들의 새로운 패킷(451')은 451의 184개의 바이트들, 20개의 패러티 위치 보유자들 및 3개의 널(null) 헤더 바이트들(454)을 포함한다. 도 10에 도시된 바와 같이, 이는 하나의 오리지널 데이터 패킷(450)이 새로운 3개의 패킷들(451', 452' 및 세 번째 453')(처음 2개는 완전히 채워질 것이며, 반면에 세 번째 453'은 단지 부분적으로 채워질 것이다)로 매핑될 것임을 의미한다. 데이터 바이트를 새로운 패킷들(451', 452' 및 453')로 삽입하기 전에, 위치는 이것이 패러티 바이트에 속하는지 알아보기 위해 체크된다. 위치가 임의의 패러티 바이트의 위치에 대응하지 않으면, 데이터 바이트는 그 위치에 놓이게 된다. 위치가 패러티 바이트에 속하면, 그 바이트 위치는 스킵되고(skip), 다음 바이트 위치가 체크된다. 처리는 모든 바이트들이 새로운 패킷들에 놓여질 때까지 반복된다. 이 옮김(translation)의 결과로서, 9개의 출력 패킷들 각각은 입력 패킷들(예를 들어, 입력 패킷(450))로부터 92개의 바이트들을 포함한다. 일 실시예에서, 9개의 세그먼트들의 최소 세분성(granularity)은 NRS=1일 때 NRP에 대해 선택된다. 데이터가 랜더마이저에서 판독될 때, 9개의-패킷 블록 중 4개의 패킷들은 정보 바이트들을 포함할 것이며, 반면에 나머지 5개의 패킷들은 임의의 정보도 포함하지 않을 것이다. 패킷 포맷터는 4개의 패킷들에서의 정보를 상기된 처리를 통해 9개의 패킷들로 확산한다. 이는 페이로드 데이터 레이트가 더 이상 필요한 것보다 많이 포기되지 않을 것임을 보증한다.

본 발명의 새롭게 제안된 기술로, 몇몇 비트들은 수신기 장치가 정확한 전송 모드를 디코드할 수 있도록 수신기 장치에 전송되어야 한다. 이 모드는 전형적으로 강인한 패킷들의 수, 변조 타입, 및 트릴리스 인코딩 동안 삽입된 리던던시(redundancy) 레벨을 나타낸다. 이 정보는 필드 동기 세그먼트(138)의 유보된 비트 부분으로 전성될 수 있다.

표 5는 수신기에서 강인한 패킷들을 정확하게 식별하기 위해 규정되어야 하는 파라미터들을 나타낸다. 이것들이 수신기의 등화 장치에서 해석되어야 하므로, 그들은 강인한 에러 정정 코드들을 사용하여 많이 보호된다. 인코딩된 코드 워드는 데이터 필드 동기(Data Field Sync) 세그먼트의 유보된 심볼 필드에 삽입되는 것이 바람직하다.

MODE(2)

NRS(1)

NRP(4)

RPP(2)

표 5는 강인한 패킷들을 식별하기 위해 4 파라미터들(그들의 각 수의 비트들)의 사용을 나타내는 것이 바람직하다. 제 1 파라미터 "MODE"는 강인한 패킷들의 사양을 나타내며, 강인한 패킷들의 포맷을 식별하는데 사용된다. 2개의 비트들은 표 6에 관해 지금 기술되어진 바와 같이 4개의 가능한 모드들을 식별하는데 사용된다.

MODE	설명
00	표준. 필드에 어떠한 강인한 패킷들도 없음
01	H-VSB 모드
10	E-VSB 모드
11	의사 2-VSB 모드

예를 들어, 표 6에 도시된 바와 같이, MODE 00은 전송될 강인한 패키들을 갖지 않는 표준 스트림을 나타낸다; MODE 01은 H-VSB 스트림을 나타낸다; MODE 10은 E-VSB 스트림을 나타낸다; MODE 11은 전송될 의사 2VSB 스트림을 나타낸다. 만일 MODE=00이면, 파라미터들의 레스트(rest)가 무시될 수 있다.

표 5로 다시 돌아가면, 두 번째 "NRS(Non-systematic Reed-Solomon coder)" 파라미터는 비시스템적 RS 코더가 강인한 패킷들을 인코딩하는데 사용되는지 여부를 나타낸다. 단일 비트는 표 7에 관해 이제 기술된 바와 같이 2개의 가능한 NRS 모드들을 식별하는데 사용된다.

NRS	설명
0	비시스템적 RS 코더가 사용되지 않는다
1	비시스템적 RS 코더가 사용된다

예를 들어, NRS=0는 비시스템적 RS 코더가 사용되지 않으며, 그래서 하나의 강인한 패킷이 FEC 블록에 의해 2개의 심볼 세그먼트들로 코딩될 것임을 나타낸다. NRS=1이면, 시스템적 RS 코더가 사용되고 그러므로 4개의 강인한 패킷들의 그룹이 FEC 블록에 의해 9개의 심볼 세그먼트들로 코딩될 것임을 나타낸다. 표 8 및 표 9는 예를 들어 프레임당 강인한 패킷들의 수(즉, 프레임(혼합)당 강인한 패킷들의 수 대 표준 패킷들의 수)의 비율 및 예를 들어 NRS=0 및 NRS=1 각각에 대해 대응비트 레이트들을 도시한다.

표 8은 특히 NRS=0일 때, 상이한 혼합 값들에 대한 각각의 강인한 그리고 표준 비트 스트림들의 비트 레이트들을 나타낸다. 표 4에 나타난 혼합 퍼센트가 값들을 반올림한 것(round off)임을 유념해야 할 것이다.

표 9는 특히 NRS=1일 때 상이한 혼합 값들에 대한 강인한 그리고 표준 비트 스트림들의 비트 레이트들을 나타낸다.

표 5를 다시 참조하면, 세 번째 "NRP" 파라미터는 프레임에서 강인한 패킷들의 수를 나타낸다. 표 10은 이 4 비트 수를 프레임에서 강인한 패킷들의 수로 매핑하는데 사용될 수 있다. 따라서, 예를 들어, NRP=0110 및 NRS=0이면, 인코딩 후 강인한 패킷들의 수는 2*12=24와 동일하다. NRP=1000 및 NRS=1이면, 인코딩 후 강인한 패킷들의 수는 9*32/4=72와 동일하다.

표 5를 다시 참조하면, 네 번째 "RPP" 파라미터는 프레임에서 강인한 패킷들의 위치를 나타낸다. 강인한 패킷들은 프레임 내에서 일정하게 분포될 수 있거나 초기 위치로부터 시작하여 프레임 내에서 인접하여 배열될 수 있다. 일정한 분포가 NRP의 모든 값들에 대해 가능하지 않음에 유념하라. 표 11은 프레임 내에서 다양한 타입들의 강인한 패킷 분포들을 기술한다. 표 11로부터, RPP=0에 대해, 2개의 연속하는 강인한 패킷들간의 최대 거리는 4로 한정됨이 이해된다.

RPP	강인한 패킷의 위치
00	하나의 세분성(granularity)을 갖는 프레임 내에서 균일하게 분포됨
01	2개의 세분성(granularity)을 갖는 프레임 내에서 균일하게 분포됨
10	4개의 세분성(granularity)을 갖는 프레임 내에서 균일하게 분포됨
11	한 위치로부터 시작하여 프레임 내에서 인접하게 배열됨

여기에 기재된 바와 같이, 강인한 심볼 매핑 기술들은 새로운 강인한 비트 스트림에 대해 이로운 성능을 얻는데 이용된다. 이것은 송신기의 FEC부를 통해 강인한 비트 스트림과 표준 비트 스트림에 속하는 바이트들을 추적하기 위해 제어 메커니즘을 필요로 한다.

도 11은 패킷들의 멀티플렉싱과 인코딩 스킴을 제어하기 위해 필요한 비트들을 제공하는 제어 유닛(214)의 높은-레벨도를 도시한다. 제어 유닛의 특정 요소들에 관한 상세는 출원인의 여기에 포함된 공동 소유된, 공동 계류중인 미국 특허 출원 시리얼 번호 대리인 사건 일람 번호 US010278, D#15061에서 발견될 수 있다. 특히, 도 11에 도시된 바와 같이, 먼저 발생한 '정규/강인한 비트' 블록(501)은 MODE, NRP, NRS 및 RPP 파라미터들에 기초한 패킷 레벨에서 제어 정보를 발생시킨다. 이 블록의 출력은 패킷이 새로운 비트 스트림(RS)에 속하면 '1'과 같고, 패킷이 표준 스트림(NS)에 속하면 '0'과 같다. 콘벌루션 비트 인터리버 블록(510)은 메모리 요소가 1 바이트 대신 1 비트라는 점을 제외하고는 ATSC HDTV 표준에 명기된 콘벌루션 바이트 인터리버(120)와 유사하다. 이 블록은 콘벌루션 인터리버를 통해 바이트들을 추적하는데 사용된다. 트릴리스 인터리버 블록(525)은 12-심볼 트릴리스 인터리버를 구현한다. 이것의 비트 출력은 예를 들어, 트릴리스 인코더 출력 심볼이 강인한 스트림에 속할 때 1과 같으며, 예를 들어 출력 심볼이 정규 스트림과 강인한 스트림에 부가된 23-바이트들(PID 및 패러티 바이트들)에 속할 때 0과 같다. 트릴리스 인코더는 인코딩 동안 이 정보를 사용한다. 비트 스트림들 둘 다를 적절하게 디코드하기 위해 수신기가 MODE, NRP, NRS 및 RPP정보를 필요로 하므로, 파라미터들은 그들이 엄정한 다중-경로 채널들에서조차 디코드될 수 있도록 강인하게 인코드되어야 한다. 인코드 동기 헤더 블록(도시되지 않음)은 이 기능을 수행하며, 필드 동기 세그먼트(138)에서의 고정된 위치(유보된 비트들)에서 인코딩된 코드-워드를 배치한다.

본 발명의 양호한 실시예들로 간주되는 것이 도시되고 기재되었지만, 물론, 이는 형태 또는 상세에서 다양한 변경들 및 변화들이 본 발명의 정신으로부터 벗어나지 않고도 쉽게 행해질 수 있음을 알 것이다. 그러므로, 본 발명이 기술되고 도시된 정확한 형태들에 한정되지 않지만, 첨부된 청구항들의 범위에 있을 수 있는 모든 변경들을 포함하도록 구성되게 의도된다.

Claims

수신기 장치에 의한 수신을 위해, 정규 비트 스트림으로서의 전송을 위한 정규 패킷들 및 강인한 비트 스트림으로서의 전송을 위한 정보를 포함하는 강인한 패킷들을 포함하는 인코딩된 데이터 패킷들을 전송하는 디지털 신호 전송 시스템(300)에 있어서, 상기 시스템은,

- 상기 강인한 비트 스트림과 정규 비트 스트림 각각에 속하는 패킷들을 인코딩하는 제 1 인코딩 장치(110)와,

- 상기 강인한 비트 스트림과 정규 비트 스트림에 속하는 개개의 바이트들을 추적하고 인코딩 모드를 지시하는 제어 수단(214)과,

- 상기 강인한 비트 스트림의 강인한 패킷들에 속하는 추적된 바이트들을 포맷팅하는 포맷팅 수단(115)과,

- 상기 정규 스트림 및 강인한 스트림의 비트들에 대응하는 트릴리스 인코딩된 비트들의 스트림을 생성하는 트릴리스 인코더 수단(330)으로서, 상기 트릴리스 인코더는 상기 강인한 패킷과 정규 패킷의 트릴리스 인코딩된 비트들을 심볼들에 매핑하는 수단을 이용하는, 상기 트릴리스 인코더 수단(330)과,

- 상기 제어 수단에 응답하여, 역호환 모드가 지시될 때 비시스템적 리드-솔로몬(RS; Reed-Solomon) 인코딩을 상기 강인한 비트 스트림에 속하는 포맷된 패킷들에 적용하는 제 2 인코딩 장치(125)와,

- 상기 정규 비트 스트림과 개별적으로 또는 그와 함께 상기 강인한 비트 스트림을 고정된 대역폭 통신 채널을 통해 상기 수신기 장치에 전송하는 송신기 장치(190)를 포함하는, 디지털 신호 전송 시스템.
제 1 항에 있어서,

제 1 수신기 장치는 상기 역호환 모드가 적용될 때, 널 패킷들로서 상기 강인한 비트 스트림의 패킷들을 수신하고 처리하기 위해 사용되며, 상기 모드는 상기 제 1 수신기 장치와 역호환을 보장하는, 디지털 신호 전송 시스템.
제 1 항에 있어서,

제 2 수신기 장치는 상기 역호환 모드 지시와 무관하게 정규 비트 스트림과 비교되는 보다 낮은 TOV에서 상기 강인한 비트 스트림의 패킷들을 수신하고 처리하기 위해 사용되는, 디지털 신호 전송 시스템.
제 1 항에 있어서,

상기 제어 수단(214)은 상기 트릴리스 인코딩된 비트들에 사용되는 심볼 매핑 스킴을 더 나타내며(211b), 상기 트릴리스 인코더(330)는 상기 강인한 패킷과 정규 패킷의 모든 비트들을 상기 심볼 매핑 스킴에 따라 심볼들로 트릴리스 인코딩하는 수단을 상용하는, 디지털 신호 전송 시스템.
제 4 항에 있어서,

상기 포맷팅 수단은,

- 상기 제어 수단의 상기 바이트 추적 지시(211a)에 응답하여, 상기 강인한 비트 스트림의 강인한 인코딩된 바이트들만을 인터리빙하는 수단(401)과,

- 강인한 인터리버 수단으로부터 인터리브된 강인한 바이트들(411)을을 수신하고, 상기 트릴리스 인코딩을 용이하게 하기 위해 각각의 강인한 패킷에 대응하는 2개 또는 그 이상의 데이터 블록들(412a, 412b)을 발생시키는 수단(413)을 포함하는, 디지털 신호 전송 시스템.
제 5 항에 있어서,

2개 또는 그 이상의 데이터 블록들을 발생시키는 상기 수단(413)은 상기 트릴리스 인코더 유닛에서 강인한 인코딩을 위해 상기 2개 또는 그 이상의 데이터 블록들의 최하위 비트(LSB) 위치들로 각각의 상기 강인한 바이트의 정보 비트들을 다시 배열하며,

상기 트릴리스 인코더(330)는 표시된 심볼 매핑 스킴에 기초하여 상기 바이트들의 최상위 비트(MSB) 위치들에서 비트들에 대한 값들을 부가적으로 결정하는, 디지털 신호 전송 시스템.
제 6 항에 있어서,

상기 포맷팅 수단은 상기 2개 또는 그 이상의 데이터 블록들 각각의 다양한 위치들에서 다수의 위치 보유자 바이트들을 삽입하는 수단(431)을 더 포함하며, 상기 위치 보유자 위치들은 상기 역호환 모드가 나타날 때 포맷된 패킷들의 상기 비시스템적 RS 인코딩의 결과로서 발생되는 부가적인 바이트들을 결국 수신하는, 디지털 신호 전송 시스템.
제 7 항에 있어서,

상기 포맷팅 수단은 수신기 장치에 패킷을 식별하는 각 데이터 블록에서 3개의 헤더 바이트들을 삽입하는 수단(421)을 더 포함하며, 위치 보유자 바이트들은 결국 상기 3개의 헤더 바이트들을 수신하는 상기 2개 또는 그 이상의 데이터 블록들 각각에 미리 지정된 위치를 포함하는, 디지털 신호 전송 시스템.
제 7 항에 있어서,

비시스템적 RS 인코딩을 적용하는 상기 제 2 인코딩 장치는,

- 상기 트릴리스 인코더 수단으로부터 비트들(355)을 수신하고 표시된 심볼 매핑 스킴에 따른 값들을 갖는 상기 강인한 바이트의 상기 최상위 비트(MSB) 위치들에서 비트들을 포함하는 강인한 바이트들을 재생하는 트릴리스 디-인터리버 수단(470)과,

- 상기 위치 보유자 위치들(490)에서 삽입을 위해 상기 부가적인 바이트들을 발생하는 패러티 바이트 발생기/삽입기 수단(485)을 포함하는, 디지털 신호 전송 시스템.
제 9 항에 있어서,

상기 제 2 인코딩 장치(125)는 트릴리스 인코딩된 심볼들로부터 발생된 인터리브된 바이트들을 수신하고, 상기 삽입된 부가적인 바이트들을 갖는 것들을 포함하는 상기 강인한 바이트들을 디-인터리빙하는 바이트 디-인터리버 수단(475)을 더 포함하는, 디지털 신호 전송 시스템.
제 10 항에 있어서,

상기 강인한 비트 스트림과 정규 비트 스트림에 속하는 패킷들을 인코딩하는 상기 제 1 인코딩 수단(110)은 상기 강인한 비트 스트림과 정규 비트 스트림 각각에 속하는 패킷들의 순방향 에러 정정(FEC; forward error correction) 인코딩을 수행하는 시스템적 RS 인코딩 장치를 포함하며, 상기 패러티 비트 발생기/삽입기 수단(485)은 상기 바이트 디-인터리버 수단(475)으로부터 상기 디-인터리브된 바이트들에 대한 (FEC) 인코딩을 수행하고 그 다음에 패러티 바이트들을 발생시키기 위해 RS 인코딩을 수행하는 비시스템적 RS 인코딩 장치를 포함하며, 상기 부가적인 바이트들은 상기 발생된 패러티 바이트들을 포함하는, 디지털 신호 전송 시스템.
제 1 항에 있어서,

정규 스트림 패킷들을 강인한 패킷들로 멀티플렉싱하는 멀티플렉서 장치(140)를 더 포함하는, 디지털 신호 전송 시스템.
제 1 항에 있어서,

상기 하나 또는 그 이상의 심볼 매핑 스킴들은 의사 2-VSB 심볼 매핑 스킴, 강화한(E)-VSB 심볼 매핑 스킴으로 포함하는 그룹으로부터 선택된 하나를 포함하는, 디지털 신호 전송 시스템.
제 5 항에 있어서,

상기 바이트 추적 지시에 응답하여, 상기 강인한 비트 스트림의 강인한 인코딩된 바이트들만을 인터리브하는 상기 수단은 M*B=207형의 강인한 인터리버 구조(401)이며, 여기서 M은 메모리 요소의 길이이며, B는 세그먼트들의 수인, 디지털 신호 전송 시스템.
제 14 항에 있어서,

상기 강인한 인터리버 구조(401)는 M=3 및 B=69의 값들을 포함하는, 디지털 신호 전송 시스템.
수신기 장치에 의한 수신을 위해, 정규 비트 스트림으로서의 전송을 위한 정규 패킷들 및 강인한 비트 스트림으로서의 전송을 위한 정보를 포함하는 강인한 패킷들을 포함하는 인코딩된 데이터 패킷들을 전송하는 방법에 있어서, 상기 방법은,

a) 상기 강인한 비트 스트림과 정규 비트 스트림 각각에 속하는 패킷들을 인코딩하는 단계(110)와,

b) 상기 강인한 비트 스트림과 정규 비트 스트림에 속하는 개개의 바이트들을 추적하고 인코딩 모드를 지시하는 단계(214)와,

c) 상기 강인한 비트 스트림의 강인한 패킷들에 속하는 추적된 바이트들을 포맷팅하는 단계(115)와,

d) 상기 정규 스트림 및 강인한 스트림의 비트들에 대응하는 트릴리스 인코딩된 비트들의 스트림을 생성하는 단계(330)로서, 상기 트릴리스 인코더는 상기 강인한 패킷과 정규 패킷의 트릴리스 인코딩된 비트들을 심볼들에 매핑하는, 상기 생성 단계(330)와,

e) 역호환 모드가 지시될 때, 비시스템적 리드 솔로몬(RS) 인코딩을 상기 강인한 비트 스트림에 속하는 포맷팅된 패킷들에 적용하는 단계(125)와,

f) 고정된 대역폭 통신 채널을 통해 상기 정규 비트 스트림과 개별적으로 또는 함께 상기 강인한 비트 스트림을 상기 수신기 장치에 전송하는 단계(190)를 포함하는, 방법.
제 16 항에 있어서,

제 1 수신기 장치는 상기 역호환 모드가 적용될 때, 널 패킷들로서 상기 강인한 비트 스트림의 패킷들을 수신하고 처리하기 위해 사용되며, 상기 모드는 상기 제 1 수신기 장치와 역호환을 보장하는, 방법.
제 16 항에 있어서,

제 2 수신기 장치는 상기 역호환 모드 지시와 무관하게 정규 비트 스트림과 비교되는 보다 낮은 TOV에서 상기 강인한 비트 스트림의 패킷들을 수신하고 처리하기 위해 사용되는, 방법.
제 16 항에 있어서,

- 상기 트릴리스 인코딩된 비트들에 사용될 심볼 매핑 스킴을 표시하는 단계(211b)와,

- 표시된 상기 심볼 매핑 스킴에 따른 심볼들로 상기 강인한 패킷과 정규 패킷의 모든 비트들을 트릴리스 인코딩하는 단계(330)를 더 포함하는, 방법.
제 19 항에 있어서,

상기 포맷팅 단계는,

- 상기 강인한 비트 스트림의 강인한 인코딩된 바이트들만을 인터리빙하는 단계(401)와,

- 인터리브된 강인한 바이트들을 수신하고(413), 상기 트릴리스 인코딩을 용이하게 하기 위해 각 강인한 패킷에 대응하는 2개 또는 그 이상의 데이터 블록들을 발생시키는 단계를 포함하는, 방법.
제 20 항에 있어서,

2개 또는 그 이상의 데이터 블록들을 발생시키는 상기 단계는,

- 트릴리스 인코더 유닛(330)에서 강인한 인코딩을 위해 상기 2개 또는 그 이상의 데이터 블록들(412a, 412b)의 최하위 비트(LSB) 위치들로 상기 강인한 바이트 각각의 정보 비트들을 배열하는 단계와,

- 표시된 심볼 매핑 스킴에 기초하여 상기 바이트들의 최상위 비트(MSB) 위치들의 비트들에 대한 값들을 결정하는 단계를 더 포함하는, 방법.
제 21 항에 있어서,

상기 포맷팅 단계는,

상기 2개 또는 그 이상의 데이터 블록들 각각의 다양한 위치들에서 다수의 위치 보유자 바이트들을 삽입하는 단계(431)를 더 포함하며, 상기 위치 보유자 위치들은 결국 상기 역호환 모드가 지시될 때 포맷된 패킷들의 상기 비시스템적 RS 인코딩의 결과로서 발생된 부가적인 바이트들을 수신하는, 방법.
제 22 항에 있어서,

상기 포맷팅 단계는,

- 결국 3개의 헤더 바이트들을 수신하는 상기 2개 또는 그 이상의 데이터 블록들 각각의 위치들을 미리 지정하는 단계와,

- 수신기 장치에서 패킷을 식별하는 데이터 블록 각각에 3개의 헤더 바이트들을 삽입하는 단계(421)를 더 포함하는, 방법.
제 22 항에 있어서,

비시스템적 RS 인코딩을 적용하는 단계는,

- 상기 트릴리스 인코더(330)로부터 비트들을 수신하고, 표시된 심볼 매핑 스킴에 따른 값들을 갖는 상기 강인한 바이트의 상기 최상위 비트(MSB) 위치들에서의 비트들을 포함하는 강인한 바이트들을 재생하는 단계와,

- 상기 위치 보유자 위치들에서 삽입하기 위해 상기 부가적인 바이트들을 발생시키는 단계(431)를 포함하는, 방법.
제 24 항에 있어서,

트릴리스 인코딩된 심볼들로부터 발생된 인터리브된 바이트들을 수신하는 단계와, 상기 삽입된 부가적인 바이트들을 갖는 것들을 포함하는 상기 강인한 바이트들을 디-인터리빙하는 단계(475)를 더 포함하는, 방법.
제 25 항에 있어서,

상기 인코딩 단계는

a) 상기 강인한 비트 스트림과 상기 정규 비트 스트림 각각에 속하는 패킷들의 순방향 에러 정정(FEC) 인코딩을 수행하는 시스템적 RS 인코딩 장치(110)를 사용하는 단계를 포함하는, 방법.
제 26 항에 있어서,

상기 위치 보유자 위치들에서 삽입하기 위해 상기 부가적인 바이트들을 발생시키는 상기 단계는, 상기 디-인터리브된 바이트들에 대한 (FEC) 인코딩을 수행하고 그 다음에 상기 패러티 바이트들을 발생시키기 위해 RS 인코딩을 수행하는 비시스템적 RS 인코딩 장치(485)를 사용하며, 상기 부가적인 바이트들은 상기 발생된 패러티 바이트들을 포함하는, 방법.
제 16 항에 있어서,

상기 수신기 장치에 전송하기 위해 정규 스트림 패킷들을 강인한 패킷들로 멀티플렉싱하는 단계를 더 포함하는, 방법.
제 16 항에 있어서,

상기 하나 또는 그 이상의 심볼 매핑 스킴들은 의사 2-VSB 심볼 매핑 스킴, 강화한(E)-VSB 심볼 매핑 스킴으로 포함하는 그룹으로부터 선택된 하나를 포함하는, 방법.
제 20 항에 있어서,

상기 강인한 비트 스트림의 강인한 인코딩된 바이트들만을 인터리빙하는 상기 단계는 M*B=207형의 강인한 인터리버 구조(401)에 의해 수행되며, 여기서 M은 메모리 요소의 길이이며, B는 세그먼트들의 수인, 방법.