KR20030052664A - 나노 크기의 금속 배선 패턴 형성 방법 - Google Patents

Abstract

본 발명은 나노 크기의 금속 배선 패턴 형성 방법에 관한 것으로서, 실리콘 기판 위에 제1 산화막을 형성한 후, 제1 산화막의 소정 영역을 제거하여 컨택 홀을 형성하고 컨택 홀 내부를 채우도록 컨택 플러그를 형성하며, 컨택 플러그가 형성된 제1 산화막 위에 제2 산화막을 증착한다. 이어서, 제2 산화막을 선택적으로 식각하고, 결과물 전면에 금속층을 증착한 후, 제1 산화막과 제2 산화막 위에 증착된 금속층을 제거하고 컨택 플러그 위에 위치하도록 제2 산화막의 측벽에만 스페이서 형태로 금속층을 남긴다. 이어서, 결과물 전면에 제3 산화막을 증착하고 화학적 기계적 연마 공정을 실시한다.

Description

나노 크기의 금속 배선 패턴 형성 방법 {METHOD FOR FORMING NANO METAL LINE PATTERN}

본 발명은 반도체 집적회로 소자의 금속 배선 형성 방법에 관한 것으로서, 보다 구체적으로는 반도체 집적회로 소자의 금속 배선을 나노(nano) 크기의 미세 패턴으로 형성하는 방법에 관한 것이다.

반도체 집적회로 소자의 금속 배선은 소자의 각 동작 영역들을 서로 연결하여 전기적인 신호를 주고 받을 수 있도록 하는 역할을 한다. 금속 배선을 미세 패턴으로 형성하여 반도체 소자의 집적도를 높이고자 하는 노력은 현재 수십 나노미터의 패턴 폭을 가지는 금속 배선의 제조 기술로 이어지고 있다.

나노 크기의 금속 배선 패턴을 형성하기 위하여 일반적으로 사용되고 있는 방법이 도 1a 내지 도 1e의 공정 단면도에 도시되어 있다. 이 방법은 측벽 스페이서(sidewall spacer)를 마스크로 이용하여 공정을 진행하는 방법이다.

먼저, 도 1a에 도시된 바와 같이, 실리콘 기판(11)의 소자 동작 영역(도시되지 않음)과 전기적 신호 교류를 위해 형성된 컨택 플러그(13, contact plug) 위에 금속 배선 패턴이 형성될 제1 금속층(14)을 증착한다. 참조번호 12번은 제1 산화막이다.

그 다음, 도 1b에 도시된 바와 같이, 제2 산화막(15)과 제2 금속층(16)을 순차적으로 증착하고, 측벽 스페이서가 형성될 부위인 제2 금속층(16) 위에 포토레지스트(17, photoresist)를 도포하여 제2 금속층(16)을 선택적으로 덮어 씌운다.

이어서, 도 1c에 도시된 바와 같이, 제2 금속층(16)을 선택적으로 식각하고 포토레지스트를 제거한 후, 결과물 전면에 질화막(18)을 증착한다. 계속해서, 증착된 질화막(18)을 전면 식각하여 제2 금속층(16) 측벽 부위에 증착된 질화막(18)을 제외하고 모두 제거한다.

따라서, 도 1d에 도시된 바와 같이, 질화막 측벽 스페이서(18)만 남게 된다. 이후, 제2 금속층(16)을 완전히 제거한 뒤, 질화막 측벽 스페이서(18)를 마스크로 이용하여 제2 산화막(15)과 제1 금속층(14)을 순차적으로 식각하고, 질화막 측벽스페이서(18)와 제2 산화막(15)을 제거한다.

결국, 도 1e에 도시된 바와 같이, 제1 금속층이 선택적으로 식각된 나노 크기의 금속 배선 패턴(14)이 컨택 플러그(13) 위에 형성된다.

이러한 종래의 방법은 몇가지 문제점을 안고 있다. 그 중 하나는 질화막 측벽 스페이서를 형성하기 위하여 제2 금속층을 증착하고 패터닝하는 과정이 필요하다는 점이다. 또한, 미세 패턴의 질화막 측벽 스페이서를 형성한 후, 스페이서를 마스크로 이용하여 금속 배선 패턴을 형성하기 위한 식각 공정을 진행하게 되는데, 이 때 패턴의 미세함으로 인하여 스페이서의 패턴이 금속 배선 패턴으로 정확히 옮겨지지 않는다.

따라서, 본 발명은 이러한 종래기술에서의 제반 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 간단한 공정을 통하여 나노 크기의 금속 배선 패턴을 형성할 수 있는 방법을 제공하고자 하는 것이다. 또한, 본 발명의 다른 목적은 원하는 윤곽(profile) 그대로 불량없이 나노 크기의 금속 배선 패턴을 형성할 수 있는 방법을 제공하기 위한 것이다.

도 1a 내지 도 1e는 종래기술에 따른 나노 크기의 금속 배선 패턴 형성 방법을 나타내는 공정 단면도이다.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 나노 크기의 금속 배선 패턴 형성 방법을 나타내는 공정 단면도이다.

<도면의 주요 부분에 대한 부호의 설명>

11, 21: 실리콘 기판12, 15, 22, 24, 27: 산화막

13, 23: 컨택 플러그14, 16, 26: 금속층

17, 25: 포토레지스트18: 질화막

이러한 목적을 달성하기 위하여, 본 발명은 다음 각 단계로 구성되는 나노 크기의 금속 배선 패턴 형성 방법을 제공한다: 실리콘 기판 위에 제1 산화막을 형성하는 단계; 제1 산화막의 소정 영역을 제거하여 컨택 홀을 형성하고 컨택 홀 내부를 채우도록 컨택 플러그를 형성하는 단계; 컨택 플러그가 형성된 제1 산화막 위에 제2 산화막을 증착하는 단계; 제2 산화막을 선택적으로 식각하는 단계; 결과물 전면에 금속층을 증착하는 단계; 제1 산화막과 제2 산화막 위에 증착된 금속층을 제거하고 컨택 플러그 위에 위치하도록 제2 산화막의 측벽에만 스페이서 형태로 금속층을 남기는 단계; 및 결과물 전면에 제3 산화막을 증착하고 화학적 기계적 연마 공정을 실시하는 단계.

본 발명에 따른 나노 크기의 금속 배선 패턴 형성 방법에 있어서, 금속층의 제거 단계는 에치백 공정에 의하여 이루어지는 것이 바람직하고, 제1 산화막, 제2 산화막, 제3 산화막은 PE-TEOS, BPSG, SOG, FSG 중의 어느 하나로 이루어질 수 있으며, 금속층은 텅스텐, 알루미늄, 구리, 폴리실리콘 중의 어느 하나로 이루어질 수 있다.

이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.

도 2a 내지 도 2e의 공정 단면도는 본 발명의 실시예에 따른 나노 크기의 금속 배선 패턴 형성 방법을 도시하고 있다.

먼저, 도 2a를 참조하면, 실리콘 기판(21) 위에 제1 산화막(22)을 형성한 후, 제1 산화막(22)의 소정 영역을 제거하여 컨택 홀을 형성하고 컨택 홀 내부에 컨택 플러그(23)를 채워 넣는다. 컨택 플러그(23)는 실리콘 기판(21)의 소자 동작 영역(도시되지 않음)과 전기적 신호 교류를 위한 것이다. 이어서, 컨택 플러그(23)가 형성된 제1 산화막(22) 위에 제2 산화막(24)을 증착한다.

그 다음, 도 2b에 도시된 바와 같이, 측벽 스페이서가 형성될 부위인 제2 산화막(24) 위에 포토레지스트(25)를 도포하여 제2 산화막(24)을 선택적으로 덮어 씌운 후, 식각 공정을 진행한다. 이 때, 후속 공정에서 컨택 플러그(22)와의 전기적 접촉을 고려하여 제2 산화막(24)의 노출 영역을 결정한다.

따라서, 도 2c에 도시된 바와 같이, 제2 산화막(24)은 선택적으로 식각된다. 계속해서 포토레지스트를 제거한 후, 결과물 전면에 금속층(26)을 증착한다. 이 금속층(26)은 금속 배선 패턴을 형성하기 위한 것으로서, 텅스텐, 알루미늄, 구리, 폴리실리콘 등이 사용된다. 금속층(26)의 두께는 제2 산화막(24)의 두께에 의하여 좌우될 수 있으므로, 앞 단계에서 제2 산화막(24)의 증착 두께를 조절함으로써 금속층(26)의 다양한 두께 조절이 가능하다. 이어서, 에치 백(etch back) 공정을 통하여 제1 산화막(22)과 제2 산화막(24) 위에 증착된 금속층(26)을 모두 제거한다.

따라서, 도 2d에 도시된 바와 같이, 금속층(26)은 제2 산화막(24)의 측벽에만 측벽 스페이서 형태로 남게 된다. 또한, 스페이서 형태의 금속층(26)은 컨택 플러그(22) 위에 위치하고 있다. 이후, 결과물 전면에 제3 산화막(27)을 증착하고 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 실시한다.

결국, 도 2e에 도시된 바와 같이, 제2 산화막(24)과 제3 산화막(27) 사이에 남아 있는 금속층이 나노 크기의 금속 배선 패턴(26)을 형성한다.

한편, 제2 산화막(24)과 제3 산화막(27)의 증착 두께에 따라 또 다른 비아층(via layer)을 위한 추가적인 산화막 증착이 필요없게 된다. 산화막은 예컨대 PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), BPSG(Boron Phosphorus Silicate Glass), SOG(Spin On Glass), FSG(Fluorinated Silicate Glass) 등이 사용된다.

이상 설명한 바와 같이, 본 발명에 따른 나노 크기의 금속 배선 패턴 형성 방법은 금속층을 추가로 증착하고 식각하는 과정을 생략할 수 있으므로 공정이 간단해지는 이점이 있다. 그에 따라, 공정 소요 시간과 비용 또한 상당히 절감된다. 아울러, 미세 스페이서 패턴을 마스크로 이용하여 금속 배선 패턴을 형성하는 것이 아니므로 나노 크기의 금속 배선 패턴을 원하는 윤곽대로 불량없이 형성할 수 있는 이점이 있다. 또한, 산화막 증착 두께를 조절함으로써 금속층의 두께를 다양하게 조절할 수 있으며, 또 다른 비아층을 위한 추가적인 산화막 증착이 필요없는 이점도 있다.

본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.

Claims (4)

1. 실리콘 기판 위에 제1 산화막을 형성하는 단계;

   상기 제1 산화막의 소정 영역을 제거하여 컨택 홀을 형성하고 상기 컨택 홀 내부를 채우도록 컨택 플러그를 형성하는 단계;

   상기 컨택 플러그가 형성된 상기 제1 산화막 위에 제2 산화막을 증착하는 단계;

   상기 제2 산화막을 선택적으로 식각하는 단계;

   결과물 전면에 금속층을 증착하는 단계;

   상기 제1 산화막과 상기 제2 산화막 위에 증착된 상기 금속층을 제거하고 상기 컨택 플러그 위에 위치하도록 상기 제2 산화막의 측벽에만 스페이서 형태로 상기 금속층을 남기는 단계; 및

   결과물 전면에 제3 산화막을 증착하고 화학적 기계적 연마 공정을 실시하는 단계를 포함하는 나노 크기의 금속 배선 패턴 형성 방법.
2. 제 1 항에 있어서, 상기 금속층의 제거 단계는 에치백 공정에 의하여 이루어지는 것을 특징으로 하는 나노 크기의 금속 배선 패턴 형성 방법.
3. 제 1 항 또는 제 2 항에 있어서, 상기 제1 산화막, 제2 산화막, 제3 산화막은 PE-TEOS, BPSG, SOG, FSG 중의 어느 하나로 이루어지는 것을 특징으로 하는 나노 크기의 금속 배선 패턴 형성 방법.
4. 제 1 항 또는 제 2 항에 있어서, 상기 금속층은 텅스텐, 알루미늄, 구리, 폴리실리콘 중의 어느 하나로 이루어지는 것을 특징으로 하는 나노 크기의 금속 배선 패턴 형성 방법.