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KR20030046794A - Multi stack chip package - Google Patents

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KR20030046794A
KR20030046794A KR1020010077051A KR20010077051A KR20030046794A KR 20030046794 A KR20030046794 A KR 20030046794A KR 1020010077051 A KR1020010077051 A KR 1020010077051A KR 20010077051 A KR20010077051 A KR 20010077051A KR 20030046794 A KR20030046794 A KR 20030046794A
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KR
South Korea
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chip
die pad
lead
bonding
attached
Prior art date
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Abandoned
Application number
KR1020010077051A
Other languages
Korean (ko)
Inventor
이종명
김희석
김상준
김재홍
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020010077051A priority Critical patent/KR20030046794A/en
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Abstract

PURPOSE: A multi stack chip package is provided to be capable of stacking a plurality of semiconductor chips. CONSTITUTION: A multi stack chip package(200) is provided with the first lead frame(110), the second lead frame(140), an adhesive(180) located between the first and second lead frame(110,140) for attaching the first lead frame(110) on the second lead frame(140), and a package body(190) for protecting the resultant structure. The first lead frame(110) further includes a die pad(112), the first chip(120) attached on the upper portion of the die pad(112), the second chip(130) attached on the lower portion of the die pad(112), and the first lead(114) electrically connected with the first and second chip(120,130) through the first and second bonding wire(171,173). The second lead frame(140) further includes the third chip(150), the second lead(144) attached on the active surface of the third chip(150) and the third bonding wire(175) electrically connecting between the third chip(150) and the second lead(144).

Description

다중 적층 칩 패키지{Multi stack chip package}Multi stack chip package

본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 다수개의 반도체 칩을 적층한 다중 적층 칩 패키지에 관한 것이다.The present invention relates to a semiconductor package, and more particularly, to a multi-layered chip package in which a plurality of semiconductor chips are stacked.

최근의 반도체 산업 발전과 더불어 사용자의 요구에 따라 전자 기기는 더욱 더 소형화 및 경량화가 요구되고 있다. 이에 주로 적용되는 기술중의 하나가 복수의 반도체 칩을 리드 프레임에 탑재하여 하나의 패키지로 구성하는 적층 칩 패키징(stack chip packaging) 기술이다.With the recent development of the semiconductor industry, electronic devices are increasingly required to be smaller and lighter in accordance with user demands. One of the technologies mainly applied thereto is a stack chip packaging technology in which a plurality of semiconductor chips are mounted in a lead frame and configured into one package.

적층 칩 패키징 기술은 특히 소형화와 경량화가 요구되는 노트북, 휴대용 전화기 등에서 실장면적의 축소와 경량화를 위해 많이 적용되고 있다. 예를 들어, 메모리 기능을 수행하는 플래시 메모리(flash memory) 소자와 에스램(SRAM; Synchronous RAM) 소자를 하나의 TSOP(Thin Small Outline Package)로 구성하면 각각의 반도체 칩을 내재하는 단위 반도체 패키지 두 개를 이용하는 것보다 크기나 무게 및 실장면적에서 소형화와 경량화에 유리하다.Multi-layer chip packaging technology has been applied to reduce the mounting area and light weight, especially in notebooks and portable telephones that require miniaturization and light weight. For example, if a flash memory device and a synchronous RAM (SRAM) device that performs a memory function are configured as one thin small outline package (TSOP), two unit semiconductor packages containing each semiconductor chip are included. It is advantageous to miniaturization and weight reduction in size, weight, and mounting area than using a dog.

일반적으로 두 개의 반도체 칩을 하나의 패키지 내에 구성하는 방법에는 두 개의 반도체 칩을 적층시키는 방법과 병렬로 배열시키는 방법이 있다. 전자의 경우 반도체 칩을 적층시키는 구조이므로 공정이 복잡하고 한정된 두께에서 안정된 공정을 확보하기 어려운 단점이 있고, 후자의 경우 평면상에 두 개의 반도체 칩을 배열시키는 구조이므로 크기 감소에 의한 소형화의 장점을 얻기가 어렵다. 보통소형화와 경량화가 필요한 패키지에 적용되는 형태로서 반도체 칩을 적층시키는 형태가 많이 사용된다.In general, there are two methods for forming two semiconductor chips in one package and a method of stacking two semiconductor chips and arranging them in parallel. The former has a disadvantage in that it is difficult to secure a stable process at a limited thickness due to the structure of stacking semiconductor chips. The latter has the advantage of miniaturization due to the size reduction because it is a structure in which two semiconductor chips are arranged on a plane. Difficult to obtain Usually, a form in which semiconductor chips are stacked as a form applied to a package requiring miniaturization and light weight is often used.

이와 같이 두 개의 반도체 칩을 리드 프레임에 실장하는 형태의 적층 칩 패키지를 듀얼 다이 패키지라 하며 이의 예를 소개하면 다음과 같다. 예컨대, 듀얼 다이 패키지는, 도 1에 도시된 바와 같이, 통상적인 리드 프레임(210)을 이용한 듀얼 다이 패키지(300)로서, 리드 프레임(201)의 다이 패드(212)의 상부면과 하부면에 각각 반도체 칩(220)이 부착된 구조로 구현된다. 또는 도 2에 도시된 바와 같이, 리드 온 칩용 리드 프레임(310)을 이용한 듀얼 다이 패키지(400)로서, 두 개의 리드 온 칩용 리드 프레임(310)에 반도체 칩(320)의 배면끼리 서로 접하도록 두 개의 리드 프레임(320)이 적층된 구조로 구현된다.As described above, a multilayer chip package in which two semiconductor chips are mounted on a lead frame is called a dual die package. For example, the dual die package, as shown in FIG. 1, is a dual die package 300 using a conventional lead frame 210, which is provided on the top and bottom surfaces of the die pad 212 of the lead frame 201. Each of the semiconductor chips 220 is attached thereto. Alternatively, as shown in FIG. 2, the dual die package 400 using the lead frame 310 for lead-on chip, the two back-side of the semiconductor chip 320 in contact with each other on the lead frame 310 for the lead-on chip Lead frame 320 is implemented in a stacked structure.

그런데, 전술된 바와 같은 듀얼 다이 구조의 적층 칩 패키지는 두 개 이상의 반도체 칩을 적층할 수 없는 문제점을 안고 있다.However, the stacked chip package having the dual die structure as described above has a problem in that two or more semiconductor chips cannot be stacked.

따라서, 본 발명의 목적은 다수개의 반도체 칩을 적층한 다중 적층 칩 패키지를 제공하는 데 있다.Accordingly, it is an object of the present invention to provide a multi-layer chip package in which a plurality of semiconductor chips are stacked.

도 1은 종래기술에 따른 통상적인 리드프레임을 이용한 듀얼 다이 패키지를 보여주는 단면도이다.1 is a cross-sectional view showing a dual die package using a conventional leadframe according to the prior art.

도 2는 종래기술에 따른 리드 온 칩용 리드프레임을 이용한 듀얼 다이 패키지를 보여주는 단면도이다.2 is a cross-sectional view illustrating a dual die package using a lead frame for a lead-on chip according to the prior art.

도 3은 본 발명의 제 1 실시예에 따른 다중 적층 칩 패키지를 보여주는 단면도이다.3 is a cross-sectional view illustrating a multi-layered chip package according to a first embodiment of the present invention.

도 4는 본 발명의 제 2 실시예에 따른 다중 적층 칩 패키지를 보여주는 단면도이다.4 is a cross-sectional view illustrating a multi-layered chip package according to a second embodiment of the present invention.

* 도면의 주요 부분에 대한 설명 *Description of the main parts of the drawing

10, 110 : 제 1 리드 프레임 20, 120 : 제 1 칩10, 110: first lead frame 20, 120: first chip

30, 130 : 제 2 칩 40, 140 : 제 2 리드 프레임30, 130: second chip 40, 140: second lead frame

50, 150 : 제 3 칩 60 : 제 4 칩50, 150: third chip 60: fourth chip

71, 171 : 제 1 본딩 와이어 73, 173 : 제 2 본딩 와이어71, 171: first bonding wire 73, 173: second bonding wire

75, 175 : 제 3 본딩 와이어 77 : 제 4 본딩 와이어75, 175: third bonding wire 77: fourth bonding wire

80, 180 : 접착제 90, 190 : 패키지 몸체80, 180: adhesive 90, 190: package body

100, 200 : 다중 적층 칩 패키지100, 200: multi-layer chip package

상기 목적을 달성하기 위하여, 본 발명은 다이 패드의 상부면과 하부면에 반도체 칩이 부착된 다수개의 리드 프레임이 3차원으로 접합되고, 상대적으로 상부의 리드 프레임의 하부에 부착된 반도체 칩과, 상대적으로 하부에 위치하는 리드 프레임의 상부에 부착된 반도체 칩 사이에 소정의 두께를 갖는 접착제를 개재하여 다수개의 반도체 칩이 3차원으로 적층된 다중 적층 칩 패키지를 제공하는 데 있다.In order to achieve the above object, the present invention is a semiconductor chip attached to the upper surface and the lower surface of the die pad, a plurality of lead frames attached to the semiconductor chip in a three-dimensional, relatively attached to the lower portion of the upper lead frame, The present invention provides a multi-layer chip package in which a plurality of semiconductor chips are stacked in three dimensions through an adhesive having a predetermined thickness between semiconductor chips attached to an upper portion of a lead frame positioned at a lower portion.

본 발명은 또한, 다이 패드의 상부면과 하부면에 반도체 칩이 부착된 반도체 칩이 부착된 다수개의 리드 프레임을 전술된 바와 같이 적층하고, 전술된 바와 같이 적층된 리드 프레임에 반도체 칩의 활성면에 리드들이 부착된 리드 온 칩용 리드 프레임을 3차원으로 접합하고, 리드 온 칩용 리드 프레임에 부착된 반도체 칩의 배면과 전술된 바와 같이 적층된 리드 프레임의 외측에 위치하는 반도체 칩 사이에 소정의 두께를 갖는 접착제를 개재하여 다수개의 반도체 칩이 3차원으로 적층된 다중 적층 칩 패키지를 제공하는 데 있다.The present invention also relates to stacking a plurality of lead frames having a semiconductor chip with a semiconductor chip attached to the upper and lower surfaces of a die pad as described above, and the active surface of the semiconductor chip on the stacked lead frames as described above. A lead frame for a lead-on chip having leads attached thereto in three dimensions, and having a predetermined thickness between the back surface of the semiconductor chip attached to the lead-on chip lead frame and semiconductor chips located outside the stacked lead frames as described above. It is to provide a multi-layer chip package in which a plurality of semiconductor chips are laminated in three dimensions via an adhesive having a.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.

도 3은 본 발명의 제 1 실시예에 따른 다중 적층 칩 패키지(100)를 보여주는 단면도이다. 도 3을 참조하면, 제 1 실시예에 따른 다중 적층 칩 패키지(100)는 다이 패드(12)의 상부면과 하부면에 반도체 칩(20, 30)이 부착된 두 개의 리드 프레임(10, 40)이 3차원으로 접합되며, 제 1 리드 프레임의 다이 패드(12) 아래에 부착된 반도체 칩(30)과 제 2 리드 프레임의 다이 패드(42) 상부에 부착된 반도체 칩(50) 사이에 소정의 두께를 갖는 접착제(80)가 개재되어 적층된 구조를 가지며, 제 1 및 제 2 리드 프레임(10, 40)의 접합된 부분 안쪽에 적층된 반도체 칩들(20, 30, 50, 60)은 액상의 성형수지로 형성된 패키지 몸체(90)에 의해 보호된다.3 is a cross-sectional view illustrating a multi-layered chip package 100 according to a first embodiment of the present invention. Referring to FIG. 3, the multi-layer chip package 100 according to the first exemplary embodiment includes two lead frames 10 and 40 having semiconductor chips 20 and 30 attached to upper and lower surfaces of the die pad 12. ) Is bonded in three dimensions, and is defined between the semiconductor chip 30 attached below the die pad 12 of the first lead frame and the semiconductor chip 50 attached above the die pad 42 of the second lead frame. The semiconductor chips 20, 30, 50, and 60 stacked inside the bonded portions of the first and second lead frames 10 and 40 have a stacked structure interposed with an adhesive 80 having a thickness of. It is protected by a package body 90 formed of a molding resin.

좀더 상세히 설명하면, 제 1 리드 프레임(10)은 제 1 다이 패드(12)와, 제 1 다이 패드(12)를 향하여 뻗어 있는 제 1 리드(14)를 포함한다. 제 1 칩(20)은 배면이 제 1 다이 패드(12)의 상부면에 부착되며, 활성면의 가장자리 둘레에 복수개의 제 1 전극 패드(22)가 형성된 에지 패드형 반도체 칩이다. 제 1 전극 패드(22)는 제 1 다이 패드(12)에 근접한 제 1 리드(14)들과 제 1 본딩 와이어(71)에 의해 전기적으로 연결된다. 제 2 칩(30)은 배면이 제 1 다이 패드(12)의 하부면에 부착되며, 활성면의 가장자리 둘레에 복수개의 제 2 전극 패드(32)가 형성되어 있다. 제 2 전극 패드(32)는 제 1 다이 패드(12)에 근접한 제 1 리드(14)들과 제 2 본딩 와이어(73)에 의해 전기적으로 연결된다. 이때, 제 1 리드(14)는 제 1 및 제 2 본딩 와이어(71, 73)가 와이어 본딩되는 제 1 본딩부(15)와, 제 1 본딩부(15)에 대해서 하향 단차지게 형성되며 제 2 리드(44)의 끝단과 접합하는 제 1 접합부(17) 및 제 1 접합부(17)와 연결되며 패키지 몸체(90) 밖으로 돌출된 외부 리드(19)를 포함한다. 통상적으로 패키지 몸체(90) 안쪽에 위치하는 제 1 리드(14)의 제 1 본딩부(15)와 제 1 접합부(17) 부분을 내부 리드라고 한다.In more detail, the first lead frame 10 includes a first die pad 12 and a first lead 14 extending toward the first die pad 12. The first chip 20 is an edge pad type semiconductor chip having a rear surface attached to an upper surface of the first die pad 12 and having a plurality of first electrode pads 22 formed around an edge of the active surface. The first electrode pad 22 is electrically connected to the first leads 14 and the first bonding wire 71 proximate the first die pad 12. The second chip 30 has a rear surface attached to the lower surface of the first die pad 12, and a plurality of second electrode pads 32 are formed around the edge of the active surface. The second electrode pad 32 is electrically connected to the first leads 14 adjacent to the first die pad 12 by the second bonding wire 73. In this case, the first lead 14 is formed to be stepped downward with respect to the first bonding part 15 to which the first and second bonding wires 71 and 73 are wire-bonded, and the first bonding part 15, and the second lead 14. It includes a first junction 17 and an outer lead 19 which protrudes out of the package body 90 and is connected to the first junction 17 and the first junction 17 which are joined to the ends of the lid 44. Typically, the portion of the first bonding portion 15 and the first bonding portion 17 of the first lead 14 located inside the package body 90 is called an inner lead.

제 2 리드 프레임(40)은 제 2 다이 패드(42)와, 제 2 다이 패드(42)를 향하여 뻗어 있는 제 2 리드(44)를 포함한다. 제 3 칩(50)은 배면이 제 2 다이 패드(42)의 상부면에 부착되며, 활성면의 가장자리 둘레에 복수개의 제 3 전극 패드(52)가 형성되어 있다. 제 3 전극 패드(52)는 제 2 다이 패드(42)에 근접한 제 3 리드(44)들과 제 3 본딩 와이어(75)에 의해 전기적으로 연결된다. 제 4 칩(60)은 배면이 제 2 다이 패드(42)의 하부면에 부착되며, 활성면의 가장자리 둘레에 복수개의 제 4 전극 패드(62)가 형성되어 있다. 제 4 전극 패드(62)는 제 2 다이 패드(42)에 근접한 제 2 리드(44)들과 제 4 본딩 와이어(77)에 의해 전기적으로 연결된다. 이때, 제 2 리드(44)는 제 3 및 제 4 본딩 와이어(75, 77)가 와이어 본딩되는 제 2 본딩부(45)와, 제 2 본딩부(45)에 대해서 제 1 접합부(17)쪽으로 하향 단차지게 형성되어 제 1 접합부(17)에 접합되는 제 2 접합부(47)를 포함한다. 즉, 제 2 리드 프레임(40)에 외부 리드가 없는 것을 제외하면, 제 1 및 제 2 리드 프레임(10, 40)은 동일한 구조를 갖는다.The second lead frame 40 includes a second die pad 42 and a second lead 44 extending toward the second die pad 42. The third chip 50 has a rear surface attached to an upper surface of the second die pad 42, and a plurality of third electrode pads 52 are formed around the edge of the active surface. The third electrode pad 52 is electrically connected to the third leads 44 and the third bonding wire 75 proximate the second die pad 42. The fourth chip 60 has a rear surface attached to the bottom surface of the second die pad 42, and a plurality of fourth electrode pads 62 are formed around the edge of the active surface. The fourth electrode pad 62 is electrically connected to the second leads 44 adjacent to the second die pad 42 by the fourth bonding wire 77. At this time, the second lead 44 is connected to the second bonding portion 45 to which the third and fourth bonding wires 75 and 77 are wire-bonded, and to the first bonding portion 17 with respect to the second bonding portion 45. The second junction 47 is formed to be stepped downward and joined to the first junction 17. That is, except that there is no external lead in the second lead frame 40, the first and second lead frames 10 and 40 have the same structure.

접착제(80)는 제 2 칩(30)과 제 3 칩(50) 사이에 개재되어 제 1 리드 프레임(10)에 적층된 제 1 및 제 2 칩(20, 30)이 제 2 리드 프레임(40)에 적층된 제 3 및 제 4 칩(50, 60)에 적층될 수 있도록 한다. 이때, 접착제(80) 사이로 위치하는 제 2 및 제 3 본딩 와이어(73, 75) 사이의 간섭을 방지하기 위해서, 접착제(80)는 제 2 본딩 와이어(73)의 최고점 높이와, 제 3 본딩 와이어(75)의 최고점 높이의 합보다는 두껍게 형성하는 것이 바람직하다. 그리고, 접착제(80)에 의해 제 2 및 제 3 칩(30, 50)에 형성된 제 2 및 제 3 전극 패드(32, 52)가 오염되는 것을 방지하기 위해서, 접착제(80)는 제 2 및 제 3 전극 패드(32, 52) 안쪽의 활성면에 부착하는 것이 바람직하다.The adhesive 80 is interposed between the second chip 30 and the third chip 50 so that the first and second chips 20 and 30 stacked on the first lead frame 10 have the second lead frame 40. ) To be stacked on the third and fourth chips 50 and 60. At this time, in order to prevent interference between the second and third bonding wires 73 and 75 positioned between the adhesives 80, the adhesive 80 may have a height of the highest point of the second bonding wires 73 and a third bonding wire. It is preferable to form thicker than the sum of the height of the highest point of (75). In order to prevent the second and third electrode pads 32 and 52 formed on the second and third chips 30 and 50 from being contaminated by the adhesive 80, the adhesive 80 is formed of the second and third agents. It is preferable to attach to the active surface inside the three-electrode pads 32 and 52.

그리고, 패키지 몸체(90)는 제 1 및 제 2 리드(14, 44)의 접합된 부분 안쪽에 적층된 제 1 내지 제 4 칩(20, 30, 50, 60)과, 제 1 내지 제 4 본딩 와이어(71, 73, 75, 77)에 의해 전기적으로 연결된 부분을 보호하며, 통상적으로 EMC(Epoxy Molding Compound)와 같은 성형수지를 이용한 트랜스퍼 몰딩(transfer molding) 방법으로 형성한다.In addition, the package body 90 may include first to fourth chips 20, 30, 50, and 60 bonded inside the bonded portions of the first and second leads 14 and 44, and first to fourth bonding. The parts electrically connected by the wires 71, 73, 75, and 77 are protected, and are usually formed by a transfer molding method using a molding resin such as an epoxy molding compound (EMC).

본 발명의 제 1 실시예에서는 두 개의 반도체 칩이 실장된 제 1 및 제 2 리드 프레임이 상하로 적층된 구조를 예시하였지만, 제 1 및 제 2 리드 프레임과 동일한 구조를 갖는 리드 프레임을 다중으로 적층하여 6, 8, 10...2n(n:짝수)개의 반도체 칩이 3차원으로 적층된 다중 적층 칩 패키지를 구현할 수 있는 것은 물론이다.In the first embodiment of the present invention, a structure in which the first and second lead frames on which two semiconductor chips are mounted is stacked up and down is illustrated, but a plurality of lead frames having the same structure as the first and second lead frames are stacked in multiple layers. As a result, a multi-layer chip package in which 6, 8, 10 ... 2n (n: even) semiconductor chips are stacked in three dimensions may be implemented.

한편, 본 발명의 제 1 실시예에서는 다이 패드의 상부면과 하부면에 반도체 칩이 부착된 두 개의 리드 프레임이 3차원으로 접합되어 다중 적층 칩 패키지를 예시하였지만, 도 4에 도시된 바와 같이, 제 1 실시예에 따른 다이 패드(112)의 상부면과 하부면에 반도체 칩(120, 130)이 부착된 제 1 리드 프레임(110)과, 리드 온 칩용 리드 프레임(140)의 제 2 리드(144)에 반도체 칩(150)이 부착된 제 2 리드 프레임(140)을 접합하여 다중 적층 칩 패키지(200)를 구현할 수도 있다.Meanwhile, in the first embodiment of the present invention, two lead frames having semiconductor chips attached to upper and lower surfaces of the die pad are bonded in three dimensions to illustrate a multi-layered chip package. As shown in FIG. 4, The first lead frame 110 having the semiconductor chips 120 and 130 attached to the upper and lower surfaces of the die pad 112 according to the first embodiment, and the second lead of the lead frame 140 for lead-on chip ( The multi-layered chip package 200 may be implemented by bonding the second lead frame 140 to which the semiconductor chip 150 is attached to 144.

도 4를 참조하면, 본 발명의 제 2 실시예에 따른 다중 적층 칩 패키지(200)는 다이 패드(112)의 상부면과 하부면에 제 1 및 제 2 칩(120, 130)이 부착된 제 1 리드 프레임(110)과 제 3 칩(150)의 활성면에 제 2 리드(144)가 부착된 제 2 리드 프레임(140)이 3차원으로 접합되며, 제 1 리드 프레임의 다이 패드(112) 아래에 부착된 제 2 칩(130)과 제 2 리드 프레임의 제 3 칩(150) 사이에 접착제(180)가 개재되어 적층된 구조를 갖는다. 그리고, 제 1 및 제 2 리드 프레임(110, 140)의 접합된 부분 안쪽에 적층된 제 1 내지 제 3 칩들(120, 130, 150)은 액상의 성형수지로 형성된 패키지 몸체(190)에 의해 보호된다.Referring to FIG. 4, the multi-layer chip package 200 according to the second embodiment of the present invention may be formed by attaching first and second chips 120 and 130 to upper and lower surfaces of the die pad 112. The first lead frame 110 and the second lead frame 140 having the second lead 144 attached to the active surface of the third chip 150 are bonded in three dimensions, and the die pad 112 of the first lead frame is bonded. The adhesive 180 is interposed between the second chip 130 attached below and the third chip 150 of the second lead frame to have a stacked structure. The first to third chips 120, 130, and 150 stacked inside the bonded portions of the first and second lead frames 110 and 140 are protected by the package body 190 formed of a liquid molding resin. do.

제 2 실시예에 따른 다중 적층 칩 패키지(200)에 대한 구체적인 설명에 들어가지 전에, 제 1 리드 프레임(110)과, 제 1 리드 프레임(110)에 적층된 제 1 및 제2 칩(120, 130)에 대한 구성은 제 1 실시예에 따른 설명과 중복되기 때문에 생략하고, 제 2 리드 프레임(140)에 제 3 칩(150)이 부착된 구조의 설명에서부터 출발하겠다.Before the detailed description of the multi-layer chip package 200 according to the second embodiment, the first lead frame 110 and the first and second chips 120 stacked on the first lead frame 110 are described. The configuration of 130 will be omitted since it is overlapped with the description of the first embodiment, and will start from the description of the structure in which the third chip 150 is attached to the second lead frame 140.

제 2 리드 프레임(140)은 양방향으로 제 2 리드(144)들이 형성된 리드 온 칩용 리드 프레임으로서, 제 2 리드(144)들의 선단부에 제 3 칩(150)의 활성면이 부착된다. 제 3 칩(150)은 활성면의 중심부분을 따라서 제 3 전극 패드(152)가 형성된 센터 패드형 반도체 칩으로서, 제 2 리드(144)들의 선단부는 제 3 전극 패드(152)에 근접하게 부착된다. 제 3 전극 패드(152)와 제 3 칩(150)의 활성면에 부착된 제 2 리드(144)들은 제 3 본딩 와이어(175)에 의해 전기적으로 연결된다.The second lead frame 140 is a lead frame for a lead-on chip in which the second leads 144 are formed in both directions, and an active surface of the third chip 150 is attached to the front end of the second leads 144. The third chip 150 is a center pad type semiconductor chip in which the third electrode pads 152 are formed along the central portion of the active surface, and the tips of the second leads 144 are attached close to the third electrode pads 152. do. The second leads 144 attached to the active surface of the third electrode pad 152 and the third chip 150 are electrically connected by the third bonding wire 175.

접착제(180)는 제 2 칩(130)의 활성면과 제 3 칩(150)의 배면 사이에 개재되어 제 1 리드 프레임(110)에 적층된 제 1 및 제 2 칩(120, 130)이 제 2 리드 프레임(140)에 부착된 제 3 칩(150)에 적층될 수 있도록 한다. 이때, 제 2 및 제 3 칩(130, 150) 사이에 위치하는 제 2 본딩 와이어(173)가 제 3 칩(150)의 배면과 간섭하는 것을 방지하기 위해서, 제 2 본딩 와이어(173)의 최고점 높이보다는 두껍게 형성하는 것이 바람직하다. 그리고, 접착제(180)에 의해 제 2 칩(130)에 형성된 제 2 전극 패드(132)가 오염되는 것을 방지하기 위해서, 접착제(180)는 제 2 전극 패드(132) 안쪽의 활성면에 부착하는 것이 바람직하다.The adhesive 180 is formed between the first and second chips 120 and 130 stacked between the active surface of the second chip 130 and the back surface of the third chip 150 and stacked on the first lead frame 110. 2 may be stacked on the third chip 150 attached to the lead frame 140. At this time, in order to prevent the second bonding wire 173 positioned between the second and third chips 130 and 150 from interfering with the rear surface of the third chip 150, the highest point of the second bonding wire 173 is provided. It is preferable to form thick rather than height. In order to prevent the second electrode pad 132 formed on the second chip 130 from being contaminated by the adhesive 180, the adhesive 180 may be attached to an active surface inside the second electrode pad 132. It is preferable.

그리고, 패키지 몸체(190)는 제 1 및 제 2 리드(114, 144)의 접합된 부분 안쪽에 적층된 제 1 내지 제 3 칩(120, 130, 150)과, 제 1 내지 제 3 본딩 와이어(171, 173, 175)에 의해 전기적으로 연결된 부분을 보호하며, 통상적으로EMC(Epoxy Molding Compound)와 같은 성형수지를 이용한 트랜스퍼 몰딩 방법으로 형성한다.The package body 190 may include first to third chips 120, 130 and 150, and first to third bonding wires stacked inside the bonded portions of the first and second leads 114 and 144. 171, 173, and 175 to protect the electrically connected portion, and is typically formed by a transfer molding method using a molding resin such as EMC (Epoxy Molding Compound).

본 발명의 제 2 실시예에서는 다이 패드(112)에 두 개의 반도체 칩(120, 130)이 적층된 제 1 리드 프레임(110)과 리드 온 칩 구조의 제 2 리드 프레임(140)이 상하로 접합하여 세 개의 반도체 칩(120, 130, 150)이 3차원으로 적층된 구조를 예시하였지만, 제 1 리드 프레임과 동일한 구조를 갖는 리드 프레임을 제 1 리드 프레임의 상부에 다중으로 적층하여 5, 7, 9, 2n+1(n:자연수)개의 반도체 칩이 3차원으로 적층된 다중 적층 칩 패키지를 구현할 수 있다. 예컨대, 5개의 반도체 칩이 적층된 다중 적층 칩 패키지는 제 1 실시예에 따른 제 2 리드 프레임의 제 4 칩에, 제 2 실시예에 다른 제 2 리드 프레임의 제 3 칩에 접착제를 개재하여 적층된 구조로 구현된다.In the second embodiment of the present invention, the first lead frame 110 having two semiconductor chips 120 and 130 stacked on the die pad 112 and the second lead frame 140 having a lead-on chip structure are vertically bonded. Although three semiconductor chips 120, 130, and 150 are stacked in three dimensions, a lead frame having the same structure as that of the first lead frame is stacked on top of the first lead frame in multiple layers 5, 7, A multi-layer chip package in which 9 and 2n + 1 (n: natural numbers) semiconductor chips are stacked in three dimensions may be implemented. For example, a multi-layer chip package in which five semiconductor chips are stacked is laminated on the fourth chip of the second lead frame according to the first embodiment and on the third chip of the second lead frame according to the second embodiment via an adhesive. Implemented as a structure.

한편, 본 명세서와 도면에 개시된 본 발명의 실시예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다. 예를 들어, 본 발명의 제 2 실시예에서는 제 2 리드 프레임이 제 1 리드 프레임의 하부에 접합된 구조로 구현하였지만, 제 2 리드 프레임을 제 1 리드 프레임의 상부에 접합하여 다중 적층 칩 패키지로 구현할 수 있다. 이 경우 도 4에서 외부 리드의 절곡된 방향이 반대로 한 경우에 해당된다. 또한, 제 1 리드 프레임을 중심으로 상부와 하부에 제 2 실시예에 따른 제 2 리드 프레임을 접합하여 6개의 반도체 칩이 적층된 다중 적층 칩 패키지를 구현할 수도 있다.On the other hand, the embodiments of the present invention disclosed in the specification and drawings are merely presented specific examples to aid understanding and are not intended to limit the scope of the present invention. In addition to the embodiments disclosed herein, it is apparent to those skilled in the art that other modifications based on the technical idea of the present invention may be implemented. For example, in the second embodiment of the present invention, the second lead frame is implemented as a structure bonded to the lower part of the first lead frame, but the second lead frame is bonded to the upper part of the first lead frame to form a multi-layer chip package. Can be implemented. In this case, the bending direction of the external lead in FIG. 4 is reversed. In addition, a multi-layer chip package in which six semiconductor chips are stacked may be implemented by bonding the second lead frame according to the second embodiment to the top and the bottom of the first lead frame.

따라서, 본 발명의 구조를 따르면 다이 패드의 상부면과 하부면에 각각 반도체 칩이 부착된 리드 프레임 또는 반도체 칩의 활성면에 리드가 부착된 리드 온 칩용 리드 프레임을 3차원으로 다중으로 접합하여 다수개의 반도체 칩이 3차원으로 적층된 다중 적층 칩 패키지를 구현할 수 있다.Therefore, according to the structure of the present invention, a plurality of lead frames having a semiconductor chip attached to the upper and lower surfaces of the die pad or a lead frame for a lead-on chip having a lead attached to the active surface of the semiconductor chip are multi-bonded in three dimensions. A multi-layer chip package in which three semiconductor chips are stacked in three dimensions may be implemented.

Claims (8)

제 1 다이 패드와, 상기 제 1 다이 패드를 향하여 뻗어 있는 제 1 리드를 포함하는 제 1 리드 프레임과;A first lead frame comprising a first die pad and a first lead extending toward the first die pad; 배면이 상기 제 1 다이 패드의 상부면에 부착되며, 활성면의 가장자리 둘레에 복수개의 제 1 전극 패드가 형성된 제 1 칩과;A first chip having a rear surface attached to an upper surface of the first die pad and having a plurality of first electrode pads formed around an edge of an active surface; 상기 제 1 전극 패드와 상기 제 1 다이 패드에 근접한 제 1 리드들을 전기적으로 연결하는 제 1 본딩 와이어와;A first bonding wire electrically connecting the first electrode pad and the first leads proximate the first die pad; 배면이 상기 제 1 다이 패드의 하부면에 부착되며, 활성면의 가장자리 둘레에 복수개의 제 2 전극 패드가 형성된 제 2 칩과;A second chip having a rear surface attached to a lower surface of the first die pad and having a plurality of second electrode pads formed around an edge of an active surface; 상기 제 2 전극 패드와 상기 제 1 다이 패드에 근접한 제 1 리드들을 전기적으로 연결하는 제 2 본딩 와이어와;A second bonding wire electrically connecting the second leads with the first leads proximate the first die pad; 제 2 다이 패드와, 일단이 상기 제 2 다이 패드를 향하여 뻗어 있으며 타단이 제 1 리드에 접합된 제 2 리드를 포함하는 제 2 리드 프레임과;A second lead frame comprising a second die pad and a second lead one end extending toward the second die pad and the other end bonded to the first lead; 배면이 상기 제 2 다이 패드의 상부면에 부착되며, 활성면의 가장자리 둘레에 복수개의 제 3 전극 패드가 형성된 제 3 칩과;A third chip having a rear surface attached to an upper surface of the second die pad and having a plurality of third electrode pads formed around an edge of an active surface; 상기 제 3 전극 패드와 상기 제 2 다이 패드에 근접한 제 2 리드들을 전기적으로 연결하는 제 3 본딩 와이어와;A third bonding wire electrically connecting second leads adjacent to the third electrode pad and the second die pad; 배면이 상기 제 2 다이 패드의 하부면에 부착되며, 활성면의 가장자리 둘레에 복수개의 제 4 전극 패드가 형성된 제 4 칩과;A fourth chip having a rear surface attached to a lower surface of the second die pad and having a plurality of fourth electrode pads formed around an edge of an active surface; 상기 제 4 전극 패드와 상기 제 2 다이 패드에 근접한 제 2 리드들을 전기적으로 연결하는 제 4 본딩 와이어와;A fourth bonding wire electrically connecting second leads adjacent to the fourth electrode pad and the second die pad; 상기 제 3 칩과 상기 제 2 칩 사이에 개재되어 부착하는 소정의 두께를 갖는 접착제와;An adhesive having a predetermined thickness interposed between the third chip and the second chip; 상기 제 1 및 제 2 리드의 접합된 부분 안쪽에 적층된 상기 제 1 내지 제 4 칩과 제 1 내지 제 4 본딩 와이어에 의해 전기적으로 연결된 부분을 봉합하여 형성한 패키지 몸체;를 포함하는 것을 특징으로 하는 다중 적층 칩 패키지.And a package body formed by sealing the portions electrically connected by the first to fourth chips and the first to fourth bonding wires stacked inside the bonded portions of the first and second leads. Multi-layer chip package. 제 1항에 있어서, 상기 접착제는 제 2 본딩 와이어의 최고점 높이와, 제 3 본딩 와이어의 최고점 높이의 합보다는 적어도 두껍게 형성된 것을 특징으로 하는 다중 적층 칩 패키지.The multi-layer chip package of claim 1, wherein the adhesive is formed at least thicker than the sum of the highest height of the second bonding wire and the highest height of the third bonding wire. 제 1항에 있어서, 상기 제 1 리드는,The method of claim 1, wherein the first lead, 상기 제 1 및 제 2 본딩 와이어가 와이어 본딩되는 제 1 본딩부와;A first bonding part to which the first and second bonding wires are wire bonded; 상기 제 1 본딩부에 대해서 하향 단차지게 형성되며 상기 제 2 리드의 끝단에 접합되는 제 1 접합부; 및A first junction formed to be stepped downward with respect to the first bonding part and bonded to an end of the second lead; And 상기 제 1 접합부와 연결되며, 상기 패키지 몸체 밖으로 돌출된 외부 리드를 포함하는 것을 특징으로 하는 다중 적층 칩 패키지.And an external lead protruding out of the package body and connected to the first junction. 제 3항에 있어서, 상기 제 2 리드는,The method of claim 3, wherein the second lead, 상기 제 3 및 제 4 본딩 와이어가 와이어 본딩되는 제 2 본딩부와;A second bonding part to which the third and fourth bonding wires are wire bonded; 상기 제 2 본딩부에 대해서 상기 제 1 접합부쪽으로 하향 단차지게 형성되며 상기 제 1 접합부에 접합되는 제 2 접합부;를 포함하는 것을 특징으로 하는 다중 적층 칩 패키지.And a second junction formed to be stepped downward toward the first junction and bonded to the first junction, with respect to the second bonding part. 다이 패드와, 상기 다이 패드를 향하여 뻗어 있는 제 1 리드를 포함하는 제 1 리드 프레임과;A first lead frame comprising a die pad and a first lead extending toward the die pad; 배면이 상기 다이 패드의 상부면에 부착되며, 활성면의 가장자리 둘레에 복수개의 제 1 전극 패드가 형성된 제 1 칩과;A first chip having a back surface attached to an upper surface of the die pad and having a plurality of first electrode pads formed around an edge of an active surface; 상기 제 1 전극 패드와 상기 다이 패드에 근접한 제 1 리드들을 전기적으로 연결하는 제 1 본딩 와이어와;A first bonding wire electrically connecting the first electrode pad and the first leads proximate the die pad; 배면이 상기 다이 패드의 하부면에 부착되며, 활성면의 가장자리 둘레에 복수개의 제 2 전극 패드가 형성된 제 2 칩과;A second chip having a rear surface attached to a lower surface of the die pad and having a plurality of second electrode pads formed around an edge of an active surface; 상기 제 2 전극 패드와 상기 다이 패드에 근접한 제 1 리드들을 전기적으로 연결하는 제 2 본딩 와이어와;A second bonding wire electrically connecting the second electrode pad and the first leads proximate the die pad; 상기 제 2 칩의 활성면의 중심부분에 소정의 두께를 갖는 접착제가 개재되어 배면이 부착되며, 활성면의 중심 부분을 따라서 복수개의 제 3 전극 패드가 형성된 제 3 칩과;A third chip having a backside attached to the central portion of the active surface of the second chip with an adhesive having a predetermined thickness and having a plurality of third electrode pads formed along a central portion of the active surface; 일단이 상기 제 3 칩의 활성면에 부착되며, 타단이 적층된 제 1 및 제 2 칩 외측의 제 1 리드에 접합되는 제 2 리드들을 포함하는 제 2 리드 프레임과;A second lead frame having one end attached to an active surface of the third chip, the second lead frame including second leads joined to first leads outside the first and second chips stacked on the other end; 상기 제 3 칩의 활성면에 부착된 제 2 리드들과 상기 제 3 전극 패드를 전기적으로 연결하는 제 3 본딩 와이어와;A third bonding wire electrically connecting the second leads attached to the active surface of the third chip and the third electrode pad; 제 1 및 제 2 리드의 접합된 부분 안쪽에 적층된 상기 제 1 내지 제 3 칩과 제 1 내지 제 3 본딩 와이어에 의해 전기적으로 연결된 부분을 봉합하여 형성한 패키지 몸체;를 포함하는 것을 특징으로 하는 다중 적층 칩 패키지.And a package body formed by sealing the portions electrically connected by the first to third chips and the first to third bonding wires stacked inside the bonded portions of the first and second leads. Multi-Layered Chip Package. 제 5항에 있어서, 상기 제 2 칩의 활성면에 제 3 칩을 부착시키는 상기 접착제는 적어도 상기 제 2 본딩 와이어의 최고점 높이보다는 두껍게 형성된 것을 특징으로 하는 다중 적층 칩 패키지.6. The multi-layer chip package of claim 5, wherein the adhesive attaching the third chip to the active surface of the second chip is formed at least thicker than the peak height of the second bonding wire. 제 5항에 있어서, 상기 제 1 리드는,The method of claim 5, wherein the first lead, 상기 제 1 및 제 2 본딩 와이어가 와이어 본딩되는 제 1 본딩부와;A first bonding part to which the first and second bonding wires are wire bonded; 상기 제 1 본딩부에 대해서 하향 단차지게 형성되며 상기 제 2 리드의 끝단이 접합되는 제 1 접합부; 및A first junction formed to be stepped downward with respect to the first bonding part and to which an end of the second lead is joined; And 상기 제 1 접합부와 연결되며, 상기 패키지 몸체 밖으로 돌출된 외부 리드를 포함하는 것을 특징으로 하는 다중 적층 칩 패키지.And an external lead protruding out of the package body and connected to the first junction. 제 7항에 있어서, 상기 제 2 리드는,The method of claim 7, wherein the second lead, 상기 제 3 칩 활성면의 제 3 전극 패드에 근접하게 부착되며, 상기 제 3 본딩 와이어가 와이어 본딩되는 제 2 본딩부와;A second bonding part attached to the third electrode pad of the third chip active surface and to which the third bonding wire is wire bonded; 상기 제 2 본딩부와 연결되며, 상기 제 3 칩의 외측에서 상기 제 3 칩의 배면쪽으로 단차지게 형성되며, 상기 제 1 접합부에 접합되는 제 2 접합부;를 포함하는 것을 특징으로 하는 다중 적층 칩 패키지.A second junction part connected to the second bonding part and formed stepped toward the rear surface of the third chip from the outside of the third chip and bonded to the first junction part; .
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KR101113856B1 (en) * 2006-06-20 2012-02-29 삼성테크윈 주식회사 Semi-conductor package
KR101397203B1 (en) * 2006-09-21 2014-05-20 르네사스 일렉트로닉스 가부시키가이샤 Semiconductor device
CN115360184A (en) * 2022-08-29 2022-11-18 合肥大网格技术合伙企业(有限合伙) Exposed serial double-chip-set packaging body, packaging method and PCB

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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