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KR20030027065A - 반도체 장치 및 이의 제조 방법 - Google Patents

반도체 장치 및 이의 제조 방법 Download PDF

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Publication number
KR20030027065A
KR20030027065A KR10-2003-7002535A KR20037002535A KR20030027065A KR 20030027065 A KR20030027065 A KR 20030027065A KR 20037002535 A KR20037002535 A KR 20037002535A KR 20030027065 A KR20030027065 A KR 20030027065A
Authority
KR
South Korea
Prior art keywords
semiconductor device
substrate
trench
integrated
insulating layer
Prior art date
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Ceased
Application number
KR10-2003-7002535A
Other languages
English (en)
Inventor
브레네르피에트로
Original Assignee
인피네온 테크놀로지스 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인피네온 테크놀로지스 아게 filed Critical 인피네온 테크놀로지스 아게
Publication of KR20030027065A publication Critical patent/KR20030027065A/ko
Ceased legal-status Critical Current

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    • H—ELECTRICITY
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Abstract

본 발명은 그 내부에 집적된 적어도 하나의 구성 요소를 포함하는 기판을 갖는 반도체 장치에 관한 것이며, 상기 기판의 제 1 주 측면 상에 금속 배선이 제공된다. 이 금속 배선의 적어도 일부의 아래의 위치에는 상기 기판 내에 위치하는 절연층이 놓이게 된다. 상기 절연층이 트렌치 그리드 형태로 존재하기 때문에, 고주파수 신호에 있어서 바람직하지 않는 신호 전력 손실 및 기생 캐패시턴스가 감소될 수 있다.

Description

반도체 장치 및 이의 제조 방법{SEMICONDUCTOR ARRANGEMENT AND METHOD FOR PRODUCTION THEREOF}
상호접속부 및 큰 면적의 수동 구성 요소를 통해 몇 기가헤르쯔 이상의 범위로 신호를 전송할 때, 그리고 큰 면적의 단자 요소, 이른바 컨택트 접속 패드에서 신호를 내부로 공급하고 외부로 결합시킬때, 신호 전력에서 상당한 손실이 발생하며 신호의 질은 기생 캐패시턴스로 인해 저하된다. 기생 캐패시턴스는 언급된 금속 구역과 반도체 기판 간의 용량성 결합으로 인해 발생할 수 밖에 없다.
높은 기가헤르쯔 범위에서도 양호하며 저 손실을 갖는 신호 전송을 용이하게 실현하기 위해, 상기 신호 손실은 가능한한 낮게 유지되어야 한다. 이러한 원리는 가령 원격 통신 분야에서 그리고 반도체 장치의 도량형학적 검사(metrological examination)에서 반도체 장치의 동작에 적용된다.
신호 전송 특성을 측정하고 테스트하기 위해, 이른바 s-파라미터 측정이 수행된다. 이 측정 동안, 50 GHz에 달하는 신호 주파수를 갖는 고주파수의 작은 신호가 단자 요소에서 금속성 "온-웨이퍼(on-wafer)" 피드 라인을 통해 가능한한 낮은 손실 및 최소의 왜곡 정도를 나타내면서 측정될 반도체 장치로 전송된다. 신호의 내부 공급의 경우에, 이른바 RF 테스트 헤드가 웨이퍼 상에 위치한 단자 요소 상으로 배치되며 상기 신호를 내부로 공급하며 50 Ω시스템 내의 전송되어 반사된 신호를 측정 장치로 전송한다. 상기 단자 요소에서 측정된 반도체 장치로의 피드 라인은 통상적으로 10 ㎛ 내지 수 백 ㎛이다. 전송되어 반사된 신호 전력은 신호 주파수에 따라 정확하게 측정된다. 높은 기가헤르쯔 범위의 신호 주파수에서는, 반도체 장치의 기판 내부로의 용량성 신호 커플링(capative signal coupling)으로 인해 특히 단자 요소에서 바람직하지 않는 신호 전력 손실이 발생한다.
기생 캐패시턴스, 인덕턴스, 직렬 저항을 줄이기 위해, 단자 요소 및 리드(상호접속부)를 가능한한 작게 만드는 방법이 알려져 있다. 그러나, 이러한 방법에 있어서 측정 디바이스의 가용한 테스트 헤드로 인해 여러 제한 사항이 존재한다. 또한, 단자 요소에 대한 최소 면적으로 인해 상기 소형화에도 한계가 존재한다. 반도체 장치의 RF 설계의 경우에 동작 주파수가 증가함에 따라 전류 밀도도 계속적으로 증가하기 때문에, 이에 따른 라인 인덕턴스 및 직렬 저항의 증가가 허용가능한 한계치 내에서 유지될 수 있도록, 리드 또는 상호접속부의 크기는 감소되기보다는 증가되어야 한다.
또한 신호 전력 손실은 기판 저항을 증가시킴으로써 감소될 수 있다. 그러나, 기판의 비저항을 증가시키게 되면 래치-업 민감도(latch-up susceptibility) 및 상이한 회로 블록들 간의 기판 커플링도 상당하게 증가하게 된다. 이로써, 프로세스 조작을 고려할 때, 이러한 기판 비저항을 증가시키는 방법에도 한계가 존재하게 된다.
집적된 코일 내의 손실을 줄이기 위해, H.B. Erzgraber, T. Grabolla, H.H Richter, P. Schley, A. Wolff에 의한, IEDM 98 페이지 530 내지 535의 "Novel Buried Oxide Isolation for Monolithic RF Inductors on Silicon"은 기판 내에서 절연층을 집적된 코일 아래에 제공하는 방법을 개시한다. 이 경우에, 매우 큰 트렌치 깊이를 갖는 트렌치 분리 기술이 사용되며, 이 기술에 있어서 잔여하는 평행 실리콘 웹들은 완전하게 산화된다. 상기 문헌에서 언급된 방법은 집적된 코일의 퀄리티 팩터(quality factor)를 개선하는 역할을 하지만, 이와 관련하여 보다 깊은 기판에서의 와 전류(eddy current)가 손실될 것이다. 이러한 이유로, 비교적 깊은 트렌치가 필요하며, 이는 제조 과정을 보다 복잡하게 한다. 이 경우에 수행되는 "하드(hard)" 산화 단계는 기판 내에 위치한 바이폴라 트랜지스터 및 CMOS 트랜지스터를 파괴하며 이로써 상기의 방법도 어느 정도의 한계를 가지며 사용될 수 밖에 없다.
발명의 개요
본 발명의 목적은 신호 전송 개선이 신호 손실도의 감소를 통해 성취되는 반도체 장치를 제공하는 것이다. 또한, 본 발명의 다른 목적은 상기 반도체 장치를 제조하는 방법을 제공하는 것이다.
본 발명의 제 1 목적은 청구항 1의 특징을 갖는 반도체 장치에 의해 성취된다. 상기 방법은 청구항 13의 특징으로부터 실현된다. 유리한 실시예들은 각각의 종속항으로부터 실현된다.
본 발명은 트렌치 격자의 형태로 실현되는 절연층을 제공하며, 트렌치 격자 및 집적된 구성 요소를 둘러싸는 트렌치는 동일한 단계로 제조될 수 있다. 본 발명은 기판 내부로의 용량성 손실 전류는 금속 배선의 면적에는 직접적으로 비례하며고 신호 주파수에 대해서도 직접적으로 비례하지만 기판과 신호를 운반하는 금속 배선 간의 거리에 대해서는 간접적으로 비례한다는 통찰을 기초로 한다. 신호 전송 동안의 주요한 손실 원인은 반도체 기판 내부로의 무선 주파수 신호의 커플링이다. 금속 배선의 단위 면적 A 당 면적 관련 용량성 전도도는 다음과 같다.
여기서, f는 신호 주파수이며, ε0는 전계 상수이며, εr은 금속 배선과 기판 간의 절연 물질의 상대 유전율이며, d는 금속 배선과 기판 간의 공간적 거리이다. 이 면적 관련 전도도는 가능한한 최저의 εr를 갖는 물질을 사용함으로써 크게 감소될 수 있다. 이러한 물질은 "로우-k 유전체(low-k dielectrics)"로 알려져 있다.
상기 면적 관련 전도도의 감소는 또한 상기 공식에 따라 금속 배선과 기판 간의 거리 d를 증가시킴으로써 가능하다.
본 발명은 수 많은 현대의 통상적인 반도체 기술에서 이용가능한 프로세스 기술에 의해 상기 거리를 더 증가시킬 수 있는 매우 간단하고 효율적인 방법을 제공하여, 기생 캐패시턴스를 크게 줄일 수 있다.
트렌치 격자의 형태로 된 절연층이 기판 내에 제공됨으로 인해, 상기 거리 d는 가용한 트렌치 깊이에 따라 2 배 내지 3 배 정도 증가될 수 있다. 저 임피던스 필드 주입은 요구된 바처럼 트렌치 격자의 영역에서 제거될 수 있다. 트렌치 격자 내에 남아 있는 필러(pillars)는 반도체 기판을 포함하며 높은 임피던스를 갖는다. 금속 배선 아래에 존재하는 기판의 임피던스가 높을 수록, 와전류 및 기판 스킨 효과(substrate-skin effect)로 인해 그 내부에 생성되는 손실은 보다 낮아진다.
트렌치 격자의 제조 방법은 이 제조 방법이 종래 기술에서 이미 알려져 있기 때문에 매우 간단하다. 또한, 트렌치가 기판 내의 모든 트랜지스터 주위에 생성되기 때문에, 어떤 추가적인 프로세스 단계도 필요하지 않다. 달리 말하면, 트렌치 격자 및 상기 집적된 구성 요소를 둘러싸는 트렌치는 동일한 단계로 제조될 수 있다는 것이다. 오직 필요한 것은 수정된 마스크를 사용하는 것이다.
트렌치는 건식 에칭 프로세스를 행하고 이어서 습식 화학 정제를 행한 후에 가령 PSG 유리와 같은 절연물질로 상기 트렌치를 충진함으로써 생성될 수 있다.남아있는 기판 필러의 마무리 산화는 추가적으로 수행될 수 있지만 필수 사항은 아니다. 격자의 구성은 적당한 마스크를 선택함으로써 생성될 수 있다.
이로써, 본 발명은 트렌치 격자의 트렌치의 장사방형(rhomboidal) 또는 직사각형 패턴에 의해 최소화되는 불완전하게 산화된 반도체 잔여 필러 또는 잔여 웹(webs)의 생성을 가능하게 한다. 이로써, 비용 효과적인 방식으로 제조될 수 있는 최적화된 반도체 구성 요소가 추가적인 마스크 또는 추가적인 프로세스 단계를 사용하지 않고도 생성될 수 있다.
절연층은 유리하게는 기판의 제 1 주 측면 상에서 연장된다. 트렌치 격자는 유리하게는 직사각형 또는 장사방형 패턴으로 형성된다. 트렌치 격자의 셀들의 크기가, 트렌치 에칭 단계 이후의 선택사양적인 산화 단계 동안, 기판 물질이 트렌치의 에칭 깊이 만큼 산화되도록 구성된다면, 강하게 절연시키고 εr= 3.3의 낮은 상대 유전율을 갖는 실리콘 산화물이 생성된다. 가능한한 완전한 산화를 성취하기 위해, 격자의 셀들을 직사각형 또는 장사방형 형태로 구현하는 것이 특히 유리하다.
원칙적으로, 반도체 장치의 구성 요소 부분만을 제외하고 전체 주 측면에는 트렌치 격자가 제공될 수 있다. 그러나, 고주파수 신호에 대해 민감한 금속 배선의 상기 부분들의 위치가 단지 트렌치 격자 상에 놓이게 되는 것만으로 충분하다. 금속 배선은 통상적으로는 외부적으로 컨택트 접속가능한 단자 요소(컨택트 패드), 폴리실리콘 저항, 상호접속부를 포함하며 애플리케이션에 따라 집적된 코일도 포함할 수 있으며, 본 발명에 따라서는 상기 금속 배선은 적어도 몇 개의 단자 요소, 집적된 코일, 절연층 상에 놓이게 되는 상호접속부 또는 집적된 폴리실리콘 저항을 포함한다. 가령, 상기 외부적으로 컨택트 접속가능한 단자 요소 또는 집적된 코일과 같은 큰 면적의 구성 요소들이 특히 중요하며, 무선 주파수 신호의 신호 경로 내에 위치하는 상기 단자 요소들은 상기 절연층 상에 놓여야만 한다.
일 실시예에서, 단자 요소, 집적된 코일, 상호접속부의 적어도 신호 관련 중요 부분 또는 집적된 폴리실리콘 저항은 각 경우에 상기 절연층의 할당된 영역 상에 놓일 수 있다. 이 경우에, 상기 절연층의 상기 영역들이 각각의 단자 요소, 각각의 집적된 코일, 상호접속부의 선택된 부분 또는 각각의 집적된 폴리실리콘 저항을 넘어 횡적으로 돌출되어 있다면 유리하다. 이로써, 신호 손실이 감소될 수 있다.
반도체 장치는 반도체 테스트 구조물, 반도체 칩 또는 웨이퍼, 그 상부에 제공되는 측정 헤드와의 컨택트 접속을 위한 단자 요소가 될 수 있다. 상기 측정 헤드와의 컨택트 접속을 위해 제공되는 단자 요소의 경우에는, 가능한한 정확한 측정치를 획득하도록 하는 올바른 측정을 위해 기생 캐패시턴스를 감소시킬 필요가 있다.
상기 기판으로의 용량성 커플링은 항상 RC 커플링이며, 신호 전력은 오직 기판의 저항 R로만 감소될 수 있다. 이로써, 손실을 최소화하는 두 가지 경우가 존재하는데, 그것은 R ⇒ 0 또는 R ⇒ ∽ 의 경우이다.
적합한 기판은 특히 실리콘인데, 그 이유는 실리콘이 대부분의 최신의 생산기술에서 매우 낮은 임피던스를 가지며 이에 따라 기판 손실이 클 수 있기 때문이다. 갈륨 아세나이드 기판이 사용될 때, 바람직하지 못한 신호 손실이 실리콘으로 제조된 기판에서의 정도 만큼 발생하지 않는데, 그 이유는 갈륨 아세나이드 웨이퍼는 매우 높은 임피던스를 가지기 때문이다.
원칙적으로, 본 발명은 임의의 요구된 웨이퍼 물질과 함께 사용될 수 있다. 그러나, 유리한 이점은 생산에 영향을 주는 웨이퍼 물질에 크게 의존한다. 웨이퍼 물질의 비저항은 0.01 Ωcm 내지 10 MΩcm 범위 내에 존재할 수 있다.
본 발명 및 이의 장점은 첨부된 도면을 참조하여 보다 상세하게 설명될 것이다.
본 발명은 그 내부에 집적된, 특히 트랜지스터인 적어도 하나의 구성 요소를 갖는 기판을 갖는 반도체 장치에 관한 것이며, 상기 기판은 상기 적어도 하나의 구성 요소를 둘러싸는 트렌치를 가지며, 상기 기판의 제 1 주 측면 상에 금속 배선이 제공되며, 상기 기판 내에 존재하는 절연층이 상기 금속 배선의 적어도 일부의 아래에 위치한다.
도 1은 본 발명에 따른 반도체 장치의 상세한 단면도,
도 2는 단자 요소와 그 하부에 존재하는 절연층의 비율을 도시한 도면,
도 3은 트렌치 격자의 예시적인 도면,
도 4는 다수의 단자 요소를 갖는 반도체 장치의 상세한 도면,
도 5는 구체적인 구성의 트렌치 격자를 갖는 본 발명에 따른 반도체 장치의 단면도.
도 1은 본 발명에 따른 반도체 장치의 상세한 단면도이다. 바람직하게는실리콘을 포함하는 기판(1) 상에서, 특히 이 기판의 제 1 주 측면(I) 상에 금속 배선이 제공된다. 기판(1) 내에는 이 기판 내에 위치하는 웰(wells)의 형태로 된 적어도 하나의 구성 요소가 제공된다. 웰(14) 및 기판(1)으로부터 형성된 다이오드는 상기 타입의 구성 요소를 대표한다. 본 발명에 따른 반도체 장치가 필요하다면 서로 접속될 수 있는 다수의 구성 요소를 포함한다는 것은 말할 필요도 없다.
금속 배선(2)은 본 예시적인 실시예에서는 두 개의 금속 배선 면을 포함한다. 각 금속 배선 면은 산화물 층(10)에 의해 서로 분리된 상호접속부(6,7)를 갖는다. 다른 산화물 층(11)이 상호접속부(7)를 갖는 제 1 금속 배선 면과 기판(1)의 상기 제 1 주 측면(I) 간에 제공된다. 최상부 금속 배선 면(상호접속부(6))을 보호하기 위해, 산화물 층(9) 또는 패시베이션(passivation)이 또한 제공된다. 상기 산화물 층(9)은 알려진 방식으로 도려낸 부분(cutouts)을 가지며, 이 도려낸 부분을 통해 상기 외부적으로 컨택트 접속가능한 단자 요소(4)가 상호접속부(6)로 접속될 수 있다. 하부 금속 배선 면의 상호접속부와 상부 금속 배선 면의 상호접속부는 플레이트 관통 홀(plated-through holes)(8)에 의해 서로 접속될 수 있으나 이러한 접속은 필수 사항은 아니다. 예시적으로, 하부 금속 배선 면은 폴리실리콘 저항(5)을 갖는다. 플리실리콘 저항은 종종 보다 큰 면적을 요구하며 이로써 기판에 대해 무시할 수 없을 정도의 캐패시턴스를 생성하게 된다. 고주파수 전류가 상기 폴리실리콘 저항을 통해 가해질 때, 상기 폴리실리콘 저항은 기본적으로 RC 요소와 같이 동작하기 때문에 주파수 의존성이 된다. 상기 기판에 대한 캐패시턴스는 폴리실리콘 저항(5) 아래에 존재하는 절연층(3)에 의해 크게 감소될 수 있다.
본 발명은 오직 두 개의 금속 배선 면만을 갖는 예시적인 실시예로만 한정되는 것이 아니라, 임의의 바람직한 개수의 금속 배선 면의 경우에도 사용될 수 있다.
몇 기가헤르쯔의 범위 내의 고주파수 신호가 단자 요소(4)에서 내부로 공급된다고 가정될 수 있다. 단자 요소(4)의 금속 배선과 기판(1) 간의 기생 캐패시컨스를 줄이기 위해, 본 발명에 따라 절연층(3)이 단자 요소(4)의 아래 위치에 제공된다. 절연층(3)은 트렌치 격자의 형태로 설계되며 기판(1)의 제 1 주 측면(1)에서 연장된다. 전력 손실을 야기하는 기생 캐패시턴스를 가능한한 최선으로 줄이기 위해, 상기 절연층(3)이 단자 요소(4)의 횡적 경계를 넘어 횡적으로 연장되어 있다는 것이 도 1의 단면도에서 쉽게 볼 수 있다. 가능한 하나의 구체적인 구성의 트렌치 격자가 도 5에 도시된다.
폴리실리콘 저항도 기판으로의 상당한 용량성 커플링을 가지기 때문에, 절연층(3)이 또한 폴리실리콘 저항(5)의 아래 위치에 제공된다. 마찬가지로, 상기 절연층(3)은 상기 폴리실리콘 저항(5)의 횡적 경계를 넘어 횡적으로 돌출되어 있다.
보호되어야 할 금속 배선의 상기 부분을 횡적으로 넘어 연장된 절연층(3)의 횡형 돌출부는 도 2에서 마찬가지로 쉽게 볼 수 있으며, 상기 도 2는 단자 요소(4)와 횡적으로 돌출된 절연층(3)의 비율을 나타낸다.
또한, 절연층(3)이 구성 요소 부분을 제외하고 기판의 전체 주 측면(I)을 피복할 필요가 없다는 것을 도 1에서 쉽게 볼 수 있다. 단지 고주파수 신호를 운반하는 금속 배선의 상기 부분 또는 고주파수 신호가 내부로 결합되거나 외부로 결합되는 금속 배선의 상기 부분 만이 절연층 상에 놓이는 것만으로도 충분하다.
도 3은 본 발명에 따른 트렌치 격자의 예시적인 구성의 도면이며, 기판 내부로 에칭된 트렌치는 참조 부호(13)로 표시된다. 에칭 단계 후에 남아 있는 기판 필러는 참조 부호(12)로 표시된다. 에칭된 트렌치는 바람직하게는 PSG 유리인 절연 물질로 충진된다.
이 경우에, 트렌치 격자의 개별 셀들은 바람직하게는, 선택사양적인 이후의 산화 단계 동안, 잔여하는 기판 물질(필러(12))이 최소화되거나, 프로세스 기술의 차원에서 가능하다면, 연속적인 절연층을 획득하기 위해 상기 기판 물질 전체가 사라지도록, 서로 이웃하여 배치된다.
기판이 실리콘을 포함한다면, 실리콘 산화물이 선택사양적인 산화 단계 이후에 생성된다. 실리콘 산화물은 강하게 절연시키며 비교적 작은 상대 유전율을 가지기 때문에, 특정 용량성 전도도는 단지 이러한 레이아웃 방법에 의해서도 2 내지 3 배 정도 감소될 수 있다.
본 발명의 다른 장점은 RF 간섭 신호의 반도체 기판 내부로의 간섭성 커플링이 감소될 수 있다는 것이다. RF 신호에 대해 중요한 모든 신호 경로 내에 트렌치 격자를 일관되게 사용함으로써, 복잡한 혼합 신호 칩 설계에서 매우 중요한 신호 크로스토크가 크게 줄어들 수 있다.
도 4는 본 발명에 따른 반도체 장치의 상세한 도면이다. 각각의 상호접속부(6a,6b,6c)를 갖는 세 개의 단자 요소(4a,4b,4c)가 예시적으로 도시되어 있다. 가령, 공급 전압은 단자 요소(4c)에 인가된다. 고주파수 신호가 다른 두 개의 단자 요소(4a,4b)에 인가된다. 오직 이 두 개의 단자 요소(4a,4b)만이 트렌치 격자(3a,3b) 상에 놓이게 된다. 또한, 두 단자 요소(4a,4b) 아래에 단일 트렌치 격자가 놓일 수도 있다. 단자 요소(4c)에서는 고주파수 신호가 존재하지 않기 때문에, 트렌치 격자가 필요하지 않다. 원칙적으로, 금속 배선 면 내에서 오직 구성 요소만을 포함하는 임의의 중요한 신호 라인 경로는 트렌치 격자 상에 놓일 수 있다. 특히, 무선 주파수 신호를 운반하는 상호접속부는 중요하다.
도 5는 하나의 가능한 구체적인 예시적 구성의 트렌치 격자를 갖는 본 발명에 따른 반도체 장치의 단면도이다. 트렌치 격자는 단자 요소 아래에 위치하며 상기 단자 요소를 넘어서 횡적으로 돌출되어 있다. 본 예시적인 실시예에서, 에피층(15)이 기판에 제공되며, 상기 에피층 상에 가령 열적으로 또는 CVD 증착에 의해 도포된 절연 물질(14)이 상기 에피층 부분에 대해 위치한다. 제 1 주 측면(I)에서 연장되어 있는 다른 절연 물질(17)이 트렌치(13)의 충진 동안 동시에 도포된다. 절연 물질(17) 및 절연 물질(13)은 바람직하게는 PSG 유리를 포함한다. 기판 필러(12)가 트렌치(13) 사이에서 남게 된다는 사실을 도 5로부터 쉽게 볼 수 있다. 이 남아 있는 반도체 필러는 수직 방향으로의 기판(1)의 도핑 프로파일과 동일한 도핑 프로파일을 갖는다. 이로써, 남아 있는 필러는 웨이퍼의 기본적인 도핑 레벨을 갖는다. 도 5에 도시된 에피층은 선택사양적이다. 약하게 도핑된 PN접합부가 바람직하기 때문에, 에피층과 기판 사이에는 비교적 넓은 공간 전하 구역을 갖는 통상적인 PN 접합이 형성되어 있다. 상기 PN 공간 전하 구역은 절연층과 같이 동작하며 기판(1)에 대해 다른 직렬 캐패시턴스를 생성한다.
또한, 도 5에서 이른바 "채널 정지 영역(channel stopper)"를 나타내는 영역(16)이 기판(1) 내에 도시되어 있다. 이 가령 주입된 영역은 필수적인 사항은 아니지만 있으면 유리하다. 요구된 효과를 얻기 위해, 트렌치(13)가 기판(1) 내부로 대략 5nm 깊이로 연장되면 충분하다. 이렇게 깊이를 작게 하여도, 고주파수 신호가 단자 요소(4)에서 내부로 공급될 때 양호한 신호의 질이 성취된다. 트렌치 깊이가 보다 크게 될 있다는 것은 자명하다. 트렌치 깊이는 사용된 반도체 물질과 단자 요소에서 내부로 공급되는 신호의 주파수에 필수적으로 의존하게 되어 있다.
반도체 프로세스에서 이용가능한 트렌치 기술을 사용함으로써, 금속 배선 구조물과 기판 간의 기생 캐패시턴스를 2 배 내지 3 배 정도로 감소시킬 수 있다. 기판 내의 구성 요소들 간의 전기적 분리를 크게 개선하고 구성 요소 마다 요구되는 칩 면적을 크게 줄이기 위해 지금까지 트렌치 기술이 개발되어 왔으며, 이 트렌치 기술은 이러한 목적을 위해 현재 두루 사용되고 있다. 본 발명은 알려진 트렌치 기술을 사용하기 위한 다른 방법에도 열려 있어서 반도체 기판 상의 무선 주파수 장치 내부로의 무선 주파수 신호 전송을 크게 개선하는 간단하면서 비용 효과적인 방법을 제공한다.
또한, 측정 헤드에 의해 컨택트 접속되며 그 아래에 트렌치 격자가 놓이게되는 단자 요소들에 의해 RF 구성 요소들을 테스트할 때에도, 본 발명은 사용될 수 있다. 또한, 테스트될 구성 요소로의 리드(leads), 말하자면 상호접속부 아래에도 절연층이 놓인다면, 간섭성 용량성 커플링은 크게 감소될 수 있다.

Claims (15)

  1. 그 내부에 집적된 적어도 하나의 구성 요소, 특히 트랜지스터를 갖는 기판(1)을 갖는 반도체 장치에 있어서,
    상기 기판(1)은 상기 적어도 하나의 구성 요소를 둘러싸는 트렌치를 가지며,
    상기 기판(1)의 제 1 주 측면(I) 상에 금속 배선(2)이 제공되며,
    상기 기판 내에 존재하는 절연층(3)이 상기 금속 배선(2)의 적어도 일부의 아래에 놓이게 되되,
    상기 절연층(3)은 트렌치 격자의 형태로 실현되며,
    상기 트렌치 격자 및 상기 집적된 구성 요소를 둘러싸는 트렌치는 동일한 단계로 제조될 수 있는
    반도체 장치.
  2. 제 1 항에 있어서,
    상기 트렌치 격자는 상기 기판의 상기 제 1 주 측면(I)에서 연장되는
    반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 트렌치 격자는 트렌치(13) 및 필러(pillars)(12)를 가지며,
    상기 트렌치(13)는 절연 물질로 충진되는
    반도체 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 트렌치 격자의 상기 필러(12)는 기판 물질을 포함하는
    반도체 장치.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 트렌치 격자의 상기 필러(12)는 산화물을 포함하는
    반도체 장치.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 금속 배선(2)은 외부적으로 컨택트 접속가능한 단자 요소(4), 집적된 코일, 상호접속부(6,7), 집적된 캐패시턴스 또는 폴리실리콘 저항(5)을 가지며,
    적어도 몇 개의 상기 단자 요소, 적어도 몇 개의 상기 집적된 코일, 상기 상호접속부의 일부, 상기 접적된 캐패시턴스의 일부 또는 상기 집적된 폴리실리콘 저항의 일부는 이들의 아래의 위치에 상기 절연층(3)이 놓이게 되는
    반도체 장치.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 단자 요소(4), 상기 집적된 코일, 상기 상호접속부(6,7)의 적어도 일부, 상기 집적된 캐패시턴스 또는 상기 집적된 폴리실리콘 저항(5)은 각기 상기 절연층(3)의 할당된 영역 상에 놓이게 되는
    반도체 장치.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 절연층(3)의 상기 영역들은 각각의 상기 단자 요소(4), 상기 집적된 코일, 상기 집적된 캐패시턴스 또는 상기 집적된 폴리실리콘 저항(5)을 넘어 횡적으로 돌출되어 있는
    반도체 장치.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 트렌치 격자는 직사각형 또는 장사방형 패턴으로 형성되는
    반도체 장치.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 반도체 장치는 반도체 칩인
    반도체 장치.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 반도체 장치는 웨이퍼, 측정 헤드와의 컨택트 접속을 위해 제공되는 단자 요소인
    반도체 장치.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 기판은 실리콘 또는 갈륨 아세나이드를 포함하는
    반도체 장치.
  13. 그 내부에 집적된 적어도 하나의 구성 요소를 갖는 기판(1)을 갖는 반도체장치를 제조하는 방법에 있어서,
    상기 기판(1)의 제 1 주 측면(I) 상에 금속 배선(2)이 제공되며,
    상기 기판 내에 존재하는 절연층(3)이 상기 금속 배선(2)의 적어도 일부의 아래에 놓이게 되며,
    상기 절연층(3)은 트렌치 격자의 형태로 실현되며,
    상기 트렌치 격자 및 상기 집적된 구성 요소를 둘러싸는 트렌치는 동일한 단계로 제조되는
    반도체 장치 제조 방법.
  14. 제 13 항에 있어서,
    상기 트렌치 격자의 트렌치는 절연물질로 충진되는
    반도체 장치 제조 방법.
  15. 제 13 항 또는 제 14 항에 있어서,
    상기 절연층은 상기 기판의 위치에서 생성되며,
    상기 위치 상에서, 무선 주파수 신호의 신호 경로 내에 위치하는 단자 요소가 이후 단계에서 생성되는
    반도체 장치 제조 방법.
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