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KR20030024668A - 테스트 하에 있는 장치와 테스트 헤드 사이의 범용 테스트인터페이스 - Google Patents

테스트 하에 있는 장치와 테스트 헤드 사이의 범용 테스트인터페이스 Download PDF

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Publication number
KR20030024668A
KR20030024668A KR1020027015270A KR20027015270A KR20030024668A KR 20030024668 A KR20030024668 A KR 20030024668A KR 1020027015270 A KR1020027015270 A KR 1020027015270A KR 20027015270 A KR20027015270 A KR 20027015270A KR 20030024668 A KR20030024668 A KR 20030024668A
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KR
South Korea
Prior art keywords
board
connector
dut
connectors
spacing frame
Prior art date
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Ceased
Application number
KR1020027015270A
Other languages
English (en)
Inventor
제임스 워런 프레임
Original Assignee
가부시키가이샤 아드반테스트
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 아드반테스트 filed Critical 가부시키가이샤 아드반테스트
Publication of KR20030024668A publication Critical patent/KR20030024668A/ko
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    • G—PHYSICS
    • G01—MEASURING; TESTING
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Abstract

테스트 하에 있는 장치(DUT)를 하우징하는 DUT 보드와 테스트 헤드에 연결된 케이블 사이의 모듈러 인터페이스를 형성하기 위하여, 보드 스페이서가 제공되고 커넥터들의 어레이를 구비한다. 각각의 케이블은 각각의 커넥터에 연결되고, DUT 보드는 보드 스페이서 상에 있는 어레이들의 커넥터 수 이하인 연결점들의 대응 어레이를 포함한다. 보드 스페이서 상의 연결점의 위치가 공지되어 있고 일정하게 유지되므로, 이러한 방식으로, 공통 보드 스페이서가 상이한 유형의 DUT를 하우징하는 DUT 보드에 케이블을 연결하기 위하여 사용될 수 있다. 이러한 인터페이스는 50 MHz를 초과하는 주파수에 대하여 테스트 헤드와 DUT 상의 장치 사이의 고속 및 고충실도 연결을 가능하게 한다.

Description

테스트 하에 있는 장치와 테스트 헤드 사이의 범용 테스트 인터페이스 {UNIVERSAL TEST INTERFACE BETWEEN A DEVICE UNDER TEST AND A TEST HEAD}
자동 테스트 장치(즉, 테스터)는 일반적으로 메모리 또는 로직과 같은 반도체 장치 및 집적 회로 엘리먼트에 제조 결함이 존해하는지를 테스트하기 위하여 사용된다. 테스터의 일반적인 구성은 도 1에 도시되어 있다. 도시되듯이, 테스터(1)는 테스터 본체(10)를 구비하고 있으며, 상기 테스터 본체는 테스트 헤드(20)와 연결되어 있다. 테스트 헤드(20)는 인터페이스(30)을 경유하여 테스트 하에 있는 장치(devices under test; DUTs)(60)와 연결되어 있다. DUT(60)들은 테스트를 받고 있는 여러가지 집적 회로 엘리먼트들이다. 이러한 방식으로, 여러 개의 DUT(60)들은 고속으로 동시에 테스트될 수 있다. 더욱이, DUT(60)의 그룹이 테스트된 이후에서, 새로운 DUT(60)의 그룹이 처리기(handler)(5)를 사용하여 테스트를 하기 위해 도입된다.
도 2와 도 3에 도시된 것처럼, DUT(60)는 DUT 보드(80) 상에 배열된다. 소켓 보드(socket board), 장치 인터페이스 보드, 및 로드 보드(load board)로 알려진 DUT 보드(80)는 각각의 보드 스페이서(board spacer)(40) 상에 놓이고, 상기 보드 스페이서(40)는 스페이싱 프레임(spacing frame)(50) 상에 위치한다. 보드 스페이서(40)는 케이블(70)이 DUT 보드(80)에 부착될 수 있도록 중심에 구멍이 나 있다. 각각의 DUT(60)는 DUT 보드(80)에 있는 홀(83)을 관통하는 납땜선(solder-lined)을 통하여 각각의 케이블(70)에 연결되고, 실제 연결은 납땜점(82)에서 이루어진다. 그렇기 때문에, 각각의 케이블(70)은 각각 DUT 보드(80)에 납땜 연결된다.
종래의 테스터(1)에 대하여, 새로운 유형의 DUT(60)가 테스트될 때, 새로운 DUT(60)는 처리기(5)를 경유하여 테스터(1)에 이르고 테스트 소켓(미도시)에 연결되며, 테스트 헤드(20)와 새로운 DUT(60) 사이의 전기적인 연결을 완성한다. 그 다음에 테스트가 수행된다. 이러한 테스트 완료 이후, 그 다음에 DUT(60)는 처리기(5)를 경유하여 테스트 소켓으로부터 제거되고, 동일한 유형의 새로운 DUT(60)는 처리기(5)를 사용하여 테스트 소켓 안으로 설치된다.
만약 새로운 유형의 DUT(60)가 테스트되기로 되어 있다면, 구 DUT 보드(80)는 대체되어야 하고 새로운 DUT 보드(80)가 그 자리에 삽입되어야 한다. 새로운 DUT 보드(80)는 새로운 유형의 DUT(60)를 반영하는 서로 다른 연결 요구를 가질 것이다. 그렇기 때문에, 새로운 인터페이스 어셈블리가 사용되어야 하거나, 또는 케이블(70)이 서로 다른 납땜점(82)에서 재납땜되어야 한다. 어느 경우든,케이블(70)은 테스트될 새로운 유형의 DUT(60) 각각에 대하여 서로 다른 DUT 보드(80)에 주문맞춤(custom fitted)된다. 부가하여, 케이블(70)이 재납땜될 경우, DUT(60) 유형의 각각의 변화는 보드 스페이서(40)를 포함하는 인터페이스 어셈블리가 부분적으로 또는 전체적으로 분해되고, 케이블(70)가 새로운 DUT 보드(80)의 각각의 납땜점(82) 상에 납땜되며, 인터페이스가 재조립될 것을 요구한다. 반면에, 전체 인터페이스 어셈블리가 대체될 경우, 많은 수의 인터페이스 어셈블리들은 테스트될 각각의 유형의 DUT(60)를 위하여 저장되어야 한다.
이러한 납땜 연결을 사용하는 것은 케이블(70)을 DUT 보드(80)의 납땜점(82)에 부착하는 경우 시간소비가 크다는 점에서 문제가 있다. 이러한 문제점은 DUT(60)의 밀도 및/또는 수가 둘다 증가함에 따라 악화된다. 예를 들어, 최신 테스터는 테스트 헤드(20) 당 128개의 DUT(60)를 수용할 수 있고, DUT(60) 유형은 한 주 당 여러번, 또는 심지어 날마다 변화한다. 그렇기 때문에, 인터페이스가 분해되고 재조립될 요구조건 및 서로 다른 유형의 DUT 보드(80)에 케이블(70)을 연결시키는 주문 납땜(custom soldering)은 테스트될 DUT(60) 유형의 각각의 변화에 대해 수행되기 위하여 현저한 시간과 비용을 요구할 수 있고, 또한 DUT(60)를 테스트하기 위하여 요구되는 시간양이 현저히 증가한다.
도 4A에 도시되어 있듯이, 납땜 연결의 제한에 대한 한 가지 해결책은 에버렛 찰스(Everett Charles)에 의해 제조된 포고 핀(pogo pin)과 같은 스프링 하중 포고(100)를 이용한 것인데, 상기 포고는 각각의 포고 보드(110) 상에 위치한다. 포고(100)는 핀(100)의 상반인 DUT 보드(80) 상의 패드(90)에 대해 바이어싱될 수있게 하는 내부 스프링을 포함하여, 각각의 DUT(60)에 대한 통신 경로를 형성한다. 이러한 시스템을 사용하여, 새로운 유형의 DUT(60)가 테스트될 때, 케이블(70)은 DUT 보드(80)에 납땜될 필요가 없다. 대신에, 케이블(70)은 포고 보드(110)에 납땜된 상태로 유지되고, 새로운 DUT 보드(80)는 포고 보드(110) 상에 배치되며, 그 결과 핀(100)들은 통신 경로를 형성하기 위하여 각각의 패드(90)에 대하여 바이어싱된다. 그렇기 때문에, 전체 인터페이스는 변경될 필요가 없다.
그러나, 이러한 해결책은 또한 테스트되는 DUT(60)의 수와 밀도가 증가할 때 문제가 발생한다. 테스트될 DUT(60)의 밀도가 증가함에 따라, 점점 더 작은 포고(100)가 DUT 보드(80) 아래에 제공되는 공간 안으로 맞추기 위하여 사용되어야 한다. 포고(100)가 작아짐에 따라, 포고는 더 세밀해지고 작용시키기 어려워진다. 부가하여, 포고(100)가 작아짐에 따라, 포고의 스트로크(즉, 핀(100)의 팁이 패드(90)에 대하여 바이어싱하기 위하여 수직으로 이동할 수 있는 거리)는 감소하고, 이것은 DUT 보드(80) 및 포고 보드(110)가 모든 패드(90)에서의 연결을 보장하기 위하여 아주 평면적으로 만들어져야 한다. 이것은 포고 보드(110) 및 DUT 보드(80)에 대한 제조 비용을 증가시킨다. 부가하여, 포고(100)는 사용하기에 그 자체로 비싸다. 그렇기 때문에, 포고(100)는 DUT(60)의 밀도 및/또는 수가 증가할 때 납땜 연결에 대한 이상적인 대안을 제공하지 못한다.
DUT(60)가 논리 엘리먼트(65)인 경우, 도 4B와 도 4C에 도시된 바와 같이 플러그(160)를 사용하여 저병렬 테스팅(lower parallelism testing)을 수행하는 것이 공지되어 있다. 논리 엘리먼트에 대하여, 케이블(70)은 플러그(160) 내의 부속 보드(daughter boards) 안으로 납땜된다. FCI에 의하여 제조되는 Micopax 플러그와 같은 플러그(160)는 플러기 홀더(180)에 의하여 고정되고, 각각의 리셉터클(receptacles)(170)에 연결된다. 리셉터클(170)은 논리 보드(150)에 연결된다. 이러한 방식으로, 케이블(70)을 논리 보드(150)에 직접적으로 납땜 연결하는 대신에, 플러그(160)는 논리 보드(150) 상에 위치하는 리셉터클(170)에 의하여 수용된다. 테스트되는 논리 엘리먼트(65) 각각의 유형에 모든 플러그(160)가 사용되지는 않는다.
그러나, 이러한 구성은 논리 엘리먼트(65)모든 플러그(160)가 저병렬 테스팅에서의 사용에 대하여 공지되어 있고, 논리 보드(150) 당 8개 이상의 플러그(160)를 사용할 것을 요구한다. 상기 구성은 고밀도, DUT의 고병렬 테스팅(high-parallelism testing), 특히 DUT가 메모리 장치와 같은 소형 장치인 경우에 부적합하다. 이러한 장치들을 테스트하기 위하여, DUT 보드는 소형화되고, 이것은 많은 플러그(160)의 사용을 방해한다. 더욱이, 메모리 장치를 이동시키는 처리기(5), 예를 들어, Advantest M65XX 및 M67XX 시리즈 처리기는 이러한 장치들을 테스트하기 위하여 수많은 플러그(160)의 사용을 허용하지 않는 피치(pitch)를 구비한 스페이싱 프레임을 사용한다. 그리하여, 메모리 장치의 고병렬 테스팅(즉, 32개 이상의 장치의 동시 테스팅)에 대하여, 종래의 플러그 장치는 가능하지 않았다.
본 발명은 일반적으로 집적 회로 엘리먼트를 테스트하기 위해 사용되는 자동 테스트 장치에 관한 것이고, 보다 상세하게는 테스팅을 수행하기 위하여 테스트를 받는 장치들을 테스트 헤드에 연결하도록 자동 테스트 장치에 사용되는 인터페이스 하드웨어에 관한 것이다.
도 1은 테스트 본체, 테스트 헤드, 처리기, 및 테스트 받고 있는 장치(DUT) 사이에서의 통신을 포함하는 종래의 테스터를 도시한 개략도이다.
도 2는 보드 스페이서와 스페이싱 프레임을 포함하는, DUT 보드와 케이블 사이의 종래 납땜 연결 인터페이스의 측면의 단면도이다.
도 3은 개개의 DUT에 대하여 케이블과 DUT 보드 사이의 종래 납땜 연결의 측면 단면도이다.
도 4A는 부속 보드 상에 설치된 스프링 하중 포고를 사용한 DUT 보드와 케이블 사이의 종래 포고 인퍼페이스의 측면 단면도이다.
도 4B는 논리 보드와 케이블 사이의 종래 플러그-리셉터클 인터페이스의 측면 단면도이다.
도 4C는 방사상으로 배열된 리셉터클들을 보여주는 종래 논리 보드의 하부도이다.
도 5A는 차폐 제어 임피던스(SCI) 커넥터를 사용하는 본 발명의 실시예에 따른 인터페이스의 전면 단면도이다.
도 5B는 SCI 커넥터가 모두 사용되지는 않은 것을 보여주는 SCI 커넥터를 사용하는 본 발명의 일실시예에 따른 인터페이스의 측면 단면도이다.
도 6A는 본 발명의 일실시예에 따라 보드 스페이서 상의 SCI 커넥터 어레이의 평면도이다.
도 6B는 본 발명의 일실시예에 따라 어레이 홀에 위치한 SCI 커넥터를 보여주는 보드 스페이서의 측면 단면도이다.
도 7은 케이블을 DUT 보드에 연결시키기 위하여 플러그 및 리셉터클을 사용하는 본 발명의 또다른 실시예에 따른 인터페이스의 개략도이다.
도 8은 본 발명의 실시예에 따라 케이블을 PCB에 연결하는 것을 보여주는 플러그의 단면도이다.
도 9는 각각의 패드 사이에 도전성 경로를 형성하기 위하여 탄성체를 사용하는 본 발명의 또다른 실시예에 따른 인터페이스를 보여주는 개략도이다.
본 발명의 목적은 테스트를 받고 있는 장치와 테스트 헤드 사이의 연결 시스템을 제공하는 것이고 상기 테스트 헤드는 신호 품질의 저하를 일으키지 않으면서높은 데이터 비율에 대하여 테스트 하에 있는 장치들에 안전한 모듈 연결을 제공한다.
본 발명의 부가적인 목적은 테스트를 받는 장치와 테스트 헤드 사이에 고밀도, 스케일조절가능(scalable) 연결 시스템을 제공하는 것이다.
본 발명의 부가적인 목적 및 이점은 이하의 상세한 설명에서 부분적으로 설명되고, 부분적으로는 상기 상세한 설명으로부터 자명하거나 본 발명의 실시에 의하여 인지될 수 있다.
따라서, 상기 목적 및 이외의 목적을 달성하기 위하여, 본 발명의 일실시예는 테스트 하에 있는 장치(DUT)와 케이블 사이의 인터페이스를 사용하고, 제 1 커넥터의 어레이를 구비하는 제 1 보드를 포함하며, 각각의 제 1 커넥터는 각각의 케이블에 연결되고, 제 2 보드는 DUT를 수용하고 제 2 커넥터를 구비하며, 각각의 제 2 커넥터는 DUT와 각각의 제 1 커넥터에 연결되며, 여기서 제 2 커넥터의 수는 제 1 커넥터의 수보다 작다.
본 발명의 또다른 실시예에 따르면, 제 1 커넥터 및 제 2 커넥터는 헤더 커넥터와 차폐-제어(shielded-controlled) 임피던스 커넥터 쌍들을 포함한다.
본 발명의 부가적인 실시예에 따르면, 제 1 커넥터 및 제 2 커넥터는 제 1 보드와 제 2 보드 사이의 보드 대 보드 연결을 가능하게 하는 패드의 쌍들을 포함한다.
본 발명의 또다른 실시예에 따르면, 메모리 장치의 고병렬 테스팅을 수행하는 인터페이스는 메모리 장치 중의 하나를 수용하고 상기 하나의 메모리 장치에 연결되는 리셉터클을 구비한 제 1 보드, 및 통신 경로를 형성하기 위하여 각각의 케이블에 그리고 리셉터클에 연결된 플러그를 포함하고, 여기서 제 1 보드 및 플러그의 결합은 메모리 장치의 고병렬 테스팅을 가능하게 한다.
본 발명의 부가적인 실시예에 따르면, 테스팅을 위하여 DUT 보드 상의 DUT를 케이블에 연결하는 방법은 제 1 개수의 커넥터를 구비한 제 1 DUT 보드를 보드 스페이서 상의 어레이에 수용된 각각의 케이블로부터 언플러깅(unplugging)하는 단계, 및 커넥터의 제 1 개수와 다른 제 2 개수의 커넥터를 구비한 제 2 DUT 보드를 케이블 안으로 플러깅하는 단계를 포함한다.
본 발명의 또다른 실시예에 따르면, 테스팅을 위하여 DUT 보드 상의 DUT를 케이블에 연결하는 방법은 제 1 DUT에 연결된 제 1 패드를 구비한 제 1 DUT 보드를 케이블에 연결된 보드 패드를 구비한 보드 스페이서로부터 제거하는 단계로서, 제 1 패드 및 보드 패드 각각의 쌍은 케이블과 제 1 DUT 사이의 신호에 대하여 제 1 통신 경로를 만드는 보드 대 보드 연결을 형성하는 단계, 및 케이블과 제 2 DUT 사이의 신호들에 대한 제 2 통신 경로를 만드는 보드 대 보드 연결을 형성하기 위하여 제 2 DUT에 연결된 제 2 패드를 구비한 제 2 DUT 보드를 보드 스페이서 상에 배치하는 단계를 포함한다.
본 발명의 또다른 실시예에 따르면, 메모리 장치의 고병렬 테스팅을 위하여 DUT 보드 상의 메모리 장치를 케이블에 연결하는 방법은 제 1 리셉터클을 구비한 제 1 DUT 보드를 각각의 케이블에 연결된 플러그로부터 언플러깅하는 단계, 및 제 2 리셉터클을 구비한 제 2 DUT 보드를 메모리 장치와 케이블 사이의 통신 경로를형성하기 위하여 플러그 안으로 플러깅하는 단계를 포함하고, 여기서 제 2 DUT 보드와 플러그의 결합은 메모리 장치들의 고병렬 테스팅을 가능하게 한다.
본 발명의 이러한 목적과 이외의 목적 및 이점은 첨부된 도면과 바람직한 실시예에 대한 이하의 설명으로부터 자명하고 용이하게 알 수 있다.
참조는 이제 본 발명의 바람직한 실시예에 상세히 만들어질 것이고, 실시예는 첨부 도면에 도시되며, 여기서 동일한 참조 번호는 동일한 엘리먼트면를 의미한다. 본 발명을 설명하기 위하여 실시예들이 도면들을 참조하여 이하에서 설명된다.
도 5A 내지 도 6B에 도시된 본 발명의 실시예에 대하여, 차폐 제어 임피던스(SCI) 커넥터(220)의 어레이는 보드 스페이서 (230)의 커넥터 개구부(249)에 배치된다. 각각의 SCI 커넥터(220)는 케이블(70)에 연결되고, 상기 케이블은 보드 스페이서(230)의 케이블 개구부(247)를 관통하여 연장된다. 어레이 홀(245)를 형성하는 케이블 개구부(247)와 커넥터 개구부(249)의 상대적인 크기는 SCI 커넥터(220)의 X, Y 및 Z 방향으로의 이동을 제한하고, SCI 커넥터(220)가 인터페이스 안으로 끌려들어가는 것을 방지한다. 어레이 홀(245)는 보드 스페이서(230) 상의 더 큰 어레이(240)의 부분으로서 배열된다.
SCI 커넥터(220)와 각각의 DUT(60) 사이의 통신 경로를 형성하기 위하여, 헤더(210)의 세트는 DUT 보드(280) 상에 배열된다. 각각의 헤더(210)는 헤더 커넥터(215)를 포함하고, 상기 헤드 커넥터는 핀의 쌍들이며, 각각의 쌍은 신호 핀가 접지 핀을 구비한다. 각각의 케이블(70)으로부터의 커넥터(220)는 하나의 헤더 커넥터(215)에 연결된다. 도 5A와 도 5B에서 도시된 것처럼, 헤더(210)는 DUT 보드(280)에 표면 실장되고, 구성에 따라 DUT 보드(280) 상의 각각의 DUT(60) 또는 DUT들(60)에 연결된다. 이러한 헤더(210) 및 SCI 커넥터(220)는 서로 연결될 때 케이블(70)과 각각의 DUT(60) 사이에 통신 경로를 형성한다.
일반적으로, 보드 스페이서(230)는 완전 밀집 어레이(fully populated arrays)를 구비하고, 이것은 어레이(240)에 있는 각각의 어레이 홀(245)이 각각의 SCI 커넥터(220)을 구비함을 의미한다. 반대로, 도 5B에 도시된 것처럼, DUT 보드(280)는 항상 모든 SCI 커넥터(220)을 사용할 것을 요구하지는 않고, 테스트 받을 DUT(60)의 유형에 따라 커넥터(220)들 중 단지 선택된 것들과 연결된다. 그렇기 때문에, 각각의 SCI 커넥터(220)에 대하여, 대응 헤더 커넥터(215)가 존재할 수 있거나 존재하지 않을 수 있다. 그러나, 각각의 헤더 커넥터(215)에 대하여, 대응 SCI 커넥터(220)이 존재한다. 이러한 방식으로, 보드 스페이서(230)는 다수의 DUT 보드(280)에 모듈러 커넥터를 형성한다. 테스트될 각각의 새로운 유형의 DUT(60)에 대하여, 단지 DUT 보드(280)는 DUT 보드(280)에 대한 헤더(210)가 선택된 SCI 커넥터(220)에 연결되도록 변경될 필요가 있다.
도시된 것처럼, SCI 커넥터(220)는 신호 및 접지 라인을 구비한 2mm 커넥터이다. 상기 2mm 커넥터(220)는 WL Gore 2mm EYEOPENER 케이블 커넥터, 또는 3M부터의 SCI 커넥터일 수 있고, 상기 SCI 커넥터는 1x2 2mm 제어 임피던스 커넥터이다. 유사하게, 헤더(210)는 표면 실장 기술 2mm 헤더(surface mount technology 2mm header)이고, 상기 헤더는 60-70 개의 헤더 커넥터(215)가 각각의 DUT 보드(280) 상에 사용될 수 있게 한다.
물론, 동일한 커넥터(220)에 대한 신호 라인과 접지 라인 사이 및/또는 인접 커넥터(220)의 신호 라인과 접지 라인 사이(즉, 다른 피치들)의 다른 거리를 갖는 커넥터(220)를 사용한 것이 또한 가능하다. 예를 들어, 1.27mm 피치 또는 0.1" 피치를 갖는 커넥터(220)을 사용하는 것이 가능하다.
부가하여, 도시된 헤더(210)가 DUT 보드(280)에 표면 실장된 한편, 관통 홀 연결(through hole connection)이 사용될 수 있다. 또한 헤더(210)과 SCI 커넥터(220)가 역전되어 헤더(210)가 어레이(240)에 배치되고 SCI 커넥터(220)가 DUT 보드(280)에 표면 실장됨이 도시되지는 않았으나 알 수 있다. 그러나, 본 발명의 바람직한 실시예에 따라 구성된 인터페이스는 50 MHz를 초과하는 주파수에서 고속 및 고 충실도(fidelity) 신호를 지원할 수 있다.
본 발명의 또다른 실시예는 도 7 및 도 8에 도시된다. 도 7에서 도시된 것처럼, 케이블(70)은 플러그(320)에 연결되고, 상기 플러그(320)는 리셉터클(310) 안으로 플러깅된다. 리셉터클(310)은 DUT 보드(380)에 설치되고, 상기 DUT 보드는 구성에 따라 각각의 DUT(60) 또는 DUT들(60)을 수용한다. DUT 보드(380)는 보드 스페이서(300)를 경유하여 스페이싱 프레임(50)에 의하여 지지된다.
일반적으로, 플러그(320)는 나사, 풀 핀(pull pin), 일련의 캠(cam), 또는 유사한 부착 메커니즘을 사용하여 리셉터클(310)에 부착된다. 그러나, 보드 스페이서를, 어레이의 플러그(320)를 지지하고 수용하도록 구성하는 것이, 도시되지는 않았으나 가능하다.
도 8에 도시된 것처럼, 플러그(320)는 플러그(322)를 포함하고, 상기 플러그(322)는 인쇄 회로 기판(PCB)(323)에 스트래들 실장(straddle-mount) 연결된다. 플러그(322)와 리셉터클(310) 쌍은 FCI에 의해 공급되는 Micropax 플러그/리셉터클과 같은 상업용 쌍일 수 있다.
PCB(323)는 각각의 케이블(70)에 통신 경로를 형성하는 내부 와이어(326)를 포함한다. 케이블(70)은 납땜과 같은 종래의 방법에 의해 각각의 와이어(326)에 연결된다. 케이블(70)은 응력 이완 부재(strain relief member)(328)를 사용하여 지지되고, 상기 응력 이완 부재는 또한 어셈블리를 보호하는 하우징(324)에 부착된다.
리셉터클(310)은 또한 내부 연결점(미도시)를 구비하고, 내부 연결점은 DUT(60)로 이어지는 리셉터클 와이어(315)에 연결된다. 내부 연결점 및 관련 와이어(315)는 얼마나 많은 케이블(70)들이 특정 유형의 DUT(60)를 테스트하기 위해 요구되는지에 따라 각각의 플러그(320)에 대한 와이어(326)/케이블(70)의 수와 동일하거나 또는 그 이하일 수 있다. 이러한 방식으로, 동일한 플러그(320)는 여러가지 유형의 DUT(60)를 수용하는 여러가지 DUT 보드(380)에 대해 사용될 수 있고, 이 경우 각각의 플러그(320)의 와이어(326)에 선택적으로 연결함으로써 제공되는 연결이 상이하다.
또한, 이러한 구성을 사용하여, 플러그(320)의 수는 하나 또는 두 개의 플러그(320)가 DUT 보드(380) 당 사용되도록 감소될 수 있다. 이러한 결과는 DUT(60)가 메모리 장치이고, 이전에 공간 제한으로 인하여 플러그-리셉터클 연결의 사용이 제약되었던 경우 특히 바람직하다. 예를 들어, 상기 인터페이스는 스페이스 프레임 당 32개의 장치들(64 장치 AD 스타일)을 제공할 수 있는 M65XX 및 M67XX Advantest 처리기에 유용할 것이나, 종래의 플러그 구성의 사용을 제약하는 피치 제한을 갖는다.
도 9에 도시된 것처럼, 본 발명의 또다른 실시예에 대하여, 보드 스페이서(500)는 패드(510)의 어레이를 포함한다. 각각의 패드(510)는 각각의 케이블(70)에 연결된다. 보드 스페이서(480)는 DUT(60)를 수용하고 패드(490)의 대응 어레이를 갖는다. 패드(490)의 수는 보드 스페이서(500) 상의 패드(510)의 수와 동일하거나 더 작다. DUT 보드(480)는 탄성체(600)을 사용하여 보드 스페이서(500)에 연결되고, 상기 탄성체(600)는 신호가 패드(510)로부터 패드(490)로 그리고 각각의 DUT(60)로 통과할 수 있게 한다. 탄성체(600)는 Shin-Etsu 또는 Fujipoly에 의하여 공급되는 것일 수 있다. 탄성체(60)는 모든 응용예에 사용될필요는 없다.
예시의 방법에 의하여, 도 5A에 도시된 본 발명의 실시예에 따라 인터페이스를 사용하여 서로 다른 유형의 DUT(60)를 테스트하기 위하여, DUT(60)의 제 1 유형에 대한 DUT 보드(280)는 보드 스페이서(230)로부터 언플러깅되고, DUT(60)의 새로운 유형에 대한 DUT 보드(280)는 보드 스페이서(230) 안으로 플러깅된다. 새로운 유형의 DUT(60)에 대한 DUT 보드(280)는 도 5A에 도시된 것처럼 개개의 헤더(210) 내에 프롱(prong)(215) 쌍의 수와 관련하여 서로 다른 배열을 구비하거나, 또는 커넥터(220)가 존재하는 만큼의 많은 수의 프롱(215)으로 완전히 밀집되지 않는 것과 관련하여 다른 방식으로 배열될 수 있다.
그렇기 때문에, 본 발명의 바람직한 실시예에 따라, 공통적인 보드 스페이서 또는 연결 조직(connection scheme)를 사용하여, DUT 보드가 DUT 보드 상의 각각의 DUT에 케이블을 재배선 및 재연결할 필요없이 테스터에서 교환되는 상이한 유형의 DUT를 수용할 수 있게 한다. 대신에, 그것들은 케이블에 대한 연결을 형성하기 위하여 보드 스페이서 상에 또는 플러그에 배열되는 사전에 결정된 연결점들을 사용할 수 있게 한다.
본 발명의 몇 가지 바람직한 실시예가 도시되고 설명되었으나, 본 발명의 원리와 사상으로부터 벗어나지 않는 상기 실시예의 변형이 이루어질 수 있음은 당업자에게 자명하고, 본 발명의 범위는 청구범위와 그것의 균등물에 의하여 한정된다.
전술한 설명으로부터 자명하듯이, 본 발명에 따르면, 신호 품질의 저하를 일으키지 않으면서 높은 데이터 비율에 대하여 테스트 받는 장치에 대한 안전한 모듈러 연결을 제공하는, 테스트 하에 있는 장치와 테스트 헤드 사이의 연결 시스템이 제공될 수 있다.

Claims (46)

  1. 테스트 하에 있는 장치(device under test; DUT)와 케이블 사이의 인터페이스로서,
    제 1 커넥터들의 어레이를 구비하고, 각각의 제 1 커넥터가 각각의 케이블에 연결된 제 1 보드; 및
    DUT를 수용하고 제 2 커넥터들을 구비하는 제 2 보드로서, 각각의 제 2 커넥터가 상기 DUT 및 각각의 제 1 커넥터에 연결되고, 제 2 커넥터의 수가 제 1 커넥터의 수보다 더 작은 제 2 보드를 포함하는 인터페이스.
  2. 제 1항에 있어서,
    상기 제 1 커넥터와 제 2 커넥터 사이에 형성된 각각의 연결이 적어도 50MHz의 주파수를 갖는 신호들에 대한 통신 경로(communication pathway)를 형성하는 것을 특징으로 하는 인터페이스.
  3. 제 1항에 있어서,
    상기 제 1 커넥터가 차폐 제어 임피던스 커넥터(shielded controlled impedance connector)를 포함하고; 그리고
    상기 제 2 커넥터가 헤더(header)를 포함하는 것을 특징으로 하는 인터페이스.
  4. 제 1항에 있어서,
    상기 제 1 커넥터가 헤더를 포함하고; 그리고
    상기 제 2 커넥터가 차폐 제어 임피던스 커넥터를 포함하는 것을 특징으로 하는 인터페이스.
  5. 제 3항에 있어서,
    상기 제 1 커넥터와 제 2 커넥터가 2mm 커넥터들과 헤더들의 쌍들을 포함하는 것을 특징으로 하는 인터페이스.
  6. 제 4항에 있어서,
    상기 제 1 커넥터와 제 2 커넥터가 2mm 커넥터들과 헤더들의 쌍들을 포함하는 것을 특징으로 하는 인터페이스.
  7. 제 1항에 있어서,
    상기 제 2 커넥터들이 상기 제 2 보드 상의 어레이에 열들(rows)로 배치되는 것을 특징으로 하는 인터페이스.
  8. 제 7항에 있어서,
    상기 제 2 커넥터들이 사이 제 2 보드에 있는 상기 어레이의 어레이 홀들 각각에 수용되는 것을 특징으로 하는 인터페이스.
  9. 제 8항에 있어서,
    상기 제 1 커넥터가 헤더를 포함하고; 그리고
    상기 제 2 커넥터가 차폐 제어 임피던스 커넥터를 포함하는 것을 특징으로 하는 인터페이스.
  10. 제 9항에 있어서,
    상기 제 1 커넥터와 제 2 커넥터 사이에 형성된 각각의 연결이 적어도 50MHz 의 주파수를 갖는 신호들에 대한 통신 경로를 형성하는 것을 특징으로 하는 인터페이스.
  11. 제 10항에 있어서,
    상기 제 1 커넥터와 제 2 커넥터가 신호 라인과 접지 라인을 구비하고, 0.1" 또는 그 이하인, 인접한 신호 라인과 접지 라인 사이의 피치(pitch)를 갖는 것을 특징으로 하는 인터페이스.
  12. 제 11항에 있어서,
    상기 제 1 커넥터와 제 2 커넥터는 2mm 커넥터들과 헤더들의 쌍들을 포함하는 것을 특징으로 하는 인터페이스.
  13. 제 11항에 있어서,
    상기 제 1 커넥터와 제 2 커넥터가 1.27mm 커넥터들과 헤더들의 쌍들을 포함하는 것을 특징으로 하는 인터페이스.
  14. 제 1항에 있어서,
    상기 제 1 커넥터와 제 2 커넥터는 패드들을 포함하고, 상기 패드들은 상기 케이블로부터 상기 각각의 DUT로 신호들에 대한 통신 경로를 형성하기 위하여 함께 모아지는 것을 특징으로 하는 인터페이스.
  15. 제 14항에 있어서,
    상기 제 1 커넥터와 제 2 커넥터 사이에 배치되는 탄성체(elastomer)를 더 포함하는 것을 특징으로 하는 인터페이스.
  16. 제 15항에 있어서,
    상기 제 1 커넥터와 제 2 커넥터 사이에 형성되는 각각의 연결이 적어도 50MHz의 주파수를 갖는 신호들에 대한 통신 경로를 형성하는 것을 특징으로 하는 인터페이스.
  17. 제 16항에 있어서,
    상기 제 2 커넥터들이 상기 제 2 보드 상에 어레이의 열들로 배치되는 것을 특징으로 하는 인터페이스.
  18. 메모리 장치들의 고병렬 테스팅(high-parallelism testing)을 수행하는 인터페이스로서,
    상기 메모리 장치들 중 하나를 수용하고 상기 하나의 메모리 장치에 연결된 리셉터클을 구비한 제 1 보드; 및
    통신 경로를 형성하기 위하여 각각의 케이블들에 그리고 상기 리셉터클에 연결된 플러그를 포함하고,
    상기 제 1 보드들과 상게 플러그들의 결합이 상기 메모리 장치들의 고병렬 테스팅을 가능하게 하는 것을 특징으로 하는 인터페이스.
  19. 제 18항에 있어서,
    상기 하나의 메모리 장치가 스페이싱 프레임(spacing frame)의 32 개 이상의 메모리 장치들을 테스트하기 위하여 피치를 갖는 스페이싱 프레임을 사용하는 처리기(handler)를 사용하여 상기 제 1 보드에 이르게 되는 것을 특징으로 하는 인터페이스.
  20. 제 18항에 있어서,
    상기 하나의 메모리 장치가 스페이싱 프레임의 64 개 이상의 메모리 장치들을 테스트하기 위하여 피치를 갖는 스페이싱 프레임을 사용하는 처리기를 사용하여 상기 제 1 보드에 이르게 되는 것을 특징으로 하는 인터페이스.
  21. 제 18항에 있어서,
    상기 제 1 보드가 단지 부가적인 리셉터클을 수용하고, 상기 리셉터클은 부가적인 통신 경로를 형성하기 위하여 부가적인 각각의 케이블에 연결된 부가적인 플러그에 연결되는 것을 특징으로 하는 인터페이스.
  22. 제 21항에 있어서,
    상기 제 1 보드 상의 상기 리셉터클들이 서로 병렬인 것을 특징으로 하는 인터페이스.
  23. 제 22항에 있어서,
    상기 하나의 메모리 장치가 스페이싱 프레임의 32 개 이상의 메모리 장치들을 테스트하기 위하여 피치를 갖는 스페이싱 프레임을 사용하는 처리기를 사용하여 상기 제 1 보드에 이르게 되는 것을 특징으로 하는 인터페이스.
  24. 제 22항에 있어서,
    상기 하나의 메모리 장치가 스페이싱 프레임의 64 개 이상의 메모리 장치들을 테스트하기 위하여 피치를 갖는 스페이싱 프레임을 사용하는 처리기를 사용하여상기 제 1 보드에 이르게 되는 것을 특징으로 하는 인터페이스.
  25. 제 24항에 있어서,
    리셉터클들과 플러그들의 각각의 쌍들 사이에 형성된 각각의 연결이 적어도 50MHz의 주파수를 갖는 신호들에 대한 통신 경로를 형성하는 것을 특징으로 하는 인터페이스.
  26. 테스팅을 위하여 DUT 보드 상의 테스트 하에 있는 장치(DUT)를 케이블에 연결하는 방법으로서,
    보드 스페이서 상의 어레이에 수용된 각각의 케이블들로부터 제 1 개수의 커넥터들의 구비한 제 1 DUT 보드를 언플러깅(unplugging)하는 단계; 및
    커넥터들의 상기 제 1 개수와 다른 제 2 개수의 커넥터들을 구비한 제 2 DUT 보드를 상기 케이블 안으로 플러깅하는 단계를 포함하는 것을 특징으로 하는 방법.
  27. 제 26항에 있어서,
    상기 제 1 커넥터와 제 2 커넥터 사이에 형성된 각각의 연결이 적어도 50 MHz의 주파수를 갖는 신호들에 대한 통신 경로를 형성하는 것을 특징으로 하는 방법.
  28. 제 26항에 있어서,
    상기 제 1 커넥터가 차폐 제어된 임피던스 커넥터를 포함하고,
    상기 제 2 커넥터가 헤더를 포함하는 것을 특징으로 하는 방법.
  29. 제 26항에 있어서,
    상기 제 1 커넥터가 헤더를 포함하고,
    상기 제 2 커넥터가 차폐 제어된 임피던스 커넥터를 포함하는 것을 특징으로 하는 방법.
  30. 제 26항에 있어서,
    상기 제 1 커넥터와 제 2 커넥터가 신호 라인과 접지 라인을 구비하고, 0.1" 또는 그 이하인, 인접한 신호 라인과 접지 라인 사이의 피치(pitch)를 갖는 것을 특징으로 하는 방법.
  31. 제 30항에 있어서,
    상기 제 1 커넥터와 제 2 커넥터는 2mm 커넥터들과 헤더들의 쌍들을 포함하는 것을 특징으로 하는 방법.
  32. 제 31항에 있어서,
    상기 제 1 커넥터와 제 2 커넥터가 1.27mm 커넥터들과 헤더들의 쌍들을 포함하는 것을 특징으로 하는 방법.
  33. 제 32항에 있어서,
    상기 제 2 커넥터들이 상기 제 2 보드 상에 어레이의 열들로 배치되는 것을 특징으로 하는 방법.
  34. 제 33항에 있어서,
    상기 제 2 커넥터들이 상기 제 2 보드의 상기 어레이 내에 있는 각각의 어레이 홀들에 수용되는 것을 특징으로 하는 방법.
  35. 테스팅을 위하여 DUT 보드 상의 테스트 하에 있는 장치(DUT)를 케이블들에 연결하는 방법으로서,
    제 1 DUT 보드를 보드 스페이서로부터 제거하는 단계로서, 상기 DUT 보드는 제 1 DUT에 연결된 제 1 패드들을 구비하고, 상기 보드 스페이서는 상기 케이블들에 연결된 보드 패드들을 구비하며, 각각의 제 1 패드들과 보드 패드들의 쌍들은 상기 케이블들과 상기 제 1 DUT 사이에 신호들에 대한 제 1 통신 경로를 형성하는 보드 대 보드 연결을 형성하는 제거 단계; 및
    각각의 제 2 패드들과 보드 패드들의 쌍들이 상기 케이블들과 상기 제 2 DUT 사이에 신호들에 대한 제 2 통신 경로를 형성하는 보드 대 보드 연결을 형성하도록 상기 보드 스페이서 상에 제 2 DUT 보드를 배치하는 단계로서, 상기 제 2 DUT 보드가 제 2 DUT에 연결된 제 2 패드들을 구비하는 배치 단계를 포함하는 방법.
  36. 제 35항에 있어서,
    제 1 패드들의 수와 제 2 패드들의 수가 다른 것을 특징으로 하는 방법.
  37. 제 35항에 있어서,
    탄성체가 상기 제 2 패드들과 상기 보드 패드들 사이에 배치되는 것을 특징으로 하는 방법.
  38. 제 37항에 있어서,
    각각의 제 2 패드들과 보드 패드들의 쌍들 사이에 형성된 각각의 연결이 적어도 50MHz의 주파수를 갖는 신호들에 대한 제 2 통신 경로를 형성하는 것을 특징으로 하는 방법.
  39. 제 38에 있어서,
    상기 보드 패드들이 상기 제 2 보드에 있는 어레이의 열들로 배치되는 것을 특징으로 하는 방법.
  40. 메모리 장치들의 고병렬 테스팅을 위하여 DUT 보드 상의 메모리 장치를 케이블에 연결하는 방법으로서,
    제 1 DUT 보드들을 플러그들로부터 언플러깅하는 단계로서, 각각의 제 1 DUT보드는 제 1 메모리 장치에 연결된 제 1 리셉터클을 구비하고 각각의 플러그는 각각의 케이블들에 연결되는 언플러깅 단계; 및
    제 2 DUT 보드들을 플러그들 안으로 플러깅하는 단계로서, 상기 케이블들과 상기 제 2 메모리 장치 사이에 통신 경로를 형성하기 위하여 각각의 제 2 DUT 보드가 제 2 메모리 장치에 연결된 제 2 리셉터클을 구비하는 플러깅 단계를 포함하고,
    제 2 DUT 보드들과 플러그들의 결합이 상기 제 2 메모리 장치들의 고병렬 테스팅을 가능하게 하는 것을 특징으로 하는 방법.
  41. 제 40항에 있어서,
    스페이싱 프레임을 사용하는 처리기를 사용하여 상기 제 2 메모리 장치들을 상기 제 2 DUT 보드들에 이르게 하는 단계를 더 포함하고, 상기 스페이싱 프레임은 상기 스페이싱 프레임에 있는 32 개 이상의 메모리 장치들을 테스트하기 위하여 피치를 구비하는 것을 특징으로 하는 방법.
  42. 제 40항에 있어서,
    스페이싱 프레임을 사용하는 처리기를 사용하여 상기 제 2 메모리 장치들을 상기 제 2 DUT 보드들에 이르게 하는 단계를 더 포함하고, 상기 스페이싱 프레임은 상기 스페이싱 프레임에 있는 64 개 이상의 메모리 장치들을 테스트하기 위하여 피치를 구비하는 것을 특징으로 하는 방법.
  43. 제 41항에 있어서,
    상기 제 2 DUT 보드가 단지 부가적인 리셉터클을 수용하고 상기 리셉터클은 또한 상기 제 2 메모리 장치에 연결되며,
    부가적인 통신 경로들을 형성하기 위하여 부가적인 각각의 케이블들에 연결된 부가 플러그에, 상기 부가적인 리셉터클을 연결하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  44. 제 43항에 있어서,
    스페이싱 프레임을 사용하는 처리기를 사용하여 상기 제 2 메모리 장치들을 상기 제 2 DUT 보드들에 이르게 하는 단계를 더 포함하고, 상기 스페이싱 프레임은 상기 스페이싱 프레임에 있는 32 개 이상의 메모리 장치들을 테스트하기 위하여 피치를 구비하는 것을 특징으로 하는 방법.
  45. 제 43항에 있어서,
    스페이싱 프레임을 사용하는 처리기를 사용하여 상기 제 2 메모리 장치들을 상기 제 2 DUT 보드들에 이르게 하는 단계를 더 포함하고, 상기 스페이싱 프레임은 상기 스페이싱 프레임에 있는 64 개 이상의 메모리 장치들을 테스트하기 위하여 피치를 구비하는 것을 특징으로 하는 방법.
  46. 제 45항에 있어서,
    각각의 플러그들과 제 2 또는 부가적인 리셉터클들의 쌍들 사이에 형성된 각각의 연결이 적어도 50 MHz의 주파수를 갖는 신호들에 대한 통신 경로들을 형성하는 것을 특징으로 하는 방법.
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6552528B2 (en) * 2001-03-15 2003-04-22 Advantest Corporation Modular interface between a device under test and a test head
JP4173014B2 (ja) * 2003-01-17 2008-10-29 富士通株式会社 ヒートシンク及び電子機器の冷却装置及び電子機器
CN100480718C (zh) * 2003-04-04 2009-04-22 爱德万测试株式会社 连接单元、测试头以及测试装置
US20050159050A1 (en) * 2003-06-05 2005-07-21 Hiroyuki Hama Device interface apparatus
US6956390B1 (en) * 2003-08-29 2005-10-18 Xilinx, Inc. Method and apparatus for verifying temperature during integrated circuit thermal testing
JP4469156B2 (ja) * 2003-10-27 2010-05-26 ウインテスト株式会社 テスタ装置、検査装置及びそれに用いる中継基板収容ユニット
US7046027B2 (en) * 2004-10-15 2006-05-16 Teradyne, Inc. Interface apparatus for semiconductor device tester
DE102004053516A1 (de) * 2004-10-29 2006-05-11 Atmel Germany Gmbh Steckverbindungsmodule einer Steckverbindung zum gleichzeitigen Verbinden einer Vielzahl elektrischer Kontakte
TWI275812B (en) * 2005-04-11 2007-03-11 Asustek Comp Inc Test converting card and test apparatus with test converting card
KR100524292B1 (ko) 2005-06-10 2005-10-26 주식회사 유니테스트 반도체 테스트 인터페이스
TWI398640B (zh) * 2005-09-19 2013-06-11 Gunsei Kimoto Contact assembly and its LSI wafer inspection device
US7528617B2 (en) * 2006-03-07 2009-05-05 Testmetrix, Inc. Apparatus having a member to receive a tray(s) that holds semiconductor devices for testing
JP2008076308A (ja) * 2006-09-22 2008-04-03 Advantest Corp 電子部品試験装置用のインタフェース装置
US8379403B2 (en) * 2009-04-02 2013-02-19 Qualcomm, Incorporated Spacer-connector and circuit board assembly
US20130200915A1 (en) * 2012-02-06 2013-08-08 Peter G. Panagas Test System with Test Trays and Automated Test Tray Handling
CN102944704A (zh) * 2012-11-26 2013-02-27 许爱强 可实现并行测试的互连互通组合测试箱及测试系统
CN103869234B (zh) * 2012-12-12 2016-09-28 复格企业股份有限公司 芯片测试结构、装置及方法
CN104251968B (zh) * 2014-10-13 2017-06-09 北京九方宏信交通装备有限公司 一种铁路dc600电源系统驱动板的测试试验台
CN105652088B (zh) * 2014-11-14 2018-04-20 神讯电脑(昆山)有限公司 外置接口接触阻抗的测试装置
US10613128B2 (en) 2015-10-22 2020-04-07 Powertech Technology Inc. Testing device and testing method
CN108760819B (zh) * 2018-05-22 2020-08-18 广州兴森快捷电路科技有限公司 焊接质量检测装置及其检测方法
CN110136770B (zh) * 2019-05-31 2020-09-22 济南德欧雅安全技术有限公司 一种在应用程序中测试内存组件的测试夹具及测试方法
US11585846B2 (en) * 2019-08-29 2023-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Testing module and testing method using the same
JP7410708B2 (ja) * 2019-12-24 2024-01-10 株式会社アドバンテスト 電子部品試験装置、ソケット、及び、電子部品試験装置用の交換部品
US12140609B2 (en) 2020-03-31 2024-11-12 Advantest Corporation Universal test interface systems and methods
CN112691289B (zh) * 2020-12-02 2025-07-29 北京品驰医疗设备股份有限公司 植入电极通用连接器、装置及注入电压测试装置
US11604219B2 (en) 2020-12-15 2023-03-14 Teradyne, Inc. Automatic test equipement having fiber optic connections to remote servers

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4231629A (en) 1979-01-18 1980-11-04 Telex Computer Products, Inc. Apparatus for connection of coaxial cables to a printed circuit mother board
US4616178A (en) * 1982-05-27 1986-10-07 Harris Corporation Pulsed linear integrated circuit tester
US4574332A (en) 1983-06-29 1986-03-04 Calabro Anthony Denis Cage apparatus for printed circuit boards and method for preventing sharp spikes in the signal applied to said printed circuit boards
US4646178A (en) * 1985-02-19 1987-02-24 Mountain Computer Incorporated Transport for open or closed flap diskettes
US4964808A (en) 1986-12-16 1990-10-23 Sym-Tek Systems, Inc. Electrical device contactor
US4931726A (en) 1987-06-22 1990-06-05 Hitachi, Ltd. Apparatus for testing semiconductor device
US4950980A (en) * 1988-07-29 1990-08-21 Pfaff Wayne Test socket for electronic device packages
US5014002A (en) * 1989-04-18 1991-05-07 Vlsi Technology, Inc. ATE jumper programmable interface board
JPH0425777A (ja) * 1990-05-21 1992-01-29 Berishisu Inc Ｉｃテスタ用ｉｃ接続装置、該接続装置を構成するテストボードおよびテストヘッド
US5408189A (en) 1990-05-25 1995-04-18 Everett Charles Technologies, Inc. Test fixture alignment system for printed circuit boards
US5068602A (en) * 1990-09-07 1991-11-26 Tektronix, Inc. DUT board for a semiconductor device tester having a reconfigurable coaxial interconnect grid and method of using same
US5092774A (en) * 1991-01-09 1992-03-03 National Semiconductor Corporation Mechanically compliant high frequency electrical connector
US5124636A (en) 1991-02-22 1992-06-23 Genrad, Inc. Tester interconnect system
US5175493A (en) 1991-10-11 1992-12-29 Interconnect Devices, Inc. Shielded electrical contact spring probe assembly
US5371654A (en) * 1992-10-19 1994-12-06 International Business Machines Corporation Three dimensional high performance interconnection package
US5417578A (en) 1992-12-24 1995-05-23 The Whitaker Corporation Printed wiring boards having low signal-to-ground ratios
US5475317A (en) * 1993-12-23 1995-12-12 Epi Technologies, Inc. Singulated bare die tester and method of performing forced temperature electrical tests and burn-in
US5506510A (en) * 1994-05-18 1996-04-09 Genrad, Inc. Adaptive alignment probe fixture for circuit board tester
US5523695A (en) * 1994-08-26 1996-06-04 Vlsi Technology, Inc. Universal test socket for exposing the active surface of an integrated circuit in a die-down package
US5558541A (en) 1994-10-03 1996-09-24 Hewlett-Packard Company Blind mate connector for an electronic circuit tester
US5611057A (en) 1994-10-06 1997-03-11 Dell Usa, L.P. Computer system modular add-in daughter card for an adapter card which also functions as an independent add-in card
US5945837A (en) * 1995-10-10 1999-08-31 Xilinx, Inc. Interface structure for an integrated circuit device tester
US6403226B1 (en) * 1996-05-17 2002-06-11 3M Innovative Properties Company Electronic assemblies with elastomeric members made from cured, room temperature curable silicone compositions having improved stress relaxation resistance
JPH10185990A (ja) * 1996-07-31 1998-07-14 Ando Electric Co Ltd Ｉｃテスタ用テストボード
US5801541A (en) * 1996-09-27 1998-09-01 Altera Corporation Stacked test board apparatus with matched impedance for use in electronic device test equipment
US5896037A (en) * 1996-10-10 1999-04-20 Methode Electronics, Inc. Interface test adapter for actively testing an integrated circuit chip package
US5949243A (en) 1997-02-27 1999-09-07 Star Technology Group, Inc. Translator fixture for use in circuit board testing
US6078187A (en) * 1997-05-23 2000-06-20 Credence Systems Corporation Hemispherical test head for integrated circuit tester employing radially distributed circuit cards
US5945838A (en) 1997-06-26 1999-08-31 Star Technology Group, Inc. Apparatus for testing circuit boards
EP0922960A1 (en) * 1997-12-12 1999-06-16 Padar Tecnologie di Riccioni Roberto S.a.s. Microcircuit testing device
US6097199A (en) * 1998-01-22 2000-08-01 Lsi Logic Corporation Universal decoder test board
US6037787A (en) 1998-03-24 2000-03-14 Teradyne, Inc. High performance probe interface for automatic test equipment
US6005402A (en) 1998-05-08 1999-12-21 Delaware Capital Formation, Inc. Translator fixture for use in circuit board testing
JP2000088920A (ja) * 1998-09-08 2000-03-31 Hitachi Electronics Eng Co Ltd 検査装置用インターフェイスユニット
US6400164B1 (en) * 2000-06-22 2002-06-04 Advanced Micro Devices, Inc. Method for comparing package EMI performance at multiple clock speeds
US20020089322A1 (en) * 2001-01-11 2002-07-11 Frame James Warren Modular high parallelism interface for integrated circuit testing, method of assembly, and use of same
US6552528B2 (en) * 2001-03-15 2003-04-22 Advantest Corporation Modular interface between a device under test and a test head
US6850859B1 (en) * 2003-12-03 2005-02-01 Watlow Electric Manufacturing Company Sensor drift compensation by lot

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