KR20030011183A - Tft-lcd and manufacturing method thereof - Google Patents
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Abstract
본 발명은 박막 트랜지스터 표시소자 및 그 제조방법에 관한 것으로, 종래 박막 트랜지스터 표시소자는 박막 트랜지스터의 소스와 드레인 및 데이터라인을 단일 금속층으로 형성하는데, 그 저항 성분이 커, 선폭을 더이상 줄일 수 없어 개구율의 증가가 용이하지 않은 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 유리기판의 상부에 게이트전극을 형성하고, 그 구조의 상부전면에 게이트절연막을 증착하는 단계와; 상기 게이트전극에 대향하는 위치의 게이트절연막 상에 액티브영역을 형성하는 단계와; 상기 구조의 상부전면에 금속을 증착하고 패터닝하여 소스 및 드레인을 형성함과 아울러 상기 소스에 연결되는 데이터라인을 형성하는 단계와; 상기 구조의 상부전면에 패시베이션막을 증착하고 콘택홀을 형성하여 상기 소스 및 드레인과 데이터라인을 노출시키는 단계와; 상기 구조의 상부전면에 ITO를 증착하고 패터닝하여 드레인에 접속되는 픽셀전극과 상기 소스와 데이터라인에 병렬접속되는 ITO소스와 ITO데이터라인을 형성하는 단계로 구성됨으로써 소스와 데이터라인의 선폭을 상대적으로 줄이는 것이 가능하게 되어 표시소자의 개구율을 향상시키는 효과가 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor display device and a method of manufacturing the same. In the related art, a thin film transistor display device forms a source, a drain, and a data line of a thin film transistor as a single metal layer. There was a problem that the increase is not easy. In view of the above problems, the present invention includes forming a gate electrode on an upper portion of a glass substrate and depositing a gate insulating film on an upper surface of the structure; Forming an active region on the gate insulating film at a position opposite to the gate electrode; Depositing and patterning a metal on the upper surface of the structure to form a source and a drain, and to form a data line connected to the source; Depositing a passivation film on the top surface of the structure and forming a contact hole to expose the source, drain and data lines; Depositing and patterning ITO on the upper surface of the structure to form a pixel electrode connected to the drain and an ITO source and an ITO data line connected in parallel to the source and the data line, thereby relatively reducing the line width of the source and the data line. It becomes possible to reduce, and there is an effect of improving the aperture ratio of the display element.
Description
본 발명은 박막 트랜지스터 표시소자 및 그 제조방법에 관한 것으로, 특히 소스 및 드레인에 단선이 발생한 경우에도 그 단선에 의한 불량을 리페어할 수 있으며, 소스 및 드레인과 데이터라인의 저항을 줄여 선폭을 줄임으로써, 표시소자의 개구율을 증가시키는데 적당하도록 한 박막 트랜지스터 표시소자 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor display device and a method for manufacturing the same. In particular, even when a disconnection occurs in a source and a drain, a defect caused by the disconnection can be repaired. The present invention relates to a thin film transistor display device adapted to increase the aperture ratio of a display device and a method of manufacturing the same.
일반적으로 TFT-LCD는 게이트전극상에 게이트절연막, 액티브영역을 형성하고, 금속층의 소스 및 드레인을 액티브영역 상에 형성함과 아울러 상기 소스에 연결된 데이터라인을 동시에 형성한다. 이와 같은 복수의 데이터라인 사이의 영역과 게이트전극 사이의 영역은 ITO 투명전극인 픽셀전극이 형성되며, 그 픽셀전극에 인가되는 전압과 상판측의 전극의 전압차에 의해 액정이 구동되어, 백라이트의 광을 투과 또는 차단시켜 화면을 표시하게 된다.In general, a TFT-LCD forms a gate insulating film and an active region on a gate electrode, forms a source and a drain of a metal layer on an active region, and simultaneously forms data lines connected to the source. In the area between the plurality of data lines and the gate electrode, a pixel electrode, which is an ITO transparent electrode, is formed, and the liquid crystal is driven by a voltage difference applied to the pixel electrode and a voltage difference between the electrode on the upper plate side. The screen is displayed by transmitting or blocking light.
이때, 상기 ITO 투명전극인 픽셀전극의 면적은 광이 투과되는 영역이며, 그 면적이 클수록 백라이트의 광투과율을 높여 보다 선명하고, 자연스러운 화면을 표시할 수 있게 된다. 이는 제한 된 면적에서 상기 게이트전극과 소스 및 드레인, 데이터라인의 선폭을 줄임으로써 가능하게 되나, 상기 게이트전극, 소스 및 드레인, 데이터라인의 저항이 커지게되고, 열의 발생, 소비전력이 증가하게 되므로, 그 개구율과 소비전력 면을 절충하여 표시소자를 제조하고 있다.In this case, the area of the pixel electrode, which is the ITO transparent electrode, is an area through which light is transmitted, and as the area thereof is larger, the light transmittance of the backlight is increased to display a clearer and more natural screen. This is possible by reducing the line widths of the gate electrode, the source, the drain, and the data line in a limited area, but the resistance of the gate electrode, the source, the drain, and the data line is increased, and heat generation and power consumption are increased. The display device is manufactured by tradeoff the aperture ratio and power consumption.
종래의 게이트전극, 소스 및 드레인과, 데이터라인은 금속층으로 형성되며, 이와 같은 종래 TFT-LCD제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.A conventional gate electrode, a source and a drain, and a data line are formed of a metal layer, which will be described in detail with reference to the accompanying drawings.
도1a 내지 도1e는 종래 TFT-LCD의 제조공정 수순단면도로서, 이에 도시한 바와 같이 유리기판(1)의 상부전면에 금속을 증착하고, 그 금속을 사진식각공정을 통해 패터닝하여 게이트전극(2)을 형성하는 단계(도1a)와; 상기 구조의 상부전면에 게이트절연막(3)을 증착하고, 그 상부전면에 비정질실리콘을 증착하고 패터닝하여 박막트랜지스터를 형성할 위치의 게이트전극(2) 상의 대향하는 위치에 액티브영역(4)을 형성하는 단계(도1b)와; 상기 구조의 상부전면에 금속을 증착하고, 패터닝하여 상기 액티브영역(4)의 중앙부에서 상호 소정간격 이격되며, 그 액티브영역(4)의 측면 게이트전극(2)의 상부일부에 위치하는 소스(5) 및 드레인(6)을 형성함과 아울러 상기 게이트절연막(3)의 임의의 위치 상부에 데이터라인(7)을 형성하는 단계(도1c)와; 상기 구조의 상부전면에 패시베이션막(8)을 증착하고, 그 패시베이션막(8)에 콘택홀을 형성하여 드레인(6)의 상부일부를 노출시킴과 아울러 상기 박막트랜지스터 이외의 영역에서 데이터라인(7)의 상부일부를 노출시키거나, 게이트전극(2)의 상부일부를 노출시키는 단계(도1d)와; 상기 구조의 상부전면에 ITO를 증착하고 패터닝하여 상기 노출된 드레인(6)에 접속되며, 상기 박막트랜지스터가 위치하지 않는 영역의 상부에 위치하는 픽셀전극(9)을 형성함과 아울러 상기 노출된 데이터라인(7), 게이트전극(2)에 접속되는 패드(10)를 형성하는 단계(도1e)로 구성된다.1A to 1E illustrate a process cross-sectional view of a conventional TFT-LCD, in which a metal is deposited on the upper surface of the glass substrate 1, and the metal is patterned through a photolithography process to form a gate electrode 2. Step (a); A gate insulating film 3 is deposited on the upper surface of the structure, and amorphous silicon is deposited and patterned on the upper surface of the structure to form an active region 4 at an opposite position on the gate electrode 2 at a position where a thin film transistor is to be formed. (Step 1b); The metal is deposited on the upper surface of the structure and patterned to be spaced apart from each other at the center of the active region 4 by a predetermined distance, and the source 5 positioned on the upper portion of the side gate electrode 2 of the active region 4. ) And forming a data line (7) on top of any position of the gate insulating film (3) while forming a drain (6); A passivation film 8 is deposited on the upper surface of the structure, and a contact hole is formed in the passivation film 8 to expose a portion of the upper portion of the drain 6 and the data line 7 in a region other than the thin film transistor. Exposing an upper portion of the upper surface portion or exposing an upper portion of the gate electrode 2 (FIG. 1D); ITO is deposited on the upper surface of the structure and patterned to form a pixel electrode 9 connected to the exposed drain 6 and positioned above the region where the thin film transistor is not located. Forming a pad 10 connected to the line 7 and the gate electrode 2 (FIG. 1E).
이하, 상기와 같은 종래 박막 트랜지스터 표시소자의 제조공정을 보다 상세히 설명하여, 종래 박막 트랜지스터의 소스 구조의 결함과 문제점이 도출되도록 한다.Hereinafter, the manufacturing process of the conventional thin film transistor display device as described above will be described in detail, so that defects and problems of the source structure of the conventional thin film transistor can be derived.
먼저, 도1a에 도시한 바와 같이 유리기판(1)의 상부전면에 금속을 증착하고, 그 금속의 상부전면에 포토레지스트를 도포하고 노광 및 현상하여, 상기 금속의 일부를 노출시키는 패턴을 형성한 후, 그 포토레지스트 패턴을 식각마스크로 사용하는 식각공정으로 노출된 금속을 식각하여 유리기판(1)의 상부일부에 위치하는 게이트전극(2)을 형성한다.First, as shown in FIG. 1A, a metal is deposited on the upper surface of the glass substrate 1, a photoresist is applied to the upper surface of the metal, and exposed and developed to form a pattern for exposing a part of the metal. Subsequently, the exposed metal is etched by an etching process using the photoresist pattern as an etching mask to form a gate electrode 2 positioned on an upper portion of the glass substrate 1.
도2는 일반적인 TFT-LCD의 평면도로서, 이에 도시한 바와 같이 상기 게이트전극(2)은 평면상의 횡방향으로 긴형태의 게이트라인과 그 게이트라인으로 부터 수직방향으로 돌출되어 박막 트랜지스터의 게이트가 되는 전극을 형성하게 된다.FIG. 2 is a plan view of a general TFT-LCD. As shown in FIG. 2, the gate electrode 2 is a gate line of a long shape in a transverse direction on a plane and vertically protrudes from the gate line to become a gate of a thin film transistor. The electrode is formed.
그 다음, 도1b에 도시한 바와 같이 상기 구조의 상부전면에 게이트절연막(3)을 증착하고, 그 게이트절연막(3)의 상부에 비정질실리콘을 증착하고, 사진식각공정을 통해 패터닝하여 상기 게이트전극(2)중 박막 트랜지스터가 형성되는 위치의 게이트전극(2) 상에 액티브영역(4)을 형성한다.Next, as illustrated in FIG. 1B, a gate insulating film 3 is deposited on the upper surface of the structure, amorphous silicon is deposited on the gate insulating film 3, and patterned through a photolithography process. The active region 4 is formed on the gate electrode 2 at the position where the thin film transistor is formed.
상기 도2에서 게이트전극(2)의 수직방향으로 돌출된 영역에 액티브영역(4)이 형성됨을 알 수 있으며, 상기 도1a 및 도1b에서 액티브영역(4)이 형성되지 않는 게이트전극(4) 부분은 B-B', C-C'의 단면부분임을 알 수 있다.It can be seen that the active region 4 is formed in a region protruding in the vertical direction of the gate electrode 2 in FIG. 2, and the gate electrode 4 in which the active region 4 is not formed in FIGS. 1A and 1B. It can be seen that the portion is a cross-sectional portion of B-B ', C-C'.
그 다음, 도1c에 도시한 바와 같이 상기 구조의 상부전면에 금속을 증착하고, 그 금속을 사진식각공정으로 패터닝하여 상기 액티브영역(4)의 중앙부인 채널영역의 길이만큼 상호 이격되며, 그 액티브영역(4)의 측면에 형성되는 소스(5)와 드레인(6)을 형성한다.Then, as shown in FIG. 1C, a metal is deposited on the upper surface of the structure, and the metal is patterned by a photolithography process so as to be spaced apart from each other by the length of the channel region, which is the center portion of the active region 4, and the active The source 5 and the drain 6 formed on the side of the region 4 are formed.
또한, 그 이외의 영역에서는 상기 소스(5)에 연결되는 데이터라인(7)이 동시에 형성된다.In other areas, the data line 7 connected to the source 5 is formed at the same time.
이와 같이 형성되는 소스(5), 드레인(6) 및 데이터라인(7)은 단일 금속층으로 형성되며, 제조시 상기 데이터라인(7)이 단선되거나, 소스(5)와 드레인(6)의 오픈 불량이 발생하게 되면, 이를 리페어할 수단이 마련되어 있지 않다.The source 5, the drain 6, and the data line 7 formed as described above are formed of a single metal layer, and the data line 7 is disconnected at the time of manufacture, or the open defect of the source 5 and the drain 6 is lost. If this occurs, no means for repairing it is provided.
그 다음, 도1d에 도시한 바와 같이 상기 구조의 상부전면에 패시베이션막(8)을 증착하고, 사진식각공정을 통해 패시베이션막(8) 또는 패시베이션막(8)과 게이트절연막(3)에 콘택홀을 형성하여 드레인(6), 데이터라인(7) 및 게이트전극(2)의 상부일부를 노출시킨다.Then, as shown in FIG. 1D, a passivation film 8 is deposited on the upper surface of the structure, and contact holes are formed in the passivation film 8 or the passivation film 8 and the gate insulating film 3 through a photolithography process. The upper portion of the drain 6, the data line 7 and the gate electrode 2 is formed.
그 다음, 도1e에 도시한 바와 같이 상기 구조의 상부전면에 ITO를 증착하고, 그 증착된 ITO를 패터닝하여 상기 드레인(6)에 접속되는 픽셀전극(9)을 형성하고, 데이터라인(7)과 게이트전극(6)의 노출된 영역에 접속되는 패드(10)를 형성한다.Then, as shown in Fig. 1E, ITO is deposited on the upper surface of the structure, and the deposited ITO is patterned to form a pixel electrode 9 connected to the drain 6, and the data line 7 And a pad 10 connected to the exposed region of the gate electrode 6.
상기의 구조에서는 상기 데이터라인(7)의 저항 성분은 금속의 저항과 동일한 것으로, 그 저항의 값을 보다 줄일수 있다면, 그 데이터라인(7)의 선폭을 줄일 수 있게 되나, 현재 단일 금속층의 데이터라인(7)을 사용하는 경우 저항을 낮추는데 한계가 있어 그 폭을 줄일 수 없으며, 이에 따라 TFT-LCD의 개구율 증가에 한계를 나타내고 있다.In the above structure, the resistance component of the data line 7 is the same as the resistance of the metal. If the value of the resistance can be further reduced, the line width of the data line 7 can be reduced. When the line 7 is used, there is a limit in lowering the resistance, and thus the width thereof cannot be reduced, thereby limiting the opening ratio of the TFT-LCD.
상기한 바와 같이 종래 TFT-LCD는 박막 트랜지스터의 소스와 드레인 및 데이터라인을 단일 금속층으로 형성하게 되는데, 저항성분을 고려하면 선폭을 더이상 줄일수 없어 개구율의 증가가 용이하지 않은 문제점과 아울러 단선이 발생하는 경우 이를 리페어할 수단이 없어 이전 과정까지 제조한 제품을 폐기하여 제조비용이 증가하는 문제점이 있었다.As described above, in the conventional TFT-LCD, the source, drain, and data lines of the thin film transistor are formed as a single metal layer. In view of the resistance component, the line width can no longer be reduced, so that the aperture ratio is not easily increased, and disconnection occurs. If there is no means to repair this, there was a problem that the manufacturing cost increases by discarding the product manufactured up to the previous process.
이와 같은 문제점을 감안한 본 발명은 소스와 드레인 및 데이터라인의 저항을 줄여 선폭을 줄일 수 있으며, 단선이 발생할 경우 이를 리페어할 수단을 구비하는 박막 트랜지스터 표시소자 및 그 제조방법을 제공함에 그 목적이 있다.It is an object of the present invention to provide a thin film transistor display device having a means for reducing the line width by reducing the resistance of a source, a drain, and a data line, and to repair it when a disconnection occurs, and a method of manufacturing the same. .
도1a 내지 도1e는 종래 박막 트랜지스터 표시소자의 제조공정 수순단면도.1A to 1E are cross-sectional views of a manufacturing process of a conventional thin film transistor display device.
도2는 종래 박막 트랜지스터 표시소자의 평면도.2 is a plan view of a conventional thin film transistor display device.
도3a 내지 도3e는 본 발명 박막 트랜지스터 표시소자의 제조공정 수순단면도.3A to 3E are cross-sectional views of a manufacturing process of the thin film transistor display device of the present invention.
도4는 본 발명 박막 트랜지스터 표시소자의 평면도.4 is a plan view of the thin film transistor display device of the present invention.
도5는 본 발명에 의한 2중 구조의 소스와 데이터라인의 구조를 보인 모식도.Figure 5 is a schematic diagram showing the structure of the source and data line of the dual structure according to the present invention.
** 도면의 주요 부분에 대한 부호의 설명 **** Description of symbols for the main parts of the drawing **
1:유리기판2:게이트전극1: glass substrate 2: gate electrode
3:게이트절연막4:액티브영역3: gate insulating film 4: active region
5:소스6:드레인5: source 6: drain
7:데이터라인8:패시베이션막7: data line 8: passivation film
9:픽셀전극10:패드9: pixel electrode 10: pad
11:ITO소스12:ITO데이터라인11: ITO source 12: ITO data line
상기와 같은 목적은 유리기판의 상부에 게이트전극을 형성하고, 그 구조의 상부전면에 게이트절연막을 증착하는 단계와; 상기 게이트절연막의 상부전면에 비정질실리콘을 증착하고 패터닝하여 상기 게이트전극에 대향하는 위치의 게이트절연막 상에 액티브영역을 형성하는 단계와; 상기 구조의 상부전면에 금속을 증착하고 패터닝하여 액티브영역의 중앙상부인 채널영역에서 상호 이격되며, 그 액티브영역의 측면 게이트절연막의 일부까지 위치하는 소스 및 드레인을 형성함과 아울러 상기 소스에 연결되는 데이터라인을 형성하는 단계와; 상기 구조의 상부전면에 패시베이션막을 증착하고 콘택홀을 형성하여 상기 소스 및 드레인과 데이터라인을 노출시키는 단계와; 상기 구조의 상부전면에 ITO를 증착하고 패터닝하여 드레인에 접속되는 픽셀전극과 상기 소스와 데이터라인에 병렬접속되는 ITO소스와 ITO데이터라인을 형성하는 단계로 구성되는 제조공정을 통해 소스와 데이터라인이 2중의 병렬접속된 도전층으로 형성되도록 함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The above object is to form a gate electrode on top of the glass substrate, and depositing a gate insulating film on the upper surface of the structure; Depositing and patterning amorphous silicon on an upper surface of the gate insulating film to form an active region on the gate insulating film at a position opposite to the gate electrode; Depositing and patterning a metal on the upper surface of the structure to form a source and a drain which are spaced apart from each other in the channel region, which is located at the center of the active region, and are located up to a part of the side gate insulating film of the active region and are connected to the source. Forming a data line; Depositing a passivation film on the top surface of the structure and forming a contact hole to expose the source, drain and data lines; Depositing and patterning ITO on the upper surface of the structure to form a pixel electrode connected to the drain and an ITO source and an ITO data line connected in parallel to the source and the data line. This is achieved by forming a double parallel connected conductive layer, which will be described in detail with reference to the accompanying drawings.
도3a 내지 도3e는 본 발명 TFT-LCD 제조공정 수순단면도로서, 이에 도시한 바와 같이 유리기판(1)의 상부전면에 금속을 증착하고, 그 금속을 사진식각공정을 통해 패터닝하여 게이트전극(2)을 형성하는 단계(도3a)와; 상기 구조의 상부전면에 게이트절연막(3)을 증착하고, 그 상부전면에 비정질실리콘을 증착하고 패터닝하여 박막트랜지스터를 형성할 위치의 게이트전극(2) 상에 대향하는 위치에 액티브영역(4)을 형성하는 단계(도3b)와; 상기 구조의 상부전면에 금속을 증착하고, 패터닝하여 상기 액티브영역(4)의 중앙부에서 상호 소정간격 이격되며, 그 액티브영역(4)의 측면 게이트전극(2)의 상부일부에 위치하는 소스(5) 및 드레인(6)을 형성함과 아울러 상기 게이트절연막(3)의 임의의 위치 상부에 데이터라인(7)을 형성하는 단계(도3c)와; 상기 구조의 상부전면에 패시베이션막(8)을 증착하고, 그 패시베이션막(8)에 콘택홀을 형성하여 소스(5)와 드레인(6)의 상부일부를 노출시킴과 아울러 상기 박막트랜지스터 이외의 영역에서 데이터라인(7)의 상부일부를 노출시키거나, 게이트전극(2)의 상부일부를 노출시키는 단계(도3d)와; 상기 구조의 상부전면에 ITO를 증착하고 패터닝하여 상기 노출된 드레인(6)에 접속되며, 상기 박막트랜지스터가 위치하지 않는 영역의 상부에 위치하는 픽셀전극(9)을 형성함과 아울러 상기 노출된 소스(5)에 접속되는 ITO소스(11)와, 상기 패시베이션막(8)을 사이에 두고 데이터라인(7)에 대향하는 위치에 형성되는 ITO 데이터라인(12), 게이트전극(2)에 접속되는 패드(10)를 형성하는 단계(도3e)로 구성된다.3A to 3E are schematic cross-sectional views of a TFT-LCD manufacturing process of the present invention, as shown in FIG. Forming a) (Fig. 3a); A gate insulating film 3 is deposited on the upper surface of the structure, and amorphous silicon is deposited and patterned on the upper surface of the structure to form an active region 4 at a position opposite to the gate electrode 2 at a position to form a thin film transistor. Forming step (FIG. 3B); The metal is deposited on the upper surface of the structure and patterned to be spaced apart from each other at the center of the active region 4 by a predetermined distance, and the source 5 positioned on the upper portion of the side gate electrode 2 of the active region 4. And forming a drain line 6 and forming a data line 7 on an arbitrary position of the gate insulating film 3 (FIG. 3C); A passivation film 8 is deposited on the upper surface of the structure, and a contact hole is formed in the passivation film 8 to expose a portion of the upper portion of the source 5 and the drain 6, and a region other than the thin film transistor. Exposing an upper portion of the data line 7 or an upper portion of the gate electrode 2 in FIG. 3D; ITO is deposited on the upper surface of the structure and patterned to form a pixel electrode 9 connected to the exposed drain 6 and positioned above the region where the thin film transistor is not located. (5) connected to the ITO data line (12) and the gate electrode (2) formed at positions opposite to the data line (7) with the passivation film (8) interposed therebetween. Forming the pad 10 (FIG. 3E).
이하, 상기와 같이 구성된 본 발명을 좀 더 상세히 설명한다.Hereinafter, the present invention configured as described above will be described in more detail.
먼저, 도3a에 도시한 바와 같이 유리기판(1)의 상부전면에 금속을 증착하고, 사진식각공정을 통해 패터닝하여 게이트전극(2)을 형성한다.First, as illustrated in FIG. 3A, a metal is deposited on the upper surface of the glass substrate 1, and patterned through a photolithography process to form a gate electrode 2.
이때의 게이트전극(2)은 도4에 도시한 바와 같이 횡방향으로 긴 형태에서 박막트랜지스터의 게이트전극이 되는 부분이 돌출된 형태를 가지도록 형성한다.At this time, as shown in FIG. 4, the gate electrode 2 is formed to have a shape in which the portion of the thin film transistor, which is a gate electrode of the thin film transistor, protrudes.
그 다음, 도3b에 도시한 바와 같이 상기 게이트전극(2)의 상부전면에 게이트절연막(3)을 증착한다.Next, as shown in FIG. 3B, a gate insulating film 3 is deposited on the upper surface of the gate electrode 2.
그 다음, 상기 게이트절연막(3)의 상부전면에 비정질실리콘을 증착하고 사진식각공정을 통해 패터닝하여 박막트랜지스터를 형성할 위치의 게이트전극(2)에 대향하는 게이트절연막(3)의 상부에 액티브영역(4)을 형성한다.Next, an amorphous silicon is deposited on the entire upper surface of the gate insulating film 3 and patterned by a photolithography process to form an active region on the gate insulating film 3 facing the gate electrode 2 at a position where a thin film transistor is to be formed. (4) is formed.
그 다음, 도3c에 도시한 바와 같이 상기 구조의 상부전면에 금속을 증착하고, 패터닝하여 상기 액티브영역(4)의 중앙부에서 상호 소정간격 이격되며, 그 액티브영역(4)의 측면 게이트전극(2)의 상부일부에 위치하는 소스(5) 및 드레인(6)을 형성한다.Next, as illustrated in FIG. 3C, metal is deposited on the upper surface of the structure and patterned to be spaced apart from each other at a central portion of the active region 4 by the side gate electrode 2 of the active region 4. Source 5 and the drain (6) located in the upper portion of the) is formed.
이와 함께 상기 게이트절연막(3)의 임의의 위치 상부에 데이터라인(7)을 형성한다. 이때의 데이터라인(7)은 상기 소스(5)에 연결되는 하나의 구조물이며, 이는 도4의 평면도에 나타 내었다.In addition, a data line 7 is formed on an arbitrary position of the gate insulating film 3. The data line 7 at this time is a structure connected to the source 5, which is shown in the plan view of FIG. 4.
그 다음, 도3d에 도시한 바와 같이 상기 구조의 상부전면에 패시베이션막(8)을 증착하고, 사진식각공정을 통해 증착된 패시베이션막(8)에 소스(5)와 드레인(6)의 상부일부를 노출시킴과 아울러 상기 박막트랜지스터 이외의 영역에서 데이터라인(7)의 상부일부를 노출시키거나, 게이트전극(2)의 상부일부를 노출시키는 콘택홀을 형성한다.Next, as shown in FIG. 3D, a passivation film 8 is deposited on the upper surface of the structure, and a portion of the upper part of the source 5 and the drain 6 is deposited on the passivation film 8 deposited through a photolithography process. And expose a portion of the upper portion of the data line 7 in a region other than the thin film transistor, or form a contact hole that exposes the portion of the upper portion of the gate electrode 2.
그 다음, 도3e에 도시한 바와 같이 상기 구조의 상부전면에 ITO를 증착하고 패터닝하여 상기 노출된 드레인(6)에 접속되며, 상기 박막트랜지스터가 위치하지 않는 영역의 상부에 위치하는 픽셀전극(9)을 형성한다.Next, as shown in FIG. 3E, ITO is deposited and patterned on the upper surface of the structure to be connected to the exposed drain 6, and the pixel electrode 9 located above the region where the thin film transistor is not located. ).
이와 동시에 상기 소스(5)의 상부측영역과 데이터라인(7)의 상부측에는 상기 금속을 패터닝하는 마스크와 동일한 형상의 마스크를 이용하여 그 소스(5)에 접속되는 ITO소스(11)를 형성하고, 상기 데이터라인(7)의 대향하는 위치의 패시베이션막(8) 상부에 ITO 데이터라인(12)을 형성한다.At the same time, an ITO source 11 connected to the source 5 is formed in the upper region of the source 5 and the upper side of the data line 7 by using a mask having the same shape as the mask for patterning the metal. The ITO data line 12 is formed on the passivation film 8 at the opposite position of the data line 7.
또한, 게이트전극(2)에 접속되는 패드(10)를 형성한다.In addition, a pad 10 connected to the gate electrode 2 is formed.
도3e에서 A-A', B-B', C-C', D-D'로 표시된 영역은 도4의 A-A', B-B', C-C', D-D'로 표시된 영역에 각각 대응되는 단면도로서, 상기 A-A'영역은 박막 트랜지스터 및 픽셀전극(9)과 ITO소스(11)가 나타나는 단면이며, B-B'영역은 데이터라인(7)과 ITO 데이터라인(12)이 연결되는 부분, C-C'영역은 게이트전극(2)에 패드(10)가 연결되는 부분을 나타내며, 마지막으로 D-D'영역은 상기 데이터라인(7)과 ITO 데이터라인(12)이 패시베이션막(8)에 의해 분리되는 영역의 단면을 보인 것이다.In FIG. 3E, the regions indicated as A-A ', B-B', C-C ', and D-D' are denoted as A-A ', B-B', C-C ', and D-D' in FIG. The A-A 'area is a cross-sectional view corresponding to the area, respectively, and the A-A' area is a cross-section in which the thin film transistor, the pixel electrode 9, and the ITO source 11 appear. A portion where 12 is connected and a region C-C 'represents a portion where the pad 10 is connected to the gate electrode 2, and finally a region D-D' represents the data line 7 and the ITO data line 12. ) Shows a cross section of the region separated by the passivation film 8.
이와 같이 상기 소스(5)와 데이터라인(7)에 대하여 각각 일부가 접속되는 ITO소스(11)와 ITO데이터라인(12)을 형성함으로써, 데이터라인은 회로적으로 병렬접속되는 두 라인으로 구성되고, 소스 역시 병렬접속되는 형태로 형성되어 그 저항이 줄어 들게 된다.As such, by forming the ITO source 11 and the ITO data line 12, each of which is partially connected to the source 5 and the data line 7, the data line is composed of two lines that are connected in circuit in parallel. In addition, the source is also formed in a parallel connection so that the resistance is reduced.
이와 같이 데이터라인과 소스의 저항성분을 줄일 수 있게 되어 그 데이터라인과 소스의 선폭을 현재의 선폭에 비하여 줄이는 것이 가능하게 된다.In this way, the resistance component of the data line and the source can be reduced, so that the line width of the data line and the source can be reduced compared to the current line width.
즉, 도5는 본 발명에 의한 소스와 데이터라인 형상의 모식도로서, 이에 도시한 바와 같이 소스(5)와 데이터라인(7)에 대향하는 위치의 패시베이션막(8) 상부측에 ITO소스(11)와 ITO데이터라인(12)이 형성되어, 상기 ITO데이터라인(12) 및 ITO소스(11)는 데이터라인(7)과 소스(5)에 대하여 병렬로 연결된 것을 볼 수 있다.5 is a schematic view of the source and data line shapes according to the present invention. As shown in FIG. 5, the ITO source 11 is disposed on the upper side of the passivation film 8 at the position opposite to the source 5 and the data line 7. As shown in FIG. ) And the ITO data line 12 is formed so that the ITO data line 12 and the ITO source 11 are connected in parallel to the data line 7 and the source 5.
상기 ITO는 금속에 비하여 그 저항값이 상대적으로 매우 크지만, 두 저항체의 병렬저항값은 두 저항체중 저항값이 작은 저항체의 저항값보다 작기 때문에 원래의 금속 소스(5)와 데이터라인(7)의 저항값보다 작은 저항값의 이중 소스 및 데이터라인을 획득할 수 있다.The ITO has a relatively large resistance compared to metal, but since the parallel resistance of the two resistors is smaller than that of the smaller resistor, the original metal source 5 and the data line 7 It is possible to obtain a dual source and a data line of a resistance value smaller than the resistance value of.
이때, 저항값을 좀더 낮추기 위하여 상기 ITO소스(11)와 ITO데이터라인(12)에 불순물 이온을 주입할 수 있으며, 이와 같이 ITO소스(11)와 ITO데이터라인(12)의 저항값을 줄이면, 이중의 소스와 데이터라인의 저항값도 작아지게 되어, 소스와 데이터라인의 선폭을 더 줄일 수 있게 되어, TFT-LCD의 개구율을 더 증가시킬 수 있게 된다.In this case, impurity ions may be implanted into the ITO source 11 and the ITO data line 12 in order to further lower the resistance value. Thus, when the resistance values of the ITO source 11 and the ITO data line 12 are reduced, The resistance values of the double source and data lines are also reduced, which makes it possible to further reduce the line width of the source and data lines, thereby further increasing the aperture ratio of the TFT-LCD.
또한, 상기 데이터라인(7) 또는 소스(5)를 형성하는 공정에서 데이터라인(7) 또는 소스(5)에 단선이 발생하는 경우에도 ITO소스(11)와 ITO데이터라인(12)을 형성하여 그 단선을 리페어하는 것이 가능하여, 단선이 발생한 TFT-LCD를 폐기하지 않고, 재사용이 가능하게 된다.In the process of forming the data line 7 or the source 5, the ITO source 11 and the ITO data line 12 may be formed even when disconnection occurs in the data line 7 or the source 5. The disconnection can be repaired, and reuse is possible without discarding the TFT-LCD in which the disconnection has occurred.
이와 같이 단선을 리페어하는 기능을 최대한 활용하려면 데이터라인(7)과ITO데이터라인(12)이 연결되는 부분을 복수의 영역에서 접속되도록 하여, 즉 패시베이션막(8)에 복수의 콘택홀을 형성하여 상기 데이터라인(7)의 소정의 면적을 노출시키고, 그 상부에 ITO데이터라인(12)을 형성하여, 데이터라인(7)과 ITO데이터라인(12)이 복수의 영역에서 접속되도록 한다. 이와 같은 상태에서는 단선이 발생된 데이터라인(7)을 ITO를 사용하여 복원할때 그 저항값을 최대한 줄일수 있게 된다.In order to make the most of the function of repairing disconnection as described above, a portion where the data line 7 and the ITO data line 12 are connected is connected in a plurality of regions, that is, a plurality of contact holes are formed in the passivation film 8. A predetermined area of the data line 7 is exposed, and an ITO data line 12 is formed thereon, so that the data line 7 and the ITO data line 12 are connected in a plurality of areas. In this state, the resistance value can be reduced as much as possible when restoring the data line 7 in which disconnection has occurred using ITO.
즉, 상기 데이터라인(7)과 ITO데이터라인(12)이 복수의 영역에서 접속되면, 등가회로적으로 두 저항이 병렬접속된 형태가, 복수로 직렬접속된 형태를 나타내며, 그 복수의 병렬접속된 저항 쌍에서, 데이터라인(7) 하나가 단선된 것이어도, 복수의 병렬접속된 저항 쌍의 하나가 ITO데이터라인(12)의 저항만으로 나타나게 되므로, 전체저항의 증가를 방지할 수 있게 된다. 만약 데이터라인(7)과 ITO데이터라인(12)이 양측단에서만 접속될 경우, 데이터라인(7)의 중앙부에서 단선이 일어나면 ITO데이터라인(12)으로 리페어 할 수는 있으나, 저항값이 상대적으로 큰 ITO데이터라인(12)의 저항값으로 나타나게 되어 저항값이 증가하게 된다. 이와 같은 리페어의 효과를 증대시키기 위해 복수의 영역에서 데이터라인(7)과 ITO데이터라인(12)이 접속될 수 있도록 한다.That is, when the data line 7 and the ITO data line 12 are connected in a plurality of regions, the form in which two resistors are connected in parallel in an equivalent circuit form a form in which a plurality of series connections are connected. In one resistor pair, even if one of the data lines 7 is disconnected, one of the plurality of parallel-connected resistor pairs is represented only by the resistance of the ITO data line 12, thereby preventing an increase in the overall resistance. If the data line 7 and the ITO data line 12 are connected only at both ends, if a disconnection occurs at the center of the data line 7, it may be repaired to the ITO data line 12, but the resistance value is relatively high. The resistance value of the large ITO data line 12 is represented to increase. In order to increase the effect of such repair, the data line 7 and the ITO data line 12 can be connected in a plurality of areas.
상기한 바와 같이 본 발명 박막 트랜지스터 표시소자 제조방법은 박막 트랜지스터의 소스와 데이터라인을 금속과 그 금속에 병렬접속되는 ITO의 이중층으로 형성함으로써, 그 소스와 데이터라인의 저항을 줄여 소스와 데이터라인의 선폭을 상대적으로 줄이는 것이 가능하도록 함으로써 표시소자의 개구율을 향상시키는 효과와 아울러 상기 금속 소스와 데이터라인이 단선된 경우에도 ITO를 이용하여 그 단선을 리페어할 수 있게 되어, 단선에 의해 박막 트랜지스터 표시소자를 폐기하지 않고 사용할 수 있게 됨으로써, 제조비용을 절감하는 효과가 있다.As described above, the method of manufacturing the thin film transistor display device of the present invention forms the source and data lines of the thin film transistor as a double layer of metal and ITO connected in parallel to the metal, thereby reducing the resistance of the source and data lines, By making it possible to reduce the line width relatively, it is possible to improve the aperture ratio of the display element and to repair the disconnection using ITO even when the metal source and the data line are disconnected. Since it can be used without discarding, there is an effect of reducing the manufacturing cost.
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