KR20030011404A - Semiconductor device of silicon on insulator and method of forming the same - Google Patents
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Abstract
ESD 다이오드를 포함하는 SOI반도체 소자 및 그 제조 방법에 관해 개시한다. 표면 실리콘층 내에 형성되던 종래의 소자분리막을 다이오드 확산 영역이 형성되는 서브 실리콘 기판 내까지 확장하여 형성함으로써, 도전형이 다른 다이오드 확산 영역 사이에 누설 전류 및 쇼트의 발생을 방지할 수 있다.Disclosed are an SOI semiconductor device including an ESD diode and a method of manufacturing the same. By forming the conventional device isolation film formed in the surface silicon layer into the sub silicon substrate where the diode diffusion region is formed, it is possible to prevent the occurrence of leakage current and short between the diode diffusion regions having different conductivity types.
Description
본 발명은 에스오아이(Silicon on insulator;SOI)구조를 갖는 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 정전 방전(electrostatic discharge ;ESD) 다이오드(diode)를 포함하는 SOI반도체 소자 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a silicon on insulator (SOI) structure and a method for manufacturing the same, and more particularly, to an SOI semiconductor device including an electrostatic discharge (ESD) diode and a method for manufacturing the same. will be.
최근, 매립 산화막(buried oxide;BOX) 상에 단결정 표면 실리콘층을 형성하고, 상기 표면 실리콘층 상에 단위소자를 집적하는 에스오아이(Silicon on insulator;SOI) 기술이 주목받고 있다. SOI기술은 집적회로의 단위 소자들이 매립 산화막에 의해 분리되기 때문에, 트랜지스터의 래치업(latch up)이 제거되고, 기생 캐패시턴스(parasitic capacitance)가 감소된다. 따라서, 벌크 실리콘 기판에 형성된 소자에 비하여, SOI소자는 전력 절감 및 동작 속도가 빠르다는 장점이 있다. 또한, 제조 공정에서 마스크의 수를 30%정도 줄일 수 있어 공정의 단순화 측면에서도 장점을 갖는다.Recently, a silicon on insulator (SOI) technology that forms a single crystal surface silicon layer on a buried oxide (BOX) and integrates unit devices on the surface silicon layer has been attracting attention. In SOI technology, since the unit elements of an integrated circuit are separated by a buried oxide film, the latch up of the transistor is eliminated and parasitic capacitance is reduced. Therefore, as compared to the device formed on the bulk silicon substrate, the SOI device has an advantage of power saving and fast operation speed. In addition, the number of masks can be reduced by about 30% in the manufacturing process has the advantage of simplifying the process.
그러나, 상기 SOI소자는 실리콘 기판과 상층부의 단위 소자가 매몰 산화막에 의해 분리되어 있으므로, 다이오드와 같은 단위소자를 래터럴 디바이스(lateral device) 형태로 구현해야 하는 제약이 따른다. 현재, 정전 방전(electrostatic discharge ;ESD) 다이오드는 표면 실리콘층과 매몰 산화막을 소정부분 식각하여 하부 실리콘 기판 내에 형성되고 있다.However, in the SOI device, since a silicon substrate and a unit device in an upper layer are separated by a buried oxide film, there is a restriction that a unit device such as a diode must be implemented in the form of a lateral device. Currently, electrostatic discharge (ESD) diodes are formed in a lower silicon substrate by etching a portion of the surface silicon layer and the buried oxide film.
도 1은 종래 기술에 의한 ESD 다이오드를 구비한 SOI 반도체 소자를 도시한단면도이다. 도 1에는 트랜지스터 형성 영역(도면의 좌측 영역) 및 ESD 다이오드 형성 영역(도면의 우측 영역)이 함께 도시되어 있다.1 is a cross-sectional view showing a SOI semiconductor device having an ESD diode according to the prior art. 1 shows a transistor formation region (left region of the figure) and an ESD diode formation region (right region of the figure).
도 1에서, p형 서브 실리콘 기판(100) 상에 매몰 산화막(110)을 개재하여 표면 실리콘층(120)이 형성되어 있다. 상기 표면 실리콘층(120) 내의 소정부분(소자분리 영역)에는 매몰 산화막(110)과 접하는 소자분리막(130)이 형성되고, 서브 실리콘 기판(100) 내에 N웰(140)이 형성된다.In FIG. 1, the surface silicon layer 120 is formed on the p-type sub silicon substrate 100 via the buried oxide film 110. A device isolation layer 130 is formed in a predetermined portion (device isolation region) in the surface silicon layer 120, and the N well 140 is formed in the sub silicon substrate 100.
트랜지스터 형성 영역에는 P-확산영역 (160)과 P+확산영역(190) 으로 구성된 소스/드레인, 게이트(150) 및 스페이서(180)가 형성된다. 소스/드레인 표면 및 게이트(150) 표면에 실리사이드막(210)을 형성하고, 상부의 금속 배선(미도시)과 연결되는 콘택 배선(220)을 형성한다.A source / drain, a gate 150, and a spacer 180 including the P − diffusion region 160 and the P + diffusion region 190 are formed in the transistor formation region. The silicide layer 210 is formed on the source / drain surface and the gate 150 surface, and the contact wiring 220 connected to the upper metal wiring (not shown) is formed.
ESD 다이오드 형성 영역에는 N웰(140)의 소정부분과 접하도록, 표면 실리콘층(120) 및 매몰 산화막(110)을 관통하는 콘택 배선(220)가 형성되어 있다. 콘택 배선(220) 하부의 서브 실리콘 기판(100) 내에 P형 확산영역 (160,190) 및 N형 확산영역(170,200)이 형성된다. 콘택 배선(220)과 P형 확산영역 (160,190) 및 N형 확산영역(170,200)의 접촉 부분에 실리사이드막(210)이 형성되어 있다.The contact wiring 220 penetrating the surface silicon layer 120 and the buried oxide film 110 is formed in the ESD diode forming region to contact a predetermined portion of the N well 140. P-type diffusion regions 160 and 190 and N-type diffusion regions 170 and 200 are formed in the sub silicon substrate 100 under the contact wiring 220. The silicide layer 210 is formed at a contact portion between the contact wiring 220 and the P-type diffusion regions 160 and 190 and the N-type diffusion regions 170 and 200.
상술한 바와 같이, ESD 다이오드는 SOI 기판 상에 형성되지 않고, 매몰 산화막(110) 하부의 서브 실리콘 기판(100) 내에 구성된다. 그런데, 도 1에 도시된 바와 같이, P형 확산영역(160,190)과 N형 확산영역(170,200) 사이에는 소자 분리막이 형성되어 있지 않다. 소자분리막이 형성되어 있지 않으므로, P형확산영역(160,190)과 N형 확산영역(170,200) 사이에 누설 전류(leakage current)의 발생이 용이하다. 또한, 실리사이드막(210)이 정션을 뚫고나와 정션 누설 전류가 증가되거나, 쇼트(short) 발생에 대해 취약하다는 문제점이 있다.As described above, the ESD diode is not formed on the SOI substrate, but is formed in the sub silicon substrate 100 under the buried oxide film 110. However, as shown in FIG. 1, no device isolation layer is formed between the P-type diffusion regions 160 and 190 and the N-type diffusion regions 170 and 200. Since no device isolation layer is formed, leakage current is easily generated between the P-type diffusion regions 160 and 190 and the N-type diffusion regions 170 and 200. In addition, since the silicide layer 210 penetrates through the junction, the junction leakage current may increase or may be vulnerable to short generation.
따라서, 본 발명이 이루고자 하는 기술적 과제는 ESD 다이오드의 전기적 특성이 개선되도록, 서브 실리콘 기판에 소자 분리막을 구비한 SOI 반도체 소자 및 그 제조 방법을 제공하는 것이다.Accordingly, an object of the present invention is to provide an SOI semiconductor device having a device isolation film on a sub silicon substrate and a method of manufacturing the same so that the electrical characteristics of the ESD diode can be improved.
도 1은 종래 기술에 의한 ESD 다이오드를 구비한 SOI 반도체 소자를 도시한 단면도이다.1 is a cross-sectional view showing a SOI semiconductor device having an ESD diode according to the prior art.
도 2는 본 발명에 의한 ESD 다이오드를 구비한 SOI 반도체 소자를 도시한 단면도이다.2 is a cross-sectional view showing an SOI semiconductor device having an ESD diode according to the present invention.
도 3 내지 도 12는 본 발명의 실시예에 의한 ESD 다이오드를 구비한 SOI 반도체 소자의 제조 방법을 도시한 단면도들이다.3 to 12 are cross-sectional views illustrating a method of manufacturing an SOI semiconductor device having an ESD diode according to an embodiment of the present invention.
* 도면의 주요 부분의 부호에 대한 설명 *Explanation of the symbols of the main parts of the drawings
100,300 - 서브 실리콘 기판 110,310 - 매몰 산화막100,300-Sub Silicon Substrate 110,310-Buried Oxide
120,320 - 표면 실리콘층 130,330 - 소자분리막120,320-Surface Silicon Layer 130,330-Device Separator
140,340 - N웰 150,350 - 게이트140,340-N-well 150,350-Gate
160,360 - P-확산영역 170,370 - N-확산영역160,360-P - Diffusion Area 170,370-N - Diffusion Area
180,380 - 스페이서 190,390 - P+확산영역180,380-Spacer 190,390-P + Diffusion
200,400 - N+확산영역 210,410 - 실리사이드막200,400-N + diffusion region 210,410-silicide film
220,420 - 콘택 배선220,420-Contact Wiring
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 SOI 반도체 소자는 서브 실리콘 기판, 서브 실리콘 기판 상에 순차적으로 형성된 매몰 산화막 및 표면 실리콘층과 상기 표면 실리콘층, 상기 매몰 산화막 및 상기 서브 실리콘 기판 내에 형성된 소자분리막을 포함한다. 상기 소자 분리막 양측의 상기 서브 실리콘 기판 상에 제1 콘택 배선 및 제2 콘택 배선을 형성하고, 제1 콘택 배선 및 제2 콘택 배선 하부의 서브 실리콘 기판 내에 도전형이 다른 다이오드 확산영역을 포함한다.In order to achieve the technical object of the present invention, the SOI semiconductor device of the present invention is a sub-silicon substrate, a buried oxide film and a surface silicon layer sequentially formed on the sub silicon substrate and the surface silicon layer, the buried oxide film and the sub silicon substrate It includes a device isolation film formed. A first contact wiring and a second contact wiring are formed on the sub silicon substrates on both sides of the device isolation layer, and a diode diffusion region having different conductivity types is included in the sub silicon substrate under the first contact wiring and the second contact wiring.
본 발명의 다른 기술적 과제를 달성하기 위하여, 본 발명의 SOI 반도체 소자의 제조 방법은 서브 실리콘 기판 상에 매몰 산화막 및 표면 실리콘층을 순차적으로 형성하는 단계, 상기 표면 실리콘층, 매몰 산화막 및 서브 실리콘 기판 내에 소자분리막을 형성하는 단계를 포함한다. 상기 소자 분리막 양측의 상기 서브 실리콘 기판 상에 제1 콘택 배선 및 제2 콘택 배선을 형성하는 단계와 제1 콘택 배선 및 제2 콘택 배선 하부의 서브 실리콘 기판 내에 도전형이 다른 다이오드 확산영역을 형성하는 단계를 더 구비한다.In order to achieve another technical problem of the present invention, the method of manufacturing an SOI semiconductor device of the present invention comprises the steps of sequentially forming a buried oxide film and a surface silicon layer on a sub silicon substrate, the surface silicon layer, the buried oxide film and a sub silicon substrate Forming an isolation layer in the substrate. Forming a first contact wiring and a second contact wiring on the sub silicon substrates on both sides of the device isolation layer, and forming a diode diffusion region having a different conductivity type in the sub silicon substrate under the first contact wiring and the second contact wiring. It further comprises a step.
상기 다이오드 확산영역은 저농도 확산영역 및 고농도 확산영역으로 구성된 이중 정션(junction)구조를 이루고, 서브 실리콘 기판 내의 웰 내부에 형성된다.The diode diffusion region has a double junction structure composed of a low concentration diffusion region and a high concentration diffusion region, and is formed inside a well in a sub silicon substrate.
상기 소자 분리막은 얕은 트렌치 소자 분리(shallow trench isolation) 방식에 의해 형성된다.The device isolation layer is formed by a shallow trench isolation method.
상기 다이오드 확산영역 상에 실리사이드막을 더 구비한다.A silicide film is further provided on the diode diffusion region.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 본 발명의 개시가 완전해지도록 하며, 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면 상에서 동일한 부호로 표시된 요소는 동일한 구성 요소를 의미한다. 또한, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention is not limited to the embodiments described below. The embodiments of the present invention are intended to complete the present disclosure and to provide a more complete description of the present invention to those skilled in the art. Elements denoted by the same reference numerals in the drawings means the same components. In addition, when a film is described as being "on" another film or semiconductor substrate, the film may exist in direct contact with the other film or semiconductor substrate, or a third film may be interposed therebetween.
이하, 도 2 내지 도 12를 참고로 본 발명의 실시예를 설명한다.Hereinafter, embodiments of the present invention will be described with reference to FIGS. 2 to 12.
도 2는 본 발명에 의한 ESD 다이오드를 구비한 SOI 반도체 소자를 도시한 단면도이다. 종래 기술에 의한 ESD 다이오드를 구비한 SOI 반도체 소자를 도시한 도 1과 비교하여 설명한다.2 is a cross-sectional view showing an SOI semiconductor device having an ESD diode according to the present invention. The SOI semiconductor device having the ESD diode according to the prior art will be described in comparison with FIG.
도 1의 소자분리막(130)은 표면 실리콘층(120) 내에만 형성되어 있고, 서브실리콘 기판(100) 내에 형성된 다이오드 확산영역(160,190,170,200) 사이에는 소자분리막이 형성되어 있지 않다. 도 2에는 소자분리막(330)이 서브 실리콘 기판(300) 내에도 형성되어 있다. 서로 도전형이 다른 다이오드 확산영역(360,390,370,400) 사이도 소자분리막(330)에 의해 분리된다.The device isolation layer 130 of FIG. 1 is formed only in the surface silicon layer 120, and no device isolation layer is formed between the diode diffusion regions 160, 190, 170, and 200 formed in the sub-silicon substrate 100. In FIG. 2, an isolation layer 330 is also formed in the sub silicon substrate 300. The device isolation layer 330 is also separated between the diode diffusion regions 360, 390, 370, and 400 having different conductivity types.
도 2의 미설명된 도면부호는 이하 도 3 내지 도 12를 참고로 한 본 발명의 제조 공정 실시예에서 설명한다. 도 3 내지 도 12에는 트랜지스터 형성 영역(도면의 좌측 영역) 및 ESD 다이오드 형성 영역(도면의 우측 영역)이 함께 도시되어 있다.Unexplained reference numerals of FIG. 2 are described below in the manufacturing process embodiments of the present invention with reference to FIGS. 3 to 12. 3 to 12 show a transistor forming region (left region of the figure) and an ESD diode forming region (right region of the figure) together.
도 3에서, p형 서브 실리콘 기판(300) 상에 매몰 산화막(310)을 개재하여 표면 실리콘층(320)을 형성한다. 상기 표면 실리콘층(320) 내의 소정부분(소자분리 영역)에 매몰 산화막(310) 일부를 노출시키는 트렌치(미도시)를 형성하고, 서브 실리콘 기판(300) 내에 N웰(340)을 형성한다. 다시, ESD 다이오드 형성영역, 즉 도면의 우측영역에는 상기 소자분리 영역을 노출시키는 추가 마스크를 사용하여, 상기 소자분리 영역의 매몰 산화막(310) 및 서브 실리콘 기판(300)을 관통하도록, 트랜지스터 형성 영역의 트렌치보다 깊은 트렌치를 형성한다. 상기 결과물 전면에 산화층을 형성하고, 평탄화하여 소자분리막(330)을 형성한다.In FIG. 3, the surface silicon layer 320 is formed on the p-type sub silicon substrate 300 through the buried oxide film 310. A trench (not shown) exposing a portion of the buried oxide film 310 is formed in a predetermined portion (device isolation region) in the surface silicon layer 320, and an N well 340 is formed in the sub silicon substrate 300. Again, a transistor forming region is formed in the ESD diode forming region, that is, through the buried oxide film 310 and the sub silicon substrate 300 of the device isolation region by using an additional mask exposing the device isolation region in the right region of the drawing. Form a trench deeper than the trench in. An oxide layer is formed on the entire surface of the resultant and planarized to form an isolation layer 330.
ESD 다이오드 형성영역에는 이후 다이오드 확산 영역이 형성되는 서브 실리콘 기판(300) 내의 깊이까지 소자 분리막이 형성된다.In the ESD diode forming region, a device isolation layer is formed to a depth within the sub silicon substrate 300 where the diode diffusion region is formed.
도 4에서, 트랜지스터 형성 영역의 표면 실리콘층(320) 상에 게이트(350)를 형성한다.In FIG. 4, a gate 350 is formed on the surface silicon layer 320 in the transistor formation region.
도 5에서, ESD 다이오드 형성 영역의 서브 실리콘 기판(300) 내의 N웰(340)의 소정부분이 노출되도록, 표면 실리콘층(320) 및 매몰 산화막(310)을 관통하는 제1 개구부(315) 및 제2 개구부(325)를 형성한다.5, a first opening 315 penetrating the surface silicon layer 320 and the buried oxide film 310 so that a predetermined portion of the N well 340 in the sub silicon substrate 300 in the ESD diode forming region is exposed. The second opening 325 is formed.
도 6에서, 트랜지스터 형성 영역의 게이트(350) 양측 표면 실리콘층(320) 내에 저농도 P형 불순물을 이온주입하여 P-확산영역(360)을 형성한다. 이때, ESD 다이오드 형성 영역의 제1 개구부(315) 하부의 N웰(340) 내에도 P-확산영역(360)을 형성한다.In FIG. 6, a low concentration P-type impurity is ion-implanted into the surface silicon layer 320 on both sides of the gate 350 of the transistor formation region to form the P − diffusion region 360. In this case, the P − diffusion region 360 is also formed in the N well 340 under the first opening 315 of the ESD diode forming region.
도 7에서, ESD 다이오드 형성 영역의 제2 개구부(325) 하부의 N웰(340) 내에 저농도 N형 불순물을 이온주입하여 N-확산영역(370)을 형성한다.In FIG. 7, a low concentration N-type impurity is ion implanted into the N well 340 under the second opening 325 of the ESD diode forming region to form an N − diffusion region 370.
도 8에서, 트랜지스터 형성 영역의 게이트(350) 양측벽에 스페이서(380)를 형성한다. 이 때, ESD 다이오드 형성 영역의 제1 개구부(315) 및 제2 개구부(325)의 내측벽에도 스페이서(380)가 형성된다.In FIG. 8, spacers 380 are formed on both sidewalls of the gate 350 of the transistor formation region. In this case, spacers 380 are formed on inner walls of the first opening 315 and the second opening 325 of the ESD diode forming region.
도 9에서, 트랜지스터 형성 영역의 게이트(350) 및 스페이서(380) 양측의 표면 실리콘층(320) 내에 고농도 P형 불순물을 이온 주입하여, P+확산영역(390)을 형성한다. 이 때, ESD 다이오드 형성 영역의 제1 개구부(315) 하부의 N웰(340) 내에도 P+확산영역(390)을 형성한다.In FIG. 9, a P + diffusion region 390 is formed by ion implanting a high concentration of P-type impurities into the surface silicon layer 320 on both sides of the gate 350 and the spacer 380 of the transistor formation region. At this time, the P + diffusion region 390 is also formed in the N well 340 under the first opening 315 of the ESD diode forming region.
도 10에서, ESD 다이오드 형성 영역의 제2 개구부(325) 하부의 N웰(340) 내에 고농도 N형 불순물을 이온주입하여 N+확산영역(400)을 형성한다. 도 9 및 도 10에서, 저농도 확산영역 및 고농도 확산영역으로 구성된 이중 정션 구조를 갖는 소스/드레인 및 다이오드 확산영역이 형성된다. 도 10에 도시된 바와 같이, P형 다이오드 확산영역(360,390)과 N형 다이오드 확산영역(370,400)은 소자분리막(330)에 의해 분리되어 있다. 따라서, 다이오드 확산 영역 사이에 누설 전류의 발생을 방지할 수 있다.In FIG. 10, a high concentration N-type impurity is implanted into the N well 340 under the second opening 325 of the ESD diode forming region to form the N + diffusion region 400. 9 and 10, a source / drain and diode diffusion region having a double junction structure composed of a low concentration diffusion region and a high concentration diffusion region is formed. As shown in FIG. 10, the P-type diode diffusion regions 360 and 390 and the N-type diode diffusion regions 370 and 400 are separated by the device isolation layer 330. Therefore, it is possible to prevent the occurrence of leakage current between the diode diffusion regions.
도 11에서, 트랜지스터 형성 영역의 게이트(350) 및 소스/드레인(390) 상면, ESD 다이오드 형성 영역의 P형 다이오드 확산영역(390)과 N형 다이오드 확산영역(400) 상면에 실리사이드막(410)을 형성한다. 상기 실리사이드막(410)은 이후 형성되는 콘택 배선과의 접촉 저항을 감소시킨다.In FIG. 11, the silicide layer 410 is disposed on upper surfaces of the gate 350 and the source / drain 390 of the transistor formation region, and the upper surface of the P-type diode diffusion region 390 and the N-type diode diffusion region 400 of the ESD diode formation region. To form. The silicide layer 410 reduces contact resistance with a contact wiring formed thereafter.
도 12에서, 상기 실리사이드막(410)이 형성된 트랜지스터 형성 영역의 게이트(350) 및 소스/드레인(390) 상면, ESD 다이오드 형성 영역의 P형 다이오드 확산영역(390)과 N형 다이오드 확산영역(400) 상에 콘택 배선(420)을 형성한다. P형 다이오드 확산영역(360,390)과 N형 다이오드 확산영역(370,400)은 소자분리막(330)에 의해 분리되어 있으므로, 실리사이드막(410)이 정션을 뚫고나와 정션 누설 전류가 증가되거나, 쇼트가 발생하는 것을 방지할 수 있다.In FIG. 12, an upper surface of the gate 350 and the source / drain 390 of the transistor formation region where the silicide layer 410 is formed, the P-type diode diffusion region 390 and the N-type diode diffusion region 400 of the ESD diode formation region. Contact wires 420 are formed on the substrate. Since the P-type diode diffusion regions 360 and 390 and the N-type diode diffusion regions 370 and 400 are separated by the device isolation layer 330, the silicide layer 410 penetrates the junction to increase junction leakage current or generate a short. Can be prevented.
상술한 바와 같이, 본 발명의 ESD 다이오드를 포함하는 SOI반도체 소자 및 그 제조 방법에서는 다이오드 확산 영역이 형성되는 서브 실리콘 기판 내까지 소자분리막을 확장하여 형성함으로써, 도전형이 다른 다이오드 확산 영역 사이에 누설 전류 및 쇼트의 발생을 방지할 수 있다. 따라서, 매몰 산화막 하부의 서브 실리콘 기판 내에 형성되는 ESD 다이오드의 전기적 특성을 개선할 수 있다.As described above, in the SOI semiconductor device including the ESD diode of the present invention and a method of manufacturing the same, the device isolation layer is formed to extend into the sub silicon substrate where the diode diffusion region is formed, thereby leaking between diode diffusion regions having different conductivity types. Generation of current and short can be prevented. Therefore, the electrical characteristics of the ESD diode formed in the sub silicon substrate under the buried oxide film can be improved.
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