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KR20030007881A - 반도체 기판 상의 아날로그 회로의 차폐 - Google Patents

반도체 기판 상의 아날로그 회로의 차폐 Download PDF

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KR20030007881A
KR20030007881A KR1020027016589A KR20027016589A KR20030007881A KR 20030007881 A KR20030007881 A KR 20030007881A KR 1020027016589 A KR1020027016589 A KR 1020027016589A KR 20027016589 A KR20027016589 A KR 20027016589A KR 20030007881 A KR20030007881 A KR 20030007881A
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South Korea
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region
semiconductor device
substrate
buried well
well
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KR1020027016589A
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Inventor
프리기오딘
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인피니언 테크놀로지스 노쓰 아메리카 코포레이션
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Abstract

본 발명에 따라, 반도체 디바이스는 도핑된 반도체 기판(102)을 포함하는데, 이 기판은 제 1 도전율을 가지며, 기판의 표면 근처에 형성된 디바이스 영역(110)을 구비한다. 디바이스 영역은 적어도 하나의 디바이스 웰을 포함한다. 매립형 웰은 디바이스 영역 아래의 기판에 형성된다. 매립형 웰은 제 2 도전율을 갖는 도펀트로 도핑된다. 트렌치 영역은 디바이스 영역을 둘러써고 기판의 표면 아래로 뻗어 적어도 매립형 웰까지 연장되어, 디바이스 영역이 매립형 웰과 트렌치 영역에 의해 기판의 다른 부분과 분리되게 된다.

Description

반도체 기판 상의 아날로그 회로의 차폐{SHIELDING OF ANALOG CIRCUITS ON SEMICONDUCTOR SUBSTRATES}
많은 상이한 산업에 걸쳐 많은 상이한 디바이스에 반도체 칩이 사용된다. 반도체 칩은 또한 아날로그 및 디지털 회로 모두를 포함할 수 있다. 예를 들면, 통신 산업에서 그러한 디바이스를 사용할 수 있다. 통신에서, 셀룰라 기술은 디지털 논리회로로 내부 처리를 하는 반면, 아날로그 회로를 이용하여 송수신 동작을 수행한다. 비용을 절감하고 내부회로에 의해 점유되는 공간을 줄이기 위해서는 디지털 및 아날로그 회로가 동일 칩 상에 위치될 수 있다.
아날로그 회로는 잡음에 보다 민감한 경향이 있으며, 또한 반도체 기판 상에 형성된 아날로그 회로는 잡음을 취하여 기판으로 그리고 기판으로부터 잡음을 전송하는 경향이 있다. 이것은 회로 성능에 악영향을 끼치며 결과적으로 칩 상의 아날로그 회로로 도입되는 잡음 레벨이 상당히 커진다.
따라서, 반도체 기판으로부터 아날로그 회로를 분리하여 잡음을 감소시키고 회로 성능을 향상시킬 필요성이 대두되었다.
본 발명은 반도체 디바이스에 관한 것으로, 더 상세하게는, 매립형 웰 및 분리 영역을 사용하여 반도체 기판으로부터 아날로그 회로를 분리하는 시스템에 관한 것이다.
도 1은 본 발명에 따라 형성되는 매립형 웰을 구비하는 반도체 디바이스의 단면도이다.
도 2는 매립형 웰 위에 형성되는 웰 영역을 도시하는 단면도로써, 웰 영역은 본 발명에 따라 단일 도펀트 도전율로 도핑된다.
도 3은 매립형 웰 위에 형성되는 두개의 웰 영역을 도시하는 단면도로써, 각각의 웰 영역은 본 발명에 따라 상이한 도전율 유형을 갖는다.
도 4는 본 발명에 따라 거의 회로 영역에 형성되는 트렌치 영역을 도시하는 단면도이다.
도 5는 본 발명에 따라 유전체 재료로 충진된 트렌치 영역을 도시하는 반도체 디바이스의 평면도이다.
도 6은 본 발명에 따라 디바이스의 표면 상에 형성된 컴포넌트와 회로를 도시하는 반도체 디바이스의 단면도이다.
본 발명에 따라, 반도체 디바이스는 도핑된 반도체 기판을 포함하는데, 이 도핑된 기판은 제 1 도전율(conductivity)을 가지며, 기판의 표면 근처에 형성된 디바이스 영역을 구비한다. 디바이스 영역은 적어도 하나의 디바이스 웰(well)을 포함한다. 매립형(buried) 웰은 디바이스 영역 아래의 기판에 형성된다. 매립형 웰은 제 2 도전율을 갖는 도펀트로 도핑된다. 트랜치 영역은 디바이스 영역을 둘러써고 기판의 표면 아래로 뻗어 적어도 매립형 웰까지 연장되어, 디바이스 영역이 매립형 웰과 트렌치 영역에 의해 기판의 다른 부분과 분리되게 된다.
본 발명에 따라, 다른 반도체 디바이스는 트렌치 영역으로 둘러싸인 제 1 영역을 갖는 도핑된 반도체 기판을 포함한다. 제 1 영역은 회로를 포함하게 되는데, 이 회로는 잡음을 발생시키거나 기판의 표면 상에 또는 근처에 형성되는 잡음에 민감하고, 기판은 도핑을 통하여 제 1 도전율을 갖게된다. 복수의 영역이 제 1 영역을 둘러싼다. 복수의 영역은 트렌치 영역에 의해 제 1 영역과는 분리된다. 복수의 영역은 다른 회로 및 컴포넌트를 포함한다. 매립형 웰은 기판에 있는 제 1 영역 아래의 기판에 형성된다. 매립형 웰은 제 2 도전율을 갖는 도펀트로 도핑된다. 트렌치 영역은 제 1 영역을 둘러싸고 기판의 표면 아래로 뻗어 적어도 매립형 웰까지연장되어, 제 1 영역이 매립형 웰과 트렌치 영역에 의해 다른 회로 및 컴포넌트와 분리되게 된다.
대체 실시예에서, 트렌치 영역은 유전재료로 충진될 수 있다. 디바이스 영역은 반도체 기판의 표면 및 매립형 웰 사이에 P-웰과 N-웰 중 적어도 하나를 포함할 수 있다. 매립형 웰은 반도체 기판의 표면 아래로 약 1400nm 내지 약 1600nm 사이에 위치될 수 있다. 디바이스 영역은 바람직하게 아날로그 회로를 포함한다. 디바이스 영역은 디지털 회로를 포함할 수 있다. 반도체 디바이스는 다른 회로를 포함하며, 매립형 웰 및 트렌치 영역은 바람직하게 디바이스 영역과 다른 회로 사이의 누화(cross-talk) 및 잡음을 디커플링한다. 디바이스 영역은 시스템 온 칩(system on chip:SOC)을 포함할 수 있다. 반도체 디바이스는 통신 칩을 포함할 수 있다. 매립형 웰의 두께는 약 400nm 내지 약 600nm일 수 있다.
본 발명의 목적, 특징 및 잇점은 첨부된 도면을 참조하여 상세한 설명의 실시예에서 보다 명백해 질 것이다.
본 발명은 반도체 디바이스에 관한 것으로, 더 상세하게는, 매립형 웰과 분리 영역을 사용하여 아날로그 회로를 반도체 기판과 분리하는 시스템에 관한 것이다. 본 발명은 아날로그 회로 또는 시스템 온 칩(SOC) 아래로 연장되어 있는 매립형 웰을 기판에 제공한다. 이 방법에서는, 아날로그 회로로 또는 아날로그 회로로부터의 결과적으로 잡음 및 성능 문제가 되는 전자기 누설 또는 전류 누설이 감소된다. 일 실시예에서는 딥(deep) 트렌치 분리영역이 형성되어 아날로그 회로와 매립형 웰을 둘러쌈으로써 반도체 웨이퍼의 표면과 평행한 전류의 흐름 또는 전자기파의 전파를 추가로 방지한다.
본 발명은 이제 도면을 참조하고 상세한 예를 들어 보다 상세하게 설명하지만, 본 발명을 제한하지는 않는다.
도면에서 유사하거나 동일한 구성요소는 동일 참조부호를 지시하며, 이러한도면을 참조하면, 우선 도 1은 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 단면도를 도시한다. 반도체 기판(100)은 기판(102)을 포함하는데, 이 기판은 다른 기판 재료가 사용될 수 있지만, 바람직하게는 모노크리스탈(monocrystalline) 실리콘을 포함한다. 기판(102)은 P형으로 도핑된 기판 또는 N형으로 도핑된 기판을 포함할 수 있다. 설명을 단순히 하기 위해, 본 발명은 P형으로 도핑된 기판을 포함하는 것으로 설명된다. 게다가, 본 명세서에서 설명되는 도펀트 도전율은 변경될 수 있다는 것이 이해된다. 예를 들면, P형 도펀트는 N형 도펀트로 교환될 수 있으며, 그 역도 마찬가지다. 따라서, 전압 레벨 및 회로 설계가 조정될 수 있다는 것을 당업자는 이해할 수 있을 것이다.
기판(102)은 당분야에 공지된 방법에 따라 도핑된다. 매립형 웰(104)은 본 발명에 따라 형성된다. 기판(102)의 표면 위에 있는 마스크(106), 예를 들면, 리지스트 마스크를 패터닝함으로써 매립형 웰이 형성된다. 마스크 개방(open) 공정을 사용하여 회로 영역(108) 위에 있는 마스크(106)를 개방한다. 회로 영역(108)은, 하기에 설명되는 바와 같이, 회로, 예를 들면, 아날로그 회로 및/또는 컴포넌트를 형성하기 위해 사용된다. 매립형 웰(104)은 기판(102)에 제공되는 도펀트 유형과 반대인 도펀트 유형을 갖는다. 일 실시예에서, 매립형 웰(104)은 비소, 안티모니(antimony) 또는 포스포러스(phosphorous)같은 N형 도펀트를 포함한다. P형으로 도핑된 매립형 웰(104)이 사용된다면, 보론, 갈륨 또는 인듐같은 도펀트가 사용될 수 있다. 또한, 다른 도펀트 또는 조합이 사용될 수 있다.
이온 임플란트(implantation) 공정을 사용하여 매립형 웰(104)을 형성한다.일 실시예에서는 포스포러스를 사용하고, 예를 들면, 약 0.5 MeV 내지 약 2.0 MeV의 이온 에너지를 사용하여 기판(102)의 표면 아래 약 1400 nm 내지 약 1600 nm의 거리에 매립형 웰(104)이 형성되도록 설정한다. 매립형 웰(104)은, 예를 들면, 약 1×1017내지 1×1018atoms/cc의 밀도 또는 도우즈(dose)를 포함할 수 있다. 매립형 웰(104)의 두께는, 예를 들면, 약 400 nm 내지 약 600 nm일 수 있다. 이러한 파라미터가 바람직하지만, 당업자는 이러한 파라미터를 조정하여 소정의 어플리케이션 및 도펀트 유형에 대하여 얻고자 하는 결과를 얻을 수 있다. 매립형 웰(104)을 형성한 후에, 마스크(106)를 제거하거나 또는 추가의 임플란트 공정용으로 사용할 수 있다(예를 들면, 도 2 참조).
도 2를 참조하면, 일 실시예에서, 기판(102)의 영역(110)을 임플란트하기 위해 마스크(106)가 선택적으로 사용된다. 영역(110)은 트랜지스터 웰 또는 커패시터 플레이트 또는 다른 컴포넌트로 사용될 수 있다. 상기 설명된 이온 임플란트 공정은 (깊지않은) 낮은 깊이까지 침투하는 이온을 제공하도록 변경될 수 있다. 이러한 방법으로, N- 및/또는 P-형 영역이 영역(110)에 형성될 수 있다. 도 3에 도시된 바와같이, 일 실시예에서, 영역(110)은 N 및 P형 웰(112, 114) 모두 각각 포함할 수 있다. 대안으로, 영역(110)은 또한 단일의 도펀트 유형 웰(도 2), 예를 들면, 단일의 N형 도펀트 또는 단일의 P형 도펀트 영역을 포함할 수 있다.
도 3의 구조는 마스크(107)를 사용하여 P형 도펀트가 N-웰(112)로 진입하는 것을 저지함으로써 형성될 수 있다. 부가하여, 다른 마스크(도시생략)를 사용하여N형 도펀트가 P-웰(114)에 진입하는 것을 저지할 수 있다. 모든 회로 영역(108) 위또는 일부 위의 마스크(107)가 개방된다. 영역(108)에 필요한 회로 또는 컴포넌트의 유형에 따라 영역(110)에 웰을 증착할 필요는 없다.
도 4를 참조하면, 기판(102) 위의 마스크(예를 들면, 리지스트:122)가 패터닝되어 회로 영역(108)의 단지 외부 영역 위가 개방된다. 반응성 이온 에칭과 같은 이방성 에칭 공정을 사용하여 딥 트렌치(124)를 형성한다. 딥 트렌치(124)는 바람직하게 매립형 웰(104) 아래의 깊이까지 연장된다. 일 실시예에서, 딥 트렌치(124)는 깊이가 약 3 내지 6 마이크론이고 폭이 기판(102)의 상부 표면에서 약 0.3 마이크론 내지 약 1.0 마이크론이다. 트렌치(124)가 형성된 후에 마스크(122)가 제거된다.
도 5를 참조하면, 본 발명에 따른 반도체 디바이스(100)의 평면도가 도시되어 있다. 유전체 재료(126)를 사용하여 트렌치(124)를 충진한다. 도시된 본 실시예에서, 트렌치(124)는 매립형 웰(104)을 둘러싸고 있다(표면 아래에 매립형 웰이 있다는 것을 가로로 표시). 이 방법으로, 영역(110)이 기판(102)의 다른 부분과 전기적으로 절연된다. 유전체 재료(126)는 실리콘 이산화물 또는 절연을 제공하면서 트렌치(124)를 충진할 수 있는 다른 재료를 포함할 수 있다. 일 실시예에서, 트렌치(124)는 충진되지 않은채로 남겨진다.
트렌치(124)를 충진하는 방법으로는 당분야에 공지된 물리 기상 증착의 화학 기상 증착을 사용하는 것을 포함할 수 있다. 에칭 또는 폴리싱 단계를 사용하여 기판(102)의 표면을 형성하는 증착된 유전체를 제거할 수 있다. 다른 회로 및/또는컴포넌트가 영역(110)에 비하여 외부적으로 배치된다. 영역(110)의 외부에 있는 다른 회로 및/또는 컴포넌트와 회로영역(108)의 전기적 접속은 기판(102)의 표면 위에 상호접속부를 제공함으로써 이루어진다.
도 6을 참조하면, 영역(108)에 회로 컴포넌트(120)가 형성된다. 회로 컴포넌트(120)는 리시버(receiver), 증폭기, 능동 또는 수동 필터, 저항기, 인덕터, 트랜지스터, 다이오드, 인턱터 또는 다른 전자 컴포넌트 같은 아날로그 회로를 포함할 수 있다. 회로 컴포넌트(120)는 확산 영역, 금속 라인, 절연층 등을 포함할 수 있다. 일 실시예에서, 회로 컴포넌트(120)는 복수개의 상이한 컴포넌트를 포함하여 시스템 온 칩(SOC)을 형성한다. 회로 컴포넌트(120)는 기판(102)으로 또는 기판(1020으로부터 전달되는 누화 또는 잡음에 민감(또는 잡음을 발생)할 수 있는 아날로그 디바이스를 포함한다. 회로 컴포넌트(120)는 전류 누설에 민감할 수 있는 디지털 회로와 아날로그 회로 모두를 포함할 수 있다. 분리 트렌치(128)와 매립형 웰(104)을 제공함으로써, 기판(102)과 회로 컴포넌트(120) 간에 전기적 누설, 누화 및/또는 전송/수신된 잡음이 상당히 감소된다.
분리 트렌치(128)는 영역(108)에 있는 회로 컴포넌트(120)를 영역(130)과 분리시킨다. 영역(130)은 다른 시스템 온 칩(SOC), 아날로그 컴포넌트, 디지털 컴포넌트, 논리회로 또는 메모리 디바이스를 포함할 수 있다. 매립형 웰(104)은 기판(102)과 회로 컴포넌트(120) 간의 누화 또는 잡음 유도를 방지한다. 이러한 방법에서는, 영역(108)에 있는 회로 컴포넌트(120)를 분리/차폐함으로써 기판으로 그리고 회로 컴포넌트와 영역(130) 간에 누화, 잡음 유도 및/또는 전류 누설을 제거또는 감소시킴으로써 시스템 성능이 향상된다. 일 실시예에서, 매립형 웰(104)이 접지되어 추가의 차폐를 제공할 수 있다. 더우기, 트렌치(124)의 중심부는 도전 재료를 포함할 수 있는데, 이것이 접지되어 누화 또는 잡음이 그것을 통하여 통과하는 것을 추가로 방지할 수 있다. 영역(108)과 영역(130)에 있는 컴포넌트 간의 접속은 후속 공정에서 형성되는 상부 메탈에 의해 접속될 수 있다. 또한, 상호접속부가 형성되어 영역(108) 내의 컴포넌트를 접속한다. 상호접속부와 컨택을 형성하는 것은 당분야에 공지되어 있다.
본 발명은 다양한 디바이스 유형, 예를 들면, 이동 전화용 칩, 통신 장치 또는 고주파 어플리케이션을 포함하지만 제한적이지는 않은 다른 아날로그 칩으로 사용될 수 있다.
(예시적으로 설명되었지만 제한적이지는 않은) 반도체 기판 상의 아날로그 회로를 차폐하기 위한 바람직한 실시예가 설명되었지만, 상기 교시에 비추어 당업자는 수정 및 변경을 할 수 있다. 따라서, 첨부된 청구범위에 의해 명백해지는 바와 같이 본 발명의 사상과 범위 내에서 개시된 본 발명의 특정 실시예에 변경이 가해질 수 있다는 것이 이해된다. 따라서, 상세하게 그리고 특허법에 적합하게 본 발명을 설명하였지만, 특허로써 보호되고 청구되는 것은 첨부된 첨구범위에 설명된다.

Claims (20)

  1. 반도체 디바이스에 있어서,
    제 1 도전율을 갖는 도핑된 기판,
    상기 기판의 표면 근처에 형성되되, 적어도 하나의 디바이스 웰을 포함하는 디바이스 영역,
    상기 디바이스 영역 아래의 기판에 형성되되, 제 2 도전율을 갖는 도펀트로 도핑되는 매립형 웰,
    상기 디바이스 영역을 둘러싸고 상기 기판의 표면 아래로 적어도 상기 매립형 웰까지 연장되는 트렌치 영역을 포함함으로써, 상기 매립형 웰과 상기 트렌치 영역에 의해 상기 디바이스 영역이 상기 기판의 다른 부분과 분리되는
    반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 트렌치 영역은 유전체 재료로 충진되는
    반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 디바이스 영역은 상기 매립형 웰과 반도체 기판의 표면 사이에 P-웰과 N-웰 중 적어도 하나를 포함하는
    반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 매립형 웰은 상기 반도체 기판의 표면 아래로 약 1400 nm 내지 약 1600 nm 사이에 위치되는
    반도체 디바이스.
  5. 제 1 항에 있어서,
    상기 디바이스 영역은 아날로그 회로를 포함하는
    반도체 디바이스.
  6. 제 5 항에 있어서,
    상기 디바이스 영역은 디지털 회로를 포함하는
    반도체 디바이스.
  7. 제 1 항에 있어서,
    상기 반도체 디바이스는 다른 회로를 포함하고, 상기 트렌치 영역과 상기 매립형 웰은 상기 디바이스 영역과 상기 다른 회로 간의 누화 및 잡음을 디커플링하는
    반도체 디바이스.
  8. 제 1 항에 있어서,
    상기 디바이스 영역은 시스템 온 칩을 포함하는
    반도체 디바이스.
  9. 제 1 항에 있어서,
    상기 반도체 디바이스는 통신 칩을 포함하는
    반도체 디바이스.
  10. 제 10 항에 있어서,
    상기 매립형 웰의 두께는 약 400 nm 내지 약 600 nm인
    반도체 디바이스.
  11. 반도체 디바이스에 있어서,
    표면 상에 또는 근처에 형성되는 잡음에 민감하거나 잡음을 발생시키는 회로를 포함하되 트렌치 영역에 의해 둘러싸인 제 1 영역을 구비하고, 제 1 도전율을 갖는 도핑된 반도체 기판,
    상기 제 1 영역을 둘러싸고, 상기 트렌치 영역에 의해 상기 제 1 영역과는 분리되며 다른 회로 및 컴포넌트를 포함하는 복수의 영역,
    상기 기판에 있는 상기 제 1 영역 아래의 기판에 형성되고, 제 2 도전율을 갖는 도펀트로 도핑되는 매립형 웰을 포함하며,
    상기 제 1 영역을 둘러싸는 상기 트렌치 영역이 상기 기판의 표면 아래로 적어도 상기 매립형 웰까지 연장되어 상기 매립형 웰과 상기 트렌치 영역에 의해 상기 제 1 영역이 다른 회로 및 컴포넌트와 분리되는
    반도체 디바이스.
  12. 제 11 항에 있어서,
    상기 트렌치 영역은 유전체 재료로 충진되는
    반도체 디바이스.
  13. 제 11 항에 있어서,
    상기 제 1 영역은 상기 매립형 웰과 상기 반도체 기판의 표면 사이에 P-웰과 N-웰 중 적어도 하나를 포함하는
    반도체 디바이스.
  14. 제 11 항에 있어서,
    상기 매립형 웰은 상기 반도체 기판의 표면 아래로 약 1400 nm 내지 약 1600 nm에 위치되는
    반도체 디바이스.
  15. 제 11 항에 있어서,
    상기 제 1 영역은 아날로그 회로를 포함하는
    반도체 디바이스.
  16. 제 15 항에 있어서,
    상기 제 1 영역은 디지털 회로를 포함하는
    반도체 디바이스.
  17. 제 11 항에 있어서,
    상기 제 1 영역은 기판을 통해 전송되고 상기 다른 회로 및 컴포넌트에 의해 발생되는 누화 및 잡음으로부터 상기 매립형 웰과 상기 트렌치 영역에 의해 디커플링되는
    반도체 디바이스.
  18. 제 11 항에 있어서,
    상기 제 1 영역은 시스템 온 칩을 포함하는
    반도체 디바이스.
  19. 제 11 항에 있어서,
    상기 반도체 디바이스는 통신 칩을 포함하는
    반도체 디바이스.
  20. 제 11 항에 있어서,
    상기 매립형 웰의 두께는 약 400 nm 내지 약 600 nm인
    반도체 디바이스.
KR1020027016589A 2000-06-06 2001-06-05 반도체 기판 상의 아날로그 회로의 차폐 Withdrawn KR20030007881A (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200066598A (ko) * 2020-05-22 2020-06-10 삼성전자주식회사 반도체 장치 및 반도체 장치 제조 방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080001262A1 (en) * 2006-06-29 2008-01-03 Telesphor Kamgaing Silicon level solution for mitigation of substrate noise

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60105265A (ja) * 1983-11-11 1985-06-10 Toshiba Corp 相補型半導体装置の製造方法
EP0178649B1 (en) * 1984-10-17 1991-07-24 Hitachi, Ltd. Complementary semiconductor device
US4926233A (en) * 1988-06-29 1990-05-15 Texas Instruments Incorporated Merged trench bipolar-CMOS transistor fabrication process
JPH03222455A (ja) * 1990-01-29 1991-10-01 Matsushita Electron Corp 半導体装置
JP3400528B2 (ja) * 1994-04-01 2003-04-28 三菱電機株式会社 半導体装置およびその製造方法
JP3077592B2 (ja) * 1996-06-27 2000-08-14 日本電気株式会社 デジタル回路とアナログ回路が混在する半導体集積回路装置およびその製造方法
JP2998662B2 (ja) * 1996-11-15 2000-01-11 日本電気株式会社 半導体装置
US5793093A (en) * 1997-03-11 1998-08-11 Lucent Technologies Inc. Substrate isolation for analog/digital IC chips
JPH11233616A (ja) * 1998-02-17 1999-08-27 Toshiba Corp 半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200066598A (ko) * 2020-05-22 2020-06-10 삼성전자주식회사 반도체 장치 및 반도체 장치 제조 방법

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