KR20030002508A

KR20030002508A - Pumping voltage generator generating stable pumping voltage in semiconductor memory device

Info

Publication number: KR20030002508A
Application number: KR1020010038153A
Authority: KR
Inventors: 장성진
Original assignee: 삼성전자 주식회사
Priority date: 2001-06-29
Filing date: 2001-06-29
Publication date: 2003-01-09

Abstract

안정적인 승압 전압을 발생시킬 수 있는 반도체 메모리 장치의 승압 전압 발생 회로가 개시된다. 본 발명에 따른 안정적인 승압 전압을 발생시킬 수 있는 반도체 메모리 장치의 승압 전압 발생 회로는, 외부 전원 전압을 펌핑하여 승압 전압을 생성하는 승압 전압 발생 회로에 있어서, 외부 전원 전압과 소정의 기준 전압을 비교하고, 비교된 결과로부터 외부 전원 전압이 소정 레벨 이상 증가되는지를 검출하여 고전압 검출 신호를 출력하는 고전압 검출부, 고전압 검출 신호에 응답하여 승압 전압의 레벨을 검출하고, 검출된 결과를 검출 신호로서 출력하는 승압 전압 레벨 검출부, 검출 신호에 응답하여 외부 전원 전압을 펌핑하고, 펌핑된 결과를 승압전압으로서 출력하는 제1승압 전압 펌프 및 검출 신호와 로우 어드레스 스트로브 인에이블 신호 중 적어도 하나에 응답하여 외부 전원 전압을 펌핑하고, 펌핑된 결과를 승압 전압으로서 출력하는 제2승압 전압 펌프를 구비하는 것을 특징으로 한다. 본 발명에 따르면, 높은 전원 전압 인가 시에 기준 전압을 이용하여 이를 검출하고, 검출된 결과에 의해 고전압 검출 신호를 인에이블시켜 VPP 펌프를 제어함으로써 항상 안정적인 레벨을 갖는 승압 전압을 얻을 수 있다는 효과가 있다.A boosted voltage generation circuit of a semiconductor memory device capable of generating a stable boosted voltage is disclosed. A boosted voltage generation circuit of a semiconductor memory device capable of generating a stable boosted voltage according to the present invention is a boosted voltage generation circuit that generates a boosted voltage by pumping an external power supply voltage, and compares the external power supply voltage with a predetermined reference voltage. And a high voltage detector for detecting whether the external power supply voltage is increased by a predetermined level or more from the compared result, and outputting a high voltage detection signal, detecting a level of the boosted voltage in response to the high voltage detection signal, and outputting the detected result as a detection signal. Step-up voltage level detection unit, the first step-up voltage pump that pumps the external power supply voltage in response to the detection signal, and outputs the pumped result as the boosted voltage, and the external power supply voltage in response to at least one of the detection signal and the row address strobe enable signal. Pumping and outputting the pumped result as a boost voltage It characterized in that it comprises a pressure pump voltage. According to the present invention, it is possible to obtain a boosted voltage having a stable level at all times by detecting the voltage using a reference voltage when a high power supply voltage is applied, and enabling the high voltage detection signal to control the VPP pump based on the detected result. have.

Description

Pumping voltage generator generating stable pumping voltage in semiconductor memory device

본 발명은 반도체 메모리 장치의 승압 전압(VPP) 발생회로에 관한 것으로서, 특히, 높은 전원 전압에 관계없이 안정적인 레벨을 갖는 승압 전압(VPP)을 발생시킬 수 있는 승압 전압 발생 회로에 관한 것이다.The present invention relates to a boosted voltage (VPP) generation circuit of a semiconductor memory device, and more particularly, to a boosted voltage generator circuit capable of generating a boosted voltage (VPP) having a stable level regardless of a high power supply voltage.

일반적으로, 반도체 메모리 장치에서는 번인 테스트 시에 또는 워드 라인 드라이버에서 전원 전압(VCC)보다 높은 승압 전압(VPP)을 필요로 한다. 이러한 승압 전압(VPP)의 레벨을 제어하기 위해, 종래에는 높은 전원 전압을 임의로 인가하여 각각의 동작을 테스트하는 고 전원 전압 테스트 모드, 예를 들어, HITE 모드를 두고 이를 모드 레지스터 세팅(Mode Register Setting:이하, MRS라 함)에 의해 제어하였다.In general, a semiconductor memory device requires a boost voltage VPP higher than a power supply voltage VCC in burn-in tests or in a word line driver. In order to control the level of the boosted voltage (VPP), conventionally, a high power supply voltage test mode in which a high power supply voltage is arbitrarily applied to test each operation, for example, a HITE mode, is used to set a mode register setting. (Hereinafter referred to as MRS).

도 1은 종래의 승압 전압 발생 회로를 설명하기 위한 블럭도이다. 도 1을 참조하면, VPP레벨 검출부(100)는 MRS제어부(120)에 의해 설정되는 고압 테스트 모드 신호(HITE_M)에 응답하여 내부 전압(VINTD)과 승압 전압(VPP)의 레벨을 비교하고 그 결과에 응답하여 승압 전압(VPP)의 레벨을 검출하여 검출 신호(VD)를 생성한다. 제1VPP펌프(130)는 VPP레벨 검출부(100)의 출력이 하이 레벨이면, 펌핑 동작을 수행하여 승압 전압(VPP)을 생성한다. 또한, 제2VPP펌프(140)는 고 전압 테스트 모드 신호(HITE_M)가 하이 레벨이 되기 전에는 RAS인에이블 신호(RAS)를 입력받아 VPP레벨에 관계없이 무조건 펌핑 동작을 수행한다.1 is a block diagram illustrating a conventional boosted voltage generation circuit. Referring to FIG. 1, the VPP level detector 100 compares the levels of the internal voltage VINTD and the boosted voltage VPP in response to the high voltage test mode signal HITE_M set by the MRS controller 120. In response, the level of the boosted voltage VPP is detected to generate a detection signal VD. When the output of the VPP level detector 100 is at a high level, the first VPP pump 130 performs a pumping operation to generate a boosted voltage VPP. In addition, before the high voltage test mode signal HITE_M becomes a high level, the second VPP pump 140 receives the RAS enable signal RAS and performs a pumping operation irrespective of the VPP level.

도 2는 도 1의 승압 전압 발생 회로의 동작을 설명하기 위한 도면이다. 도 2를 참조하면, 참조 부호 24는 외부 전원 전압(Vext)을 나타내고, 26은 고 전압 테스트 모드에서의 승압 전압을 나타내고, 28은 정상 모드에서의 승압 전압(VPP)을 나타낸다. 즉, 도 1에 도시된 승압 전압 발생 회로는 낮은 전원 전압(L_ VCC)에서는 VPP레벨의 안정화를 가져올 수 있다. 그러나, 전원 전압(VCC)의 레벨이 높아지면, 제2VPP펌프(140)의 펌핑 능력이 도 2의 28에서와 같이 전원 전압(VCC)에 비례하여 커진다. 따라서, 제2VPP 펌프(140)만에 의해서도 필요 이상의 펌핑 용량이 얻어진다.FIG. 2 is a diagram for describing an operation of the boosted voltage generator circuit of FIG. 1. Referring to FIG. 2, reference numeral 24 denotes an external power supply voltage Vext, 26 denotes a boosted voltage in the high voltage test mode, and 28 denotes a boosted voltage VPP in the normal mode. That is, the boosted voltage generation circuit shown in FIG. 1 may bring about stabilization of the VPP level at a low power supply voltage L_VCC. However, when the level of the power supply voltage VCC is increased, the pumping capability of the second VPP pump 140 is increased in proportion to the power supply voltage VCC as shown in 28 of FIG. 2. Therefore, more pumping capacity than necessary is obtained only by the second VPP pump 140.

도 3은 상기의 문제점을 해결하기 위한 종래의 VPP레벨 검출부(100)를 나타내는 구체적인 회로도이다. 도 3을 참조하면, 저항들(R1, R2)에 의해 내부 전원 전압(VINTD)을 분배한 제1전압(V1)(도 2의 22)과, 다이오드 구조의 트랜지스터들(MP30, MP31, MP32)에 의해 레벨 다운된 제2전압(V2)은 비교기(30)의 각 입력으로 인가되고, 비교기(30)에서 비교된 결과에 의해 검출 신호(VD)가 생성된다. 여기에서, 고전압 테스트 모드 신호(HITE_M)가 인에이블되면 NMOS 트랜지스터들(MN31, MN32)에 상응하여 검출 신호(VD)의 레벨이 작아진다. 다시 말해서, NMOS 트랜지스터들(MN31, MN32, MN33)로 이루어진 경로가 형성되어 있기 때문에, 고전압 테스트 모드에서는 검출 신호(VD)의 레벨을 낮춤으로써 고전압 테스트 모드(HITE)에서의 VPP 레벨이, 정상 동작 시의 고전압 인가에 따른 VPP 레벨보다 낮아지도록 제어된다. 또한, 도 2의 제2VPP 펌프(140)는 HITE_M이 온 상태가 되면, RAS인에이블에 관계없이 VPP 레벨 검출 결과에 따라 펌핑하도록 제어된다. 그러나, 이러한 방식은 비교기의 출력에 별도의 경로가 형성됨으로써 비교기의 구동 능력과 전압 경로의 온도 및 공정에 따라서 안정적이지 못한 경우가 발생될 수 있다.또한, 실제 시스템에 적용될 때는 고압 테스트 모드 신호는 적용될 수 없으므로, 칩의 이상 현상으로 인해, 높은 전원전압(VCC)이 칩에 인가되면, 칩에는 과도한 스트레스가 가해질 수 있는 문제점이 있다.3 is a detailed circuit diagram illustrating a conventional VPP level detection unit 100 for solving the above problems. Referring to FIG. 3, the first voltage V1 (22 of FIG. 2) in which the internal power supply voltage VINTD is divided by the resistors R1 and R2 and the transistors MP30, MP31, and MP32 of the diode structure are provided. The second voltage V2 leveled down by is applied to each input of the comparator 30, and the detection signal VD is generated by the result of the comparison in the comparator 30. Here, when the high voltage test mode signal HITE_M is enabled, the level of the detection signal VD is reduced corresponding to the NMOS transistors MN31 and MN32. In other words, since the path formed of the NMOS transistors MN31, MN32, and MN33 is formed, the VPP level in the high voltage test mode HITE is operated normally by lowering the level of the detection signal VD in the high voltage test mode. It is controlled to be lower than the VPP level due to the application of high voltage of time. In addition, when the HITE_M is turned on, the second VPP pump 140 of FIG. 2 is controlled to pump according to the VPP level detection result regardless of the RAS enable. However, in this method, since a separate path is formed at the output of the comparator, it may be unstable depending on the driving capability of the comparator and the temperature and the process of the voltage path. Since it cannot be applied, due to the abnormal phenomenon of the chip, when a high power supply voltage (VCC) is applied to the chip, there is a problem that the stress can be applied to the chip.

본 발명이 이루고자하는 기술적 과제는, 전원 전압의 레벨에 관계없이 안정적인 승압 전압(VPP)을 발생시킬 수 있는 반도체 메모리 장치의 승압 전압 발생 회로를 제공하는데 있다.An object of the present invention is to provide a boosted voltage generation circuit of a semiconductor memory device capable of generating a stable boosted voltage VPP regardless of the level of a power supply voltage.

도 1은 종래의 반도체 메모리 장치의 승압 전압 발생 회로를 설명하기 위한 블럭도이다.1 is a block diagram illustrating a boosted voltage generation circuit of a conventional semiconductor memory device.

도 2는 도 1에 도시된 회로에서 생성되는 승압 전압을 설명하기 위한 도면이다.FIG. 2 is a diagram for describing a boost voltage generated in the circuit shown in FIG. 1.

도 3은 종래의 승압 전압 레벨 검출부를 설명하기 위한 회로도이다.3 is a circuit diagram illustrating a conventional boosted voltage level detector.

도 4는 본 발명의 실시예에 따른 반도체 메모리 장치의 승압 전압 발생 회로를 설명하기 위한 블럭도이다.4 is a block diagram illustrating a boosted voltage generation circuit of a semiconductor memory device according to an embodiment of the present invention.

도 5는 도 4에 도시된 회로의 고전압 검출부를 나타내는 상세한 회로도이다.FIG. 5 is a detailed circuit diagram illustrating a high voltage detector of the circuit shown in FIG. 4.

도 6은 도 4에 도시된 회로의 승압 전압 레벨 검출부를 설명하기 위한 상세한 회로도이다.FIG. 6 is a detailed circuit diagram for describing a boosted voltage level detector of the circuit illustrated in FIG. 4.

도 7은 본 발명에 따른 승압 전압 발생 회로에서 생성되는 승압 전압을 설명하기 위한 도면이다.7 is a view for explaining a boosted voltage generated in a boosted voltage generating circuit according to the present invention.

상기 과제를 이루기위해, 본 발명에 따른 반도체 메모리 장치의 승압 전압 발생 회로는, 외부 전원 전압을 펌핑하여 승압 전압을 생성하는 승압 전압 발생 회로에 있어서, 외부 전원 전압과 소정의 기준 전압을 비교하고, 비교된 결과로부터 외부 전원 전압이 소정 레벨 이상 증가되는지를 검출하여 고전압 검출 신호를 출력하는 고전압 검출부, 고전압 검출 신호에 응답하여 승압 전압의 레벨을 검출하고, 검출된 결과를 검출 신호로서 출력하는 승압 전압 레벨 검출부, 검출 신호에 응답하여 외부 전원 전압을 펌핑하고, 펌핑된 결과를 승압전압으로서 출력하는 제1승압 전압 펌프 및 검출 신호와 로우 어드레스 스트로브 인에이블 신호 중 적어도 하나에 응답하여 외부 전원 전압을 펌핑하고, 펌핑된 결과를 승압 전압으로서 출력하는 제2승압 전압 펌프로 구성되는 것이 바람직하다.In order to achieve the above object, a boosted voltage generation circuit of a semiconductor memory device according to the present invention is a boosted voltage generation circuit for generating a boosted voltage by pumping an external power supply voltage, and comparing the external power supply voltage with a predetermined reference voltage, A high voltage detector that detects whether the external power supply voltage is increased by a predetermined level or more from the result of the comparison, and outputs a high voltage detection signal; The level detecting unit pumps the external power supply voltage in response to the detection signal, and pumps the external power supply voltage in response to at least one of a first boosted voltage pump and a detection signal and a row address strobe enable signal that output the pumped result as a boosted voltage. And boosting the pumped result as a boosted voltage. It is configured are preferred.

이하, 본 발명에 따른 반도체 메모리 장치의 승압 전압 발생 회로에 관하여 첨부된 도면을 참조하여 다음과 같이 설명한다.Hereinafter, a boosted voltage generation circuit of a semiconductor memory device according to the present invention will be described with reference to the accompanying drawings.

도 4는 본 발명의 실시예에 따른 반도체 메모리 장치의 승압 전압 발생 회로를 설명하기 위한 블럭도로서, 승압 전압(VPP) 레벨 검출부(400), RAS제어부(410), 고 전압(H_VCC) 검출부(420), 제1VPP펌프(430), 제2VPP펌프(440) 및 충전용 커패시터(C40)로 구성된다.FIG. 4 is a block diagram illustrating a boosted voltage generation circuit of a semiconductor memory device according to an exemplary embodiment of the present invention, wherein the boosted voltage (VPP) level detector 400, the RAS controller 410, and the high voltage H_VCC detector ( 420, the first VPP pump 430, the second VPP pump 440, and the charging capacitor C40.

고 전압(H_VCC) 검출부(420)는 외부 전원 전압과 소정의 기준 전압을 비교하고, 상기 비교된 결과로부터 상기 외부 전원 전압이 소정 레벨 이상 증가되는지를 검출하여 고전압 검출 신호(HIVCCON)를 출력한다.The high voltage H_VCC detector 420 compares an external power supply voltage with a predetermined reference voltage, detects whether the external power supply voltage is increased by a predetermined level or more, and outputs a high voltage detection signal HIVCCON.

VPP레벨 검출부(400)는 고 전압 검출 신호(HIVCCON)에 응답하여, 승압 전압(VPP)의 레벨을 검출하고, 검출된 결과를 검출 신호(VD)로서 출력한다.The VPP level detector 400 detects the level of the boosted voltage VPP in response to the high voltage detection signal HIVCCON, and outputs the detected result as the detection signal VD.

제1VPP 펌프(430)는 검출 신호(VD)에 응답하여 외부 전원 전압을 펌핑하여 승압 전압(VPP)을 발생시킨다.The first VPP pump 430 pumps an external power supply voltage in response to the detection signal VD to generate a boosted voltage VPP.

RAS제어부(410)는 외부에서 인가되는 커맨드에 따라서 RAS인에이블 신호 (RAS)를 인에이블한다.The RAS controller 410 enables the RAS enable signal RAS according to a command applied from the outside.

제2VPP 펌프(440)는 RAS 인에이블 신호(RAS)와 검출 신호(VD) 및 고 전압 검출 신호(HIVCCON)에 응답하여 전원 전압을 펌핑하고, 펌핑된 결과에 응답하여 승압 전압(VPP)을 발생시킨다. 커패시터(C40)는 제1VPP 펌프(430) 또는 제2VPP 펌프(440)에서 발생되는 승압 전압(VPP)에 의해 충전되는 충전용 커패시터이다.The second VPP pump 440 pumps the power supply voltage in response to the RAS enable signal RAS, the detection signal VD, and the high voltage detection signal HIVCCON, and generates a boosted voltage VPP in response to the pumped result. Let's do it. The capacitor C40 is a charging capacitor charged by the boosted voltage VPP generated by the first VPP pump 430 or the second VPP pump 440.

이와 같이, 본 발명에서는 고전압 테스트 모드(HITE)를 사용하지 않고, 전원 전압이 높아지는 경우를 검출하여 그에 따라서 승압 전압(VPP)을 생성한다.As described above, the present invention detects the case where the power supply voltage becomes high without using the high voltage test mode HITE and generates the boosted voltage VPP accordingly.

도 5는 도 4에 도시된 고 전압(H_VCC) 검출부(420)를 설명하기 위한 상세한회로도이다. 도 5를 참조하면, 고 전압 검출부(420)는 기준 전압 생성부(55)와 PMOS 트랜지스터(MP50) 및 NMOS트랜지스터(MN50)로 구성된다.FIG. 5 is a detailed circuit diagram illustrating the high voltage H_VCC detector 420 illustrated in FIG. 4. Referring to FIG. 5, the high voltage detector 420 includes a reference voltage generator 55, a PMOS transistor MP50, and an NMOS transistor MN50.

기준 전압 생성부(55)는 외부 전압(Vext)에 상응하는 기준 전압(VREFD)을 생성한다. PMOS트랜지스터(MP50)와 NMOS트랜지스터(MN50)는 외부 전압(Vext)과 접지 전압(VSS) 사이에 직렬 연결된다. 즉, PMOS트랜지스터(MP50)의 소스는 외부 전압(Vext)과 연결되고, 게이트는 기준 전압(VREFD)과 연결되며, 드레인은 고전압 검출 신호(HIVCCON)와 연결된다. NMOS트랜지스터(MN50)의 드레인은 고전압 검출 신호(HIVCCON)와 연결되고, 게이트는 외부 전압(Vext)과 연결되며, 소스는 접지 전압(VSS)과 연결된다.The reference voltage generator 55 generates a reference voltage VREFD corresponding to the external voltage Vext. The PMOS transistor MP50 and the NMOS transistor MN50 are connected in series between an external voltage Vext and a ground voltage VSS. That is, the source of the PMOS transistor MP50 is connected to the external voltage Vext, the gate is connected to the reference voltage VREFD, and the drain is connected to the high voltage detection signal HIVCCON. The drain of the NMOS transistor MN50 is connected to the high voltage detection signal HIVCCON, the gate is connected to the external voltage Vext, and the source is connected to the ground voltage VSS.

이와 같은 구성을 갖는 도 5의 고전압 검출부(420)의 동작에 관하여 상세히 설명된다. 즉, PMOS트랜지스터(MP50)는 외부 전압 (Vext)과 기준 전압(VREFD)의 차가, PMOS 트랜지스터(MP50)의 드레스홀드 전압(Vthp)보다 작으면, NMOS 트랜지스터(MN50)가 턴온되고, 이 때 PMOS트랜지스터(MP50)는 턴온프된다. 따라서, 고전압 검출 신호(HIVCCON)는 턴온된 NMOS트랜지스터(MN50)에 의해 로우 레벨로 설정된다. 그러나, 외부 전압(Vext)이 기준 전압(VREFD)보다 Vthp이상으로 증가되면, PMOS트랜지스터(MP50)가 턴온되어 고전압 검출 신호(HIVCCON)는 외부 전압(Vext) 레벨과 동일하게 설정된다. 따라서, 외부 전원 전압(Vext)이 소정 레벨 이상 증가되었음이 검출될 수 있다.The operation of the high voltage detector 420 of FIG. 5 having such a configuration will be described in detail. That is, when the difference between the external voltage Vext and the reference voltage VREFD is smaller than the dresshold voltage Vthp of the PMOS transistor MP50, the PMOS transistor MP50 turns on the NMOS transistor MN50. Transistor MP50 is turned on. Therefore, the high voltage detection signal HIVCCON is set to the low level by the turned on NMOS transistor MN50. However, when the external voltage Vext is increased to Vthp or more than the reference voltage VREFD, the PMOS transistor MP50 is turned on so that the high voltage detection signal HIVCCON is set equal to the external voltage Vext level. Therefore, it can be detected that the external power supply voltage Vext has been increased by more than a predetermined level.

도 6은 도 4의 VPP레벨 검출부(400)를 설명하기 위한 상세한 회로도로서, 비교기(65), 저항들(R60,R61), PMOS트랜지스터들(MP60, MP61, MP62) 및 NMOS 트랜지스터들(MN60, MN61, MN62)로 구성된다.FIG. 6 is a detailed circuit diagram illustrating the VPP level detector 400 of FIG. 4. The comparator 65, the resistors R60 and R61, the PMOS transistors MP60, MP61 and MP62 and the NMOS transistors MN60, MN61, MN62).

도 6의 VINTD는 외부 전원 전압(Vext)을 소정 레벨로 다운시켜 생성된 내부 전압을 나타낸다. 도 6을 참조하면, 내부 전압(VINTD)과 접지 전압(VSS) 사이에는 저항들(R60, R61)이 직렬 연결되어 있다. 즉, 저항(R60)의 일측은 내부 전압 (VINTD)과 연결되고, 타측은 제1전압(V1)과 연결된다. 또한, 저항(R61)의 일측은 제1전압(V1)과 연결되고, 타측은 접지 전압(VSS)과 연결된다. 제1전압(V1)과 접지 전압(VSS)사이에는 NMOS트랜지스터들(MN60~MN62)이 직렬로 연결되어 있다. 상기 트랜지스터들(MN60~MN62)은 저항(R61)에 대하여 병렬 연결된 구조를 갖는다. 여기에서, NMOS 트랜지스터들(MN60,MN61)은 게이트와 드레인이 연결된 다이오드 구조의 트랜지스터들로 구현된다. 또한, NMOS트랜지스터(MN62)의 게이트는 고전압 검출 신호(HIVCCON)과 연결되며, 드레인은 NMOS트랜지스터(MN61)의 드레인과 연결되고 소스는 접지 전압(VSS)과 연결된다. 제1전압(V1)은 비교기(65)의 정입력 단자로 인가된다.VINTD in FIG. 6 represents an internal voltage generated by bringing down the external power supply voltage Vext to a predetermined level. Referring to FIG. 6, resistors R60 and R61 are connected in series between an internal voltage VINTD and a ground voltage VSS. That is, one side of the resistor R60 is connected to the internal voltage VINTD and the other side thereof is connected to the first voltage V1. In addition, one side of the resistor R61 is connected to the first voltage V1 and the other side is connected to the ground voltage VSS. NMOS transistors MN60 to MN62 are connected in series between the first voltage V1 and the ground voltage VSS. The transistors MN60 to MN62 have a structure connected in parallel with the resistor R61. Here, the NMOS transistors MN60 and MN61 are implemented as transistors having a diode structure in which a gate and a drain are connected. In addition, the gate of the NMOS transistor MN62 is connected to the high voltage detection signal HIVCCON, the drain is connected to the drain of the NMOS transistor MN61, and the source is connected to the ground voltage VSS. The first voltage V1 is applied to the positive input terminal of the comparator 65.

PMOS트랜지스터들(MP60~MP62)은 각 드레인과 게이트가 연결된 다이오드 구조의 트랜지스터들로서, 승압 전압(VPP)과 접지 전압(VSS) 사이에 직렬 연결된다. PMOS트랜지스터(MP61)의 드레인 전압은 제2전압(V2)과 연결되며, 비교기(65)의 부입력 단자로 인가된다.The PMOS transistors MP60 to MP62 are diode transistors having drains and gates connected thereto, and are connected in series between the boosted voltage VPP and the ground voltage VSS. The drain voltage of the PMOS transistor MP61 is connected to the second voltage V2 and applied to the negative input terminal of the comparator 65.

비교기(65)는 차동 증폭기로 구현되며, 정입력 단자로 인가되는 제1전압(V1)과 부입력 단자로 인가되는 제2전압(V2)을 비교하고, 비교된 결과를 검출 신호(VD)로서 출력한다.The comparator 65 is implemented as a differential amplifier, and compares the first voltage V1 applied to the positive input terminal with the second voltage V2 applied to the negative input terminal, and compares the result as a detection signal VD. Output

도 6을 참조하면, 제1전압(V1)은 NMOS트랜지스터(MN62)가 턴온되어 있을 때는 트랜지스터들(MP60~MN62)의 직렬 저항 성분과 저항(R61)의 병렬 저항 값에 상응하는 저항 및 저항(R61)에 의해 분배된 저항 값에 따라서 내부 전압(VINTD)을 분배한 값으로 설정된다. 그러나, NMOS트랜지스터(MN62)가 턴오프되어 있을 때, 제1전압(V1)은 저항들(R60, R61)의 저항 값에 상응하여 내부 전압(VINTD)을 분배한 값으로서 설정된다. 또한, 제2전압(V2)은 승압 전압(VPP)을 PMOS트랜지스터들 (MP60, MP61)에 의해 레벨 다운시킨 전압으로서 설정된다.Referring to FIG. 6, when the NMOS transistor MN62 is turned on, the first voltage V1 corresponds to a resistance and a resistance corresponding to the series resistance component of the transistors MP60 to MN62 and the parallel resistance value of the resistor R61. It is set to the value which divided | divided the internal voltage VINTD according to the resistance value divided by R61). However, when the NMOS transistor MN62 is turned off, the first voltage V1 is set as a value obtained by dividing the internal voltage VINTD corresponding to the resistance values of the resistors R60 and R61. Also, the second voltage V2 is set as a voltage obtained by leveling down the boosted voltage VPP by the PMOS transistors MP60 and MP61.

즉, 외부 전원 전압(Vext)이 소정 레벨 이상으로 증가하면, 제1전압(V1)의 레벨은 턴온된 트랜지스터(MN62)에 의해 형성되는 전류 경로로 인해, 정상적인 전압 인가 시보다 더 작아진다.That is, when the external power supply voltage Vext increases above a predetermined level, the level of the first voltage V1 becomes smaller than when the normal voltage is applied due to the current path formed by the turned-on transistor MN62.

도 7은 도 5 및 도 6에 도시된 회로의 동작을 설명하기 위한 도면으로서, 참조 부호 70은 승압 전압(VPP)을 나타내고, 72는 고전압 검출 신호(HIVCCON)를 나타내고, 74는 외부 전압(Vext)을 나타내고, 76은 기준 전압(VREFD)을 나타내고, 78은 도 6의 제1전압(V1)을 나타낸다.7 is a view for explaining the operation of the circuit shown in FIGS. 5 and 6, reference numeral 70 denotes a boosted voltage VPP, 72 denotes a high voltage detection signal HIVCCON, and 74 denotes an external voltage Vext. 76 denotes a reference voltage VREFD, and 78 denotes a first voltage V1 of FIG. 6.

도 4 내지 도 7을 참조하여 본 발명에 따른 승압 전압 발생 회로의 동작에 관하여 상세히 설명된다. 먼저, 외부 전원 전압(Vext)이 정상적인 레벨 내에 존재하는 경우, 즉, 외부 전압(Vext)과 기준 전압(VREFD)(도7의76)의 차가 드레스홀드 전압 이하인 경우에는, 고 전압 검출부(420)의 NMOS트랜지스터(MN62)는 턴오프되어 있다. 이 때, 제1전압(V1)은 저항들(R60, R61)의 저항값에 상응하여 분배된 내부 전압(VINTD)으로 결정된다. 그러나, 외부 전원 전압(Vext)이 기준 전압(VREFD)에비해 드레스홀드 전압 이상으로 증가되면, 고전압 검출부(420)는 이러한 전압의 증가를 검출하여 외부 전원 전압(Vext)(도 7의 74)과 동일한 레벨을 갖는 하이 레벨의 고전압 검출 신호(HIVCCON)(도 7의 72)를 인에이블한다. 상기 고전압이 검출되는 과정은 도 5에서 상세히 설명되었으므로 구체적인 설명은 생략된다. 즉, 고전압 검출부(420)에서 고전압 검출 신호(HIVCCON)가 인에이블되면, 도 6의 스위칭 트랜지스터(MN62)가 턴온됨에 따라서 제1전압(V1)과 접지 전압(VSS) 사이에는 NMOS 트랜지스터들(MN60, MN61)에 의해 또다른 전류 경로가 형성된다. 이 때, 형성되는 전류 경로에 제1전압(V1) 레벨이 낮아지고, 이로 인해 검출 신호(VD)의 레벨이 낮아지게 된다. 따라서, 제1VPP 펌프(430)와 제2VPP 펌프(440)는 VPP레벨 검출부(400)의 레벨 검출 결과(VD)에 응답하여 펌핑 동작을 수행하거나, 펌핑 동작을 멈추어 안정적인 VPP 레벨을 얻을 수 있다.4 to 7, the operation of the boosted voltage generating circuit according to the present invention will be described in detail. First, when the external power supply voltage Vext is within a normal level, that is, when the difference between the external voltage Vext and the reference voltage VREFD (76 in FIG. 7) is less than or equal to the dresshold voltage, the high voltage detector 420 is used. The NMOS transistor MN62 is turned off. In this case, the first voltage V1 is determined as the internal voltage VINTD distributed corresponding to the resistance values of the resistors R60 and R61. However, when the external power supply voltage Vext is increased above the dresshold voltage relative to the reference voltage VREFD, the high voltage detection unit 420 detects the increase of the voltage and the external power supply voltage Vext (74 in FIG. 7). The high level high voltage detection signal HIVCCON (72 in FIG. 7) having the same level is enabled. Since the process of detecting the high voltage has been described in detail with reference to FIG. 5, a detailed description thereof will be omitted. That is, when the high voltage detection signal HIVCCON is enabled in the high voltage detector 420, as the switching transistor MN62 of FIG. 6 is turned on, the NMOS transistors MN60 may be formed between the first voltage V1 and the ground voltage VSS. Another current path is formed by MN61. At this time, the level of the first voltage V1 is lowered in the current path to be formed, thereby lowering the level of the detection signal VD. Accordingly, the first VPP pump 430 and the second VPP pump 440 may perform a pumping operation in response to the level detection result VD of the VPP level detecting unit 400 or stop the pumping operation to obtain a stable VPP level.

즉, 도 7에 도시된 바와 같이, 본 발명에서는 참조 부호(78)에 의해 표시되는 제1전압(V1)이 고전압 검출 신호(HIVCCON)에 의해 제어되는 별도의 경로를 가지므로, 외부 전원 전압(Vext)의 증가에 따라서 VPP펌프의 동작을 제어할 수 있다. 따라서, 높은 전원 전압(VCC) 인가 시에는 제1VPP펌프(430) 또는 제2VPP 펌프(440)의 동작을 중지시키고, 전원 전압이 정상적인 레벨을 찾을 때까지 기다림으로써 안정적인 승압 전압(VPP)(도 7의 70)이 생성된다.That is, as shown in FIG. 7, in the present invention, since the first voltage V1 indicated by the reference numeral 78 has a separate path controlled by the high voltage detection signal HIVCCON, the external power supply voltage ( The operation of the VPP pump can be controlled according to the increase of Vext). Therefore, when the high power supply voltage (VCC) is applied, the stable operation of the boosted voltage (VPP) by stopping the operation of the first VPP pump 430 or the second VPP pump 440 and waiting for the power supply voltage to find a normal level (FIG. 7). 70) is generated.

이와 같이, 본 발명에서는 고전압 테스트 모드 신호를 이용하지 않기 때문에, 실제 시스템에 적용하는 것이 용이하고, VPP레벨 검출부에서 비교기의 출력에서 전류 경로를 형성하는 것이 아니라, 입력에서 제어하기 때문에 균일한 전류 제어가 가능하다.As described above, since the high voltage test mode signal is not used in the present invention, it is easy to apply to an actual system, and the VPP level detection unit controls the input instead of forming a current path at the output of the comparator. Is possible.

본 발명에 따르면, 높은 전원 전압 인가 시에 기준 전압을 이용하여 이를 검출하고, 검출된 결과에 의해 고전압 검출 신호를 인에이블시켜 VPP 펌프를 제어함으로써 항상 안정적인 레벨을 갖는 승압 전압을 얻을 수 있다는 효과가 있다. 또한, 테스트 모드에서가 아니라, 실제 시스템에서 높은 전원 전압의 인가를 검출할 수 있으므로, 반도체 메모리 장치에 과도한 스트레스가 가해지는 것을 방지할 수 있다는 효과가 있다.According to the present invention, it is possible to obtain a boosted voltage having a stable level at all times by detecting the voltage using a reference voltage when a high power supply voltage is applied, and enabling the high voltage detection signal to control the VPP pump based on the detected result. have. In addition, since the application of a high power supply voltage can be detected in the actual system rather than in the test mode, there is an effect that excessive stress on the semiconductor memory device can be prevented.

Claims

In a boosted voltage generation circuit for generating a boosted voltage by pumping an external power supply voltage,

A high voltage detector configured to compare an external power supply voltage with a predetermined reference voltage, and detect whether the external power supply voltage is increased by a predetermined level or more from the compared result, and output a high voltage detection signal;

A boosted voltage level detector for detecting the level of the boosted voltage in response to the high voltage detected signal and outputting the detected result as a detected signal;

A first boosted voltage pump pumping the external power supply voltage in response to the detection signal and outputting the pumped result as the boosted voltage; And

And a second boosted voltage pump configured to pump the external power supply voltage in response to at least one of the detection signal and the row address strobe enable signal, and output the pumped result as the boosted voltage. .

The method of claim 1, wherein the high voltage detection unit,

A reference voltage generator configured to generate a reference voltage having a predetermined level in response to the external power supply voltage;

A first transistor having a gate connected to the reference voltage, a source connected to the external power supply voltage, and a drain connected to the high voltage detection signal; And

And a second transistor having a drain connected to the high voltage detection signal, a gate connected to the external power supply voltage, and a source connected to the ground voltage.

The method of claim 2, wherein the high voltage detection unit,

And boosting the high voltage detection signal having the same level as the external power supply voltage when the external power supply voltage is increased to be greater than or equal to the dresshold voltage of the first transistor.

The method of claim 1, wherein the boosted voltage level detector,

A first resistor having one side connected to an internal voltage generated by the external power supply voltage and the other side connected to a first voltage;

A second resistor connected between the first voltage and the ground voltage;

At least one first transistor having one side connected to the first voltage and a drain and gate connected to each other;

A second transistor connected in series with the first transistor and switched by the high voltage detection signal;

At least one third transistor connected in series between the boosted voltage and a predetermined second voltage and having a gate and a drain connected to each other;

At least one fourth transistor coupled between the second voltage and a ground voltage; And

And a comparator for comparing the first voltage and the second voltage and generating the detection signal in response to the compared result.