KR20020094965A - Lead frame and semiconductor package using it - Google Patents
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Abstract
이 발명은 리드프레임 및 이를 이용한 반도체패키지에 관한 것으로, 더욱 상세하게 설명하면 납(Pb)이 포함된 솔더합금(solder alloys)의 도금이 필요없을 뿐만 아니라, 무연(Pb-free) 솔더합금으로 마더보드(mother board)에 용이하게 실장할 수 있도록, 대략 판상으로서 상부 제1면 및 하부 제2면을 갖는 칩탑재판과, 상기 칩탑재판의 외주연에 대략 방사상으로 위치되어 있으며, 상부 제1면 및 하부 제2면을 갖는 다수의 리드로 이루어진 리드프레임에 있어서, 상기 리드의 제2면에는 선도금층(pre-plated frame)이 더 형성된 것을 특징으로 함.The present invention relates to a lead frame and a semiconductor package using the same. More specifically, the present invention does not require plating of solder alloys containing lead (Pb), and also uses a lead-free solder alloy. In order to be easily mounted on a mother board, the chip mounting plate having an upper first surface and a lower second surface as a substantially plate shape, and positioned substantially radially on the outer periphery of the chip mounting plate, the upper first A lead frame comprising a plurality of leads having a surface and a lower second surface, wherein a second surface of the lead is further formed with a pre-plated frame.
Description
본 발명은 리드프레임 및 이를 이용한 반도체패키지에 관한 것으로, 더욱 상세하게 설명하면 납(Pb)이 포함된 솔더합금(solder alloys)의 도금이 필요없을 뿐만 아니라, 무연(Pb-free) 솔더합금으로 마더보드(mother board)에 용이하게 실장할 수 있는 리드프레임 및 이를 이용한 반도체패키지에 관한 것이다.The present invention relates to a lead frame and a semiconductor package using the same. In more detail, the plating of solder alloys including lead (Pb) is not required, and the mother is made of a lead-free solder alloy. The present invention relates to a lead frame that can be easily mounted on a mother board and a semiconductor package using the same.
통상 반도체패키지용 리드프레임은 연속된 금속 스트립(metal strip)을 화학적 에칭(etching)이나 기계적 스탬핑(stamping)에 의해 제조한 것으로, 그 역할은 반도체칩과 외부회로를 연결시켜주는 전선(lead) 역할과 반도체패키지를 마더보드(mother board)에 고정시켜주는 버팀대(frame)의 역할을 동시에 수행하는 것을 지칭한다.In general, a lead package for a semiconductor package is manufactured by chemical etching or mechanical stamping of a continuous metal strip. The role of the lead frame is to connect a semiconductor chip with an external circuit. And the semiconductor package to the mother board (mother board) to perform the role of a frame (frame) to perform at the same time.
이러한 리드프레임은 통상 구리(Cu), 구리 합금(Cu alloy), 니켈(Ni)/철(Fe) 합금, 또는 적용되는 분야에 따라 구리가 도금된 강철과 같은 통상적인 금속으로 제조된다.Such leadframes are typically made of conventional metals, such as copper (Cu), copper alloys (Cu alloys), nickel (Ni) / iron (Fe) alloys, or steel plated with copper depending on the field of application.
이러한 리드프레임(100')의 통상적인 예가 도1a 및 도1b에 도시되어 있으며, 이를 참조하여 종래의 구조를 간단히 설명하면 다음과 같다.A typical example of such a lead frame 100 ′ is shown in FIGS. 1A and 1B, which will be briefly described with reference to the related art.
도시된 바와 같이 중앙에 일정 공간(1)을 갖는 판 모양의 프레임(2)이 구비되어 있고, 상기 프레임(2)의 공간에는 대략 사각판 모양의 칩탑재판(4)이 형성되어 있다. 상기 칩탑재판(4)은 타이바(3)를 통하여 상기 프레임(2)에 연결되어 있다. 또한, 상기 칩탑재판(4)의 외주연에는 대략 방사상으로 다수의 리드(6)가 배열되어 있으며, 상기 모든 리드(6)는 그것과 수직 방향으로 형성된 댐바(8)에 연결되어 있다. 물론, 상기 댐바(8)는 상기 프레임(2)에 연결되어 있다. 또한, 상기 댐바(8)와 프레임(2) 사이에는 다수의 지지용 리드(10)가 형성되어, 상기 리드(6)를 안정적으로 지지할 수 있도록 되어 있다.As shown in the figure, a plate-shaped frame 2 having a predetermined space 1 is provided in the center, and the chip mounting plate 4 having a substantially square plate shape is formed in the space of the frame 2. The chip mounting plate 4 is connected to the frame 2 via tie bars 3. In addition, a plurality of leads 6 are arranged substantially radially on the outer periphery of the chip mounting plate 4, and all the leads 6 are connected to a dam bar 8 formed in a direction perpendicular thereto. Of course, the dam bar 8 is connected to the frame 2. In addition, a plurality of support leads 10 are formed between the dam bar 8 and the frame 2 so that the leads 6 can be stably supported.
여기서, 상기 리드(6)의 상면에는 차후 도전성와이어(26)와의 양호한 본딩(bonding)을 위해 일정두께의 금(Au) 또는 은(Ag) 도금층(12)이 형성되어 있다.Here, the gold (Au) or silver (Ag) plating layer 12 having a predetermined thickness is formed on the upper surface of the lead 6 for good bonding with the conductive wire 26 later.
한편, 상기 리드프레임(100')을 이용한 통상의 반도체패키지(200')가 도2에 도시되어 있으며, 이를 참조하여 종래의 구조를 간단히 설명하면 다음과 같다.Meanwhile, a conventional semiconductor package 200 ′ using the lead frame 100 ′ is shown in FIG. 2. A conventional structure will be briefly described with reference to the following.
도시된 바와 같이 대략 판상의 칩탑재판(4) 상면에는 접착수단(20)에 의해 반도체칩(22)이 접착되어 있다. 상기 반도체칩(22)은 상면에 다수의 입출력패드(24)가 형성되어 있다. 또한, 상기 칩탑재판(4)의 양측면에 형성된 다수의 리드(6)는 상기 반도체칩(22)의 입출력패드(24)와 도전성와이어(26)에 의해 상호 전기적 및 기계적으로 연결되어 있다. 또한, 상기 칩탑재판(4) 및 리드(6)의 상면으로는 봉지부(28)가 형성되어 있으며, 이는 상기 반도체칩(22) 및 도전성와이어(26) 전체를 덮고 있다.As illustrated, the semiconductor chip 22 is adhered to the upper surface of the substantially plate-shaped chip mounting plate 4 by the bonding means 20. A plurality of input / output pads 24 are formed on the semiconductor chip 22. In addition, the plurality of leads 6 formed on both side surfaces of the chip mounting plate 4 are electrically and mechanically connected to each other by the input / output pad 24 and the conductive wire 26 of the semiconductor chip 22. In addition, an encapsulation portion 28 is formed on upper surfaces of the chip mounting plate 4 and the lead 6, and covers the entirety of the semiconductor chip 22 and the conductive wire 26.
여기서, 상기 칩탑재판(4) 및 리드(6)의 하면은 상기 봉지부(28) 하면으로 노출되어 있으며, 이는 차후 마더보드에 접속되는 영역이 된다.Here, the lower surface of the chip mounting plate 4 and the lid 6 is exposed to the lower surface of the encapsulation portion 28, which is a region that is subsequently connected to the motherboard.
또한, 상기 마더보드에의 양호한 실장을 위해 상기 봉지부(28) 외측으로 노출된 리드(6) 및 칩탑재판(4)에는 일정두께의 솔더합금(30)이 도금되어 있다. 이러한 솔더합금(30)의 예로서는 주석/납(10Sn/90Pb, 63Sn/37Pb) 또는 주석/납/은( 62Sn/36Pb/2Ag) 등의 합금이 있다. 이러한 솔더합금(30)은 모두 납(Pb)을 포함하고 있으며, 따라서 용융점(melting point)이 낮은 장점이 있다. 또한 상기 솔더합금(30)은 젖음성(wettability), 연성(ductility), 부식저항성(corrosion resistance) 및 전기전도도(electrical conductivity)가 우수하여 전자산업분야에 널리 사용되고 있는 것들이다.In addition, a solder alloy 30 having a predetermined thickness is plated on the lead 6 and the chip mounting plate 4 exposed to the outside of the encapsulation portion 28 for good mounting on the motherboard. Examples of such a solder alloy 30 include an alloy such as tin / lead (10Sn / 90Pb, 63Sn / 37Pb) or tin / lead / silver (62Sn / 36Pb / 2Ag). All of the solder alloys 30 contain lead (Pb), and therefore, there is a low melting point (melting point). In addition, the solder alloys 30 are those that are widely used in the electronic industry because of excellent wettability, ductility, corrosion resistance, and electrical conductivity.
상기한 반도체패키지의 접속은 통상 마더보드의 소정 패턴에 미리 상기한 것과 같은 솔더합금 또는 솔더페이스트(solder paste) 등을 형성하고, 이와 상기 반도체패키지를 정렬한 상태에서 리플로우(reflow)를 함으로써 수행된다.The semiconductor package is connected by forming a solder alloy or solder paste as described above in a predetermined pattern on the motherboard and reflowing the semiconductor package in alignment. do.
그러나, 상기와 같은 납(Pb)이 포함된 솔더합금은 인간에게 매우 유해할 뿐만 아니라, 환경오염을 유발하는 문제가 있다. 또한, 최근 세계 각국의 선진국에서는 상기와 같이 납(Pb)이 도금된 리드프레임 및 반도체패키지의 수입을 제한하고 있는 추세에 있어 수출에 장애요소로 작용하고 있다.However, such a solder alloy containing lead (Pb) is not only very harmful to humans, there is a problem causing environmental pollution. In addition, recently developed countries around the world are limiting the import of lead (Pb) plated lead frames and semiconductor packages, which is a barrier to exports.
또한, 상기 봉지공정중 상기 봉지부의 재료로 사용된 봉지재와 상기 리드프레임은 결합력이 매우 강하여, 상기 봉지재가 리드프레임의 하면 즉, 리드 및 칩탑재판의 하면에도 얇게 형성되는 단점이 있다. 따라서, 상기 리드 및 칩탑재판 하면의 봉지재를 제거하는 디플래시(deflash) 공정을 반듯이 수행하여야 하는 단점도 있다.In addition, the encapsulant and the lead frame used as the encapsulant material during the encapsulation process have a very strong bonding force, so that the encapsulant is thinly formed on the lower surface of the lead frame, that is, the lower surface of the lead and the chip mounting plate. Therefore, there is a disadvantage in that the deflash process of removing the encapsulant on the lower surface of the lead and the chip mounting plate must be performed.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 납이 포함된 솔더합금의 도금이 필요없고 또한 무연솔더합금에 의해 마더보드에 용이하게 실장할 수 있으며, 디플래시 공정이 필요없는 리드프레임 및 이를 이용한 반도체패키지를 제공하는데 있다.Therefore, the present invention has been made to solve the above-mentioned conventional problems, do not require plating of the solder alloy containing lead, and can be easily mounted on the motherboard by a lead-free solder alloy, and requires a deflash process There is provided a lead frame and a semiconductor package using the same.
도1a는 통상적인 리드프레임의 한 예를 도시한 평면도이고, 도1b는 도1a의 I-I선 단면도이다.FIG. 1A is a plan view showing an example of a conventional lead frame, and FIG. 1B is a sectional view taken along the line I-I of FIG. 1A.
도2는 도1a 및 도1b의 리드프레임이 이용된 반도체패키지를 도시한 단면도이다.FIG. 2 is a cross-sectional view illustrating a semiconductor package using the lead frames of FIGS. 1A and 1B.
도3a 내지 도3d는 본 발명에 의한 리드프레임을 도시한 단면도이다.3A to 3D are cross-sectional views showing a lead frame according to the present invention.
도4a 내지 도4d는 본 발명에 의한 리드프레임이 이용된 반도체패키지를 도시한 단면도이다.4A to 4D are cross-sectional views illustrating a semiconductor package using a lead frame according to the present invention.
- 도면중 주요 부호에 대한 설명 --Description of the main symbols in the drawings-
100; 본 발명에 의한 리드프레임1; 공간100; Lead frame 1 according to the present invention; space
2; 프레임3; 프레임2; Frame 3; frame
4; 칩탑재판4a,4b; 칩탑재판의 제1면, 제2면4; Chip mounted plates 4a and 4b; First and second sides of the chip mounting board
6; 리드6a,6b;리드의 제1면, 제2면6; Leads 6a and 6b; first and second surfaces of the leads
8; 댐바10; 지지용리드8; Dambar 10; Support Lead
12; 도금층14a,14b,14c,14d; 선도금층12; Plating layers 14a, 14b, 14c, 14d; Leading gold layer
20; 접착수단22; 반도체칩20; Adhesive means 22; Semiconductor chip
24; 입출력패드26; 도전성와이어24; Input and output pads 26; Conductive Wire
28; 봉지부30; 솔더합금28; Encapsulation unit 30; Solder alloy
200; 본 발명에 의한 반도체패키지200; Semiconductor package according to the present invention
상기한 목적을 달성하기 위해 본 발명은, 대략 판상으로서 상부 제1면 및 하부 제2면을 갖는 칩탑재판과, 상기 칩탑재판의 외주연에 대략 방사상으로 위치되어 있으며, 상부 제1면 및 하부 제2면을 갖는 다수의 리드로 이루어진 리드프레임에 있어서, 상기 리드의 제2면에는 선도금층(pre-plated frame)이 더 형성된 것을 특징으로 한다.In order to achieve the above object, the present invention provides a chip mounting plate having an upper first surface and a lower second surface as a substantially plate shape, and positioned substantially radially on the outer circumference of the chip mounting plate. In a lead frame including a plurality of leads having a lower second surface, a pre-plated frame is further formed on the second surface of the lead.
여기서, 상기 선도금층은 칩탑재판의 제2면에도 형성될 수 있다.Here, the lead gold layer may also be formed on the second surface of the chip mounting plate.
또한, 상기 선도금층은 상기 제2면에서부터 니켈(Ni)-팔라듐(Pd), 니켈(Ni)-팔라듐(Pd)-금(Au), 금(Au)-니켈(Ni)-팔라듐(Pd), 금(Au)-니켈(Ni)-팔라듐(Pd)-금(Au)의 군(群)으로부터 선택된 어느 하나일 수 있다.In addition, the lead gold layer is nickel (Ni)-palladium (Pd), nickel (Ni)-palladium (Pd)-gold (Au), gold (Au)-nickel (Ni)-palladium (Pd) from the second surface And gold (Au) -nickel (Ni) -palladium (Pd) -gold (Au).
상기한 목적을 달성하기 위해 본 발명은, 대략 평면인 상부 제1면과 하부 제2면을 갖는 칩탑재판과, 상기 칩탑재판의 제1면에 접착수단으로 접착된 반도체칩과, 상기 칩탑재판의 외주연에 대략 방사상으로 배열되어 있으며 대략 평면인 상부 제1면과 하부 제2면을 갖는 다수의 리드와, 상기 반도체칩과 상기 리드를 전기적으로 연결하는 다수의 도전성와이어와, 상기 칩탑재판, 반도체칩, 리드 및 도전성와이어를 봉지하되, 상기 칩탑재판 및 리드의 제2면이 외부로 노출되도록 형성된 봉지부로 이루어진 반도체패키지에 있어서, 상기 봉지부 외측으로 노출된 리드의 제2면에는 선도금층이 더 형성된 것을 특징으로 한다.In order to achieve the above object, the present invention provides a chip mounting plate having an upper first surface and a lower second surface which are substantially planar, a semiconductor chip bonded to the first surface of the chip mounting plate by an adhesive means, and the chip. A plurality of leads having an upper first surface and a lower second surface that are substantially radially arranged on an outer circumference of the mounting plate, and a plurality of conductive wires electrically connecting the semiconductor chip and the leads; A semiconductor package including a mounting plate, a semiconductor chip, a lead, and a conductive wire, wherein the chip mounting plate and an encapsulation portion are formed to expose the second surface of the lead to the outside, wherein the second surface of the lead is exposed to the outside of the encapsulation portion. It characterized in that the leading gold layer is further formed.
여기서, 상기 선도금층은 봉지부 외측으로 노출된 칩탑재판의 제2면에도 형성될 수 있다.Here, the lead gold layer may also be formed on the second surface of the chip mounting plate exposed to the outside of the encapsulation part.
또한, 상기 선도금층은 상기 제2면에서부터 니켈(Ni)-팔라듐(Pd), 니켈(Ni)-팔라듐(Pd)-금(Au), 금(Au)-니켈(Ni)-팔라듐(Pd), 금(Au)-니켈(Ni)-팔라듐(Pd)-금(Au)의 군(群)으로부터 선택된 어느 하나일 수 있다.In addition, the lead gold layer is nickel (Ni)-palladium (Pd), nickel (Ni)-palladium (Pd)-gold (Au), gold (Au)-nickel (Ni)-palladium (Pd) from the second surface And gold (Au) -nickel (Ni) -palladium (Pd) -gold (Au).
상기와 같이 하여 본 발명에 의한 리드프레임 및 반도체패키지에 의하면, 봉지부 외측으로 노출되어 마더보드상에 접속되는 부분(리드프레임의 리드 및 칩탑재판의 제2면)에 무연솔더합금과 젖음성, 연성, 부식저항성 및 전기전도도가 우수한 선도금층이 형성됨으로써, 종래와 같이 납(Pb)이 포함된 솔더합금의 도금층이 필요없을 뿐만 아니라, 그 실장 작업도 용이하게 수행되는 장점이 있다.According to the lead frame and the semiconductor package according to the present invention as described above, lead-free solder alloy and wettability to the part (second surface of the lead frame and chip mounting board of the lead frame exposed to the outside of the encapsulation portion connected to the motherboard) Since the lead gold layer having excellent ductility, corrosion resistance and electrical conductivity is formed, not only the plating layer of the solder alloy containing lead (Pb) is required as in the prior art, but also the mounting work is easily performed.
또한, 상기 선도금층은 봉지재와 결합력이 매우 약하기 때문에, 봉지 공정중 봉지재가 상기 리드 및 칩탑재판의 하면에 형성되기 어려우며, 따라서 디플래시 공정이 필요없는 장점이 있다.In addition, since the lead gold layer has a very weak bonding force with the encapsulant, it is difficult to form the encapsulant on the lower surface of the lead and the chip mounting plate during the encapsulation process, and thus there is an advantage that the deflash process is unnecessary.
이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings such that those skilled in the art can easily implement the present invention.
도3a 내지 도3d는 본 발명에 의한 리드프레임(100)을 도시한 단면도이다.3A to 3D are cross-sectional views of the lead frame 100 according to the present invention.
여기서, 본 발명에 의한 리드프레임(100)의 평면 형상은 종래와 동일하므로 도1a를 참조하기로 한다. 또한 동일한 구성 요소는 종래와 동일한 부호를 이용하기로 한다.Here, since the planar shape of the lead frame 100 according to the present invention is the same as in the prior art, reference will be made to FIG. 1A. In addition, the same components will use the same reference numerals as before.
또한, 상기 리드프레임은 주로 구리(Cu) 계열로 제조된 것을 예로 하여 설명한다.In addition, the lead frame will be described with an example mainly made of a copper (Cu) series.
중앙에 일정 공간을 갖는 판 모양의 프레임(2)이 구비되어 있고, 상기 프레임(2)의 공간에는 대략 사각판 모양의 칩탑재판(4)이 형성되어 있다. 상기 칩탑재판(4)은 대략 평면인 상부 제1면(4a)과 대략 평면인 하부 제2면(4b)을 갖는다. 또한, 상기 칩탑재판(4)은 타이바(3)를 통하여 상기 프레임(2)에 연결되어 있다.A plate-shaped frame 2 having a predetermined space is provided in the center thereof, and a chip mounting plate 4 having a substantially square plate shape is formed in the space of the frame 2. The chip mounting plate 4 has an upper first surface 4a that is approximately planar and a lower second surface 4b that is approximately planar. In addition, the chip mounting plate 4 is connected to the frame 2 through the tie bar (3).
상기 칩탑재판(4)의 외주연에는 대략 방사상으로 다수의 리드(6)가 배열되어 있다. 상기 리드(6)는 대략 평면인 상부 제1면(6a)과 대략 평면인 하부 제2면(6b)을 갖는다. 또한 상기 모든 리드(6)들은 그것과 수직 방향으로 형성된 댐바(8)에연결되어 있다. 또한, 상기 댐바(8)와 프레임(2) 사이에는 다수의 지지용 리드(10)가 형성되어 있다.On the outer periphery of the chip mounting plate 4, a plurality of leads 6 are arranged substantially radially. The lid 6 has a generally planar upper first face 6a and an approximately planar lower second face 6b. All the leads 6 are also connected to a dam bar 8 formed in a direction perpendicular thereto. In addition, a plurality of support leads 10 are formed between the dam bar 8 and the frame 2.
여기서, 상기 리드(6)의 상면에는 차후 도전성와이어(26)와의 양호한 본딩을 위해 일정두께의 금(Au) 또는 은(Ag)으로 일정 두께의 도금층(12)이 형성되어 있다.Here, the plating layer 12 having a predetermined thickness is formed on the upper surface of the lead 6 with a predetermined thickness of gold (Au) or silver (Ag) for good bonding with the conductive wire 26.
한편, 상기 리드(6)의 제2면(6b)에는 일정두께의 선도금층(14a)(pre-plated frame)이 형성되어 있으며, 이러한 선도금층(14a)은 상기 칩탑재판(4)의 제2면(4b)에도 형성될 수 있다.On the other hand, a lead metal layer 14a (pre-plated frame) having a predetermined thickness is formed on the second surface 6b of the lead 6, and the lead metal layer 14a is formed of the chip mounting plate 4. It may also be formed on the two sides 4b.
여기서, 상기 선도금층(14a)은 상기 리드(6) 및 칩탑재판(4)의 제2면(6b,4b)과, 타이바의 하면에 모두 형성됨이 바람직하다.Here, the lead gold layer 14a is preferably formed on both the second surfaces 6b and 4b of the lead 6 and the chip mounting plate 4 and the lower surface of the tie bar.
상기 선도금층(14a)은 여러 형태로 형성될 수 있으며, 먼저 도3a에 도시된 바와 같이 니켈(Ni)-팔라듐(Pd)이 순차적으로 도금되어 형성될 수 있다.The lead gold layer 14a may be formed in various forms. First, as shown in FIG. 3A, nickel (Ni) -palladium (Pd) may be sequentially plated.
이와 같은 구조는 상기 니켈(Ni)에 의해 리드프레임(100)의 주재료인 구리(Cu)의 확산을 방지할 수 있고, 또한, 상기 팔라듐(Pd)은 상기 구리(Cu)와의 전위차를 줄여 내식성을 향상시기케 된다.Such a structure can prevent diffusion of copper (Cu), which is the main material of the lead frame 100, by the nickel (Ni), and the palladium (Pd) reduces the potential difference with the copper (Cu) to reduce corrosion resistance. It will improve.
또한, 도3b에 도시된 바와 같이 선도금층(14b)은 니켈(Ni)-팔라듐(Pd)-금(Au)이 순차적으로 도금되어 형성될 수도 있다. 여기서, 상기 금(Au) 대신 루테늄(Ru) 또는 은(Ag)이 이용될 수도 있다. 상기 니켈(Ni)은 리드프레임(100)의 주재료인 구리(Cu)의 확산을 방지하는 역할을 하고, 상기팔라듐(Pd)은 구리(Cu) 또는 철(Fe)과의 전위차를 줄여 내식성을 증가시킨다. 또한, 상기 금(Au), 루테늄(Ru) 또는 은(Ag)은 무연솔더합금과 더욱 양호하게 접속된다.In addition, as shown in FIG. 3B, the lead gold layer 14b may be formed by sequentially plating nickel (Ni) -palladium (Pd) -gold (Au). Here, ruthenium (Ru) or silver (Ag) may be used instead of the gold (Au). The nickel (Ni) serves to prevent the diffusion of copper (Cu), the main material of the lead frame 100, the palladium (Pd) increases the corrosion resistance by reducing the potential difference with the copper (Cu) or iron (Fe) Let's do it. In addition, the gold (Au), ruthenium (Ru) or silver (Ag) is better connected to the lead-free solder alloy.
계속해서, 도3c에 도시된 바와 같이 선도금층(14c)은 금(Au)-니켈(Ni)-팔라듐(Pd)이 순차적으로 도금되어 형성될 수도 있다. 상기 금(Au) 및 팔라듐(Pd)은 리드프레임(100)의 주재료인 구리(Cu)와의 전위차를 줄여 내식성을 더욱 향상시키고, 상기 니켈(Ni)은 상기 구리(Cu)의 확산 현상을 방지한다. 또한, 상기 팔라듐(Pd)은 마더보드에 형성된 무연솔더합금과의 접속력을 향상시킨다. 여기서, 상기 금(Au) 대신 루테늄(Ru) 또는 은(Ag)이 이용될 수도 있다.Subsequently, as shown in FIG. 3C, the lead gold layer 14c may be formed by sequentially plating gold (Au) -nickel (Ni) -palladium (Pd). The gold (Au) and palladium (Pd) reduce the potential difference with copper (Cu), the main material of the lead frame 100 to further improve corrosion resistance, and the nickel (Ni) prevents diffusion of copper (Cu) . In addition, the palladium (Pd) improves the connection force with the lead-free solder alloy formed on the motherboard. Here, ruthenium (Ru) or silver (Ag) may be used instead of the gold (Au).
이어서, 도3d에 도시된 바와 같이 선도금층(14d)은 금(Au)-니켈(Ni)-팔라듐(Pd)-금(Au)순으로 형성될 수도 있다. 마찬가지로, 상기 금(Au) 및 팔라듐(Pd)은 리드프레임(100)의 주재료인 구리(Cu)와의 전위차를 줄여 내식성을 더욱 향상시키고, 상기 니켈(Ni)은 상기 구리(Cu)의 확산 현상을 방지한다. 또한, 상기 최하부에 형성된 금(Au)은 마더보드에 형성된 무연솔더합금과의 접속력을 향상시킨다. 또한 상기 금(Au) 대신 루테늄(Ru) 또는 은(Ag)이 이용될 수도 있다.Subsequently, as shown in FIG. 3D, the lead gold layer 14d may be formed in the order of gold (Au) -nickel (Ni) -palladium (Pd) -gold (Au). Similarly, the gold (Au) and palladium (Pd) reduce the potential difference with copper (Cu), which is the main material of the lead frame 100, to further improve corrosion resistance, and the nickel (Ni) reduces the diffusion phenomenon of the copper (Cu). prevent. In addition, gold (Au) formed at the lowermost part improves the connection force with the lead-free solder alloy formed on the motherboard. In addition, ruthenium (Ru) or silver (Ag) may be used instead of the gold (Au).
여기서, 상기 니켈(Ni)의 두께는 대략 2㎛이상으로 형성하고, 상기 팔라듐(Pd)의 두께는 대략 1㎛이하로 형성함이 바람직하다. 즉, 상기 니켈(Ni)이 구리(Cu) 또는 철(Fe)의 확산을 충분히 막을 수 있도록 그 두께를 대략 2㎛ 이상으로 형성하고, 상기 팔라듐(Pd)은 1㎛ 이하의 두께가 되도록 하여 반도체패키지의제조 공정중 응력에 의한 균열을 예방하도록 한다.Here, the thickness of the nickel (Ni) is preferably formed to be approximately 2㎛ or more, and the thickness of the palladium (Pd) is preferably formed to be approximately 1㎛ or less. That is, the thickness of the nickel (Ni) to form a thickness of approximately 2㎛ or more to sufficiently prevent the diffusion of copper (Cu) or iron (Fe), and the palladium (Pd) to a thickness of 1㎛ or less semiconductor Prevent stress cracking during the package manufacturing process.
또한, 상기 금(Au), 루테늄(Ru) 또는 은(Ag)의 두께는 대략 0.2㎛로 제한됨이 바람직하다. 이는 상기 금(Au), 루테늄(Ru) 또는 은(Ag)의 두께가 0.2㎛를 초과할 경우 그 도금층에 크랙(crack)이 발생할 가능성이 높기 때문이다.In addition, the thickness of the gold (Au), ruthenium (Ru) or silver (Ag) is preferably limited to approximately 0.2㎛. This is because if the thickness of gold (Au), ruthenium (Ru) or silver (Ag) exceeds 0.2 μm, cracks are likely to occur in the plating layer.
더불어, 이러한 선도금층(14a,14b,14c,14d)은 반듯이 리드프레임(100)중 리드(6) 및 칩탑재판(4)의 제2면(6b,4b)에만 형성되도록 함이 중요하다. 물론, 타이바의 하면에도 형성된다.In addition, it is important that such lead gold layers 14a, 14b, 14c, and 14d are formed only on the leads 6 and the second surfaces 6b and 4b of the chip mounting plate 4 of the lead frame 100. Of course, it is formed on the lower surface of the tie bar.
왜냐하면, 상기 선도금층(14a,14b,14c,14d)은 반도체패키지의 제조 공정중 사용되는 봉지재와의 결합력이 매우 약하기 때문이다. 즉, 상기 리드(6) 및 칩탑재판(4)의 제1면(6a,4a)은 종래와 같이 구리(Cu) 재질이 그대로 노출되어 반도체패키지 제조 공정중 봉지재와 강한 접착력을 나타낼 수 있도록 한다.This is because the lead gold layers 14a, 14b, 14c, and 14d have a very weak bonding force with the encapsulant used during the manufacturing process of the semiconductor package. That is, the first surfaces 6a and 4a of the lead 6 and the chip mounting plate 4 are exposed to copper (Cu) materials as they are, and thus exhibit strong adhesive strength with the encapsulant during the semiconductor package manufacturing process. do.
상기 리드프레임(100)의 최하부에 형성되는 팔라듐(Pd), 금(Au), 루테늄(Ru) 또는 은(Ag)은 차후 마더보드에 미리 형성된 주석/은/구리(Sn/Ag/Cu), 주석/은/비쓰무쓰/구리(Sn/Ag/Bi/Cu) 또는 주석/아연/인듐(Sn/Zn/In)과 같은 무연솔더합금에 의해 용이하게 접속된다.Palladium (Pd), gold (Au), ruthenium (Ru) or silver (Ag) formed at the lowermost portion of the lead frame 100 may be formed of tin / silver / copper (Sn / Ag / Cu), It is easily connected by a lead-free solder alloy such as tin / silver / bismuth / copper (Sn / Ag / Bi / Cu) or tin / zinc / indium (Sn / Zn / In).
한편, 상기 리드프레임이 구리(Cu) 계열이 아닌, 니켈/철(Ni/Fe)합금으로 이루어진 경우, 상기 선도금층은 상기 제2면(4b,6b)에서부터 그 하부로 팔라듐(Pd)-구리(Cu)-니켈(Ni)-팔라듐(Pd), 금(Au)-구리(Cu)-니켈(Ni)-팔라듐(Pd), 니켈/인듐(Ni/In)-구리(Cu)-니켈(Ni)-팔라듐(Pd), 또는니켈/인듐(Ni/In)-팔라듐(Pd)-구리(Cu)-니켈(Ni)-팔라듐(Pd) 순으로 도금되어 형성될 수도 있다.(도시되지 않음) 여기서, 상기 금(Au)은 상술한 바와 같이 루테늄(Ru) 또는 은(Ag)으로 대체될 수도 있다.On the other hand, when the lead frame is made of nickel / iron (Ni / Fe) alloys, not copper (Cu) -based, the lead layer is palladium (Pd) -copper from the second surface (4b, 6b) below (Cu) -nickel (Ni) -palladium (Pd), gold (Au) -copper (Cu) -nickel (Ni) -palladium (Pd), nickel / indium (Ni / In) -copper (Cu) -nickel ( Ni-palladium (Pd) or nickel / indium (Ni / In) -palladium (Pd) -copper (Cu) -nickel (Ni) -palladium (Pd) may be plated and formed. Here, the gold (Au) may be replaced with ruthenium (Ru) or silver (Ag) as described above.
도4a 내지 도4d는 본 발명에 의한 리드프레임(100)이 이용된 반도체패키지(200)를 도시한 단면도이다.4A to 4D are cross-sectional views illustrating a semiconductor package 200 using the lead frame 100 according to the present invention.
도시된 바와 같이 대략 평면인 상부 제1면(4a)과 하부 제2면(4b)을 갖는 칩탑재판(4)이 형성되어 있고, 상기 칩탑재판(4)의 제1면(4a)에는 접착수단(20)으로 반도체칩(22)이 접착되어 있다. 여기서, 상기 반도체칩(22)은 상면에 다수의 입출력패드(24)가 형성되어 있다.As shown, a chip mounting plate 4 having an approximately first upper surface 4a and a lower second surface 4b, which is substantially planar, is formed, and on the first surface 4a of the chip mounting plate 4. The semiconductor chip 22 is bonded by the bonding means 20. Here, a plurality of input / output pads 24 are formed on the semiconductor chip 22.
상기 칩탑재판(4)의 외주연에는 대략 평면인 상부 제1면(6a)과 하부 제2면(6b)을 갖는 다수의 리드(6)가 형성되어 있다.On the outer periphery of the chip mounting plate 4, a plurality of leads 6 are formed having an upper planar upper surface 6a and a lower second surface 6b.
상기 반도체칩(22)과 상기 리드(6)는 골드와이어 또는 알루미늄와이어와 같은 도전성와이어(26)에 의해 전기적으로 연결되어 있다.The semiconductor chip 22 and the lead 6 are electrically connected by a conductive wire 26 such as a gold wire or an aluminum wire.
상기 칩탑재판(4), 반도체칩(22), 리드(6) 및 도전성와이어(26)는 봉지재로 봉지되어 있되, 상기 칩탑재판(4) 및 리드(6)의 제2면(4b,6b)은 상기 봉지재 외측으로 노출되어 있다. 여기서, 상기 봉지재로 봉지된 영역은 봉지부(28)라 칭한다.The chip mounting plate 4, the semiconductor chip 22, the lead 6, and the conductive wire 26 are encapsulated with an encapsulant, but the second surface 4b of the chip mounting plate 4 and the lead 6 is provided. 6b) is exposed to the outside of the encapsulant. Here, the region encapsulated with the encapsulant is referred to as encapsulation 28.
상기 봉지부(28) 외측으로 노출된 리드(6)의 제2면(6b)에는 선도금층(14a,14b,14c,14d)이 더 형성되어 있다. 이러한 선도금층(14a,14b,14c,14d)은 상기 봉지부(28) 외측으로 노출된 칩탑재판(4)의 제2면(4b)에도 더 형성될 수 있다.Lead gold layers 14a, 14b, 14c, and 14d are further formed on the second surface 6b of the lid 6 exposed to the outside of the encapsulation 28. The leading gold layers 14a, 14b, 14c, and 14d may be further formed on the second surface 4b of the chip mounting plate 4 exposed outside the encapsulation 28.
상기한 선도금층(14a,14b,14c,14d)은 도4a에 도시된 바와 같이 니켈(Ni)-팔라듐(Pd)이 순차적으로 도금되어 형성되거나, 도4b에 도시된 바와 같이 니켈(Ni)-팔라듐(Pd)-금(Au)이 순차적으로 도금되어 형성되거나, 도4c에 도시된 바와 같이 금(Au)-니켈(Ni)-팔라듐(Pd)이 순차적으로 도금되어 형성되거나, 도4d에 도시된 바와 같이 금(Au)-니켈(Ni)-팔라듐(Pd)-금(Au)이 순차적으로 도금되어 형성될 수 있다.The lead gold layers 14a, 14b, 14c, and 14d are formed by sequentially plating nickel (Ni) -palladium (Pd) as shown in FIG. 4A, or nickel (Ni)-as shown in FIG. 4B. Palladium (Pd)-gold (Au) is formed by plating sequentially, or as shown in Figure 4c, gold (Au)-nickel (Ni)-palladium (Pd) is formed by plating sequentially, as shown in Figure 4d As described above, gold (Au) -nickel (Ni) -palladium (Pd) -gold (Au) may be formed by sequentially plating.
이러한 선도금층(14a,14b,14c,14d)의 구조는 상술한 본 발명의 리드프레임(100) 구조와 모두 동일하므로 더 이상의 설명은 생략하기로 한다.Since the structures of the lead gold layers 14a, 14b, 14c, and 14d are the same as those of the lead frame 100 according to the present invention, further description will be omitted.
물론, 상기 선도금층은 리드프레임이 구리(Cu) 계열로 형성된 경우이며, 니켈/철(Ni/Fe) 계열로 형성된 경우에는 팔라듐(Pd)-구리(Cu)-니켈(Ni)-팔라듐(Pd), 금(Au)-구리(Cu)-니켈(Ni)-팔라듐(Pd), 니켈/인듐(Ni/In)-구리(Cu)-니켈(Ni)-팔라듐(Pd), 또는 니켈/인듐(Ni/In)-팔라듐(Pd)-구리(Cu)-니켈(Ni)-팔라듐(Pd) 순으로 도금되어 형성될 수도 있다.(도시되지 않음)Of course, the lead gold layer is a case where the lead frame is formed of a copper (Cu) series, and when the lead frame is formed of a nickel / iron (Ni / Fe) series, palladium (Pd) -copper (Cu) -nickel (Ni) -palladium (Pd) ), Gold (Au) -copper (Cu) -nickel (Ni) -palladium (Pd), nickel / indium (Ni / In) -copper (Cu) -nickel (Ni) -palladium (Pd), or nickel / indium It may be formed by plating in the order of (Ni / In) -palladium (Pd) -copper (Cu) -nickel (Ni) -palladium (Pd).
상기와 같은 구조의 반도체패키지(200)는 상기 선도금층(14a,14b,14c,14d)이 마더보드에 미리 형성된 무연 솔더합금과 접속력이 우수하기 때문에, 리드프레임(100)의 리드(6), 칩탑재판(4) 및 타이바의 하면에 종래와 같이 납(Pb)이 포함된 솔더합금을 도금할 필요가 없다.The semiconductor package 200 having the structure described above has the lead 6 of the lead frame 100 because the lead metal layers 14a, 14b, 14c, and 14d have excellent connection force with the lead-free solder alloy previously formed on the motherboard. It is not necessary to plate the solder alloy containing lead (Pb) on the lower surface of the chip mounting plate 4 and the tie bar as in the prior art.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.As described above, although the present invention has been described with reference to the above embodiments, the present invention is not limited thereto, and various modified embodiments may be possible without departing from the scope and spirit of the present invention.
따라서, 본 발명에 의한 리드프레임 및 반도체패키지에 의하면, 봉지부 외측으로 노출되어 마더보드상에 접속되는 부분(리드프레임의 리드 및 칩탑재판의 제2면)에 무연솔더합금과 젖음성, 연성, 부식저항성 및 전기전도도가 우수한 선도금층이 형성됨으로써, 종래와 같이 납(Pb)이 포함된 솔더합금의 도금층이 필요없을 뿐만 아니라, 그 마더보드에의 접속 작업도 용이하게 수행되는 효과가 있다.Therefore, according to the lead frame and the semiconductor package according to the present invention, lead-free solder alloy, wettability, ductility, and the like are exposed to the portion (second surface of the lead and the chip mounting board of the lead frame) exposed to the outside of the encapsulation portion. Since the lead gold layer having excellent corrosion resistance and electrical conductivity is formed, not only the plating layer of the solder alloy containing lead (Pb) is required as in the prior art, but also the connection work to the motherboard can be easily performed.
또한, 상기 선도금층은 봉지재와 결합력이 매우 약하기 때문에, 봉지 공정중 봉지재가 상기 리드 및 칩탑재판의 제2면에 형성되기 어려우며, 따라서 디플래시 공정이 필요없는 효과가 있다.In addition, since the lead gold layer has a very weak bonding force with the encapsulant, it is difficult for the encapsulant to be formed on the second surface of the lead and the chip mounting plate during the encapsulation process, and thus there is no need for a deflash process.
더불어, 상기 선도금층은 봉지부 외측으로 노출된 리드 및 칩탑재판의 제2면에만 형성되고, 제1면에는 형성되지 않음으로써, 상기 리드 및 칩탑재판과 봉지부와의 결합력은 종래와 같이 유지되는 효과가 있다.In addition, since the lead gold layer is formed only on the second surface of the lead and the chip mounting plate exposed to the outside of the encapsulation part, and is not formed on the first surface, the coupling force between the lead and the chip mounting plate and the encapsulation part is as in the prior art. There is a sustained effect.
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Legal Events
| Date | Code | Title | Description |
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| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20010612 |
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| PA0201 | Request for examination | ||
| PG1501 | Laying open of application | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20030331 Patent event code: PE09021S01D |
|
| E601 | Decision to refuse application | ||
| PE0601 | Decision on rejection of patent |
Patent event date: 20031128 Comment text: Decision to Refuse Application Patent event code: PE06012S01D Patent event date: 20030331 Comment text: Notification of reason for refusal Patent event code: PE06011S01I |