KR20020076791A - 실리콘 박막의 결정화 방법 및 이를 이용한박막트랜지스터 제조 방법 - Google Patents
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Abstract
본 발명은 박막트랜지스터의 소스, 드레인 및 채널을 형성하는 활성층을 결정화시키는 방법 및 이 결정화 방법을 통해 TFT를 제조하는 방법에 관한 것으로서, 결정화 촉진물질인 MILC 소스 금속을 균일한 박막을 형성할 수 있는 두께로 형성시킨 후에 바로 에칭하고 열처리함으로써, 실리콘 내에 존재하는 MILC 소스 금속의 영향을 최소화할 수 있으며 이후 공정에서도 MILC 소스 금속의 영향을 완전히 제거하는 효과가 있다.
Description
본 발명은 금속 유도 측면 결정화(Metal Induced Lateral Crystallization; MILC) 기술을 이용하여 제조하는 박막트랜지스터(Thin Film Transistor; TFT)에 관한 것이며, 특히, 박막트랜지스터의 소스, 드레인 및 채널을 형성하는 활성층(active layer)을 결정화시키는 방법 및 이 결정화 방법을 통해 TFT를 제조하는 방법에 관한 것이다.
LCD(Liquid Crystal Display), OLED(Organic Light Emitting Diode) 등의 디스플레이 장치에 사용되는 박막트랜지스터는 통상 유리, 석영 등의 투명 기판에 실리콘을 증착시킨 후 게이트 절연층 및 게이트 전극을 형성하고, 소스 및 드레인에 도펀트를 주입한 후 어닐링 처리를 하여 활성화시킨 후 활성층을 형성하여 구성된다. 박막트랜지스터의 소스, 드레인 및 채널을 구성하는 활성층은 통상 유리 등의투명 기판 상에 화학 기상 증착(CVD) 방법을 사용하여 실리콘층을 증착시켜 형성된다. 그러나, CVD 등의 방법에 의하여 직접 기판에 증착된 실리콘층은 비정질(amorphous) 실리콘막으로서 낮은 전자 이동도(electron mobility)를 가진다. 박막트랜지스터를 사용하는 디스플레이 장치가 빠른 동작 속도를 요하고 소형화됨에 따라 구동 IC의 집적도가 커지고 화소영역의 개구율이 감소되기 때문에, 실리콘막의 전자 이동도를 높여 구동회로를 화소 TFT와 동시에 형성하고 개개의 화소 개구율을 높일 필요가 있다. 이러한 목적을 위하여 비정질 실리콘층을 열처리하여 높은 전자 이동도를 가지는 결정질 구조의 결정질 실리콘층으로 결정화하는 기술이 사용되고 있다.
결정질 실리콘 박막을 사용하는 박막트랜지스터는 잘 알려진 소자이며, 절연층이 형성되어 있는 반도체 기판 위나, 절연 기판 상에 실리콘과 같은 반도체 박막을 형성시켜 제작된다. 박막트랜지스터는 다양한 집적회로에 사용되며, 특히, LCD의 각각의 화소에 형성된 스위칭 소자나, 주변회로부에 형성된 구동회로 등에 사용된다.
이러한 소자에 사용되는 다결정 실리콘 박막을 얻기 위해서는 잘 알려진 바와 같이 증착된 비정질 실리콘을 600℃ 이상의 온도에서 열처리를 하여야 한다. 하지만, LCD를 구동하는 소자로서 다결정 실리콘 박막트랜지스터는 유리 기판 위에 형성시켜야 하기 때문에, 열처리 온도는 유리 기판의 변형온도 이하인 600℃ 이하의 저온이어야 한다. 따라서, 이러한 문제를 해결하기 위하여 다음과 같은 두 방향으로의 연구가 진행되어 왔다.
첫번째 방향은 레이저(Laser)를 조사하여 실리콘 박막의 일부를 용융시켜 결정화시키는 방법이다. 이 방법은 기판의 온도는 많이 올리지 않고, 실리콘 박막의 일부만을 가열하는 방법이므로 기판의 변형없이 결정화가 가능하기는 하나, 결정화의 균일성, 고가의 제조 원가 및 수율 등의 문제가 있다.
두번째 방향은 금속 박막을 비정질 실리콘 박막에 증착함으로써 결정화 온도를 500℃ 이하로 낮추는 금속 유도 측면 결정화(MILC) 기술 이라는 방법이다. 이 방법은 금속 박막을 비정질 실리콘 박막에 증착한 후에 고로(furnace)에서 열처리를 하여 비정질 실리콘을 결정화시키는 방법이다. 이 방법은 레이저 열처리 방법의 문제인 결정화의 균일성 및 수율 등의 문제를 많이 해결하였다.
MILC 기술을 사용하여 종래의 박막트랜지스터를 제조하는 방법을 살펴보면 다음과 같다.
도 1a 내지 도 1f는 MILC 기술을 이용하여 종래의 TFT를 제조하는 공정을 나타내는 공정도이다.
도 1a는 박막트랜지스터의 활성층을 구성하는 비정질 실리콘층이 절연 기판(10) 상에 형성되어 패터닝된 상태의 단면도이다. 기판(10)은 코닝 1737 유리, 석영 또는 산화 실리콘, 산화된 실리콘 웨이퍼 등의 절연 물질로 구성된다. 선택적으로는 기판(10) 위에 기판(10)으로부터 활성층(11)으로 오염 물질이 확산되는 것을 방지하기 위한 하부 절연층(도시되지 않음)이 형성될 수 있다. 하부 절연층은 산화 실리콘(SiO2), 실리콘 질화물(SiNx), 실리콘 산화질화물(SiOxNy) 또는 이들의 복합층을 PECVD (Plasma-Enhanced Chemical Vapor Deposition), LPCVD (Low-Pressure Chemical Vapor Deposition), APCVD (Atmosphere Pressure Chemical Vapor Deposition), ECR CVD (Electron Cyclotron Resonance CVD) 등의 증착법을 이용하여 600℃ 이하의 온도에서 300 내지 10,000Å 양호하게는 500 내지 3,000Å 두께로 증착시켜 형성된다. 활성층(11)은 PECVD, LPCVD 또는 스퍼터링을 이용하여 비정질 실리콘을 100 내지 3,000Å 양호하게는 500 내지 1,000Å 두께로 증착시켜 형성된다. 활성층(11)은 소스 영역, 드레인 영역 및 채널 영역을 포함하고, 후에 형성될 기타 소자/전극 영역을 포함한다. 기판(10) 상에 형성된 활성층(11)은 제조하고자 하는 TFT의 규격에 맞도록 패터닝된다.
도 1b는 기판(10)과 패너닝된 활성층(11) 상에 게이트 절연층(12)과 게이트 전극(13)이 형성된 구조의 단면도이다. 게이트 절연층(12)은 PECVD, LPCVD, APCVD, ECR CVD 등의 증착법을 이용하여 산화 실리콘(SiO2), 실리콘 질화물(SiNx), 실리콘 산화질화물(SiOxNy) 또는 이들의 복합층을 300 내지 3,000Å 양호하게는 500 내지 1,000Å 두께로 증착시켜 형성된다. 게이트 절연층(12) 상에 금속 재료 또는 도핑된 폴리실리콘 등의 도전성 재료를 스퍼터링, 가열 증착(evaporation), PECVD, LPCVD, APCVD, ECR CVD 등의 방법을 사용하여 1,000 내지 8,000Å 양호하게는 2,000 내지 4,000Å 두께로 게이트 전극층을 증착시키고 이를 패터닝하여 게이트 전극(13)이 형성된다. 게이트 절연층(12)과 게이트 전극(13)은 하나의 마스크를 이용하여 패터닝, 에칭된다. 이 때, 게이트 전극(13)을 과도에칭함으로써 도1b와 같이 게이트 절연층(12)의 외측부분을 게이트 전극(13)이 덮지 못하게 되는 구조를 얻는다.
도 1c는 게이트 전극(13)을 마스크로 사용하여 활성층(11)의 소스 영역(11S) 및 드레인 영역(11D)을 도핑하는 공정을 나타내는 도면이다. N-MOS TFT를 제조하는 경우에는 이온샤워 도핑 또는 이온 주입법을 사용하여 PH3, P, As 등의 도펀트를 10 ∼ 200KeV(양호하게는 30 ∼ 100KeV)의 에너지로 1E11 ∼ 1E22/cm3(양호하게는 1E15 ∼ 1E21/cm3)의 도우즈로 도핑하고, P-MOS TFT를 제조하는 경우에는 B2H6, B, BH3등의 도펀트를 11 ∼ 200KeV의 에너지로 1E11 ∼ 1E22/cm3(양호하게는 1E14 ∼ 1E21/cm3)의 도우즈로 도핑한다. 이렇게 도핑할 경우 드레인 영역(11D)에 약하게 도핑된 영역(Lightly Doped Drain; LDD) 또는 오프셋 영역이 있는 접합부를 형성할 수도 있다. CMOS를 형성하는 경우에는 추가의 마스크를 이용한 여러 차례의 도핑 공정을 진행할 수도 있다.
도 1d는 도펀트의 도핑후 그 위에 Ni을 증착하여 Ni금속층(14)을 형성한 단면도이다. Ni금속층(14)은 게이트 절연층(12) 및 게이트 전극(13)에 의해 덮여 지는 채널 영역(11C)으로부터 오프셋(offset)되어 있다. Ni대신에 Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Cr, Mo, Tr, Ru, Rh, Cd, Pt 등의 금속이 사용될 수 있는데, 이 금속 중에 한 가지 이상을 사용한다. 이렇게 Ni을 포함하는 결정화 유도 금속은 스퍼터링, 가열 증착, PECVD 또는 이온 주입법에 의하여 인가될 수 있으나 일반적으로 스퍼터링이 사용된다. 이 때, Ni금속층(14)의 증착 두께는 실리콘 표면에 균일한 박막이 형성되어 금속 유도 결정화(Metal Induced Crystallization; MIC)를 일으킬 수 있는 두께이어야 하므로 수십 Å ~ 수백 Å이어야 한다.
그 후에 열처리를 진행하여 활성층(11)의 결정화를 유도하는 동시에 활성층(11)의 소스 영역(11S) 및 드레인 영역(11D)에 주입된 도펀트를 활성화시킨다. 이 공정은 텅스텐-할로겐 또는 크세논 아크 가열 램프를 사용하여 700 내지 800℃ 정도의 온도에서 수분 이내의 짧은 시간 동안 가열하는 고속 어닐링(RTA)법, 또는 엑시머 레이저를 사용하여 아주 짧은 시간 동안 가열하는 ELC법, 고로(furnace)를 사용하는 방법 등이 사용될 수 있다.
그 다음에 도 1e와 같이 Ni금속층(14)을 제거하여야 한다. 하지만, 실리콘이나 실리콘 산화막에 접하고 있는 Ni이 하지층과 반응을 하기 때문에 제거가 용이하지 않다. 그 후에는 종래의 방법을 통해 도 1f와 같은 트랜지스터를 제작한다.
상기와 같은 종래의 방법에 의해 트랜지스터를 제조하는 경우에는 다음과 같은 문제점이 있다. 먼저, Ni금속층(14)이 실리콘 박막 위에 균일하게 형성되기 위해서는 적어도 30Å 이상의 두께로 형성되어야 한다. 그러나, 실제 MIC나 MILC를 일으키는 데에 필요한 Ni의 양은 매우 소량이다. 따라서, 균일한 박막을 형성하기 위하여 필요 이상의 두께로 Ni을 형성해야 하는 문제가 있으며, 또한, 필요 이상으로 증착된 Ni이 열처리 중에 실리콘 내로 확산하여 존재하는 경우 트랜지스터의 특성에 악영향을 줄 수 있다. 이러한 문제를 해결하기 위하여 Ni을 매우 얇게 형성하는 경우에는 균일성(uniformity)에 문제가 생길수 있다. 또한, 열처리 이후에 Ni을 제거함에 있어서, 열처리 중에 Ni이 하지층과 반응하여 제거가 용이하지 않다. 따라서, 제거되지 않고 잔류하는 Ni은 이후의 제조공정에서 영향을 미칠 수 있으며, 트랜지스터의 특성이나 신뢰성에 영향을 줄 수 있다.
도 2에는 MILC 소소 금속인 Ni의 두께에 따른 실리콘 박막의 결정화도가 나타나 있다. 도 2의 그래프에 나타낸 것처럼, Ni두께가 1Å에서도 결정화가 쉽게 일어남을 알 수 있다. 도 3에는 MILC 소스 금속인 Ni을 1Å 증착한 후에 열처리하여 결정화한 결정질 실리콘으로 구성된 TFT의 특성이 나타나 있다. 도 3의 그래프에 나타낸 것처럼, Ni을 1Å 형성한 경우에도 TFT 특성 또한 우수함을 알 수 있다. 이렇듯, MILC를 위한 Ni의 증착 두께는 매우 얇아도 문제가 없으나, Ni을 얇게 형성하지 못하는 이유는 균일성 때문이다.
따라서, 본 발명은 MILC 소스 금속을 균일한 박막을 형성할 수 있는 두께로 형성시킨 후에 에칭하고 열처리함으로써, 실리콘 내에 존재하는 MILC 소스 금속의 영향을 최소화할 수 있으며 이후 공정에서도 MILC 소스 금속의 영향을 완전히 제거할 수 있는 실리콘 박막의 결정화 방법 및 이 결정화 방법을 통해 TFT를 제조하는 방법을 제공함을 목적으로 한다.
도 1a 내지 도 1f는 MILC 기술을 사용한 종래의 박막트랜지스터의 제조 방법을 나타내는 공정도.
도 2는 MILC 소소 금속인 Ni의 두께에 따른 실리콘 박막의 결정화도를 나타내는 그래프.
도 3은 MILC 소소 금속인 Ni을 1Å 증착한 후에 열처리하여 결정화한 결정질 실리콘으로 구성된 TFT의 특성을 나타내는 그래프.
도 4a 내지 도 4f는 본 발명의 한 실시예에 따른 박막트랜지스터의 제조 방법을 나타내는 공정도.
도 5a 내지 도 5e는 본 발명의 다른 실시예에 따른 박막트랜지스터의 제조 방법을 나타내는 공정도.
도 6a 내지 도 6e는 본 발명의 또 다른 실시예에 따른 박막트랜지스터의 제조 방법을 나타내는 공정도.
도 7a 내지 도 7e는 본 발명의 또 다른 실시예에 따른 박막트랜지스터의 제조 방법을 나타내는 공정도.
도 8은 본 발명의 방법에 의해 제조된 TFT의 특성을 나타낸 그래프.
♠ 도면의 주요부분에 대한 부호의 설명 ♠
40 : 절연 기판 41 : 비정질 실리콘층
41C : 채널 영역 41D : 드레인 영역
41S : 소스 영역 42 : 게이트 절연층
43 : 게이트 전극 44 : Ni금속층
45 : Ni실리사이드 박막
이러한 목적을 달성하기 위한 본 발명의 제1 특징에 따르면, 박막트랜지스터의 활성층을 구성하는 실리콘 박막을 결정화하는 방법에 있어서, 기판 상에 비정질실리콘 박막을 형성하는 단계; 상기 비정질 실리콘 박막의 적어도 일부분에 결정화 촉진물질을 형성하는 단계; 상기 결정화 촉진물질을 에칭하는 단계; 및 상기 기판을 열처리하여 상기 비정질 실리콘 박막을 결정질 실리콘 박막으로 결정화시키는 단계를 포함하는 실리콘 박막 결정화 방법이 제공된다.
본 발명의 제2 특징에 따르면, 실리콘 박막을 포함하는 박막트랜지스터를 제조하는 방법에 있어서, 기판 상에 박막트랜지스터(TFT)의 소스, 드레인 및 채널 영역을 구성하는 활성층으로서 비정질 실리콘 박막을 형성하는 단계; 상기 기판과 상기 활성층 상에 게이트 절연층 및 게이트 전극을 형성하는 단계; 상기 활성층의 소스 영역 및 드레인 영역에 도펀트를 주입하고 결정화 촉진물질을 인가하는 단계; 상기 결정화 촉진물질을 에칭하는 단계; 상기 기판 및 기판 상에 형성된 활성층을 열처리하여 상기 활성층을 구성하는 비정질 실리콘 박막을 결정질 실리콘 박막으로 결정화시키는 단계; 상기 기판과 활성층 및 게이트 전극 상에 콘택트 절연층을 형성하고 상기 소스 영역과 드레인 영역의 일부가 노출되도록 상기 콘택트 절연층에 콘택트 홀을 형성하는 단계; 및 상기 콘택트 홀을 통하여 상기 소스 영역 및 드레인 영역을 외부와 전기적으로 접속시키는 콘택트 전극을 형성하는 단계를 포함하는 박막트랜지스터 제조 방법이 제공된다.
본 발명의 제3 특징에 따르면, 실리콘 박막을 포함하는 박막트랜지스터를 제조하는 방법에 있어서, 기판 상에 박막트랜지스터(TFT)의 소스, 드레인 및 채널 영역을 구성하는 활성층으로서 비정질 실리콘 박막을 형성하는 단계; 상기 기판과 상기 활성층 상에 게이트 절연층 및 게이트 전극을 형성하는 단계; 상기 활성층의 소스 영역 및 드레인 영역에 도펀트를 주입하는 단계; 상기 기판과 활성층 및 게이트 전극 상에 콘택트 절연층을 형성하고 상기 소스 영역과 드레인 영역의 일부가 노출되도록 상기 콘택트 절연층에 콘택트 홀을 형성하는 단계; 상기 콘택트 홀을 통하여 상기 소스 영역 및 드레인 영역에 결정화 촉진 물질을 인가하는 단계; 상기 결정화 촉진물질을 에칭하는 단계; 상기 기판 및 기판 상에 형성된 활성층을 열처리하여 상기 활성층을 구성하는 비정질 실리콘 박막을 결정질 실리콘 박막으로 결정화시키는 단계; 및 상기 콘택트 홀을 통하여 상기 소스 영역 및 드레인 영역을 외부와 전기적으로 접속시키는 콘택트 전극을 형성하는 단계를 포함하는 박막트랜지스터 제조 방법이 제공된다.
이하에서는 첨부된 도면을 참조하여 본 발명의 구체적 실시예들을 설명한다.
도 4a 내지 도 4f는 본 발명의 한 실시예에 따라 MILC 현상을 이용하여 TFT를 제조하는 방법을 나타내는 공정도이다. 도 4a 내지 도 4f에 나타낸 바와 같이 본 발명에 따른 TFT의 제조 방법은 종래의 기술과는 달리 Ni을 증착하여 Ni금속층을 형성한 후에 바로 에칭해 낸다.
도 4a는 박막트랜지스터의 활성층을 구성하는 비정질 실리콘층이 절연 기판(40) 상에 형성되어 패터닝된 상태의 단면도이다. 기판(40)은 코닝 1737 유리, 석영 또는 산화 실리콘, 산화된 실리콘 웨이퍼 등의 절연 물질로 구성된다. 선택적으로는 기판(40) 위에 기판(40)으로부터 활성층(41)으로 오염 물질이 확산되는 것을 방지하기 위한 하부 절연층(도시되지 않음)이 형성될 수 있다. 하부 절연층은 산화 실리콘(SiO2), 실리콘 질화물(SiNx), 실리콘 산화질화물(SiOxNy) 또는 이들의 복합층을 PECVD (Plasma-Enhanced Chemical Vapor Deposition), LPCVD (Low-Pressure Chemical Vapor Deposition), APCVD (Atmosphere Pressure Chemical Vapor Deposition), ECR CVD (Electron Cyclotron Resonance CVD) 등의 증착법을 이용하여 600℃ 이하의 온도에서 300 내지 10,000Å 양호하게는 500 내지 3,000Å 두께로 증착시켜 형성된다. 활성층(41)은 PECVD, LPCVD 또는 스퍼터링을 이용하여 비정질 실리콘을 100 내지 3,000Å 양호하게는 500 내지 1,000Å 두께로 증착시켜 형성된다. 활성층(41)은 소스 영역, 드레인 영역 및 채널 영역을 포함하고, 후에 형성될 기타 소자/전극 영역을 포함한다. 기판(40) 상에 형성된 활성층(41)은 제조하고자 하는 TFT의 규격에 맞도록 패터닝된다.
도 4b는 기판(40)과 패너닝된 활성층(41) 상에 게이트 절연층(42)과 게이트 전극(43)이 형성된 구조의 단면도이다. 게이트 절연층(42)은 PECVD, LPCVD, APCVD, ECR CVD 등의 증착법을 이용하여 산화 실리콘(SiO2), 실리콘 질화물(SiNx), 실리콘 산화질화물(SiOxNy) 또는 이들의 복합층을 300 내지 3,000Å 양호하게는 500 내지 1,000Å 두께로 증착시켜 형성된다. 게이트 절연층(42) 상에 금속 재료 또는 도핑된 폴리실리콘 등의 도전성 재료를 스퍼터링, 가열 증착(evaporation), PECVD, LPCVD, APCVD, ECR CVD 등의 방법을 사용하여 1,000 내지 8,000Å 양호하게는 2,000 내지 4,000Å 두께로 게이트 전극층을 증착시키고 이를 패터닝하여 게이트 전극(43)이 형성된다. 게이트 절연층(42)과 게이트 전극(43)은 하나의 마스크를 이용하여 패터닝, 에칭된다. 이 때, 게이트 전극(43)을 과도에칭함으로써 도 4b와 같이 게이트 절연층(42)의 외측부분을 게이트 전극(43)이 덮지 못하게 되는 구조를 얻는다.
도 4c는 게이트 전극(43)을 마스크로 사용하여 활성층(41)의 소스 영역(41S) 및 드레인 영역(41D)을 도핑하는 공정을 나타내는 도면이다. N-MOS TFT를 제조하는 경우에는 이온샤워 도핑 또는 이온 주입법을 사용하여 PH3, P, As 등의 도펀트를 10 ∼ 200KeV(양호하게는 30 ∼ 100KeV)의 에너지로 1E11 ∼ 1E22/cm3(양호하게는 1E15 ∼ 1E21/cm3)의 도우즈로 도핑하고, P-MOS TFT를 제조하는 경우에는 B2H6, B, BH3등의 도펀트를 11 ∼ 200KeV의 에너지로 1E11 ∼ 1E22/cm3(양호하게는 1E14 ∼ 1E21/cm3)의 도우즈로 도핑한다.
도 4d는 도펀트의 도핑후 그 위에 결정화 촉진물질인 Ni을 증착하여 Ni금속층(44)을 형성한 단면도이다. Ni금속층(44)은 게이트 절연층(42) 및 게이트 전극(43)에 의해 덮여 지는 채널 영역(41C)으로부터 오프셋(offset)되어 있다. 따라서, Ni금속층(44)을 채널 영역(41C)으로부터 오프셋(Offset)시키기 위하여 추가의 포토레지스트 공정을 필요로 하지 않는다. Ni대신에 Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Cr, Mo, Tr, Ru, Rh, Cd, Pt 등의 금속이 사용될 수 있는데, 이 금속 중에 한 가지 이상을 사용한다. 이렇게 Ni을 포함하는 결정화 촉진물질은 스퍼터링, 가열 증착, PECVD 또는 이온 주입법에 의하여 인가될 수 있으나 일반적으로 스퍼터링이 사용된다. 인가되는 Ni금속층(44)의 두께는 비정질 실리콘층의 결정화를 유도하기에 필요한 한도 내에서 임의로 선택할 수 있으나, 대략 1 ∼ 10,000Å 양호하게는 10 ∼ 200Å의 두께로 형성된다.
그 다음에 Ni금속층(44)을 에칭하게 되는데, 이렇게 Ni금속층(44)을 에칭하게 되면, 실리콘 표면에 접하고 있는 Ni은 실리콘과 반응하여 실리사이드로 변화되어 제거되지 않으며, 그 이외의 부분에 형성된 Ni은 모두 에칭과정에서 모두 제거된다. 또한, 실리콘 표면 위에 필요 이상으로 형성된 Ni 역시 에칭공정 중에 제거된다. 이 때, 에칭 용액은 Ni과 Ni실리사이드 사이에 선택성을 가져야 하며, 예를 들어, 페릭 클로라이드(Ferric chloride), 1HNO3/5HCl, 150CH3COOH/50HNO3/3HCl 등이 사용된다. 이렇게 Ni금속층(44)을 에칭하게 되면, 도 4e와 같이 실리콘 박막 위에만 균일한 Ni실리사이드 박막(45)이 형성된다. 이렇듯, Ni금속층(44)의 에칭공정을 통해 Ni금속층을 최소한으로 형성시켜 균일한 박막을 형성할 수 있으며, 필요하지 않은 부분의 Ni금속층은 완전히 제거가능한 장점이 있다. 이로 인해, 실리콘 내에 존재하는 Ni의 영향을 최소화할 수 있으며, 이 후 공정에서도 Ni의 영향을 완전히 제거할 수가 있다.
그 후에 열처리를 진행하여 활성층(41)의 결정화를 유도하는 동시에 활성층(41)의 소스 영역(41S) 및 드레인 영역(41D)에 주입된 도펀트를 활성화시킨다. 이 공정은 텅스텐-할로겐 또는 크세논 아크 가열 램프를 사용하여 700 내지800℃ 정도의 온도에서 수분 이내의 짧은 시간 동안 가열하는 고속 어닐링(RTA)법, 또는 엑시머 레이저를 사용하여 아주 짧은 시간 동안 가열하는 ELC법, 고로(furnace)를 사용하는 방법 등이 사용될 수 있다. 본 발명의 실시예에서는 RTA 보다 낮은 300 ∼ 700℃의 온도에서 비정질 실리콘을 결정질 실리콘으로 결정화할 수 있는 MILC를 이용하여 활성층을 결정화시킨다. 활성층의 결정화는 양호하게는 고로(furnace) 내에서 300 ∼ 700℃의 온도로 0.1 ∼ 50 시간, 양호하게는 0.5 ∼ 20 시간 동안 진행된다. 이 때, Ni실리사이드 박막(45)층과 접한 실리콘은 MIC에 의해 결정화가 진행되고, 그 이외의 부분은 MILC에 의해 결정화가 진행된다.
그 후에 종래의 방법에서와 같이 기판과 활성층 및 게이트 전극 상에 콘택트 절연층을 형성한 후에, 소스 영역과 드레인 영역의 일부가 노출되도록 콘택트 절연층에 콘택트 홀을 형성하고, 이 콘택트 홀을 통하여 소스 영역 및 드레인 영역을 외부와 전기적으로 접속시키는 콘택트 전극을 형성함으로써 도 4f와 같이 트랜지스터를 제작한다.
상기와 같은 방법으로 진행되는 본 발명은 도펀트를 주입하는 공정과 MILC 소스 금속인 Ni금속층을 형성하는 공정의 순서를 바꾸어도 무관한다.
이상의 실시예를 들어 본 발명의 구성을 설명하였으나, 본 발명은 이하에서 설명하는 다른 실시예들의 형태로 구현될 수 있다. 본 발명의 다른 실시예들의 구체적 공정 조건은 별도로 설명되지 않는 한 상기의 실시예와 동일한 조건으로 실행될 수 있다.
도 5a 내지 도 5e는 본 발명의 다른 실시예에 따른 박막트랜지스터의 제조방법을 나타내는 공정도이다. 도 5a와 같이 비정질 실리콘층은 버퍼층(도시되지 않음)이 형성되어 있는 절연 기판(50) 상에 증착되고, 포토리소그래피에 의하여 비정질 실리콘을 패터닝하여 활성층(51)이 형성된다. 게이트 절연층(52) 및 게이트 전극(53)은 통상의 방법을 사용하여 활성층(50) 위에 형성된다.
도 5b와 같이 게이트 전극(53)을 마스크로 사용하여 절연 기판(50)의 전체를 도펀트로 도핑하여 활성층(51)에 소스 영역(51S), 채널 영역(51C) 및 드레인 영역(51D)을 형성한다. 그런 다음, 도 5c에서 보는 바와 같이 게이트 전극(52)과 게이트 전극 주변의 소스 영역(51S) 및 드레인 영역(51D)이 덮이도록 포토레지스트(54)를 형성하고, 기판(50) 및 포토레지스트(54)의 표면 전체에 결정화 촉진물질인 Ni을 증착시켜 Ni금속층(55)을 증착시킨다.
그 다음에 Ni금속층(55)을 에칭하게 되는데, 이렇게 Ni금속층(55)을 에칭하게 되면, 실리콘 표면에 접하고 있는 Ni은 실리콘과 반응하여 실리사이드로 변화되어 제거가 되지 않으며, 그 이외의 부분에 형성된 Ni 및 포토레지스트는 모두 에칭과정에서 모두 제거된다. 또한, 실리콘 표면 위에 필요 이상으로 형성된 Ni 역시 에칭공정 중에 제거된다. 이 때, 에칭 용액은 Ni과 Ni실리사이드 사이에 선택성을 가져야 하며, 예를 들어, 페릭 클로라이드(Ferric chloride), 1HNO3/5HCl, 150CH3COOH/50HNO3/3HCl 등이 사용된다. 이렇게 Ni금속층(54)을 에칭하게 되면, 도 5d와 같이 실리콘 박막 위에만 균일한 Ni실리사이드 박막(56)이 형성된다.
그 후에 열처리를 진행하여 활성층(51)의 결정화를 유도하는 동시에활성층(51)의 소스 영역(51S) 및 드레인 영역(51D)에 주입된 도펀트를 활성화시킨다. 그러면, Ni실리사이드 박막(56)층과 접한 실리콘은 MIC에 의해 결정화가 진행되고, 그 이외의 부분은 MILC에 의해 결정화가 진행된다.
그 후에 종래의 방법에서와 같이 기판과 활성층 및 게이트 전극 상에 콘택트 절연층을 형성한 후에, 소스 영역과 드레인 영역의 일부가 노출되도록 콘택트 절연층에 콘택트 홀을 형성하고, 이 콘택트 홀을 통하여 소스 영역 및 드레인 영역을 외부와 전기적으로 접속시키는 콘택트 전극을 형성함으로써 도 5e와 같이 트랜지스터를 제작한다.
상기와 같은 방법으로 진행되는 본 발명은 도펀트를 주입하는 공정과 MILC 소스 금속인 Ni금속층을 형성하는 공정의 순서를 바꾸어도 무관한다.
도 6a 내지 도 6f는 본 발명의 또 다른 실시예에 따른 박막트랜지스터의 제조 방법을 나타내는 공정도이다. 도 6a는 박막트랜지스터의 활성층을 구성하는 비정질 실리콘층(61)이 절연 기판(60) 상에 형성되어 패터닝되고, 그 위에 게이트 절연층(62)과 하부 게이트 전극(63), 상부 게이트 전극(64)을 형성한 단면도이다.
도 6b는 상부 게이트 전극(64)을 마스크로 사용하여 도펀트를 비정질 실리콘층(61)에 고농도로 도핑하여 소스 영역(61S) 및 드레인 영역(61D)을 형성하는 공정을 보여준다. 이렇게 도펀트로 도핑한 후에 도 6c에 나타낸 것처럼, 상부 게이트 전극(64)을 마스크로 하여 비정질 실리콘층(61)의 결정화를 촉진하는 MILC 소스 금속인 Ni을 증착시켜 Ni금속층(65)을 형성한다. 이 때, 상부게이트 전극(64)의 폭을 하부 게이트 전극(63)의 폭 보다 크게 하면, 상부 게이트 전극(64)에 의해 마스킹된 부분에는 결정화 유도 금속층이 형성되지 않기 때문에 채널 영역(61C)으로부터 결정화 유도 금속이 일정한 거리를 두고 오프셋(offset)되는 효과가 생기게 된다.
상기와 같이 Ni금속층(65)을 형성한 후에는 도 6d와 같이 상부 게이트 전극(64)을 제거한다. 그런 다음, Ni금속층(65)을 에칭하게 되는데, 이렇게 Ni금속층(65)을 에칭하게 되면, 실리콘 표면에 접하고 있는 Ni은 실리콘과 반응하여 실리사이드로 변화되어 제거가 되지 않으며, 그 이외의 부분에 형성된 Ni은 에칭과정에서 모두 제거된다. 또한, 실리콘 표면 위에 필요 이상으로 형성된 Ni 역시 에칭공정 중에 제거된다. 이 때, 에칭 용액은 Ni과 Ni실리사이드 사이에 선택성을 가져야 하며, 예를 들어, 페릭 클로라이드(Ferric chloride), 1HNO3/5HCl, 150CH3COOH/50HNO3/3HCl 등이 사용된다. 이렇게 Ni금속층(65)을 에칭하게 되면, 도 6e와 같이 실리콘 박막 위에만 균일한 Ni실리사이드 박막(66)이 형성된다.
본 발명에서 도펀트를 도핑시키는 공정과 MILC 소스 금속인 Ni금속층을 형성하는 공정은 순서를 바꾸어 실행될 수 있다.
그 후에 열처리를 진행하여 활성층(61)의 결정화를 유도하는 동시에 활성층(61)의 소스 영역(61S) 및 드레인 영역(61D)에 주입된 도펀트를 활성화시킨다. 그러면, Ni실리사이드 박막(66)층과 접한 실리콘은 MIC에 의해 결정화가 진행되고, 그 이외의 부분은 MILC에 의해 결정화가 진행된다.
그 후에 종래의 방법에서와 같이 기판과 활성층 및 게이트 전극 상에 콘택트절연층을 형성한 후에, 소스 영역과 드레인 영역의 일부가 노출되도록 콘택트 절연층에 콘택트 홀을 형성하고, 이 콘택트 홀을 통하여 소스 영역 및 드레인 영역을 외부와 전기적으로 접속시키는 콘택트 전극을 형성함으로써 도 6f와 같이 트랜지스터를 제작한다.
도 7a 내지 도 7f는 본 발명의 다른 실시예에 따른 박막트랜지스터의 제조 방법을 나타내는 공정도이다. 도 7a와 같이 비정질 실리콘층은 버퍼층(도시되지 않음)이 형성되어 있는 절연 기판(70) 상에 증착되고, 포토리소그래피에 의하여 비정질 실리콘을 패터닝하여 활성층(71)이 형성된다. 게이트 절연층(72) 및 게이트 전극(73)은 통상의 방법을 사용하여 활성층(70) 위에 형성된다. 도 7b와 같이 게이트 전극(73)을 마스크로 사용하여 절연 기판(70)의 전체를 도펀트로 도핑하여 활성층(71)에 소스 영역(71S), 채널 영역(71C) 및 드레인 영역(71D)을 형성한다.
도 7c는 활성층(71)이 도핑된 이후에 게이트 절연층(72) 및 게이트 전극(73) 상에 콘택트 절연층(74)을 형성하고 패터닝하여 콘택트 홀(75)을 형성한 구조의 단면도이다. 콘택트 절연층(74)은 PECVD, LPCVD, APCVD, ECR CVD, 스퍼터링 등의 증착법을 이용하여 산화 실리콘, 실리콘 질화물, 실리콘 산화질화물 또는 이들의 복합층을 1,000 내지 15,000Å 양호하게는 3,000 내지 7,000Å 두께로 증착시켜 형성된다. 콘택트 절연층(74)은 포토리소그래피에 의하여 형성된 패턴을 마스크로 사용하여 습식 또는 건식 에칭되어, 콘택트 전극이 활성층의 소스 및 드레인 영역과 접속되는 경로를 제공하는 콘택트 홀(75)이 형성된다.
도 7d는 콘택트 홀(75) 내에 노출된 소스 영역(71S)및 드레인 영역(71D)에활성층을 구성하는 비정질 실리콘의 결정화를 촉진하는 MILC 소스 금속인 Ni을 증착시켜 Ni금속층(76)을 인가한 상태의 단면도이다. 도 7e는 콘택트 홀(75) 내에 인가된 Ni금속층을 에칭한 상태를 나타낸 것으로서, 이렇게 Ni금속층(76)을 에칭하게 되면, 실리콘 표면에 접하고 있는 Ni은 실리콘과 반응하여 실리사이드로 변화되어 제거되지 않지만, 실리콘 표면 위에 필요 이상으로 형성된 Ni 역시 에칭공정 중에 제거된다. 이 때, 에칭 용액은 Ni과 Ni실리사이드 사이에 선택성을 가져야 하며, 예를 들어, 페릭 클로라이드(Ferric chloride), 1HNO3/5HCl, 150CH3COOH/50HNO3/3HCl 등이 사용된다. 이렇게 Ni금속층(76)을 에칭하게 되면, 도 7e와 같이 실리콘 박막 위에만 균일한 Ni실리사이드 박막(77)이 형성된다.
그 후에 열처리를 진행하여 활성층(71)의 결정화를 유도하는 동시에 활성층(71)의 소스 영역(71S) 및 드레인 영역(71D)에 주입된 도펀트를 활성화시킨다. 그러면, Ni실리사이드 박막(77)층과 접한 실리콘은 MIC에 의해 결정화가 진행되고, 그 이외의 부분은 MILC에 의해 결정화가 진행된다. 그 후에 콘택트 홀(75)을 통하여 소스 영역 및 드레인 영역을 외부와 전기적으로 접속시키는 콘택트 전극을 형성함으로써 도 7f와 같이 트랜지스터를 제작한다.
도 8은 본 발명의 방법에 의해 제조된 TFT의 특성을 나타낸 그래프이다. 도 8에 나타낸 각 곡선은 기판의 서로 다른 부분의 TFT의 특성을 나타낸 것으로서, TFT의 특성이 매우 우수하고, 기판 전체에 걸쳐서 매우 균일한 특성을 가짐을 알 수 있다.
본 발명은 MILC 소스 금속인 Ni을 균일한 박막을 형성할 수 있는 두께로 증착시킨 후에 바로 에칭하고 열처리하는 방법으로서, Ni을 에칭할 때에 실리콘 표면에 접하고 있는 Ni은 실리콘과 반응하여 Ni실리사이드로 변환되어 제거되지 않지만, 그 이외의 부분에 형성된 Ni과 실리콘 표면 위에 필요 이상으로 형성된 Ni은 에칭공정에서 제거된다. 따라서, 본 발명의 방법을 사용하면 Ni을 최소한으로 형성시켜 균일한 박막을 형성할 수 있으며, 필요하지 않은 부분의 Ni은 완전히 제거가 가능한 장점이 있다. 그로 인해, 본 발명은 실리콘 내에 존재하는 Ni의 영향을 최소화할 수 있으며, 이후 공정에서 Ni의 영향을 완전히 제거하는 효과가 있다.
이상 본 발명의 내용이 실시예들을 들어 설명되었으나, 본 발명의 실시예들은 본 발명의 예시에 불과하며 본 발명의 범위를 제한하는 것으로 해석되어서는 아니된다. 본 발명이 속하는 분야의 기술자는 본원의 특허청구범위에 기재된 원리 및 범위 내에서 본 발명을 여러 가지 형태로 변형 또는 변경할 수 있다.
Claims (22)
- 박막트랜지스터의 활성층을 구성하는 실리콘 박막을 결정화하는 방법에 있어서,기판 상에 비정질 실리콘 박막을 형성하는 단계;상기 비정질 실리콘 박막의 적어도 일부분에 결정화 촉진물질을 형성하는 단계;상기 결정화 촉진물질을 에칭하는 단계; 및상기 기판을 열처리하여 상기 비정질 실리콘 박막을 결정질 실리콘 박막으로 결정화시키는 단계를 포함하는 실리콘 박막 결정화 방법.
- 제1항에 있어서, 상기 결정화 촉진물질으로 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Cr, Mo, Tr, Ru, Rh, Cd, Pt 중 한 가지 이상의 금속을 사용하는 실리콘 박막 결정화 방법.
- 제1항에 있어서, 상기 결정화 촉진물질이 스퍼터링, 가열 증착(evaporation), CVD 방법 또는 이온주입법에 의해 형성되는 실리콘 박막 결정화 방법.
- 제3항에 있어서, 상기 결정화 촉진물질이 10 ∼ 200Å의 두께로 형성되는 실리콘 박막 결정화 방법.
- 제1항에 있어서, 상기 열처리는 고로(furnace)를 이용한 열처리, RTA 또는 ELC법에 의해 행해지는 실리콘 박막 결정화 방법.
- 제5항에 있어서, 상기 고로 내에서 300 ∼ 700℃의 온도로 열처리되는 실리콘 박막 결정화 방법.
- 제1항에 있어서, 상기 결정화 촉진물질을 에칭한 후에 상기 비정질 실리콘 박막에 접촉한 상기 결정화 촉진물질은 실리사이드 박막으로 잔류하는 실리콘 박막 결정화 방법.
- 제1항에 있어서, 상기 에칭은 페릭 클로라이드(Ferric chloride), 1HNO3/5HCl 또는 150CH3COOH/50HNO3/3HCl 로 행해지는 실리콘 박막 결정화 방법.
- 실리콘 박막을 포함하는 박막트랜지스터를 제조하는 방법에 있어서,기판 상에 박막트랜지스터(TFT)의 소스, 드레인 및 채널 영역을 구성하는 활성층으로서 비정질 실리콘 박막을 형성하는 단계;상기 기판과 상기 활성층 상에 게이트 절연층 및 게이트 전극을 형성하는 단계;상기 활성층의 소스 영역 및 드레인 영역에 도펀트를 주입하고 결정화 촉진물질을 인가하는 단계;상기 결정화 촉진물질을 에칭하는 단계;상기 기판 및 기판 상에 형성된 활성층을 열처리하여 상기 활성층을 구성하는 비정질 실리콘 박막을 결정질 실리콘 박막으로 결정화시키는 단계;상기 기판과 활성층 및 게이트 전극 상에 콘택트 절연층을 형성하고 상기 소스 영역과 드레인 영역의 일부가 노출되도록 상기 콘택트 절연층에 콘택트 홀을 형성하는 단계; 및상기 콘택트 홀을 통하여 상기 소스 영역 및 드레인 영역을 외부와 전기적으로 접속시키는 콘택트 전극을 형성하는 단계를 포함하는 박막트랜지스터 제조 방법.
- 제9항에 있어서, 상기 게이트 전극을 과도에칭하여 상기 게이트 절연층이 노출되게 하고, 그 노출된 상기 게이트 절연층을 마스크로 사용하여 상기 결정화 촉진물질을 인가하는 박막트랜지스터 제조 방법.
- 제9항에 있어서, 상기 게이트 전극을 다중 게이트 전극으로 구성하고, 상기 다중 게이트 전극 중에서 가장 넓은 면적을 갖는 게이트 전극을 마스크로 사용하여 상기 결정화 촉진물질을 인가하는 박막트랜지스터 제조 방법.
- 제9항에 있어서, 상기 게이트 절연층 및 게이트 전극 상에 형성되는 포토레지스터를 마스크로 사용하여 상기 결정화 촉진물질을 인가하는 박막트랜지스터 제조 방법.
- 제8항 내지 제12항 중 어느 한 항에 있어서, 상기 결정화 촉진물질을 인가한 후에 상기 도펀트를 주입하는 박막트랜지스터 제조 방법.
- 실리콘 박막을 포함하는 박막트랜지스터를 제조하는 방법에 있어서,기판 상에 박막트랜지스터(TFT)의 소스, 드레인 및 채널 영역을 구성하는 활성층으로서 비정질 실리콘 박막을 형성하는 단계;상기 기판과 상기 활성층 상에 게이트 절연층 및 게이트 전극을 형성하는 단계;상기 활성층의 소스 영역 및 드레인 영역에 도펀트를 주입하는 단계;상기 기판과 활성층 및 게이트 전극 상에 콘택트 절연층을 형성하고 상기 소스 영역과 드레인 영역의 일부가 노출되도록 상기 콘택트 절연층에 콘택트 홀을 형성하는 단계;상기 콘택트 홀을 통하여 상기 소스 영역 및 드레인 영역에 결정화 촉진 물질을 인가하는 단계;상기 결정화 촉진물질을 에칭하는 단계;상기 기판 및 기판 상에 형성된 활성층을 열처리하여 상기 활성층을 구성하는 비정질 실리콘 박막을 결정질 실리콘 박막으로 결정화시키는 단계; 및상기 콘택트 홀을 통하여 상기 소스 영역 및 드레인 영역을 외부와 전기적으로 접속시키는 콘택트 전극을 형성하는 단계를 포함하는 박막트랜지스터 제조 방법.
- 제9항 또는 제14항에 있어서, 상기 결정화 촉진물질으로 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Cr, Mo, Tr, Ru, Rh, Cd, Pt 중 한 가지 이상의 금속을 사용하는 박막트랜지스터 제조 방법.
- 제9항 또는 제14항에 있어서, 상기 결정화 촉진물질이 스퍼터링, 가열 증착(evaporation), CVD 방법 또는 이온주입법에 의해 형성되는 박막트랜지스터 제조 방법.
- 제16항에 있어서, 상기 결정화 촉진물질이 10 ∼ 200Å의 두께로 형성되는 박막트랜지스터 제조 방법.
- 제9항 또는 제14항에 있어서, 상기 열처리는 고로(furnace)를 이용한 열처리, RTA 또는 ELC법에 의해 행해지는 박막트랜지스터 제조 방법.
- 제18항에 있어서, 상기 고로 내에서 300 ∼ 700℃의 온도로 열처리되는 박막트랜지스터 제조 방법.
- 제9항 또는 제14항에 있어서, 상기 결정화 촉진물질을 에칭한 후에 상기 비정질 실리콘 박막에 접촉한 상기 결정화 촉진물질은 실리사이드 박막으로 잔류하는 박막트랜지스터 제조 방법.
- 제9항 또는 제14항에 있어서, 상기 도펀트의 주입은 이온 주입법 또는 이온 샤워 도핑법을 이용하는 박막트랜지스터 제조 방법.
- 제9항 또는 제14항에 있어서, 상기 에칭은 페릭 클로라이드(Ferric chloride), 1HNO3/5HCl 또는 150CH3COOH/50HNO3/3HCl 로 행해지는 박막트랜지스터 제조 방법.
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