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KR20020073517A - 다층 전자부품탑재용 기판의 제조 방법 - Google Patents

다층 전자부품탑재용 기판의 제조 방법 Download PDF

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KR20020073517A
KR20020073517A KR1020027009773A KR20027009773A KR20020073517A KR 20020073517 A KR20020073517 A KR 20020073517A KR 1020027009773 A KR1020027009773 A KR 1020027009773A KR 20027009773 A KR20027009773 A KR 20027009773A KR 20020073517 A KR20020073517 A KR 20020073517A
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substrate
hole
mounting
pattern
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KR1020027009773A
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츠카다기요타카
콘도미츠히로
이시다나오토
아사노코우지
미노우라히사시
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이비덴 가부시키가이샤
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Abstract

패턴의 층간격을 줄이고, 또한 도통신뢰성이 우수한 미세 도통용 홀을 용이하게 형성할 수 있고, 또한, 에칭엑에 대한 내식성, 및 본딩와이어에 대한 접속신뢰성이 우수한 접속단자를 갖는 다층전자부품탑재용 기판의 제조 방법을 제공한다.

Description

다층 전자부품탑재용 기판의 제조 방법{METHOD FOR MANUFACTURING A MULTILAYER ELECTRONIC COMPONENT MOUNTING SUBSTRATE}
본 발명은, 다층 프린트배선판의 제조 방법에 관한 것으로, 더욱 상세하게는, 탑재용 홀을 갖는 다층 전자부품탑재용 기판의 제조 방법에 관한 것으로, 얇은 절연층의 형성과 도통용 홀 (conductive holes)의 형성, 그리고, 에칭 액으로부터 배선판의 보호에 관한 것이다.
최근, 다층 프린트배선판에 있어서, 신호를 빠른 속도로 전송할 수 있도록, 패턴 층의 간격을 짧게 하기 위하여 절연층의 두께를 얇게 하고자 하는 요구가 있어 왔다.
도 1은, 다층 프린트배선판을 제조하는 기존의 방법을 나타내고 있다. 이 방법에서는, 도통용 홀(92)과 도체패턴(93)을 절연기판 위에 형성하고, 복수개의 기판(91)을 함께 적층(laminate)시킨다.
그러나, 상기 방법에 의하면, 절연기판(91)에, 도통용 홀(92)과 도체패턴 (93)을 먼저 형성하여야 한다. 이것은 절연 기판(91)을 얇게 만드는 것을 어렵게 한다.
도 2는, 얇은 절연층을 형성하는 기존의 제조 공정을 보여주고 있다. 이러한 제조 공정에서는, 도통용 홀(92)과 도체패턴(93)을 가진 절연기판(91)이 만들어 진다. 기판(91) 위의 표면에, 프리프레그(prepreg) 또는 이와 유사한 것으로 만들어진 절연층(911)을 적층시킨다. 그리고, 도체패턴(931)이 절연층(911)의 표면에 형성된다. 그 다음, 절연층(911)을 자외선으로 조사하고 현상하여, 절연층에(911) 도통용 홀(921)을 형성한다. 도금막(930)이 도통용 홀(921)의 벽에 피복된다. 이러한 방법으로 절연층이 적층되어지기 때문에, 도체패턴(93, 931) 사이의 간격이 감소하고, 신호의 빠른 속도로의 전송이 가능하다.
그러나, 상기의 제조 공정에 있어서, 도통용 홀이 형성된 후에, 절연층(911) 위에 남는 잔여 수지(resin)는 도통용 홀(921)의 만족스럽지 못한 도통를 야기할 수 있다. 따라서, 도통용 홀(921)은 커야 한다. 그러나, 이것은 도통용 홀 사이의 피치를 좁히는 것을 어렵게 만든다.
또한, 도 3 에서 보는 바와 같이, 탑재용 홀(93)을 갖는 다층 프린트배선판에 있어서, 도통용 홀(94)을 형성할 때, 탑재용 홀(94)에 있는 도체패턴(93)의 노출된 부분이 동박(銅箔) 에칭액에 의해 부식되어 질 수 있다. 이는 탑재용 홀(94)에 있는 본딩 패드(942)의 노출된 부분과 본딩 와이어와의 접속을 만족스럽지 못하게 할 수 있다.
본 발명의 목적은, 에칭 액에 대해 우수한 내식성(耐蝕性)과, 본딩 와이어에 대해 우수한 접속 신뢰성을 갖는 접속 단자를 가진 다층 전자부품 탑재용 기판의 제조 방법을 제공하는 데에 있다.
도 1은, 다층 프린트 배선판의 제조 방법에 대한 첫번째 선행기술을 나타낸 그림이다.
도 2는, 다층 프린트 배선판의 제조 방법에 대한 두번째 선행기술을 나타낸 그림이다.
도 3은, 다층 프린트 배선판의 제조 방법에 대한 두번째 선행기술을 나타낸 그림이다.
도 4는 본 발명의 첫번째 실시예에 의한 다층 전자부품탑재용 기판의 단면도이다.
도 5는 도 4의 다층 전자부품탑재용 기판의 평면도이다.
도 6은 코어 패턴을 가진 코아 기판을 나타낸 평면도이다.
도 7은 코아 기판의 단면도로서, 벽면 패턴을 형성하는 방법을 나타낸다.
도 8은 벽면 패턴을 가진 코아 기판의 사시도이다.
도 9는 코어 패턴을 가진 코어 기판의 사시도이다.
도 10 - 도 16은 본 발명의 두 번째 실시예에 의한 다층 전자부품탑재용 기판의 제조 방법을 나타내는 단면도이다.
도 17 - 도 18은 본 발명의 세번째 실시예에 의한 다층 전자부품탑재용 기판의 제조 방법을 나타낸 단면도이다.
도 19는 본 발명의 네 번째 실시예에 의한 다층 전자부품탑재용 기판의 제조 방법을 나타내 단면도이다.
도 20 - 도 24는 본 발명의 네 번째 실시예에 의한 다층 전자부품탑재용 기판의 제조 방법을 나타내 단면도이다.
본 발명은 다층 전자부품 탑재용 기판의 제조 방법에 관한 것으로, 제 1공정에서는, 전자부품탑재용 홀과, 탑재용 홀과 함께 노출된 접속 단자와, 도통용 홀 저부의 개구부를 피복하기 위한 패드를 가진 코어 패턴을 포함하는 코아 기판을 준비한다. 제 2공정에서는, 탑재용 홀과 노출된 상태의 접속 단자를 가진 코아 기판의 표면에, 절연층을 피복하여 적층판을 형성한다. 제 3공정에서는,접속단자의 표면을 무전해 도금막으로 피복한다. 제 4공정에서는, 상기 적층판 표면에 금속층을 형성한다. 제 5공정에서는, 상기 적층판의 도통용 홀의 형성부분에, 레이저 빔을 조사하여, 피복패드를 저부로 하는 도통용 홀을 형성한다. 제 6공정에서는, 상기 도통용 홀의 내부에 도전성 피막을 형성한다. 제 7공정에서는, 상기 금속 층을 에칭하여 표면 패턴을 형성한다. 제 3공정 후와 제 7공정 전에, 상기 적층판을 가열한 후, 표면 패턴을 형성하기 전에 무전해 도금막의 표면을 그라인딩 하는 단계를 포함한다.
본 발명에 있어서, 탑재용 홀과 함께 노출된 접속 단자는, 무전해 도금 막으로 피복되어 있다. 접속단자는 구리로 만들어지는 것이 바람직하다. 그러나, 접속 단자에 포함된 구리는 무전해 도금 막에 스며들 수 있다. 구리는 에칭 액에 대한 내식성을 저하시키는 원인이 되는 물질이다. 따라서, 본 발명에 있어서는,무전해 도금 막 안에 있던 구리를 막 표면으로 확산시키기 위해 무전해 도금 막을 가열한다. 그 결과, 무전해 도금 막의 자기소결(self-sintering)이 증가하고, 미세 막 구조가 얻어진다. 이것은, 표면 패턴(제 7공정)을 형성하는데 사용되어지는 에칭 액에 대한 도금의 내식성을 향상시킨다. 따라서, 탑재용 홀의 내부에 노출된 접속단자는 에칭 액에 의해 부식되지 않는다. 이는 접속단자에 대한 본딩 와이어, 플립 칩(flip chip), 납땜 접속의 접합 강도(bonding strenth)를 향상시킨다.
또한, 본 발명은 다음과 같은 다층 전자부품탑재용 기판을 제조하는 방법을 제공한다. 먼저, 제 1공정에서는, 전자부품탑재용 홀과, 탑재용 홀과 함께 노출된 접속 단자와, 도통용 홀 저부의 개구부를 피복하기 위한 패드를 가진 코어 패턴을 포함하는 코아 기판을 준비한다. 제 2공정에서는, 탑재용 홀과, 노출된 상태의 접속 단자를 가진 코아 기판의 표면에, 절연층을 피복하여 적층판을 형성한다. 제 3공정에서는, 접속단자의 표면을 무전해 도금막으로 피복한다. 제 4공정에서는, 상기 적층판 표면에 금속층을 형성한다. 제 5공정에서는, 상기 금속 층을 에칭하여 표면 패턴을 형성한다. 제 6공정에서는, 상기 적층판의 도통용 홀의 형성부분에, 레이저 빔을 조사하여, 피복패드를 저부로 하는 도통용 홀을 형성한다. 제 7공정에서는, 상기 도통용 홀의 내부에 도전성 피막을 형성한다. 제 3공정 후와 제 5공정 전에, 상기 적층판을 가열한 후, 표면 패턴을 형성하기 전에 무전해 도금막의 표면을 그라인딩 하는 단계를 포함한다.
첫번째 발명에 있어서는, 표면 패턴의 형성 후에 도통용 홀을 형성하고, 두번째 발명에 있어서는, 도통용 홀의 형성 후에 표면 패턴을 형성한다.
두번째 발명에 있어서, 제 2공정과 제 3공정 중 어느 하나가 먼저 실시될 수 도 있다. 무전해 도금 막을 형성한 후와 표면 패턴을 형성하기 전에, 적층판을 가열하여야 한다.
무전해 도금 막은 무전해 Ni-Au 도금이나, 무전해 Ni-Pd 도금으로 형성되는 것이 바람직한다.
이하, 첨부한 도면을 참고로 본 발명의 바람직한 실시예를 설명하기로 한다.
(실시예 1)
본 발명의 실시예 1에 따른 다층 전자부품탑재용 기판을, 도 4 내지 도 16을 참조로 하여 설명하기로 한다.
도 4 에서 나타나듯이, 다층 전자부품탑재용 기판(55)은, 전자 부품를 탑재하기 위한 탑재용 홀(29)과, 코어패턴(12, 13)을 가진 코어기판(21), 상기 코어기판(21)에 피복되어 있는 절연층(22, 23)의 상부에 적층된 표면 패턴(11, 14)을 포함하고 있다.
다층 전자부품탑재용 기판(55)은 도통용 홀(31, 32, 33)을 포함하고 있으며, 상기 도통용 홀은, 코어기판(12, 13)과 표면패턴(11, 14) 및 탑재용 홀(29)의 주변과 내부에 노출되어 있는 접속단자(119, 121, 122, 141)를 전기적으로 접속시킨다.
접속단자(121, 122)는, 무전해 Ni-Au 도금 또는 무전해 Ni-Pd 도금 으로 이루어진 무전해 도금막(5)으로 피복되어 있다. 벽면 패턴(15)은 도통용 홀(29)의 내부벽면에 형성되어 있다. 벽면패턴(15)의 상하부는 코어기판의 상하부에 형성된 벽패드(123, 131)와 연결되어 있다. 벽면 패턴(15)과 벽 패드(123, 131) 또한, 무전해 Ni-Au 도금 또는 Ni-Pd 도금으로 이루어진 무전해 도금막으로 피복되어 있다.
도통용 홀( 31, 32, 33)의 저부도, 피복패드(129, 138, 139)에 의해 덮여 있다. 도 4 및 도 6 에서 나타난 바와 같이, 표면패턴(11)은, 외부접속용 솔더볼 (63)을 접합하기 위한 접합패드(115)를 포함한다. 탑재용 홀(29)을 덮고 있는 방열판(81)은, 다층 전자부품탑재용 기판(55)의 하부표면에 부착된다.
다층 전자부품탑재용 기판(55)은, 솔더레지스트(25)로 피복된다.
도 4 및 도 5 을 참고하면, 코어패턴(12)은, 도통용 홀(31) 저부의 개구부를 덮고있는 코팅패드(129)와, 도통용 홀(33)의 중앙부를 둘러싸고 있는 보강랜드 (128)와, 접속단자(121, 122) 및 접속단자(122)와 접속되어 있는 벽면패드(123)를 포함한다.
이하, 다층 전자부품탑재용 기판의 제조방법에 대하여 설명한다.
(제 1 공정)
우선, 코어기판으로서의 절연기판을 준비한다.
도 7 에서 보이는 바와 같이, 코어기판(21)의 양면에 구리박을 붙인다. 그 다음, 탑재용 홀(29)은 루터를 사용하여 만든다. 탑재용 홀(29)의 내벽을 포함하여, 코아기판의 표면에 화학구리도금 또는 전기구리도금에 의해 금속도금막을 형성한다.
상기 금속도금 막(130) 표면에, 레지스트 막(7)을 형성한다. 슬릿(41)이 있는 마스크(40)를 사용하여, 산란광(4)을 코어기판(21)에 조사한다. 이후, 마스크 (40)를 제거하고, 레지스트 막(7)을 선택적으로 제거한다. 그 다음, 레지스트 막(7)으로 피복되지 않은 금속도금(130)과 구리박(1)을 에칭하여 제거하므로써, 도 8에서 보는 바와 같이, 벽면패턴(15)과 노출표면(292)이 형성된다.
그 다음, 레지스트 막(7)을 알칼리 용매에 의하여 제거하여, 구리박(1)을 노출시킨다.
이후, 도 9에 보여지는 바와 같이, 탑재용 홀(29)을 덮고 있는 마스크 42 를 사용하여, 구리박을 에칭한다. 도 10 및 도 6에 나타난 바와 같이, 코어기판 (21)의 상부표면에 접속단자(121, 122), 벽면패드(123), 피복패드(129) 및 보강랜드(128)를 포함하는 코어패턴(12)을 형성한다.
도 6에 나타난 바와 같이, 피복패드(129)는 원형이며, 도통용 홀(31) 저부의 개구부를 덮는다. 상기 보강랜드(128)는 고리모양이며, 도통용 홀(33)의 측벽을 둘러싸고 있다. 도 10 및 도 4 에서와 같이, 원형의 피복패드(138, 139)와 벽면패드(131)를 포함하는 코어패턴(13)를 코어기판(21)의 하부표면에 형성한다.
(제 2 공정)
도 11 에서 보는 바와 같이, 코아 기판(21)의 표면에, 프리프레그를 적층하여 절연층(22,23)을 형성하여, 적층판(20)을 얻는다. 상면측의 절연층(22)을 구성하는 프리프레그에는, 탑재용 홀(29)보다 큰 면적을 갖는 개구공를 형성하고, 하면측의 절연층(23)을 구성하는 프리프레그에는에는, 탑재용 홀(29) 보다 작은 면적을 갖는 개구공을 형성한다.
(제 3 공정)
도 12 에 나타난 바와 같이, 탑재용 홀(29) 내부에 노출된 접속단자(121, 122)와 벽면패턴(15) 및 벽면패드(123, 131)의 표면에, 무전해 Ni-Au 도금 또는 무전해 Ni-Pd 도금을 실시하여, 무전해 도금막을 형성한다.
무전해 Ni-Au 도금은, 무전해도금을 통하여 형성된 니켈도금막과 금도금막을 뜻한다. 무전해 Ni-Pd 도금이란, 무전해도금을 통하여 이루어진 니켈도금막과 팔라듐도금막을 뜻한다.
(제 4 공정)
이후에, 도 13 에서 보이는 바와 같이, 적층판(20)의 상면과 하면에, 프리프래그로 이루어진 접착쉬트(24)를 끼워 구리박(1)을 부착한다. 이 때, 구리박(1)에 의해 탑재용 홀(29)을 피복한다.
이후, 도 14 에 도시한 바와 같이, 에칭을 행하여, 도통용 홀 형성부분(310, 320, 330)에 개구공(10)을 형성한다.
(제 5 공정)
이후, 도통용 홀(30-33)을 형성하기 위하여, 절연판(20)의 도통용 홀의 형성부분(310, 320, 330)에 레이져 빔(45)를 조사한다. 도통용 홀 형성부분(310, 320, 330)을 제외한 적층판(20)의 전체표면은 구리박(1)로 덮여있어, 레이져빔(45)은 적층판(20)을 손상시키지 않는다.
(제 6 공정)
이후, 도 15(a) 에 도시한 바와 같이, 도통용 홀(31 내지 33) 내벽을 포함하여, 적층판(20)표면에, 화학구리도금, 팔라듐 촉매 부여 및 전기구리도금을 행하여, 도전성 피막(67)을 형성한다. 비교적 깊은 도통용 홀(33)의 중앙부를 둘려싸고 있는 보강랜드(128)는, 화학도금의 석출을 쉽게하여, 도통용 홀(33) 내벽에 도전성 피막(67)이 균일하게 형성된다. 이것은, 보강랜드(128)와 표면 패턴(11) 사이의 거리와, 보강랜드(128)와 도체 패턴(13) 사이의 거리가 짧아져, 도전부재의 간격이 단축화되었기 때문이다.
도 15(b)에 보이는 바와 같이, 적층판(20)을 150℃ 에서 60 분간 이상,또는, 160℃ 에서 30분간 이상 가열한다.
(제 7 공정)
도 16 에서 보는 바와 같이, 구리박(1)에 에칭을 실시하여, 접속 단자(119) , 솔더 볼(solder ball)접합용 접합패드(115)를 포함하는 표면 패턴과, 접속 단자 (141)을 포함하는 표면 패턴(14)을 형성한다.
도 4 에서 보는 바와 같이, 적층판의 표면(20)에 솔더 레지스트(25))로 피복한다. 접합패드(115), 접속 단자(119, 141,121,122), 벽면 패드(123,131), 벽면 패턴(15)의 표면에, 니켈/금 도금막을 형성한다. 접합패드(115)의 표면에, 솔더 볼(63)을 접합한다. 적층판(20) 하면에, 탑재용 홀(29)을 피복하는 금속제 방열판( 81)을, 에폭시 절연 수지 등과 같은 것으로 이루어진 접착제(85)로 접착한다. 방열 판(81) 표면은, 탑재용 홀(29) 저부를 구성하게 된다. 방열판(81) 표면에는, 은 페이스트(siver paste) 등의 접착제에 의해 전자부품(82)이 접착된다.
이상에 의해, 다층 전자부품탑재용 기판(55)이 얻어진다.
본 발명의 작용과 효과를 설명하면 다음과 같다.
도 12에서 보는 바와 같이, 탑재용 홀(29)의 내부에 노출되어 있는 접속 단자(121,122)는, 무전해 도금 막(5)으로 피복한 후, 가열한다. 가열에 의해, 무전해 도금 막(5) 중에 함유되어 있는 구리가, 막 표면에 확산된다. 따라서, 무전해 도금 막(5)의 자기소결(self-sintering)이 증가하여, 미세한 막 구조가 얻어진다. 이는, 표면 패턴 형성시에 사용하는 에칭 액에 대한, 무전해 도금 막(5)의 내식성을 향상시킨다. 따라서, 탑재용 홀(29)의 내부에 노출되어 있는 접속 단자(121,122)의 표면이 부식되지 않는다. 따라서, 접속 단자에 대한 본딩 와이어(84)의 접합 강도가 향상된다.
접속 단자(121,122)의 표면은 무전해 도금 막(5)으로 코팅한다. 따라서, 우수한 내식성을 갖는 것 외에도, 납 도금이 요구되지 않는다.
적층판(20)은, 150∼250℃ 의 온도로 가열하는 것이 바람직하다. 이것은 접속 단자(121, 122)의 내식성을 향상시킨다. 가열온도가 150℃ 보다 낮은 경우에는, 무전해 도금 막에서의 금(gold)의 확산이 충분하지 않아, 접속 단자가 에칭 액에 의해 부식될 수 있다. 가열 온도가 250℃를 초과하는 경우에는, 열이 절연층 (22,23)에 영향을 미칠 수 있는 가능성이 커지게 된다. 따라서, 가열 처리는 짧은 시간 안에 실시되어야 한다.
벽면 패턴(15)과 벽면 패드(123, 131)는, 필요치 않을 때에는 형성되지 않아도 좋다. 코어 패턴의 단지 한쪽 면에 절연층을 적층하여 표면 패턴을 형성하여도 좋다.
제 2 공정과 제 3 공정 중 어느 하나가 먼저 실시될 수 있다. 다만, 무전해 도금 막(5)의 형성 후와, 표면 패턴(11,14)의 형성 전에, 적층판(20)을 가열하여야 한다.
(실시예 2)
실시예 2 에서는, 도 17 에서 보이는 바와 같이, 적층판(20)에 도통용 홀(31,32,33)을 만드는 제 5 공정 실시 후에, 도금처리로 금속 층(300)을 형성하는 제 4 공정을, 도 18에서 보는 바와 같이 실시한다.
환언하면, 실시예 1의 제 1∼3 공정을 실시한 후에, 제 5 공정을 실시하고, 그 후, 제 4 공정을 실시한다. 제 4 공정 전과, 제 5 공정 전 또는 후에 적층판을 가열한다. 가열 조건은, 150℃ 에서 60 분 또는 그 이상이나, 160℃ 에서 30분 또는 그 이상으로 한다.
그 다음, 실시예 1의 제 6 공정와 제 7 공정을 실시한다. 다른 방법은 실시예 1와 동일하다.
실시예 2 에서는, 표면 패턴(11) 형성 전, 에칭 공정 중에, 무전해 도금 막 (5)을 가열한다. 이것은, 에칭 액이 접속 단자(119, 121, 122, 141)를 부식시키는 것을 방지한다.
무전해 도금 막(5)의 표면을, 표면 패턴(11, 14)를 형성하기 전에, 그라인딩시키는 것이 바람직하다. 이는, 무전해 도금 막(5)에 포함되어 있는 구리를 제거시킨다. 따라서, 에칭액에 의한 접속 단자(121, 122)의 부식을 효과적으로 방지한다. 접속 단자는, 아르곤 플라즈마(plasma) 또는 연마분 등을 사용하는 기계적 연마에 의해 그라인딩 될 수 있다.
(실시예 3)
도 19에서와 같이, 실시예 3 에 의한 다층 전자부품탑재용 기판(56)은, 코어 기판(21)의 내부에 코어 패턴이 제공되어 진다는 것을 제외하고, 실시예 2의 구조와 유사하다.
도 19 에 의하면, 다층 전자부품탑재용 기판(56)은, 코어 패턴(12, 13, 19)을 갖는 코어 기판, 코어 기판(21)의 상하부 면에 피복된 절연층(22, 23), 절연층( 22, 23)의 표면에 형성된 표면 패턴(11, 14), 탑재용 홀(29)로 부터 그 내부에 노출된 접속 단자(119, 121 122, 141)를 포함한다.
코어 기판(21)에 있는 코어 패턴(19) 은, 도통용 홀(301, 33) 저부의 개구부을 덮기 위한 피복패드(198)를 포함한다. 코어 패턴(19)은, 벽면 패턴(15)과 벽면 패드(123)를 통하여, 접속 단자(122)와 전기적으로 접속되어 있다(도 5 참조).
표면 패턴(11)은, 외부 접속용 솔더볼(63)을 접합하기 위한 접합 패드(115) 를 포함한다. 코어 패턴(12)은, 도통용 홀(33)의 중앙부를 둘러싸고 있는 링(ring) 모양의 보강 랜드(128)와, 도통용 홀(31)의 저부를 피복하는 피복 패드(129)와, 접속 단자(121)를 벽면 패턴(15)에 접속시키는 벽면 패드(123)와, 접속 단자(122)를포함한다(도 5참조). 실시예 4 의 다층 전자부품탑재용 기판은, 실시예 2 에서와 동일한 평면 구조를 갖는다.
접속 단자(121, 122)는, 본딩 와이어(84)에 의해, 전자 부품(82)과 전기적으로 접속하기 위한 것으로, 접속 단자(121, 122)의 표면은, 무전해 Ni-Au 도금, 또는 무전해 Ni-Pd 도금을 실시, 가열한 무전해 도금 막(5)으로 피복되어 있다.
이하, 상기의 다층 전자부품탑재용 기판의 제조방법을 설명한다.
제 1 공정
도 20 에서와 같이, 먼저, 코어 패턴(19)을, 절연층(210) 사이에 형성한다. 실시예 1 에서와 같은 방법으로, 코어 패턴(12, 13) 과 코어 기판(21)을 형성한다.
그 다음, 코어 기판(21)에 레이져를 조사하여, 도통용 홀(301)을 만들고, 그 내벽을 도전성 피막(67)으로 피복한다.
제 2 공정
도 21(a) 에서 보는 바와 같이, 코어 기판(21)의 탑재용 홀(29)을 개구시킨 상태로, 코어 기판(21)의 상면 및 하면에 절연층(22)을 피복한다.
제 3 공정
그 다음, 절연층(22, 23)의 표면에, 프리프레그로 이루어진 접착시트(24)로 구리박(1)을 접착한다. 접착 시트(24)와 구리박(1)에는, 적층전에 미리, 탑재용 홀 (29)을 노출시키기 위한 개구공(10)을 열어둔다.
제 4 공정
탑재용 홀(29)의 내부에 노출된 접속단자(121,122)와, 벽면 패턴(15)과 벽면패드(123, 131)의 표면에, 무전해 도금 막을 적용시키 위해, 무전해 Ni-Au 도금, 또는 무전해 Ni-Pd 도금을 실시하여 무전해 도금 막(5)을 형성한다.
그 다음, 도 21(b) 에서와 같이, 150℃에서 60분간 이상, 또는, 160℃ 에서 30분간 이상, 적층판을 가열한다.
제 5 공정
도 22 에서 보이는 바와 같이, 구리박(1)을 에칭하여, 표면 패턴(11, 14)을 형성한다.
제 6 공정
그 다음, 도 23 에서 보이는 바와 같이, 적층판(20)에 레이져 빔을 조사하여, 도통용 홀(31-33)을 만든다. 탑제용 홀(29)의 내벽을 포함하여, 코어 기판(21)의 표면에 화학구리 도금 막을 피복한다.
제 7 공정
도 24 에서 보이는 바와 같이, 도통용 홀(31-33)을 제외한 적층판(20)의 전표면을 마스크로 덮는다. 도통용 홀(31-33)의 내벽에, 전기도금 처리를 실시하여,도전성 피막(67)을 형성한다. 그 다음, 마스크를 제거하고, 화학구리 도금 막(8)을 제거하기 위해 에칭을 실시한다.
그 다음, 도 19에서 보이는 바와 같이, 솔더 레지스트(25)를 형성하고, 방열판(81) 접착시키고, 솔더 볼(63)을 접합하여, 다층 전자부품탑재용 기판(56)을 얻는다.
본 실시예의 작용과 효과는 다음과 같다.
실시예 3 에서는, 무전해 도금 막으로 피복되어진 접속 단자(121, 123, 141) 를 가열한 후, 구리 박을 에칭하여 표면 패턴(11, 14)를 형성한다. 이는, 접속단자가 에칭 액에 의해 부식되는 것을 방지한다.
실시예 3 에서는, 도 21(a) 에서 보이는 바와 같이, 구리 박(1)을 에칭하여 표면 패턴(11, 14)를 형성할 수 있으나, 적층판(20)의 표면 전체를 구리 도금 막으로 피복한 것을 에칭하여 표면 패턴(11, 14)을 형성할 수도 있다.
본 발명에 의하면, 패턴의 층간격을 줄이고, 도통신뢰성이 우수한 미세 도통용 홀을 용이하게 형성할 수 있고, 또한, 에칭엑에 대한 내식성, 및 본딩와이어에 대한 접속신뢰성이 우수한 접속단자를 갖는 다층전자부품탑재용 기판의 제조 방법을 제공할 수 있다.

Claims (3)

  1. 다층 전자부품탑재용 기판의 제조 방법에 있어서,
    전자부품탑재용 홀과, 탑재용 홀과 함께 노출된 접속 단자와, 도통용 홀 저부의 개구부를 피복하기 위한 패드를 가진 코어 패턴을 포함하는 코아 기판을 준비하는 제 1공정과;
    탑재용 홀과, 노출된 상태의 접속 단자를 가진 코아 기판의 표면에, 절연층을 피복하여 적층판을 형성하는 제 2공정과;
    접속단자의 표면을 무전해 도금막으로 피복하는 제 3공정과;
    상기 적층판 표면에 금속층을 형성하는 제 4공정과;
    상기 적층판의 도통용 홀의 형성부분에, 레이저 빔을 조사하여, 피복패드를 저부로 하는 도통용 홀을 형성하는 제 5공정과;
    상기 도통용 홀의 내부에 도전성 피막을 형성하는 제 6공정과;
    상기 금속 층을 에칭하여 표면 패턴을 형성하는 제 7공정으로 이루어지며;
    상기 무전해 도금막으로 상기 접속 단자의 표면을 코팅하는 제 3공정 후와, 상기 표면 패턴을 형성하는 제 7공정 전에, 상기 적층판을 가열하는 단계와, 적층판을 가열한 후, 표면 패턴을 형성하기 전에 무전해 도금막의 표면을 그라인딩 하는 단계를 포함하는 것을 특징으로 하는 다층 전자부품탑재용 기판의 제조방법.
  2. 다층 전자부품탑재용 기판의 제조 방법에 있어서,
    전자부품탑재용 홀과, 탑재용 홀과 함께 노출된 접속 단자와, 도통용 홀 저부의 개구부를 피복하기 위한 패드를 가진 코어 패턴을 포함하는 코아 기판을 준비하는 제 1공정과;
    탑재용 홀과, 노출된 상태의 접속 단자를 가진 코아 기판의 표면에, 절연층을 피복하여 적층판을 형성하는 제 2공정과;
    상기 적층판 표면에 금속층을 형성하는 제 3공정과;
    접속단자의 표면을 무전해 도금막으로 피복하는 제 4공정과;
    상기 금속 층을 에칭하여 표면 패턴을 형성하는 제 5공정과;
    상기 적층판의 도통용 홀의 형성부분에, 레이저 빔을 조사하여, 피복패드를 저부로 하는 도통용 홀을 형성하는 제 6공정과;
    상기 도통용 홀의 내부에 도전성 피막을 형성하는 제 7공정으로 이루어지며; 상기 무전해 도금막으로 상기 접속 단자의 표면을 코팅하는 제 4공정 후와, 상기 표면 패턴을 형성하는 제 5공정 전에, 상기 적층판을 가열하는 단계와, 적층판을 가열한 후, 표면 패턴을 형성하기 전에 무전해 도금막의 표면을 그라인딩 하는 단계를 포함하는 것을 특징으로 하는 다층 전자부품탑재용 기판의 제조방법.
  3. 제 1항 또는 제 2항에 있어서, 상기 적층판의 가열은 150 - 250℃ 의 온도에서 행하는 것을 특징으로 하는 다층 전자부품탑재용 기판의 제조 방법.
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