KR20020039094A - Semiconductor device packaging assembly and method for manufacturing the same - Google Patents
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Abstract
본 발명은 반도체 소자 패키징 어셈블리와 그 어셈블리 제조 방법을 제공한다. 바람직하게, 본 발명의 방법은 다수의 반도체 칩을 조립하는데 사용되어 어셈블리의 생산성을 향상시킬 수 있다. 본 방법은 바닥 지지부(301) 및 바닥 프레임부(302)를 포함하는 다수의 바닥 프레임 유닛(30)을 지니는 바닥 프레임 행렬을 구비하는 단계, 브리지 프레임부(202) 및 다수의 도전 막대(200)를 포함하는 다수의 브리지 프레임 유닛(20)을 지니는 브리지 프레임을 구비하는 단계, 각 반도체 칩을 각 바닥 지지부(301) 위에 놓는 단계, 그리고 각 바닥 프레임 유닛(30)과 각 브리지 프레임 유닛(20)을 함께 본딩하여, 각 브리지 프레임부(202)로부터 칩을 향해 연장된 각 도전 막대(200)를 칩의 대응 본딩 영역에 전기적으로 연결하는 단계를 포함한다.The present invention provides a semiconductor device packaging assembly and a method for manufacturing the assembly. Preferably, the method of the present invention can be used to assemble a plurality of semiconductor chips to improve the productivity of the assembly. The method includes providing a floor frame matrix having a plurality of floor frame units 30 including a floor support 301 and a floor frame portion 302, the bridge frame portion 202 and the plurality of conductive rods 200. Providing a bridge frame having a plurality of bridge frame units 20 including: placing each semiconductor chip on each floor support 301; and each floor frame unit 30 and each bridge frame unit 20; Bonding together, electrically connecting each conductive rod 200 extending from each bridge frame portion 202 towards the chip to a corresponding bonding region of the chip.
Description
본 발명은 반도체 소자 패키징 어셈블리와 그 제조 방법에 관한 것으로, 특히 한 번에 다수의 반도체 칩을 조립하는 방법과 이 방법으로 만들어진 반도체 칩 어셈블리에 관한 것이다. 본 발명에서 제공하는 방법을 사용함으로써 반도체 소자 조립의 생산성이 상당히 향상될 수 있다.TECHNICAL FIELD The present invention relates to a semiconductor device packaging assembly and a method for manufacturing the same, and more particularly, to a method for assembling a plurality of semiconductor chips at a time and a semiconductor chip assembly made by the method. By using the method provided by the present invention, the productivity of semiconductor device assembly can be significantly improved.
본 발명에서 언급한 반도체 소자 패키지의 "어셈블리" 방법은 특히 반도체 칩을 제조한 후 반도체 소자를 패키징하는 동안, 리드 프레임과 칩의 주 표면의 본딩 패드(bonding pad)처럼 본딩 영역을 전기적으로 연결하는 과정을 말한다.The "assembly" method of the semiconductor device package referred to in the present invention is to electrically connect the bonding regions like the bonding pads of the lead frame and the main surface of the chip, in particular during packaging of the semiconductor device after fabricating the semiconductor chip. Say the process.
하나의 반도체 칩의 통상적인 패키징 어셈블리를 나타낸 도 1a를 참조하면, 종래 반도체 소자의 어셈블리는 와이어 본딩(wire bonding) 방법을 사용한다. 전류가 흐르도록 다수의 금속 와이어(11)가 칩(100)의 본딩 영역(101)과 리드 프레임(102)간을 연결한다. 도 1a에 예시한 패키징 어셈블리는 하나의 반도체 트랜지스터의 패키징 어셈블리에 관한 것이며, [사실, 전력 MOSFET(metallic oxide semiconductor field effect transistor)의 패키징 어셈블리임] 몇몇 핀은 [예를 들면 핀(1, 2, 3)] 서로 연결되어 있고 와이어(11)를 통해 칩의 전극(즉, 드레인 전극)에 전기적으로 연결된다. 핀(4)은 와이어를 통해 다른 전극(즉, 게이트 전극)에 연결된다.Referring to FIG. 1A, which illustrates a conventional packaging assembly of one semiconductor chip, an assembly of a conventional semiconductor device uses a wire bonding method. A plurality of metal wires 11 connects the bonding region 101 of the chip 100 and the lead frame 102 so that a current flows. The packaging assembly illustrated in FIG. 1A relates to a packaging assembly of one semiconductor transistor, in fact a packaging assembly of a power MOSFET (metallic oxide semiconductor field effect transistor). 3)] connected to each other and electrically connected to the electrodes (ie drain electrodes) of the chip via the wire (11). The pin 4 is connected to another electrode (ie gate electrode) via a wire.
도 1a에 나타낸 종래의 반도체 소자 패키징 어셈블리는 많은 결점이 있는데, 특히 제조 효율면에서 그러하다. 대량 생산시 제조 생산성을 향상시키기 위해 종래의 기술은 다음의 접근 방법을 채택한다. 도 1b를 참조하면 다수의 반도체 칩이일렬의 리드 프레임 띠(12)를 이용해 조립된다. 리드 프레임 띠(12)는 여러 개의 반복적인 리드 프레임(102) 유닛으로 이루어진다. 리드 프레임(102)의 미세 구조는 도 1b에 나타나 있지 않지만 도 1a의 리드 프레임(102)을 참고할 수 있다. 조립될 많은 칩(100)들을 각각 리드 프레임(102) 위에 올려 놓고, 앞에 언급한 와이어 본딩 방법을 이들 칩에 적용하여 와이어(11)를 통해 본딩 패드(101)를 대응 리드 프레임에 전기적으로 연결한다. 대체로, 도 1b에 나타낸 방법은 도 1a에 나타난 하나의 칩 패키징 어셈블리를 생산 라인에 쉽게 적용하도록 1차원적으로 연장한 것이다. 게다가, 일렬의 리드 프레임 띠(12)는 띠(12)의 양 가장자리에 연속으로 균일하게 배치된 스프로킷 구멍(sprocket holes)(103)을 사용하여 정렬 또는 감기/풀기(reeling)를 향상시킨다. 따라서, 공정 효율이 향상된다.The conventional semiconductor device packaging assembly shown in FIG. 1A has many drawbacks, particularly in terms of manufacturing efficiency. To improve manufacturing productivity in mass production, the prior art adopts the following approach. Referring to FIG. 1B, a plurality of semiconductor chips are assembled using a series of lead frame strips 12. The lead frame strip 12 consists of several repeating lead frame 102 units. The microstructure of the lead frame 102 is not shown in FIG. 1B but may refer to the lead frame 102 of FIG. 1A. Many chips 100 to be assembled are placed on the lead frame 102 respectively, and the above-described wire bonding method is applied to these chips to electrically connect the bonding pads 101 to the corresponding lead frames through the wires 11. . In general, the method shown in FIG. 1B is a one-dimensional extension of one chip packaging assembly shown in FIG. 1A for easy application to a production line. In addition, the row of lead frame strips 12 uses sprocket holes 103 arranged uniformly at both edges of the strip 12 to improve alignment or winding / reeling. Therefore, process efficiency is improved.
도 1c를 참조하면, 종래의 기술은 도 1b의 일차원적 일렬 리드 프레임 띠를 다수 반도체 칩의 어셈블리에서 사용하기 위한 이차원의 평면 리드 프레임 행렬로 연장하여 생산 효율이 더욱 향상되도록 한다. 그러나, 도 1c에 나타난 것처럼 종래의 기술은 여전히 각 칩(100) 및 대응 리드 프레임(102)을 와이어(11)로 연결하는 와이어 본딩 방법을 사용하고 있다.Referring to FIG. 1C, the prior art extends the one-dimensional single row lead frame strip of FIG. However, as shown in FIG. 1C, the prior art still uses a wire bonding method for connecting each chip 100 and the corresponding lead frame 102 with a wire 11.
어쨌든 상술한 반도체 소자 패키징 어셈블리 기술은 생산 효율면에서는 점차 개선되고 있지만, 생산성의 향상 효과는 실제로 상당히 제한적이어서 종래 기술은 여전히 극복해야 할 단점을 많이 갖고 있다. 이러한 단점의 주요 원인은 와이어 본딩 방법의 설정 제약에 기인한다. 특히, 도 1a, 1b, 1c에 나타난 것처럼 모든 어셈블리 방법은 칩의 리드 프레임(102)과 본딩 영역(101)간에 다수의 와이어(11)를 본딩하는 단계를 수반한다. 그 결과, 일렬의 리드 프레임 띠 및 평면 리드 프레임 행렬 방법은 "멀티 태스킹(multi-tasking)" 방법으로 반도체 소자 패키징 어셈블리를 처리함에도 생산성의 향상은 미미하다. 게다가, 종래의 기술은 의심할 여지없이, 전체 칩 영역의 낮은 이용률, 패키지의 저조한 열 분산, 복잡한 제조 공정, 낮은 생산 효율 및 패키지의 불안정 등과 같은 와이어 본딩 방법의 모든 결점을 포함할 것이다.In any case, the above-described semiconductor device packaging assembly technology is gradually improved in terms of production efficiency, but the effect of improving productivity is actually quite limited, so the conventional technology still has many disadvantages to be overcome. The main cause of this disadvantage is due to the setting constraints of the wire bonding method. In particular, as shown in FIGS. 1A, 1B, 1C, all assembly methods involve bonding a plurality of wires 11 between the lead frame 102 and the bonding region 101 of the chip. As a result, even in the case of processing a semiconductor device packaging assembly in a "multi-tasking" method, the productivity of a single line of lead frame bands and a planar lead frame matrix method is minimal. In addition, the prior art will undoubtedly cover all the drawbacks of wire bonding methods such as low utilization of the entire chip area, poor heat dissipation of the package, complex manufacturing processes, low production efficiency and package instability.
따라서, 효율이 높은 동시에 다수의 반도체 칩을 조립할 수 있는 반도체 소자 패키징 어셈블리와 그 제조 방법을 제공하는 것이 필요하다. 이러한 어셈블리 및 방법은 생산성을 상당히 향상시킬 수 있고 와이어 본딩 방법에 의해 야기되는 문제점을 해결할 수 있다. 본 발명은 이러한 필요성을 제기한다.Therefore, there is a need to provide a semiconductor device packaging assembly capable of assembling a plurality of semiconductor chips with high efficiency and a method of manufacturing the same. Such an assembly and method can significantly improve productivity and solve the problems caused by the wire bonding method. The present invention addresses this need.
본 발명이 이루고자 하는 기술적 과제는 제조 공정을 단순화하고 생산성을 상당히 향상시킬 수 있는 반도체 소자 패키징 어셈블리와 그 제조 방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a semiconductor device packaging assembly and a method of manufacturing the same, which can simplify the manufacturing process and significantly improve productivity.
본 발명이 이루고자 하는 다른 기술적 과제는 효율적으로 칩 공간을 이용할 수 있고 열을 효율적으로 분산시킬 수 있는 반도체 소자 패키징 어셈블리와 이를 제조하기 위한 방법을 제공하는 것이다. 어셈블리의 제조 공정은 평이하며 어셈블리의 안정성이 좋다.Another object of the present invention is to provide a semiconductor device packaging assembly capable of efficiently using chip space and dissipating heat efficiently and a method for manufacturing the same. The manufacturing process of the assembly is plain and the assembly is stable.
한 번에 다수의 반도체 칩을 조립하는데 사용할 수 있는 본 발명의 반도체 소자 패키징 어셈블리 방법에 따르면, 어셈블리의 생산성을 향상시킬 수 있다. 상술한 방법은 바닥 지지부 및 바닥 프레임부를 포함한 다수의 바닥 프레임 유닛을 지니는 일렬의 바닥 프레임 띠를 구비하는 단계, 브리지 프레임부 및 다수의 도전 막대를 포함한 다수의 브리지 프레임 유닛을 지니는 일렬의 브리지 프레임 띠를 구비하는 단계, 각 칩을 각 바닥 지지부 위에 놓고, 각 칩의 주 표면의 반대 표면을 각각 바닥 지지부에 부착하는 단계, 그리고 바닥 프레임 유닛과 브리지 프레임 유닛을 함께 본딩하여, 브리지 프레임부로부터 칩을 향해 연장된 각 도전 막대를 칩의 대응 본딩 영역에 전기적으로 연결하는 단계를 포함한다.According to the semiconductor device packaging assembly method of the present invention which can be used to assemble a plurality of semiconductor chips at one time, the productivity of the assembly can be improved. The above-described method comprises the steps of: providing a row of floor frame strips having a plurality of floor frame units including a floor support and a floor frame part; And placing each chip on each floor support, attaching opposite surfaces of the main surface of each chip to the floor support, and bonding the floor frame unit and the bridge frame unit together, thereby removing the chips from the bridge frame part. Electrically connecting each conductive rod extending toward the corresponding bonding region of the chip.
한 번에 다수의 반도체 칩을 조립하는 데 사용할 수 있는 본 발명의 또다른 반도체 소자 패키징 어셈블리 방법에 따르면, 어셈블리의 생산성을 향상시킬 수 있다. 위의 방법은 바닥 지지부 및 바닥 프레임부를 포함하는 다수의 바닥 프레임 유닛을 지니는 바닥 프레임 행렬을 구비하는 단계, 브리지 프레임부 및 다수의 도전 막대를 포함하는 다수의 브리지 프레임 유닛을 지니는 브리지 프레임 행렬을 구비하는 단계, 각 칩을 각 바닥 지지부 위에 놓고, 각 칩의 주 표면의 반대 표면을 각각의 바닥 지지부에 부착하는 단계, 그리고 각 바닥 프레임 유닛과 각 브리지 프레임 유닛을 함께 본딩하여, 각 브리지 프레임부로부터 칩을 향해 연장된 각 도전 막대를 칩의 대응 본딩 영역에 전기적으로 연결하는 단계를 포함한다.According to another semiconductor device packaging assembly method of the present invention that can be used to assemble a plurality of semiconductor chips at a time, the productivity of the assembly can be improved. The above method comprises the steps of: providing a floor frame matrix having a plurality of floor frame units including a floor support and a floor frame portion; and a bridge frame matrix having a plurality of bridge frame units including a bridge frame portion and a plurality of conductive rods. Placing each chip on each floor support, attaching an opposite surface of the major surface of each chip to each floor support, and bonding each floor frame unit and each bridge frame unit together from each bridge frame part. Electrically connecting each conductive rod extending toward the chip to a corresponding bonding region of the chip.
위에 언급한 반도체 소자 패키징 어셈블리 방법은 와이어 본딩 접근 방법보다는 리드 프레임과 칩간의 전기적인 연결을 제공하기 위한 도전 막대를 지니는 브리지 프레임 유닛을 포함하기 때문에, 본 발명의 제조 공정은 더 이상 복잡하거나 시간 낭비적이지 않다. 본 발명은 한 번에 다수의 반도체 칩을 조립할 수 있는 동시에 어셈블리의 생산성을 상당히 증가시킬 수 있고 종래의 와이어 본딩 기술보다 보다 나은 효과를 달성할 수 있다.Since the above mentioned semiconductor device packaging assembly method includes a bridge frame unit having a conductive rod for providing an electrical connection between the lead frame and the chip rather than the wire bonding approach, the manufacturing process of the present invention is no longer complicated or time-consuming. Not an enemy The present invention can assemble multiple semiconductor chips at one time and at the same time significantly increase the productivity of the assembly and achieve better effects than conventional wire bonding techniques.
게다가, 본 발명은 와이어 본딩을 이용하지 않기 때문에 칩 공간의 이용을 최대화하며 패키징의 안정성이 향상된다. 동시에 본 발명은 본딩 와이어보다 도전 막대를 사용함으로써 보다 큰 본딩 영역을 제공하므로, 보다 좋은 열 특성을 지니는 패키징 어셈블리를 제공한다.In addition, since the present invention does not use wire bonding, the use of chip space is maximized and the stability of the packaging is improved. At the same time, the present invention provides a larger bonding area by using conductive rods than bonding wires, thereby providing a packaging assembly with better thermal properties.
본 발명은 첨부한 도면을 참조해 보다 잘 이해될 것이다.The invention will be better understood with reference to the accompanying drawings.
도 1a는 종래의 하나의 반도체 칩 패키징 어셈블리의 평면도이고,1A is a plan view of one conventional semiconductor chip packaging assembly,
도 1b는 일렬의 리드 프레임 띠(leadframe strip)를 사용한 종래의 다수 반도체 칩 패키징 어셈블리의 평면도이고,1B is a plan view of a conventional multiple semiconductor chip packaging assembly using a row of leadframe strips,
도 1c는 평면 리드 프레임 행렬(matrix)을 사용한 다수 반도체 칩의 패키징 어셈블리의 평면도이고,1C is a plan view of a packaging assembly of multiple semiconductor chips using a planar lead frame matrix,
도 2a는 본 발명의 바람직한 실시예에 따른 반도체 소자 어셈블리에 사용되는 평면 브리지 프레임 행렬의 평면도이고,2A is a plan view of a planar bridge frame matrix used in a semiconductor device assembly in accordance with a preferred embodiment of the present invention;
도 2b는 본 발명의 바람직한 실시예에 따른 반도체 소자 어셈블리에 사용되는 평면 바닥(bottom) 프레임 행렬의 평면도이고,2B is a plan view of a planar bottom frame matrix used in a semiconductor device assembly in accordance with a preferred embodiment of the present invention;
도 2c는 본 발명의 바람직한 실시예에 따른 평면 브리지 프레임 행렬을 평면 바닥 프레임 행렬과 결합한 평면도이고,2C is a plan view combining a planar bridge frame matrix with a planar bottom frame matrix according to a preferred embodiment of the present invention;
도 2d는 본 발명의 바람직한 실시예에 따른 평면 브리지 프레임 행렬을 평면 바닥 프레임 행렬과 결합한 측면도이다.2D is a side view of a planar bridge frame matrix combined with a planar bottom frame matrix in accordance with a preferred embodiment of the present invention.
본 발명의 바람직한 실시예는 첨부한 도면을 참조해 아래에 기술된다.Preferred embodiments of the present invention are described below with reference to the accompanying drawings.
도 2a 내지 도 2d는 본 발명의 바람직한 실시예에 따른 반도체 소자 패키징 어셈블리를 예시하며, 이는 이차원의 평면 프레임 행렬 방식이다. 하나의 리드 프레임 또는 일차원 프레임 띠에 대해서는 주어진 이차원적 실시예에 기초해 쉽게 이해할 수 있다.2A-2D illustrate a semiconductor device packaging assembly according to a preferred embodiment of the present invention, which is a two-dimensional planar frame matrix scheme. One lead frame or one-dimensional frame band can be readily understood based on a given two-dimensional embodiment.
우선, 도 2a를 참조하면, 이에는 종래의 기술과는 다른 본 발명의 중요한 구조적 특징이 나타나는데, 즉, 다수의 반도체 칩을 조립하기 위해 평면 브리지 프레임 행렬이 사용되고 있다. 브리지 프레임 행렬은 다수의 브리지 프레임 유닛(20)을 포함한다(특히, 도 2a에는 네 개의 유닛이 있다). 특히, 평면 브리지 프레임 행렬에 포함된 브리지 프레임 유닛(20)의 정확한 수는 실제 조립 라인의 필요에 따라 적정화할 수 있다. 브리지 프레임 행렬을 동일 패턴의 반복된 브리지 프레임 유닛 또는 서로 다른 패턴의 서로 다른 브리지 프레임 유닛으로 자유로이 설계할수 있다. 각 브리지 프레임 유닛(20)은 브리지 프레임부(202)와 다수의 도전 막대(200)를 포함한다. 브리지 프레임부(202)는 브리지 프레임 행렬을 구조적으로 지지할뿐만 아니라 도 2b에 나타난 평면 바닥 프레임 행렬(이후에 설명될 것임)과의 결합을 위한 부착부로 취급된다. 각 브리지 프레임 유닛은 또한 다수의 도전 막대(200)를 포함하는데, 이는 브리지 프레임부(202)로부터 대응 칩으로(대략 각 브리지 프레임 유닛의 중심 방향으로) 연장되며, 각 칩의 주 표면의 본딩 영역 (101)에 전기적으로 연결되는데 사용된다. 보다 바람직한 실시예에서는, 각 도전 막대(200)는 칩의 대응 본딩 영역과의 직접 연결을 위한 본딩부(201)를 포함한다. 도전 막대(200)와 칩은 주로 납땜 또는 도전성 아교 등을 이용한 접착을 통해 서로 결합된다.First, referring to FIG. 2A, an important structural feature of the present invention differs from the prior art, i.e., a planar bridge frame matrix is used to assemble a plurality of semiconductor chips. The bridge frame matrix includes a number of bridge frame units 20 (in particular, there are four units in FIG. 2A). In particular, the exact number of bridge frame units 20 included in the planar bridge frame matrix can be optimized according to the needs of the actual assembly line. The bridge frame matrix can be freely designed with repeated bridge frame units of the same pattern or different bridge frame units of different patterns. Each bridge frame unit 20 includes a bridge frame portion 202 and a plurality of conductive rods 200. The bridge frame portion 202 not only structurally supports the bridge frame matrix, but also serves as an attachment for coupling with the planar bottom frame matrix (described below) shown in FIG. 2B. Each bridge frame unit also includes a plurality of conductive rods 200, which extend from the bridge frame portion 202 to the corresponding chip (approximately in the center direction of each bridge frame unit), and the bonding area of the major surface of each chip. It is used to electrically connect to 101. In a more preferred embodiment, each conductive rod 200 includes a bonding portion 201 for direct connection with a corresponding bonding region of the chip. The conductive rod 200 and the chip are mainly bonded to each other through adhesion using solder or conductive glue.
바꾸어 말하면, 브리지 프레임 행렬은 종래 기술에서의 본딩 와이어를 대체하기 위해 사용된다. 브리지 프레임 행렬의 조성 물질 및 제조 공정은 보통 리드 프레임의 그것과 비슷하다. 예를 들어, 바람직하게, 브리지 프레임 행렬은 구리로 이루어지며, 그 패턴은 펀칭 또는 식각 같은 방법으로 형성할 수 있다.In other words, the bridge frame matrix is used to replace the bonding wire in the prior art. The compositional material and manufacturing process of the bridge frame matrix are usually similar to that of the lead frame. For example, preferably, the bridge frame matrix is made of copper, and the pattern can be formed by methods such as punching or etching.
도 2b는 본 발명의 바람직한 실시예에 따른 반도체 소자 어셈블리에 사용되는 평면 바닥 프레임 행렬을 나타낸다. "바닥 프레임 행렬"라는 표현을 사용하는 이유는 도 2b에 나타난 리드 프레임이 칩 조립 동안에 반도체 칩 아래에 놓여지기 때문이다. 전기 소자와 본딩 패드 영역을 포함하는 반도체 칩의 표면을 주 표면이라고 부른다. 주 표면의 반대 표면은 칩의 바닥 표면이고, 바닥 프레임 행렬(30)은 바닥 표면에 부착되어 칩을 지지하거나 고정한다. 따라서, 바닥 프레임 행렬은부분적으로 리드 프레임의 역할을 한다. 바닥 프레임 행렬의 조성 물질 및 제조 공정은 보통 리드 프레임의 그것과 비슷하다. 예를 들면, 바람직하게, 바닥 프레임 행렬은 구리로 만들어지고, 이러한 패턴은 펀칭이나 식각 같은 방법을 이용해 형성할 수 있다.2B illustrates a planar bottom frame matrix used in a semiconductor device assembly in accordance with a preferred embodiment of the present invention. The reason for using the expression "bottom frame matrix" is that the lead frame shown in FIG. 2B is placed under the semiconductor chip during chip assembly. The surface of the semiconductor chip including the electrical element and the bonding pad region is called the main surface. The opposite surface of the major surface is the bottom surface of the chip, and the bottom frame matrix 30 is attached to the bottom surface to support or secure the chip. Thus, the bottom frame matrix partially acts as a lead frame. The composition material and manufacturing process of the floor frame matrix are usually similar to that of the lead frame. For example, preferably, the bottom frame matrix is made of copper and this pattern can be formed using methods such as punching or etching.
도 2b를 참조하면, 바닥 프레임 행렬은 다수의 바닥 프레임 유닛(30)을 포함한다(특히, 도 2b에 네 개의 유닛이 나타나 있다). 특히, 평면 바닥 프레임 행렬에 포함된 바닥 프레임 유닛(30)의 정확한 수는 조립 라인의 실제 필요에 따라 적정화될 수 있다. 바닥 프레임 행렬을 동일 패턴의 반복된 바닥 프레임 유닛 또는 서로 다른 패턴의 서로 다른 바닥 프레임 유닛으로 자유로이 설계할 수 있다. 각 바닥 프레임 유닛(30)은 바닥 지지부(301)와 바닥 프레임부(302)를 포함한다. 반도체 소자 패키징 어셈블리 방법에 따라, 다수의 칩들은 각각 바닥 프레임 유닛의 바닥 지지부(301) 위에 놓여지고, 칩의 바닥 표면(주 표면의 반대 표면)은 바닥 지지부(301)에 부착된다. 부착 방법은 리드 프레임과 칩의 본딩과 비슷하다.Referring to FIG. 2B, the floor frame matrix includes a number of floor frame units 30 (in particular, four units are shown in FIG. 2B). In particular, the exact number of floor frame units 30 included in the planar floor frame matrix can be optimized according to the actual needs of the assembly line. The floor frame matrix can be freely designed with repeated floor frame units of the same pattern or different floor frame units of different patterns. Each floor frame unit 30 includes a floor support 301 and a floor frame part 302. According to the semiconductor device packaging assembly method, a plurality of chips are each placed on the bottom support 301 of the bottom frame unit, and the bottom surface (the opposite surface of the main surface) of the chip is attached to the bottom support 301. The attachment method is similar to the bonding of lead frame and chip.
칩을 바닥 프레임 유닛(30)에 고정한 다음에는 브리지 프레임 유닛(20), 칩(100) 및 바닥 프레임 유닛(30)으로 이루어진 칩 패키징 어셈블리를 형성하기 위해 도 2a의 평면 브리지 프레임 행렬을 도 2b의 평면 바닥 프레임 행렬과 결합한다. 브리지 프레임부(202)에서 칩을 향해 연장된 도전 막대(200)는 칩의 주 표면상의 본딩 영역과 전기적으로 연결되어 있다. 앞서 언급한 것처럼, 도 2a에 나타난 보다 바람직한 실시예에서 각 도전 막대(200)는 칩의 대응 본딩 영역과의 직접 연결을 위한 본딩부(201)를 추가로 포함한다. 도전 막대(200)와 칩은 주로 납땜또는 도전성 아교 등을 이용한 접착을 통해 서로 결합된다.After securing the chip to the bottom frame unit 30, the planar bridge frame matrix of FIG. 2A is formed in FIG. 2B to form a chip packaging assembly consisting of the bridge frame unit 20, the chip 100, and the bottom frame unit 30. Combine with the flat bottom frame matrix. The conductive rod 200 extending from the bridge frame portion 202 toward the chip is electrically connected to the bonding area on the major surface of the chip. As mentioned above, in the more preferred embodiment shown in FIG. 2A each conductive rod 200 further includes a bonding portion 201 for direct connection with a corresponding bonding region of the chip. The conductive rod 200 and the chip are mainly bonded to each other through adhesion using solder or conductive glue.
도 2a의 평면 브리지 프레임 행렬과 도 2b의 바닥 프레임 행렬을 결합하기 위한 바람직한 방법은 각 바닥 프레임 유닛(30)의 바닥 프레임부(302) 및 각 브리지 프레임 유닛(20)의 브리지 프레임부(202)를 모두 사용하는 것이다. 본 발명의 다른 실시예에서, 각 바닥 프레임부(302) 및 브리지 프레임부(202)에 형성된 다수의 스프로킷(sprocket) 구멍(303, 203)은 각각 바닥 프레임 행렬과 브리지 프레임 행렬의 결합에 사용된다. 스프로킷 구멍(303, 203)은 바닥 프레임 유닛(30) 및 브리지 프레임 유닛(20)의 정렬 또는 감기/풀기를 도울 수 있고, 제조 공정의 정밀도 뿐만 아니라 대량 생산시의 생산성을 상당히 향상시킬 수 있다.A preferred method for combining the planar bridge frame matrix of FIG. 2A and the floor frame matrix of FIG. 2B is the bottom frame portion 302 of each floor frame unit 30 and the bridge frame portion 202 of each bridge frame unit 20. Is to use them all. In another embodiment of the present invention, a plurality of sprocket holes 303 and 203 formed in each floor frame portion 302 and bridge frame portion 202 are used for combining the floor frame matrix and the bridge frame matrix, respectively. . The sprocket holes 303, 203 can help align or unwind / unwind the bottom frame unit 30 and the bridge frame unit 20, and can significantly improve not only the precision of the manufacturing process but also the productivity in mass production.
도 2c 및 도 2d는 본 발명의 바람직한 실시예에 따른 평면 브리지 프레임 행렬과 평면 바닥 프레임 행렬을 결합한 평면도 및 측면도이다. 도 2c에 나타낸 것처럼, 다수의 스프로킷 구멍(303, 203)은 바닥 프레임부(302) 및 브리지 프레임부 (202)를 정렬하여 각 바닥 프레임 유닛(30)을 대응 브리지 프레임 유닛(20)과 결합하는데 사용된다. 도 2d의 측면도에 명확히 나타낸 것처럼, 본딩 구조는 위에서 아래로 브리지 프레임 유닛(20), 칩의 본딩 영역(101) 및 바닥 프레임 유닛(30)으로 형성된 스택(stack)을 예시한다. 브리지 프레임 유닛(20)과 바닥 프레임 유닛 (30)의 굴곡부가 또한 도 2d에 나타난다. 게다가, 도 2d는 바닥 프레임부(302) 및 브리지 프레임부(202)의 본딩 구조를 나타낸다. 도 2d는 또한 도전 막대(200) 전단부의 본딩부(201), 칩의 본딩 영역(101) 및 바닥 지지부(301) 사이의 상대적 위치를 예시한다.2C and 2D are a plan view and a side view combining a planar bridge frame matrix and a planar bottom frame matrix according to a preferred embodiment of the present invention. As shown in FIG. 2C, a plurality of sprocket holes 303, 203 align the bottom frame portion 302 and the bridge frame portion 202 to join each floor frame unit 30 with a corresponding bridge frame unit 20. Used. As clearly shown in the side view of FIG. 2D, the bonding structure illustrates a stack formed of the bridge frame unit 20, the bonding region 101 of the chip, and the bottom frame unit 30 from top to bottom. The bends of the bridge frame unit 20 and the bottom frame unit 30 are also shown in FIG. 2D. In addition, FIG. 2D shows a bonding structure of the bottom frame portion 302 and the bridge frame portion 202. 2D also illustrates the relative position between the bonding portion 201 of the conductive rod 200 front end, the bonding region 101 of the chip and the bottom support 301.
앞서 설명한 것으로부터, 본 발명은 주로 칩의 주 표면의 본딩 영역과 리드 프레임을 전기적으로 연결하는 어셈블리 공정과 관련된 것임이 명백해진다. 어셈블리 공정에 연속하는 패키징 공정은 본 발명의 특징이 아니기 때문에 여기서 기술되지 않을 것이다. 그러나, 당업자는 본 발명의 앞서 언급한 기술 내용으로부터 반도체 칩 패키징을 쉽게 달성할 수 있을 것이다.From the foregoing, it is evident that the present invention relates primarily to an assembly process for electrically connecting the lead frame with the bonding area of the major surface of the chip. The packaging process subsequent to the assembly process will not be described here because it is not a feature of the present invention. However, those skilled in the art will readily be able to achieve semiconductor chip packaging from the foregoing description of the invention.
본 발명은 본딩 패드와 리드 프레임간의 전기적 결합을 제공하기 위한 와이어 본딩 접근 방법을 사용하고 있지 않기 때문에, 다수의 반도체 칩을 한번에 조립할 수 있다. 조립 공정은 단순해지고, 제조 효율은 높아져서 본 발명의 조립 생산성은 종래의 와이어 본딩의 그것에 비해 훨씬 높게 향상될 것이다(도 1의 종래 기술의 생산성보다 6∼10배 높음).Since the present invention does not use a wire bonding approach to provide electrical coupling between the bonding pads and the lead frame, multiple semiconductor chips can be assembled at one time. The assembly process is simplified and the manufacturing efficiency is high so that the assembly productivity of the present invention will be much higher than that of conventional wire bonding (6-10 times higher than the productivity of the prior art of FIG. 1).
게다가, 본 발명은 칩 영역을 잘 이용하여 패키징의 안정도를 향상시킬 수 있다. 동시에, 본 발명은 본딩 와이어보다 도전 막대를 사용함으로써 보다 큰 본딩 영역을 제공하므로, 본 발명에 개시된 패키징 어셈블리는 종래 기술보다 열을 보다 쉽게 발산시킨다.In addition, the present invention can make good use of the chip region to improve the stability of the packaging. At the same time, since the present invention provides a larger bonding area by using conductive rods than bonding wires, the packaging assembly disclosed in the present invention dissipates heat more easily than in the prior art.
앞서 서술한 발명으로부터, 실시예와 설명이 결코 본 발명을 한정하지 않는다는 것은 명백할 것이다. 본 발명은 다양한 변형이 가능하다. 이러한 변형은 본 발명의 기술적 사상 및 범위를 벗어나지 않는 것으로 보아야 할 것이며, 당업자에게 자명한 모든 변형은 다음의 청구범위내에 포함되도록 의도되어 있다.From the foregoing invention, it will be apparent that the examples and descriptions by no means limit the present invention. The present invention is capable of various modifications. Such modifications should be seen without departing from the spirit and scope of the invention, and all modifications apparent to those skilled in the art are intended to be included within the following claims.
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