KR20020037454A - Low-profile semiconductor device and method for manufacturing the same - Google Patents
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Abstract
적어도 하나의 개구(hole)와 베이스층 상에 정렬된 복수의 도전 트레이스(conductive traces)가 형성된 베이스 층을 갖는 기판을 구비한 저프로필 반도체 장치가 개시된다. 반도체 다이는 도전 트레이스에 반대인 기판의 베이스층에 부착되며 베이스층의 개구를 통과하는 복수의 제1 도전 소자에 의해 도전 트레이스에 전기적으로 접속된다. 복수의 제2 도전 소자는 반도체 다이에 외부에서 전기적 접속을 제공하기 위한, 도전 트레이스 각각의 단자에 접속되어 정렬된다. 반도체 다이는 반도체 다이가 장착된 기판의 표면 상에 형성된 제1 캡슐체에 의해 캡슐화되어 있다. 제2 캡슐체는 도전 트레이스가, 도전 트레이스, 제1 고전 소자 및 개구를 완전히 캡슐화하도록 정렬된 기판의 표면 상에 형성된다. 한편, 제2 캡슐체는, 제2 도전 소자의 바닥 단이 노출되는 방식으로 제2 도전 소자를 캡슐화하고 제2 캡슐체의 저면을 플러시하도록 형성되어 있다.A low profile semiconductor device having a substrate having at least one hole and a base layer having a plurality of conductive traces aligned on the base layer is disclosed. The semiconductor die is attached to the base layer of the substrate opposite the conductive trace and is electrically connected to the conductive trace by a plurality of first conductive elements passing through the opening of the base layer. A plurality of second conductive elements are connected and aligned with the terminals of each of the conductive traces to provide electrical connection to the semiconductor die from outside. The semiconductor die is encapsulated by a first capsule formed on the surface of the substrate on which the semiconductor die is mounted. The second capsule is formed on the surface of the substrate where the conductive traces are aligned to completely encapsulate the conductive traces, the first classical element and the openings. On the other hand, the second capsule is formed so as to encapsulate the second conductive element and flush the bottom surface of the second capsule in such a manner that the bottom end of the second conductive element is exposed.
Description
본 발명은 반도체 장치에 관한 것으로, 더 상세하게는 기판 상에 장착된 반도체 다이가 기판의 저면 상에 주입된 어레이된 도전 소자를 통해 외부 장치에 전기적으로 결합되어 있는 반도체 장치에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to a semiconductor device in which a semiconductor die mounted on a substrate is electrically coupled to an external device through an arrayed conductive element implanted on a bottom surface of the substrate.
볼 그리드 어레이(BGA) 반도체 장치는 반도체 장치가 부착되는 기판의 저면 상에 주입되는 어레이된 솔더 볼이 종래의 리드프레임계 반도체 장치와 비교하여, 인쇄 회로 기판과 같은 외부 장치와 반도체 장치에의 증가된 I/O 접속을 제공할 수 있다. 또한, 임의의 인접하는 두개의 솔더 볼 간의 피치는, 기판이 그 위의 많은 수의 솔더 볼을 수용할 수 있도록 효과적으로 축소될 수 있다. 결국, 이와 같은BGA 반도체 장치는 고밀도 반도체 다이를 위한 I/O 접속의 조건을 충족시킬 수 있다.Ball grid array (BGA) semiconductor devices have an increased number of arrayed solder balls injected onto the bottom of the substrate to which the semiconductor device is attached to external devices such as printed circuit boards and semiconductor devices, compared to conventional leadframe semiconductor devices. Provide I / O connectivity. In addition, the pitch between any two adjacent solder balls can be effectively reduced so that the substrate can accommodate a large number of solder balls thereon. As a result, such BGA semiconductor devices can meet the requirements of I / O connections for high density semiconductor dies.
반도체 다이가 부착되어 있는 기판에 반도체 다이를 전기적으로 결합하기 위한 상술한 종래의 BGA 반도체 장치의 와이어 본딩 동안, 와이어 본딩 툴은, 반도체 다이 상의 본드 패드에 대한 본딩 와이어의 자유단을 제1 볼 본드하고, 기판에 대해 본딩 와이어의 반대쪽 단을 스티치 본드하는데 사용된다. 반도체 다이 상이 본드 패드에서의 볼 본드가 이루어진 직후에, 와이어 본딩 툴은 미리 설정된 높이로 위쪽으로 그후에 기판 상의 본딩 영역으로 바깥쪽 아래로 끌어당긴다. 이는 본딩 와이어에 의해 형성된 와이어 루프의 꼭대기점이 반도체 다이보다 높게 하여, 반도체 다이를 캡슐화하는 레이진 캡슐체 및 금 와이어가 본딩 와이어가 노출되는 것을 방지하도록 와이어 루프의 꼭대기점을 충분히 덮는 두꼐를 가져야만 한다. 따라서, 캡슐화된 반도체 장치의 두께가 효과적으로 감소될 수 없다.During the wire bonding of the conventional BGA semiconductor device described above for electrically coupling the semiconductor die to the substrate to which the semiconductor die is attached, the wire bonding tool is configured to first ball bond the free end of the bonding wire to the bond pad on the semiconductor die. And stitch-bond the opposite end of the bonding wire to the substrate. Immediately after ball bonding on the bond pad is made on the semiconductor die, the wire bonding tool is pulled upwards to a predetermined height and then outwards to the bonding area on the substrate. This requires that the apex of the wire loop formed by the bonding wire is higher than the semiconductor die, so that the lazy encapsulation encapsulating the semiconductor die and the gold wire have a thick enough to cover the apex of the wire loop to prevent the bonding wire from being exposed. do. Thus, the thickness of the encapsulated semiconductor device cannot be effectively reduced.
상술한 종래의 BGA 반도체 장치의 두께에서의 단점을 해결하기 위해, 얇은 프로필을 갖는 BGA 반도체 장치가 도 12에 도시된 바와 같이 개시된다. 이 BGA 반도체 장치(1)는 위에 장착되며 함께 형성된 개구(110)를 갖는 반도체 다이(10)용 기판(11)을 구비한다. 개구(110)는 반도체 다이(10)와 기판(11) 상에 형성된 도전 트레이스(111) 간의 전기적 접속을 제공하기 위해 관통하는 본딩 와이어(12)를 위한 것이다. 본딩 와이어(12)의 와이어 본딩이 완성된 후에, 하부 캡슐체(13)가 본딩 와이어(12) 및 개구(110)를 캡슐하도록 형성된다. 본딩 와이어(12)의 와이어 루프의 일부가 기판(11) 내에 위치되어 있고, 본딩 와이어(12)의 와이어 루프의 단지 다른 부분이 기판(11)의 저면을 벗어나 연장하기 때문에, 기판(11)의 저면으로부터 돌출하는 하부 캡슐체(13)의 높이 h가 기판(11)의 저면에 주입된 솔더 볼(14)의 높이 H보다 낮도록 제어될 수 있다. 따라서, 상부 캡슐체(15)의 두께는 단지 본딩 와이어(12)의 와이어 루프의 높이를 고려하지 않고 반도체 다이(10)를 캡슐화하는데 충분할 필요가 있다. 따라서, 반도체 장치(1)는 상술한 종래의 BGA 반도체 장치보다 높이가 낮다.In order to solve the shortcomings in the thickness of the conventional BGA semiconductor device described above, a BGA semiconductor device having a thin profile is disclosed as shown in FIG. This BGA semiconductor device 1 has a substrate 11 for a semiconductor die 10 having an opening 110 mounted thereon and formed together. The opening 110 is for the bonding wire 12 penetrating to provide electrical connection between the semiconductor die 10 and the conductive trace 111 formed on the substrate 11. After wire bonding of the bonding wire 12 is completed, the lower capsule 13 is formed to encapsulate the bonding wire 12 and the opening 110. Since a portion of the wire loop of the bonding wire 12 is located in the substrate 11 and only another portion of the wire loop of the bonding wire 12 extends beyond the bottom of the substrate 11, The height h of the lower capsule 13 protruding from the bottom may be controlled to be lower than the height H of the solder ball 14 injected into the bottom of the substrate 11. Thus, the thickness of the upper capsule 15 only needs to be sufficient to encapsulate the semiconductor die 10 without considering the height of the wire loop of the bonding wire 12. Therefore, the semiconductor device 1 is lower in height than the conventional BGA semiconductor device described above.
비록 도 12에 도시된 반도체 장치가 전체적인 높이를 효과적으로 감소시킬 수 있지만, 여전히 다음과 같은 단점이 있다. 첫째 기판(11) 상의 도전 트레이스(111)가 대기에 노출되는 것을 방지하기 위해 도전 트레이스(111)를 완전히 덮도록 기판(11)의 저면 상에 솔더 마스크 층(112)을 제공할 필요가 있다. 솔러 마스크 층(112)의 적용은 기판(11)을 만들기 위한 비용을 증가시킨다. 또한, 솔더 마스크 층(112)의 사용은 검습의 문제가 되고, 이 문제를 해결하기 위해서는 기판(11)을 제조하기 위한 비용이 더욱 증가한다. 또한, 반도체 장치(1)는 인쇄회로기판과 같이 외부 장치에 표면 실장 기술과 같은 종래의 방법에 의해 장착될 때,기판(11)의 열 팽창계수가 상부 캡슐체(15)의 그것과 다르기 때문에 반도체 장치(1)가 휘는 경향이 있도록 저 프로필이다. 따라서 반도체 장치(1)의 휘어짐은 반도체 다이(10)가 기판(11)으로부터 탈박막화(delaminate)되게 하고, 외부 장치와의 전기적 접속에 역효과를 끼친다.Although the semiconductor device shown in FIG. 12 can effectively reduce the overall height, there are still disadvantages as follows. First, it is necessary to provide a solder mask layer 112 on the bottom of the substrate 11 to completely cover the conductive trace 111 to prevent the conductive trace 111 on the substrate 11 from being exposed to the atmosphere. Application of solar mask layer 112 increases the cost for making substrate 11. In addition, the use of the solder mask layer 112 becomes a problem of inspection, and in order to solve this problem, the cost for manufacturing the substrate 11 further increases. Further, when the semiconductor device 1 is mounted to an external device such as a printed circuit board by a conventional method such as surface mount technology, the coefficient of thermal expansion of the substrate 11 is different from that of the upper capsule body 15. The semiconductor device 1 is low profile so that it tends to bend. Therefore, the warpage of the semiconductor device 1 causes the semiconductor die 10 to delaminate from the substrate 11 and adversely affect the electrical connection with the external device.
더욱이, 휘어짐이 발생하는 것을 피하기 위해, 기판(11)의 두께는 열 응력에 저항하도록 증가될 수 있고, 그럼에도 불구하고 이는 기판(11)의 비용을 증가시킬뿐 아니라, 전체 높이를 증가시킨다. 한편, 반도체 장치(1)의 전기적 성능 테스트동안, 테스팅 프로브의 팁(도시안됨)은 솔더 볼(14)의 하부단의 윤곽이 반구이기 때문에 솔더 볼(14)와 완전히 접촉하지 않는다. 솔더 볼과의 테스팅 프로브의 접촉이 불완전하면, 테스트 결과는 잘못되게 된다. 게다가, 반도체 장치(1)는 솔더 볼(14)을 주입하기 위한 값비싼 볼 주입 메커니즘을 필요로 하여, 전체적인 패키징 비용이 감소되는 것을 어렵게 한다. 또한, 솔더 볼(14)이 기판(11)에 주입된 후에, 솔더 볼(14)의 바닥단의 평탄도가 유지되기 힘들어, 반도체 장치(1)와 외부 장치 간의 전기적 접속이 불량해지는 결과가 된다.Moreover, in order to avoid warpage, the thickness of the substrate 11 can be increased to resist thermal stress, which in turn not only increases the cost of the substrate 11 but also increases the overall height. On the other hand, during the electrical performance test of the semiconductor device 1, the tip of the testing probe (not shown) is not in full contact with the solder ball 14 because the contour of the lower end of the solder ball 14 is hemispherical. Incomplete contact of the testing probes with the solder balls results in false test results. In addition, the semiconductor device 1 requires an expensive ball injection mechanism for injecting the solder balls 14, making it difficult to reduce the overall packaging cost. In addition, after the solder ball 14 is injected into the substrate 11, the flatness of the bottom end of the solder ball 14 is hardly maintained, resulting in poor electrical connection between the semiconductor device 1 and the external device. .
따라서, 본 발명의 목적은 그 전체적인 두께가 효과적으로 감소될 수 있는 저 프로필 반도체 장치를 제공하는 것이다.It is therefore an object of the present invention to provide a low profile semiconductor device in which the overall thickness thereof can be effectively reduced.
본 발명의 다른 목적은 반도체 장치의 기판을 제조하는 비용 및 그 두께가 감소될 수 있는 저 프로필 반도체 장치를 제공하는 것이다.Another object of the present invention is to provide a low profile semiconductor device in which the cost of manufacturing a substrate of the semiconductor device and its thickness can be reduced.
본 발명의 또 다른 목적은 반도체 장치의 기판이 솔더 마스크로 코팅될 필요가 없어, 기판을 제조하는 비용을 감소시키는 저 프로필 반도체 장치를 제공하는 것이다.It is another object of the present invention to provide a low profile semiconductor device in which the substrate of the semiconductor device does not need to be coated with a solder mask, thereby reducing the cost of manufacturing the substrate.
본 발명의 또 다른 목적은 반도체 다이와 기판 간의 탈박막화의 발생이 효과적으로 방지될 수 있도록 반도체 장치의 휘어짐을 제거할 수 있는 저 프로필 반도체 장치를 제공하는 것이다.It is still another object of the present invention to provide a low profile semiconductor device capable of eliminating warpage of a semiconductor device so that the occurrence of de-thinning between the semiconductor die and the substrate can be effectively prevented.
본 발명의 다른 목적은 전기 성능의 테스팅 정확도를 향상시킬 수 있는 저 프로필 반도체 장치를 제공하는 것이다.Another object of the present invention is to provide a low profile semiconductor device capable of improving the testing accuracy of electrical performance.
본 발명의 또 다른 목적은 종래 기술보다는 높은 품질로 외부 장치에 전기적으로 접속될 수 있는 저 프로필 반도체 장치를 제공하는 것이다.It is yet another object of the present invention to provide a low profile semiconductor device which can be electrically connected to an external device with higher quality than the prior art.
상기 및 다른 목적에 따르면, 본 발명은 신규한 저 프로필 반도체 장치를 제안한다. 이 반도체 장치는 베이스 층과 이 베이스 층 상에 형성된 복수의 도전 트레이스를 갖는 기판; 액티브 표면을 가지며 액티브 표면에 대향하는 액티브 표면을 거쳐 기판의 베이스층 상에 장착된 반도체 다이; 기판의 베이스층에 제공된 적어도 하나의 개구를 통과하며 기판 상의 도전 트레이스에 반도체 다이를 전기적으로 결합하기 위한 복수의 제1 도전 소자; 반도체 다이에의 외부에서 전기적 접속을 제공하기 위해, 각각의 도전 트레이스의 단자 상에 정렬되고 이에 본드된 어레이된 복수의 제2 도전 트레이스; 반도체 다이를 캡슐화하도록 반도체 다이가 장착된 기판의 표면 상에 형성된 제1 캡슐체; 도전 트레이스, 제2 도전 소자 및 개구를 완전히 캡슐화하도록 도전 트레이스가 어레이된 기판 표면 상에 형성된 제2 캡슐체를 구비하되, 제2 캡슐체는 제2 도전 소자가 노출된 하부단으로 그리고 제2 캡슐체의 저면을 플러시하도록 캡슐화되는 방식으로 형성된다.According to the above and other objects, the present invention proposes a novel low profile semiconductor device. The semiconductor device includes a substrate having a base layer and a plurality of conductive traces formed on the base layer; A semiconductor die having an active surface and mounted on a base layer of the substrate via an active surface opposite the active surface; A plurality of first conductive elements for electrically coupling the semiconductor die to conductive traces on the substrate through at least one opening provided in the base layer of the substrate; A plurality of arrayed second conductive traces aligned on and bonded to the terminals of each conductive trace to provide electrical connection external to the semiconductor die; A first capsule formed on a surface of the substrate on which the semiconductor die is mounted to encapsulate the semiconductor die; A second capsule formed on the surface of the substrate where the conductive traces are arranged to completely encapsulate the conductive traces, the second conductive elements and the openings, the second capsules to the lower end of the exposed second conductive elements and the second capsule It is formed in such a way that it is encapsulated to flush the bottom of the sieve.
제2 도전 소자는 동, 알루미늄, 동 합금, 알루미늄 합금 또는 주석/납 합금으로 만들어진 금속 재료의 솔더 볼 또는 럼프(lump)일 수 있다. 솔더 볼이 제2 도전 소자로 사용되면, 종래의 솔더 볼 주입 머신을 사용하여 기판의 도전 트레이스의 단자에 솔더 볼을 주입할 수 있다. 금속 재료의 럼프를 사용하는 경우에, 이럼프는 종래의 프린팅 또는 플레이팅 방법에 의해 기판의 도전 트레이스에 본드하도록 형성될 수 있다.The second conductive element may be a solder ball or lump of metal material made of copper, aluminum, copper alloy, aluminum alloy or tin / lead alloy. If solder balls are used as the second conductive elements, solder balls can be injected into the terminals of the conductive traces of the substrate using conventional solder ball injection machines. In the case of using lumps of metallic material, the lumps can be formed to bond to the conductive traces of the substrate by conventional printing or plating methods.
반도체 다이는 제1 캡슐체에 완전히 캡슐화되어 그 비액티브한 표면을 제1 캡슐체의 외부에 노출시킨다. 한편, 헤더 스프레더(spreader)가 반도체 다이의 비액티브 표면에 부착되어 본 발명에 따른 반도체 장치의 열 방출을 개선할 수 있다. 헤더 스프레더의 설치로 인한 높이 증가를 피하기 위해, 금속 재료로 만들어진 헤더 스프레더는 기판의 베이스층에 직접 본드될 수 있고, 헤더 스프레더의 중심에 형성된 구멍 내에 반도체 다이를 수용할 수 있다.The semiconductor die is fully encapsulated in the first capsule to expose its inactive surface to the outside of the first capsule. On the other hand, a header spreader may be attached to the inactive surface of the semiconductor die to improve heat dissipation of the semiconductor device according to the present invention. In order to avoid the height increase due to the installation of the header spreader, the header spreader made of a metallic material can be bonded directly to the base layer of the substrate and can accommodate the semiconductor die in a hole formed in the center of the header spreader.
단지 하나의 개구가 기판에 형성되어 있는 경우에, 적당한 반도체 다이는 위에 중심 패드를 갖는 것이다. 기판에 평행하게 배치된 대향하는 두개의 개구가 존재할 때, 그 액티브한 표면 상에 정렬된 이중 측면의 패드를 갖는 반도체 다이를 사용하는 것이 적합하다. 직사각형 형태로 정렬된 네개의 개구가 존재할 때, 주변 패드형 반도체 다이를 사용하는 것이 적합하다.In the case where only one opening is formed in the substrate, a suitable semiconductor die is one having a center pad thereon. When there are two opposing openings arranged parallel to the substrate, it is suitable to use a semiconductor die with double sided pads aligned on its active surface. When there are four openings arranged in a rectangular shape, it is suitable to use a peripheral pad-type semiconductor die.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 단면도.1 is a cross-sectional view of a semiconductor device according to a first embodiment of the present invention.
도 2는 도 1에 도시된 반도체 장치의 평면도.FIG. 2 is a plan view of the semiconductor device shown in FIG. 1. FIG.
도 3a 내지 도 3h는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 공정을 도시하는 도면.3A to 3H are views showing a manufacturing process of a semiconductor device according to the first embodiment of the present invention.
도 4a 및 도 4b는 본 발명의 제1 실시예에 따른 반도체 장치의 다른 제조 공정을 도시하는 도면.4A and 4B show another manufacturing process of the semiconductor device according to the first embodiment of the present invention.
도 5는 본 발명의 제2 실시예에 따른 반도체 장치의 단면도.5 is a cross-sectional view of a semiconductor device according to the second embodiment of the present invention.
도 6은 본 발명의 제3 실시예에 따른 반도체 장치의 단면도.6 is a cross-sectional view of a semiconductor device according to the third embodiment of the present invention.
도 7은 본 발명의 제4 실시예에 따른 반도체 장치의 단면도.7 is a sectional view of a semiconductor device according to a fourth embodiment of the present invention.
도 8은 본 발명의 제5 실시예에 따른 반도체 장치의 단면도.8 is a cross-sectional view of a semiconductor device according to the fifth embodiment of the present invention.
도 9는 도 8의 반도체 장치의 평면도.9 is a plan view of the semiconductor device of FIG. 8;
도 10은 본 발명의 제6 실시예에 따른 반도체 장치의 단면도.10 is a cross-sectional view of a semiconductor device according to the sixth embodiment of the present invention.
도 11은 도 10에 도시된 반도체 장치의 평면도.FIG. 11 is a plan view of the semiconductor device shown in FIG. 10;
도 12는 종래의 반도체 장치의 단면도.12 is a cross-sectional view of a conventional semiconductor device.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
1,2 : BGA 반도체 장치22 : 금 와이어1,2: BGA semiconductor device 22: Gold wire
11, 21 : 기판200 : 액티브 표면11, 21: substrate 200: active surface
12 : 본딩 와이어201 : 비액티브 표면12: bonding wire 201: inactive surface
13, 25 : 하부 캡슐체202 : 본드 패드13, 25: lower capsule body 202: bond pad
14, 24 : 솔더 볼240 : 바닥 단14, 24: solder ball 240: bottom stage
15, 23 : 상부 캡슐체250 : 저면15, 23: upper capsule 250: bottom
20 : 반도체 다이20: semiconductor die
제 1 실시예First embodiment
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 단면도이다. 도면에 도시된 바와 같이, 제1 실시예의 반도체 장치(2)는 반도체 다이(20), 위에 장착될 반도체 다이(20)용의 기판(21), 기판(21)에 반도체 다이(20)를 전기적으로 결합하기 위한 복수의 금 와이어(22), 반도체 다이(20)를 캡슐화하기 위해, 기판(21)의 상부면에 형성된 상부 캡슐체(23), 기판(21)의 상면 상에 주입되며 반도체 다이(20)에 외부적인 전기적 접속을 제공하기 위한 복수의 어레이된 솔더볼(24), 및 기판(21)의 상면에 형성되는 하부 캡슐체(25)를 구비한다.1 is a cross-sectional view of a semiconductor device according to a first embodiment of the present invention. As shown in the figure, the semiconductor device 2 of the first embodiment electrically connects the semiconductor die 20, the substrate 21 for the semiconductor die 20 to be mounted thereon, and the semiconductor die 20 to the substrate 21. In order to encapsulate the plurality of gold wires 22 and the semiconductor die 20 to be coupled to each other, the upper capsule body 23 formed on the upper surface of the substrate 21 and the upper surface of the substrate 21 are implanted. A plurality of arrayed solder balls 24 for providing an external electrical connection to the 20, and a lower capsule 25 formed on the upper surface of the substrate 21.
반도체 다이(20)는 전자적 구성요소 및 전기 회로가 형성되어 있는 액티브 표면(200), 및 대향하는 비액티브 표면(201)을 갖는다. 액티브 표면(200)의 중심에는, 두개의 평행한 행으로 정렬된 복수의 본드 패드(202)가 형성되어 있다. 반도체 다이(20)는 은 페이스트 또는 폴리이미드 테이프와 같은 접착제를 통해 기판(21) 상의 선정된 다이 부착 영역에 그 액티브 표면(200)과 함께 부착되어 있다. 온도 사이클 동안 온도 변화를 겪게 될 때 반도체 다이(20)에 대한 기판(21)으로부터의 결과인 열 응력을 감소시키기 위해, 접착제는 바람직하게 열가소성 레이진 재료 또는 열 경화성으로 만들어진다.The semiconductor die 20 has an active surface 200, on which electronic components and electrical circuits are formed, and an opposing inactive surface 201. In the center of the active surface 200, a plurality of bond pads 202 are formed which are arranged in two parallel rows. The semiconductor die 20 is attached with its active surface 200 to a selected die attach region on the substrate 21 via an adhesive such as silver paste or polyimide tape. In order to reduce the resulting thermal stress from the substrate 21 on the semiconductor die 20 when subjected to a temperature change during the temperature cycle, the adhesive is preferably made of thermoplastic resin material or heat curable.
기판(21)은 베이스층(210) 및 상기 베이스층(210)의 저면 상에 형성된 복수의 도전 트레이스(211)를 구비한다. 베이스층(210)에 적합한 재료는 예를 들어, 에폭시 레이진(epoxy resins), 폴리이미드 레이진(polyimide resins), 비스말레이미드트리아지네 레이진(bismaleimidetriazine resins), FR4 레이진, 에폭시 레이진 글래스, 세라믹 재료 또는 열 저항성 테이프를 포함한다. 반도체 다이(20)는 베이스층(210)에 접착제로서 장착된다. 일반적으로, 도전 트레이스(211)는 동 포일로 형성되고, 이들의 각각은 단자 단 및 대응하는 초기 단을 갖는다. 각각의 도전 트레이스(211)의 단자 단에는, 솔더 볼(24)을 그 위에 주입하기 위한 볼 패드(211a)가 형성되어 있는 한편, 골드 볼(22)을 그위에 본드하기 위한 본드 패드(211b)가초기 단에 형성되어 있다. 기판(21)의 도전 트레이스(211)가 하부 캡슐체(25)에 의해 밀봉하여 덮이기 때문에, 어떠한 솔더 마스크 층도 위에 코팅될 필요가 없어, 기판(21)의 제조 비용이 감소될 수 있게 한다. 한편, 기판(21)의 꼭대기 및 상면 상에는 상부 캡슐체(23) 및 하부 캡슐체(25)가, 상부 캡슐체(23) 및 하부 캡슐체(25) 간에 기판(21)이 삽입되는 방식으로 각각 형성된다. 이는, 상부 및 하부 캡슐체(23 및 25)가 동일한 열 팽창계수(CTE)를 갖기 때문에, 기판(21)에 대해 상부 캡슐체(23)로부터의 결과인 열 응력이 온도 사이클 동안 기판(21)에 대한 하부 캡슐체(25)로부터의 결과인 열 응력에 의해 상쇄되게 한다. 따라서, 패키지된 제품의 휘어짐이 효과적으로 제거될 수 있고, 기판(21)과 반도체 다이(20) 간의 계면에서의 탈막화의 발생이 감소될 수 있다. 휘어짐과 탈박막화 문제를 완화시키 위해, 반도체 장치(21)의 수율과 신뢰성이 종래 기술에 비해 향상될 수 있다. 또한 기판(21)이 상부 캡슐체(23) 및 하부 캡슐체(25) 사이에 삽입되기 때문에, 이와 같은 결합된 구조는 종래 기술에 비해 개선된 기계적 강도를 제공한다. 본 발명의 반도체 장치(2)가 종래 기술에 비해 개선된 기계적 강도를 제공하기 때문에, 이에 사용된 기판(21)의 두께가 감소될 수 있어, 기판(21)의 비용 감소는 물론 반도체 장치(2)의 높이 감소의 장점이 있다.The substrate 21 includes a base layer 210 and a plurality of conductive traces 211 formed on the bottom surface of the base layer 210. Suitable materials for the base layer 210 are, for example, epoxy resins, polyimide resins, bismaleimidetriazine resins, FR4 resins, epoxy resins , Ceramic material or heat resistant tape. The semiconductor die 20 is mounted to the base layer 210 as an adhesive. Generally, the conductive traces 211 are formed of copper foil, each of which has a terminal end and a corresponding initial end. At the terminal end of each conductive trace 211, a ball pad 211a for injecting solder balls 24 therein is formed, while a bond pad 211b for bonding the gold balls 22 thereon. It is formed at the initial stage. Since the conductive trace 211 of the substrate 21 is sealed and covered by the lower capsule 25, no solder mask layer needs to be coated on it, which allows the manufacturing cost of the substrate 21 to be reduced. . On the other hand, the upper capsule 23 and the lower capsule 25 on the top and the upper surface of the substrate 21, respectively, in such a way that the substrate 21 is inserted between the upper capsule 23 and the lower capsule 25 Is formed. This is because, because the upper and lower capsules 23 and 25 have the same coefficient of thermal expansion (CTE), the thermal stress resulting from the upper capsule 23 relative to the substrate 21 is increased during the temperature cycle. Offset by the resulting thermal stress from the lower capsule 25 on the substrate. Therefore, the warpage of the packaged product can be effectively eliminated, and the occurrence of film removal at the interface between the substrate 21 and the semiconductor die 20 can be reduced. In order to alleviate the warpage and de-thinning problems, the yield and reliability of the semiconductor device 21 can be improved compared to the prior art. Since the substrate 21 is also inserted between the upper capsule 23 and the lower capsule 25, this combined structure provides improved mechanical strength compared to the prior art. Since the semiconductor device 2 of the present invention provides improved mechanical strength compared to the prior art, the thickness of the substrate 21 used therein can be reduced, thereby reducing the cost of the substrate 21 as well as the semiconductor device 2. ) Has the advantage of height reduction.
개구(212)가 기판(21)의 베이스층(210)에 형성되어, 반도체 다이(20)는 기판(20)의 베이스층(210)에 장착되고, 반도체 다이(20)의 액티브 표면(200) 상의 본드 패드(202)는 도전 트레이스(211)의 본드 패드(211b)에 반도체 다이(20) 상의 본드 패드(202)를 전기적으로 접속시키기 위해, 관통하는 금 와이어(22)용개구(212)에 노출되어 있다.An opening 212 is formed in the base layer 210 of the substrate 21 so that the semiconductor die 20 is mounted in the base layer 210 of the substrate 20 and the active surface 200 of the semiconductor die 20. Bond pads 202 on the openings 212 for the gold wire 22 penetrating therethrough to electrically connect the bond pads 202 on the semiconductor die 20 to the bond pads 211b of the conductive traces 211. Exposed
상부 캡슐체(23) 및 하부 캡슐체(25)는 에폭시 레이진과 같은 종래의 캡슐화 재료로 형성된다. 하부 캡슐체(25)가 기판(21)의 저면 상에 형성되어 도전 트레이스(211), 금 와이어(22) 및 개구(212)를 완전히 캡슐화하게 되어, 도전 트레이스(211), 금 와이어(22) 및 반도체 다이(20)의 액티브 표면(200)이 밀봉되어 밀폐된다. 선택적으로, 하부 캡슐체(25)는 두 단계로 형성될 수 있다. 첫번째 단계는 솔더 볼(24)의 주입 이전에 제2 레이진 몸체를 형성하기 위해 반도체 다이(20)의 액티브 표면(200)과 금 와이어(22)를 캡슐화하는 것이다. 두번째 단계는 솔더 볼(24)이 도전 트레이스(211)의 볼 패드(211a)에 본드된 후에 기판(21)의 도전 트레이스(211)위에 제2 레이진 보디를 형성하여, 도전 트레이스(211)가 완전히 캡슐화되게 하며, 솔러 볼(24)이 제2 레이진 몸체에 의해 부분적으로 덮여지게 하는 것이다. 따라서, 제1 및 제2 레이진 몸체는 결합하여 하부 캡슐체(25)를 형성한다.The upper capsule 23 and the lower capsule 25 are formed of conventional encapsulation material such as epoxy resin. A lower capsule 25 is formed on the bottom surface of the substrate 21 to completely encapsulate the conductive trace 211, the gold wire 22 and the opening 212, so that the conductive trace 211 and the gold wire 22 are formed. And the active surface 200 of the semiconductor die 20 is sealed and sealed. Optionally, the lower capsule 25 can be formed in two steps. The first step is to encapsulate the gold wire 22 and the active surface 200 of the semiconductor die 20 to form a second lazy body prior to implantation of the solder balls 24. In the second step, after the solder balls 24 are bonded to the ball pads 211a of the conductive traces 211, a second lazy body is formed on the conductive traces 211 of the substrate 21, so that the conductive traces 211 are formed. It allows the encapsulation of the solar ball 24 to be partially encapsulated by the second rasine body. Thus, the first and second rasine bodies combine to form the lower capsule 25.
한편, 하부 캡슐체(25)는 솔더 볼(24)의 바닥 단(240)이 도 2에 도시된 바와 같이 하부 캡슐체(25)의 저면(250)에 노출되고, 솔더 볼(24)의 바닥 단(240)이 하부 캡슐체(25)의 저면(250)과 평탄하게 적응되도록 형성된다. 이는 솔더 볼(24)의 바닥 단(240) 및 하부 캡슐체(25)의 저면(250)에 의해 형성된 면의 평탄도가 인쇄 회로 기판과 같은 외부 장치에 대해 높은 품질의 전기 접속을 갖는 반도체 장치(2)를 제공하게 한다. 또한, 각 솔더 볼(24)의 바닥 단(240)이 종래 기술와 같이 구면 보다는 평탄하도록 형성되어 있기 때문에, 테스팅 툴의 테스팅 프로브의 팁이테스팅 공정 동안 솔더 볼(24)의 바닥 단(240)과 완전히 접촉하는 것이 가능하게 된다. 따라서, 테스팅의 정확도가 만족할 만하게 개선될 수 있다. 또한, 본 발명의 반도체 장치(2)의 바닥 면의 평탄도를 한층 증가시키기 위해, 하부 캡슐체(25)의 저면(250) 및 솔더 볼(24)의 바닥 단(240)의 부수적인 그라인딩 처리가 채택될 수 있다. 이렇게 함으로써, 금 와이어(22)의 와이어 루프의 상부점(220)이 하부 캡슐체(25)의 저면(250)에 노출되지 않는 정도로, 하부 캡슐체(25)의 두께가 또한 한층 감소될 수 있어, 본 발명의 반도체 장치(2)의 전체적인 높이가 종래 기술에 비해 만족할 만하게 낮아진다.Meanwhile, the lower capsule 25 has the bottom end 240 of the solder ball 24 exposed to the bottom surface 250 of the lower capsule 25, as shown in FIG. 2, and the bottom of the solder ball 24. The stage 240 is formed to be smoothly adapted to the bottom surface 250 of the lower capsule body 25. This is a semiconductor device in which the flatness of the surface formed by the bottom end 240 of the solder ball 24 and the bottom surface 250 of the lower capsule 25 has a high quality electrical connection to an external device such as a printed circuit board. To provide (2); In addition, since the bottom end 240 of each solder ball 24 is formed to be flatter than a spherical surface as in the prior art, the tip of the testing probe of the testing tool is connected to the bottom end 240 of the solder ball 24 during the testing process. It is possible to make full contact. Thus, the accuracy of testing can be satisfactorily improved. In addition, in order to further increase the flatness of the bottom surface of the semiconductor device 2 of the present invention, additional grinding processing of the bottom surface 250 of the lower capsule body 25 and the bottom end 240 of the solder ball 24 is performed. Can be adopted. By doing so, the thickness of the lower capsule 25 can also be further reduced so that the upper point 220 of the wire loop of the gold wire 22 is not exposed to the bottom 250 of the lower capsule 25. The overall height of the semiconductor device 2 of the present invention is satisfactorily lowered compared to the prior art.
도 3a 내지 도 3h는 도 1에 도시된 본 발명의 제1 실시예에 따른 저 프로필 반도체 장치를 제조하는데 사용되는 공정 단계를 도시하는 도면이다.3A to 3H are diagrams showing the process steps used to manufacture the low profile semiconductor device according to the first embodiment of the present invention shown in FIG.
도 3a에 도시된 바와 같이, 베이스 층(210)과 상기 베이스층(210) 상에 패턴화된 복수의 도전 트레이스(211)가 형성된 기판(21)이 제공된다. 베이스층(210)은 또한 중심 영역에 개구(212)가 형성되어 있다.As shown in FIG. 3A, a substrate 21 having a base layer 210 and a plurality of patterned conductive traces 211 formed on the base layer 210 is provided. The base layer 210 also has openings 212 in the center region.
도 3b에 도시된 바와 같이,다이 본딩 단계가 수행되어 기판(21) 상의 선정된 다이 부착 영역에 은 페이스트 폴리이미드 테이프로 반도체 다이(20)를 장착한다. 반도체 다이(20)는 반도체 다이(202)가 액티브 표면(200)을 거쳐 기판(21)에 부착된 후에, 기판(21)의 개구(212)에 반도체 다이(20) 상의 본드 패드(202)가 노출되도록 위에 형성된 복수의 본드 패드(202)를 갖는 액티브 표면(200)을 갖는다.As shown in FIG. 3B, a die bonding step is performed to mount the semiconductor die 20 with silver paste polyimide tape on the selected die attach region on the substrate 21. The semiconductor die 20 is attached to the substrate 21 via the active surface 200 and then the bond pad 202 on the semiconductor die 20 is formed in the opening 212 of the substrate 21. It has an active surface 200 having a plurality of bond pads 202 formed thereon to be exposed.
도 3c에 도시된 바와 같이, 와이어 본딩 단계가 수행되어 반도체 다이(20) 상의 본드 패드(202)를, 기판(21)의 개구(212)를 통해 복수의 금 와이어(22)로서도전 트레이스(211)의 단에 형성된 본딩 패드(211b)에 전기적으로 결합한다.As shown in FIG. 3C, a wire bonding step is performed to bond the bond pad 202 on the semiconductor die 20 as a plurality of gold wires 22 through the openings 212 of the substrate 21. Is electrically coupled to the bonding pad 211b formed at the end of
도 3d에 도시한 바와 같이, 와이이 본딩 단계가 완료된 후에, 용해된 캡슐화 레이진이 종래의 글로브 탑(glob top) 방법에 의해 개구(212)에 도입되어 제1 레이진 몸체(25a)를 형성한다. 레이진 몸체(25a)는 반도체 다이(20)의 액티브 표면(200)과 금 와이어(22)를 주변으로부터 이격시키기 위해 금 와이어(22)를 캡슐화하고 개구(212)를 채우도록 형성된다.As shown in FIG. 3D, after the wipe bonding step is completed, the dissolved encapsulated resin is introduced into the opening 212 by a conventional globe top method to form the first resin layer 25a. Resin body 25a is formed to encapsulate gold wire 22 and fill opening 212 to space gold wire 22 and active surface 200 of semiconductor die 20 from the periphery.
도 3e에 도시된 바와 같이, 도 3d의 기판(21) 및 반도체 다이(20)의 결합된 구조가 전사 몰딩 단계를 수행하기 위해 캡슐화 몰드(도시안됨)에 놓여진다. 이는 반도체 다이(20)를 캡슐화하는 상부 캡슐체(23)를 형성하도록 기판(21)의 상부면 상에 용해된 캡슐화 레이진이 고체화되는 것을 가능하게 한다. 물론, 종래의 주입 몰딩 또는 푸어(pour) 몰딩과 같은 다른 몰딩 방법이 사용될 수 있다.As shown in FIG. 3E, the combined structure of the substrate 21 and the semiconductor die 20 of FIG. 3D is placed in an encapsulation mold (not shown) to perform the transfer molding step. This enables the dissolved encapsulation resin to solidify on the top surface of the substrate 21 to form an upper capsule 23 encapsulating the semiconductor die 20. Of course, other molding methods, such as conventional injection molding or pour molding, can be used.
도 3f에 도시한 바와 같이, 상부 캡슐체(23)의 형성시, 복수의 솔더 볼(24)이 기판(21) 상의 도전 트레이스(211)의 다른 단에 형성된 볼 패드(211a)상에 주입된다. 솔더 볼 주입이 종래 기술이기 때문에, 그에 대한 상세한 설명은 생략한다.As shown in FIG. 3F, in the formation of the upper capsule body 23, a plurality of solder balls 24 are injected onto the ball pads 211a formed at the other ends of the conductive traces 211 on the substrate 21. . Since solder ball injection is a prior art, its detailed description is omitted.
도 3g에 도시한 바와 같이, 솔더 볼 주입의 완료시, 전통적인 전사 몰딩 방법이 수행되어 기판(21)의 도전 트레이스(211) 및 제1 레이진 몸체(25a) 위에 제2 레이진 몸체를 형성한다. 따라서, 제1 및 제2 레이진 몸체는 결합하여 도전 트레이스(211), 금 와이어(22) 및 반도체 다이(20)의 액티브 표면(200)을 주변으로부터 밀봉할 수 있는 하부 캡슐체(25)내에 형성된다. 하부 캡슐체(25)는 또한 임의의 특정 제한 없이 종래의 프린팅, 코팅 또는 글로브 탑 방법에 의해 형성될 수 있다.As shown in FIG. 3G, upon completion of solder ball implantation, a traditional transfer molding method is performed to form a second lasin body over the conductive trace 211 and the first lasin body 25a of the substrate 21. . Thus, the first and second rasine bodies are combined into a lower capsule 25 that can combine to seal the conductive trace 211, the gold wire 22, and the active surface 200 of the semiconductor die 20 from the periphery. Is formed. The lower capsule 25 may also be formed by conventional printing, coating or glove top methods without any particular limitation.
마지막으로, 도 3h에 도시된 바와 같이, 종래의 그라인딩 머신 P를 사용하여 하부 캡슐체(25)의 두께 및 솔더 볼(24)의 높이를, 솔더 볼(22)의 와이어 루프의 꼭대기 점이 하부 캡슐제(25)의 저면(250)은 물론 솔더 볼(24)의 바닥 단(240)보다 한층 낮은 정도까지 감소시키기 위해 기판(21)쪽의 방향으로 솔더 볼(24)과 하부 캡슐체(25)를 그라인드한다. 그라인딩 처리가 완료되자마자, 솔더 볼(24)의 바닥 단(240)이 하부 캡슐체(25)의 저면(250)과 플러시하도록 노출된다. 이로서 도 1에 도시한 바와 같이, 본 발명에 따른 반도체 장치(2)의 제조를 완료한다. 결국, 그라인딩 처리는 반도체 장치(2)에 잘 정의된 평탄도 및 종래 기술보다 낮은 전체적인 높이를 갖는 저면을 제공한다.Finally, as shown in FIG. 3H, using the conventional grinding machine P, the thickness of the lower capsule body 25 and the height of the solder ball 24 are measured, and the top point of the wire loop of the solder ball 22 is the lower capsule. The solder ball 24 and the lower capsule 25 in the direction toward the substrate 21 in order to reduce the bottom surface 250 of the twenty-five (25) as well as the lower end 240 of the solder ball (24). Grind As soon as the grinding process is complete, the bottom end 240 of the solder ball 24 is exposed to flush with the bottom 250 of the lower capsule 25. As a result, as shown in FIG. 1, the manufacture of the semiconductor device 2 according to the present invention is completed. As a result, the grinding process provides the semiconductor device 2 with a bottom with well-defined flatness and an overall height lower than in the prior art.
그 외에, 금 와이어(22)를 도 3d에 도시한 바와 같이 캡슐체(25a)로 캡슐화하는 단계는 금 와이어(22)의 캡슐화가 도 3g에 도시한 바와 같이 기판(21) 상의 도전 트레이스(211)의 캡슐화와 함께 수행될 수 있으므로 생략될 수 있다. 따라서, 본 발명의 제조 공정이 간단화될 수 있다.In addition, the encapsulation of the gold wire 22 into the encapsulation 25a as shown in FIG. 3D may be achieved by encapsulating the gold wire 22 in a conductive trace 211 on the substrate 21 as shown in FIG. 3G. May be omitted with encapsulation. Thus, the manufacturing process of the present invention can be simplified.
도 4a 및 도 4b는 본 발명의 제1 실시예에 따른 저 프로필 반도체 장치의 다른 제조 공정을 도시하는 도면이다. 솔더 볼 주입 이전의 이 대체 공정의 공정 단계는 도 3a 내지 도 3e에 도시한 상기에 설명된 것과 동일하므로, 상세한 설명은 생략한다. 이 대체 공정의 설명은 따라서 상부 캡슐체(23)의 형성 다음의 공정 단계에서 시작할 것이다. 또한, 상술한 공정에서 설명된 것과 동일한 구성 요소는 간단히 하기 위해 동일한 참조 번호가 부여된다.4A and 4B show another manufacturing process of the low profile semiconductor device according to the first embodiment of the present invention. The process steps of this alternative process prior to solder ball injection are the same as those described above in FIGS. 3A-3E, and thus detailed descriptions are omitted. The description of this alternative process will therefore begin at the process step following the formation of the upper capsule body 23. In addition, the same components as described in the above-described process are given the same reference numerals for simplicity.
도 4a에 도시한 바와 같이, 기판(21)의 상면 상에 상부 캡슐체(23)를 형성한후에, 주석/납 합금으로 만들어진 복수의 럼프(24')가 종래의 스크린 프린팅에 의해 도전 트레이스(211)의 볼 패드(211a) 상에 형성된다. 럼프(24')가 프린팅(또는 플레이팅) 방법에 의해 기판(21) 상에 형성될 수 있기 때문에, 럼프(24')가 소정의 높이로 정확하게 제어될 수 있어, 럼프(24')가 금 와이어(22)의 와이어 루프의 꼭대기 점(220)보다 약간 높게 그리고 바닥단(240')에서 평탄하게 될 수 있다. 또한, 럼프(24')가 프링팅 또는 플레이팅 방법에 의해 형성될 수 있기 때문에, 솔더 볼을 주입하기 위해 갑비싼 솔더 볼 주입 머신이 필요없어 제조 비용이 감소될 수 있다.As shown in FIG. 4A, after the upper capsule body 23 is formed on the upper surface of the substrate 21, a plurality of lumps 24 'made of tin / lead alloy are conductive traces 211 by conventional screen printing. Is formed on the ball pad 211a. Since the lumps 24 'can be formed on the substrate 21 by a printing (or plating) method, the lumps 24' can be precisely controlled to a predetermined height so that the lumps 24 'are cracked. It may be slightly higher than the top point 220 of the wire loop of the wire 22 and at the bottom end 240 ′. In addition, since the lumps 24 'can be formed by a printing or plating method, a costly solder ball injection machine is not required to inject the solder balls, and manufacturing costs can be reduced.
도 4b에 도시한 바와 같이, 럼프(24')가 형성된 후에, 전사 몰딩이 수행되어, 도전 트레이스(211), 금 와이어(22) 및 개구(212)를 완전히 캡슐화하는 하부 캡슐체(25)를 형성한다. 하부 캡슐체(25)는 럼프(24')가 하부 캡슐체(25)의 저면(250)과 플리시하여 노출되는 럼프(24')의 저면(240')과 하부 캡슐체(25)에 의해 캡슐화되는 방식으로 형성된다. 한편, 럼프(24)의 높이가 금 와이어(22)의 와이어 루프의 꼭대기 지점(220)보다 약간 높도록 제어되기 때문에, 하부 캡슐체(25)는 이들이 노출되는 것을 방지하기 위해 금 와이어(22)를 충분히 덮는다. 결국, 하부 캡슐체(25)는 후 그라인딩 처리를 필요로 하지 않아 형성후에 그 두께를 감소시킨다.As shown in FIG. 4B, after the lumps 24 ′ are formed, transfer molding is performed to completely encapsulate the lower capsule 25 which encapsulates the conductive trace 211, the gold wire 22 and the opening 212. Form. The lower encapsulation 25 is formed by the lower encapsulation 25 'and the lower encapsulation 25' of the lump 24 'exposed by the lump 24' to the bottom 250 of the lower encapsulation 25. It is formed in a way that is encapsulated. On the other hand, since the height of the lumps 24 is controlled to be slightly higher than the top point 220 of the wire loop of the gold wire 22, the lower capsule 25 has the gold wire 22 to prevent them from being exposed. Cover enough. As a result, the lower capsule 25 does not require post-grinding treatment to reduce its thickness after formation.
도 5는 본 발명의 제2 실시예에 따른 저 프로필 반도체 장치의 단면도이다. 제2 실시예의 반도체 장치(3)는 기판(31)의 상면 상에 상부 캡슐체(33)를 형성한 후에, 반도체 다이(30)의 비액티브 표면(301)이 상부 캡슐체(33)의 상면(330)까지노출되어 있다는 점을 제외하고는 제1 실시예에서 설명된 것과 실질적으로 동일하다. 반도체 다이(30)의 비액티브 표면(301)이 대기에 노출되어 있어, 반도체 다이(30)에 의해 발생된 열이 그 비액티브 표면(301)에서 대기로 직접 방출되게 한다. 따라서, 열 방출 효율성이 증가된다. 또한, 상부 캡슐체(33)의 상면(330)이 반도체 다이(30)의 비액티브 표면(301)과 평탄하기 때문에, 반도체 장치(3)의 전체적인 높이가 제1 실시예에서 개시된 것보다 낮다. 또한, 열 방출을 더욱 개선하기 위해, 도 5에 점선으로 도시한 열 스프레더(36)가 노출된 비액티브 표면(301)에 직접 부착될 수 있다.5 is a cross-sectional view of a low profile semiconductor device according to a second embodiment of the present invention. In the semiconductor device 3 of the second embodiment, after the upper capsule 33 is formed on the upper surface of the substrate 31, the non-active surface 301 of the semiconductor die 30 is formed on the upper surface of the upper capsule 33. It is substantially the same as described in the first embodiment except that it is exposed up to 330. The inactive surface 301 of the semiconductor die 30 is exposed to the atmosphere, causing heat generated by the semiconductor die 30 to be directly released from the inactive surface 301 to the atmosphere. Thus, the heat dissipation efficiency is increased. In addition, since the upper surface 330 of the upper capsule 33 is flat with the inactive surface 301 of the semiconductor die 30, the overall height of the semiconductor device 3 is lower than that disclosed in the first embodiment. In addition, to further improve heat dissipation, a heat spreader 36, shown in dashed lines in FIG. 5, may be attached directly to the exposed inactive surface 301.
도 6은 본 발명의 제3 실시예에 따른 저 프로필 반도체 장치의 단면도이다. 제3 실시예의 반도체 장치(4)는 반도체 다이(40a)의 비액티브 표면(401) 상에 열 스프레더(46)가 장착될 수 있다는 것을 제외하고는 제1 실시예와 실질적으로 동일한 구조를 갖는다. 이는 상부 캡슐체(43)를 기판(41)에 형성한 후에, 상부 캡슐체(46)의 상면(430)에 노출된 열 스프레더(46)의 상면(460)과 함께 열 스프레더(46)가 상부 캡슐체(43)에 내장되는 것을 가능하게 한다. 따라서, 반도체 다이(40)에 의해 발생된 열은 열 스프레더(46)의 상면(460)으로부터 직접 대기로 방출될 수 있다. 물론, 열 스프레더(46)는 또한 상부 캡슐체(43)에 완전히 내장될 수 있다.6 is a cross-sectional view of a low profile semiconductor device according to a third embodiment of the present invention. The semiconductor device 4 of the third embodiment has a structure substantially the same as that of the first embodiment except that the heat spreader 46 can be mounted on the inactive surface 401 of the semiconductor die 40a. This is because after the upper capsule 43 is formed on the substrate 41, the heat spreader 46 along with the upper surface 460 of the heat spreader 46 exposed to the upper surface 430 of the upper capsule 46. It is possible to embed in the capsule 43. Thus, heat generated by the semiconductor die 40 can be discharged directly from the top surface 460 of the heat spreader 46 to the atmosphere. Of course, the heat spreader 46 can also be fully embedded in the upper capsule 43.
도 7은 본 발명의 제4 실시예에 따른 저 프로필 반도체 장치의 단면도이다. 제4 실시예의 반도체 장치(5)는 열 스프레더(56)가 기판(51)의 베이스층(510)에 부착되어 있다는 점을 제외하고는 제1 실시예에 설명된 것과 동일한 구조를 갖는다.열 스프레더(56)는 반도체 다이(50)가 개구(560)를 통해 기판(51)의 베이스층(510) 상에 장착될 수 있도록 중심에 형성된 개구(560)를 갖는다. 이는 기판(51)에의 열 스프레더(56)의 부착이 반도체 장치(5)의 높이를 기여하지 않기 때문에 반도체 장치(5)의 전체적인 높이가 제1 실시예의 높이와 동일하게 한다.7 is a cross-sectional view of a low profile semiconductor device according to a fourth embodiment of the present invention. The semiconductor device 5 of the fourth embodiment has the same structure as described in the first embodiment except that the heat spreader 56 is attached to the base layer 510 of the substrate 51. The heat spreader 56 has an opening 560 formed in the center such that the semiconductor die 50 can be mounted on the base layer 510 of the substrate 51 through the opening 560. This makes the overall height of the semiconductor device 5 equal to the height of the first embodiment since the attachment of the heat spreader 56 to the substrate 51 does not contribute the height of the semiconductor device 5.
도 8은 본 발명의 제5 실시예에 따른 저 프로필 반도체 장치의 단면도이다. 제5 실시예의 반도체 장치(6)는 반도체 장치(6) 내의 반도체 다이(60)가 이중 측면 패드라는 것을 제외하고는 제1 실시예에 설명된 것과 동일한 구조를 갖는다. 이중 측면형 반도체 다이(60)에 맞도록 하기 위해, 기판(61)에 평행하게 정렬된 두개의 개구(612)가 형성되어 있다. 결국, 반도체 다이(60)가 기판(61)의 베이스층(610) 상에 장착된 후에, 반도체 다이(60)의 각 측면 상의 본드 패드(602)는, 금 와이어(62)가 도전 트레이스(611)에 반도체 다이(60)를 전기적으로 결합하기 위해 각각 통과하도록 기판(61)의 대응하는 개구(612)에 노출되어 있다. 물론, 반도체 다이(60)의 비액티브 표면은 상부 캡슐체(63)가 형성된 후에 상부 캡슐체(63)의 상면에 노출될 수 있다. 이와 같은 구조는 그 도면이생략되어 있도록 도 5로부터 용이하게 유도될 수 있다. 반도체 장치(6)의 제조가 완성된 후에, 럼프(64)의 바닥 단(640)이 매트릭스로 어레이되고 도 9에 도시한 바와 같이 하부 캡슐체(65)의 저면(650)에 노출된다.8 is a cross-sectional view of a low profile semiconductor device according to a fifth embodiment of the present invention. The semiconductor device 6 of the fifth embodiment has the same structure as described in the first embodiment except that the semiconductor die 60 in the semiconductor device 6 is a double side pad. In order to fit into the double sided semiconductor die 60, two openings 612 are formed which are aligned parallel to the substrate 61. As a result, after the semiconductor die 60 is mounted on the base layer 610 of the substrate 61, the bond pads 602 on each side of the semiconductor die 60 have the gold traces 62 of the conductive traces 611. Are exposed to corresponding openings 612 in the substrate 61 so as to pass through each to electrically couple the semiconductor die 60. Of course, the inactive surface of the semiconductor die 60 may be exposed to the top surface of the upper capsule 63 after the upper capsule 63 is formed. Such a structure can be easily derived from FIG. 5 so that the figure is omitted. After fabrication of the semiconductor device 6 is completed, the bottom end 640 of the lump 64 is arrayed in a matrix and exposed to the bottom 650 of the lower capsule 65 as shown in FIG. 9.
도 10은 본 발명의 제6 실시예에 따른 저 프로필 반도체 장치의 단면도이다. 제6 실시예의 반도체 장치(7)는 반도체 다이(70)가 주변 패드형이라는 점을 제외하고는 제1 실시예에 설명된 것과 실질적으로 동일한 구조를 갖는다. 기판(71)은,반도체 다이(70)가 기판(71)의 베이스층(710) 상에 장착된 후에, 반도체 다이(70)의 각 측면 상에 형성된 본드 패드(702)가 기판(71) 내의 대응하는 개구(712)에 노출되도록, 직사각형 배열의 네개의 개구(712)로 형성되어 있다. 이는 금 와이어(72)가 반도체 다이(70)를 기판(71) 상의 도전 트레이스(711)에 전기적으로 결합하도록 통과하게 한다. 유사하게, 반도체 다이(70)의 비액티브 표면은 상부 캡슐체(73)의 상면에 노출될 수 있고, 열 스프레더(도시안됨)가 노출된 비액티브 표면에 부착되어 열 방출 효율을 증가시킬 수 있다. 반도체 장치(7)의 제조가 완료된 후에, 럼프(74) 각각의 바닥단(740)은 도 11에 도시된 바와 같이 하부 캡슐체(75)의 저면(750)에 노출된다.10 is a cross-sectional view of a low profile semiconductor device according to a sixth embodiment of the present invention. The semiconductor device 7 of the sixth embodiment has a structure substantially the same as that described in the first embodiment except that the semiconductor die 70 is a peripheral pad type. The substrate 71 may include a bond pad 702 formed on each side of the semiconductor die 70 in the substrate 71 after the semiconductor die 70 is mounted on the base layer 710 of the substrate 71. Four openings 712 in a rectangular arrangement are formed to expose corresponding openings 712. This allows the gold wire 72 to pass through the semiconductor die 70 to electrically couple to the conductive traces 711 on the substrate 71. Similarly, the inactive surface of the semiconductor die 70 may be exposed to the top surface of the upper capsule 73, and a heat spreader (not shown) may be attached to the exposed inactive surface to increase heat dissipation efficiency. . After fabrication of the semiconductor device 7 is completed, the bottom end 740 of each of the lumps 74 is exposed to the bottom 750 of the lower capsule 75, as shown in FIG. 11.
본 발명이 예시적인 바람직한 실시예를 사용하여 설명되었다. 그러나, 본 발명의 범위는 개시된 실시예에 국한되어 있지 않다. 그와 반대로, 본 발명은 다양한 수정 및 유사한 배열을 포괄하도록 의도되어 있다. 따라서, 특허청구의 범위는 이와 같은 모든 수정와 유사한 배열을 포괄하도록 광범위하게 해석되어야 한다.The present invention has been described using exemplary preferred embodiments. However, the scope of the present invention is not limited to the disclosed embodiments. On the contrary, the invention is intended to cover various modifications and similar arrangements. Accordingly, the claims should be construed broadly to cover all such modifications and similar arrangements.
상술한 바와 같이, 본 발명의 저 프로필 반도체 장치에 따르면, 반도체 장치의 전체 두께가 효과적으로 감소될 수 있으며, 기판의 제조 비용이 감소될 수 있고, 반도체 다이와 기판 간의 탈박막화의 발생이 효과적으로 방지될 수 있도록 반도체 장치의 휘어짐을 제거될 수 있는 효과가 나타난다. 또한, 본 발명은 전기 성능의 테스팅 정확도를 향상시킬 수 있으며, 종래 기술보다는 높은 품질로 외부 장치에 전기적으로 접속될 수 있게 하는 효과를 갖는다.As described above, according to the low profile semiconductor device of the present invention, the overall thickness of the semiconductor device can be effectively reduced, the manufacturing cost of the substrate can be reduced, and the occurrence of de-thinning between the semiconductor die and the substrate can be effectively prevented. The effect is that the warpage of the semiconductor device can be eliminated. In addition, the present invention can improve the testing accuracy of electrical performance, and has the effect of being electrically connected to an external device with a higher quality than the prior art.
Claims (18)
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