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KR20020035721A - 비·지·에이 패키지 - Google Patents

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KR20020035721A
KR20020035721A KR1020000066041A KR20000066041A KR20020035721A KR 20020035721 A KR20020035721 A KR 20020035721A KR 1020000066041 A KR1020000066041 A KR 1020000066041A KR 20000066041 A KR20000066041 A KR 20000066041A KR 20020035721 A KR20020035721 A KR 20020035721A
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circuit board
chip
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semiconductor chip
connection pin
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조영윤
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마이클 디. 오브라이언
앰코 테크놀로지 코리아 주식회사
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Abstract

본 발명은 비·지·에이 패키지(BGA package ; Ball Grid Array package)의 구조 개선을 통해 제1번 와이어에도 와이어 본딩 모니터링 시스템의 적용이 가능하도록 하는 한편, 다이 어태치 공정을 위한 접착제 도포량의 조절이 용이하게 이루어지고 패키지의 열소산 능력이 향상되도록 한 것이다.
이를 위해, 본 발명은 상면에 복수개의 핑거부(110)가 구비되고 내부에는 상기 각 핑거부(110)에 연결된 비어홀(100)이 구비되는 회로기판(1)과, 상기 회로기판(1) 상면에 부착되는 반도체칩(2)과, 상기 반도체칩(2)과 회로기판(1) 사이에 개재되는 비도전성 접착제(4)와, 상기 회로기판(1)의 반도체칩(2) 부착 영역 내측에 위치하며 하단부가 상기 회로기판(1)상의 비어홀(100)에 연결되며 상단부가 칩 하면에 접촉하게 되는 칩 커넥션 핀(7)과, 상기 반도체칩(2)의 본딩패드(200)와 상기 회로기판(1)의 상부기층에 구비된 핑거부(110)를 전기적으로 연결하는 전도성연결부재와, 상기 반도체칩(2)의 본딩패드(200)와 전도성연결부재 및 핑거부(110)가 외부로부터 보호되도록 감싸는 몰드바디(6)와, 상기 회로기판(1)의 저면에 부착되는 솔더볼(5)을 포함하여서 되는 비·지·에이 패키지가 제공된다.

Description

비·지·에이 패키지{Ball Grid Array package}
본 발명은 비·지·에이 패키지 구조에 관한 것으로서, 더욱 상세하게는 비·지·에이 패키지(BGA package ; Ball Grid Array package)의 구조 개선을 통해 제1번 와이어에도 와이어 본딩 모니터링 시스템(Wire Bonding Monitoring System)의 적용이 가능하도록 함과 더불어 다이 어태치 공정을 위한 접착제 도포량의 조절이 용이하게 이루어질 수 있도록 한 것이다.
일반적으로, 반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지금까지 계속 발전해오고 있다.
즉, 소형화에 대한 요구는 칩 스케일에 근접한 패키지에 대한 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장작업의 효율성 및 실장후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키지 제조 기술에 대한 중요성을 부각시키고 있다.
한편, 일반적으로 반도체소자는 집적회로가 형성된 웨이퍼 상태에서 낱개의 칩으로 각각 분리된 후, 이것을 플라스틱 패키지나 세라믹 패키지에 탑재하여 기판에의 실장이 용이하도록 조립하는 패키징 공정을 거치게 된다.
이와 같이 행해지는 반도체소자에 대한 패키징 공정의 주목적은 기판이나 소켓에 실장하기 위한 형상의 확보와 기능보호에 있다고 할 수 있다.
또한, 최근에는 집적회로의 고집적화에 따른 다핀화, 실장형태의 다양화에 따른 패키지의 다종류화 등으로 인해 미세 조립기술등 조립공정과 관련된 기술도각각 세분된 분야에 따라 크게 변화하고 있다.
한편, 반도체 패키지는 실장형태 및 리드형태에 따라 여러 가지 유형으로 나뉘는데, 패키지의 대표적인 예로서는 DIP(Dual Inline Package)외에 QFP(Quad Flat Package), TSOP(Thin Small Outline Package), BGA 패키지(Ball Grid Array package), BLP(Bottom Leaded Package) 등이 있으며, 계속 다핀(多-pin)화 또는 경박단소(輕薄短小)화 되고 있다.
상기한 패키지 타입중, 비·지·에이 패키지(Ball Grid Array package)는 반도체칩이 부착된 기판의 이면에 구형의 솔더볼을 소정의 상태로 배열(Array)하여 아웃터리드(outer lead) 대신으로 사용하게 되며, 상기 비·지·에이 패키지는 패키지 몸체(Package Body) 면적을 QFP(Quad Flat Package) 타입보다 작게 하는데 유리하며, QFP와는 달리 리드의 변형이 없는 장점이 있다.
한편, 이하에서는 비·지·에이 패키지중 칩 어레이 타입 비·지·에이 패키지를 예로 들어 설명하고자 한다.
도 1은 비·지·에이 패키지중 칩 어레이 타입 비·지·에이 패키지 구조를 나타낸 종단면도이고, 도 2는 도 1의 Ⅰ-Ⅰ선을 따른 횡단면도로서, 칩 어레이 타입 비·지·에이 패키지는 회로기판 내에 복수개의 개별 윈도우(또는 서브-페이지)가 구비되고, 개별 윈도우 내에 복수개의 반도체소자가 행열(예;5행 3열)을 이루며 탑재되는 구조이다.
기존의 칩 어레이 타입 비·지·에이 패키지 구조 및 제조 과정을 도 1 내지 도 3을 참조하여 개략적으로 설명하면 다음과 같다.
먼저, 웨이퍼 상면에 집적회로를 형성하는 FAB(Fabrication) 공정이 끝난 상태에서 웨이퍼에 형성된 반도체칩을 개별적으로 분리하기 위한 소잉(sawing)을 실시한다.
그 다음, 내부에 회로패턴이 형성된 회로기판(1)이 공정에 투입됨에 따라 회로기판(1)의 상면에 각 윈도우(8)별로 비도전성 에폭시등의 접착제(4)를 도포하여 소잉된 개별 반도체칩(2)을 부착시키는 다이 어태치(die attach) 공정을 수행하게 되며, 다이 어태치 공정이 끝난 후에는 반도체칩(2)에 형성된 본딩패드(200)와 회로기판(1)에 형성된 회로패턴의 핑거부(110)를 골드와이어(3)를 이용하여 서로 전기적으로 연결시키는 와이어 본딩을 실시하게 된다.
그리고, 와이어 본딩이 완료된 후에는 반도체칩(2) 및 골드와이어(3)를 봉지수지인 EMC(15)(Epoxy Molding Compound)로 몰딩하는 몰딩 공정을 수행하게 되며, 이에 따라 도 1과 같은 형태로 된다.
이어, 몰딩이 완료된 다음에는 스크린 프린팅(Screen Printing)을 통해 회로기판(1) 저면에 일정 패턴의 솔더 페이스트(Solder paste)를 전사하여 플럭스(Flux)를 코팅시키는 플럭스 코팅(Flux Coating) 공정을 수행하게 된다.
또한, 플럭스 코팅 공정이 끝난 다음에는 회로기판(1) 저면에 일정 패턴으로 코팅된 플럭스에 솔더볼(5)을 부착시킨 다음, 열처리 공정인 리플로우(Reflow)를 수행하여 솔더볼(5)을 회로기판(1)에 견고히 고정시키게 된다.
그 후, 솔더볼(5) 위치를 고려하여 단위 패키지 별로 절단하므로써 도 2에 나타낸 바와 같은 형태의 칩 어레이 타입 비·지·에이 패키지 단품을 완성하게 된다.
한편, 이와 같은 칩 어레이 타입 비·지·에이 패키지 제조 공정중, 와이어 본딩 공정 진행시에는 와이어 본딩 모니터링 시스템(이하, "WBMS"라고 한다.)에 의해 와이어의 단락여부가 검출된다.
참고적으로, WBMS에 대해 설명하면 다음과 같다.
WBMS는 본딩시 와이어의 단락 여부를 검출하는 기능으로 와이어 본딩되는 와이어로 반도체칩(2)에 손상을 주지 않을 정도의 전기적인 레벨인 약 0.75V(0.75Micro A)의 전기를 흘려 본딩패드(200)와 히터블록(heat block)(도시는 생략함) 사이의 저항이 요구수준 보다 큰 값으로 나타나면 단락으로 판단하고, 그것의 저항이 요구수준 이하로 나타나면 연결된 것으로 판단하므로써, 이에 대해 조치를 취하여 와이어 본딩 불량이 대량으로 발생하는 현상을 방지하는 것이다.
즉, 제1본딩(즉, 볼 본딩)을 위해 캐필러리(capillary)가 와이어를 끌고 제일 위로 올라간 시점에서 와이어 클램프를 닫고 전류를 흘려 저항이 요구 수준 이상으로 높으면 제1본딩이 불량인 것으로 판단하고, 와이어 본딩 장비가 정지된다.
또한, 제2본딩(스티치 본딩)후 테일을 끊은 상태에서 전류를 흘려 저항이 요구수준 이하로 낮으면 테일이 끊어지지 않은 것으로 판단하고, 와이어 본딩 장비가 정지된다.
한편, 와이어 스풀(wire spool)의 엔드 와이어(end wire)에서 히트블록까지가 WBMS의 작동 범위에 속하며, 와이어 본딩동작에서 WBMS의 역할을 살펴보면 WBMS 보드(도시는 생략함)가 제1본딩시 와이어 스풀의 엔드 와이어에 플러스(+) 전류를흐르게 하고, 히트블록에는 마이너스(-) 전류를 흐르게 하여 와이어 스풀의 엔드 와이어에 흐르는 플러스 전류가 와이어를 타고 반도체칩의 제1본딩된 지점을 통해 회로기판을 거쳐 히트블록까지 전달됨으로써 와이어의 저항이 작아지는 것을 WBMS 보드가 감지하여 와이어가 연결되어 있는 것을 알게 되는 것이다.
한편, 제2본딩시에는 제1본딩시와 마찬가지 원리로 WBMS가 실행되며 캐필러리가 테일을 끊고 올라간 다음 전류를 흘려 저항이 크면 WBMS 보드(WBMS board)가 와이어가 끊어진 상태임을 검출하게 되는 것이다.
그러므로, WBMS의 보드에는 플러스, 마이너스 전류의 두선이 연결되어 있으며, 또한 EFO 방전때는 순간적으로 와이어를 그라운드(ground) 상태로 만들어 볼을 형성한다.
여기서, 와이어 선이 장비와 결합되는 부분, 즉, 엔드 와이어(또는 와이어 스풀)과 와이어 스풀 홀더, 반도체칩과 회로기판 사이와, 회로기판과 히터블록 사이가, 도전(導電)가능한 상태여야만 WBMS는 정상적으로 작동될 수 있다.
그러나, 칩 어레이 타입 비·지·에이 패키지는 반도체칩과 회로기판 사이에 비도전성 에폭시가 접착제로서 개재되므로 인해 칩과 회로기판 사이의 전기적 연결이 불가능하여 제1번 와이어(3a)의 와이어 본딩 후에 제2번 와이어부터 WBMS를 적용하게 된다.
이에 따라, 종래에는 제1번 와이어(3a)에 대해서는 WBMS를 적용할 수 없어, 제1번 와이어의 단락 여부 검출이 불가능한 문제점이 있었다.
또한, 종래의 칩 어레이 타입 비·지·에이 패키지는 칩부착부에 다이 어태치를 위한 접착제 도포시, 접착제의 도포 면적 및 도포량 조절을 위한 기준이 없어 적정량의 도포가 곤란하여 과다 도포로 인해 에폭시가 핑거부까지 침범하게 되는 단점이 있었으며, 도포된 접착제의 두께 차로 인해 다이 틸트 현상이 발생하게 되는 등의 문제점이 있었다.
본 발명은 상기한 제반 문제점을 해결하기 위한 것으로서, 비·지·에이 패키지(BGA package ; Ball Grid Array package)의 구조 개선을 통해 제1번 와이어에도 와이어 본딩 모니터링 시스템의 적용이 가능하도록 하는 한편, 다이 어태치 공정을 위한 접착제 도포량의 조절이 용이하게 이루어지고 패키지의 열소산 능력이 향상되도록 하는데 그 목적이 있다.
도 1은 종래의 비·지·에이 패키지를 칩어레이 타입을 예로 들어 나타낸 것으로서, 몰딩후의 상태를 나타낸 평면도
도 2는 도 1의 칩 어레이 타입 비·지·에이 패키지의 구조를 보여주는 것으로서, 단위 패키지의 내부 구조를 보여주는 종단면도
도 3은 도 2의 Ⅰ-Ⅰ선을 따른 횡단면도
도 4는 본 발명에 따른 비·지·에이 패키지를 칩 어레이 타입을 예로 들어 나타낸 것으로서, 단위 패키지의 내부 구조를 보여주는 종단면도
도 5는 도 4의 Ⅱ-Ⅱ선을 따른 횡단면도
* 도면의 주요부분에 대한 부호의 설명 *
1:회로기판100:비어홀(via hole)
110:핑거부2:반도체 칩
200:본딩패드3a:제1번 와이어
3:와이어4:접착제
5:솔더볼6:몰드바디
7:칩 커넥션 핀8:윈도우
상기한 목적을 달성하기 위한 본 발명은, 상면에 복수개의 핑거부가 구비되고 내부에는 상기 각 핑거부에 연결된 비어홀이 구비되는 회로기판과, 상기 회로기판 상면에 부착되는 반도체칩과, 상기 반도체칩과 회로기판 사이에 개재되는 비도전성 접착제와, 상기 회로기판의 반도체칩 부착 영역 내측에 위치하며 하단부가 상기 회로기판상의 비어홀에 연결되며 상단부가 칩 하면에 접촉하게 되는 칩 커넥션 핀과, 상기 반도체칩의 본딩패드와 상기 회로기판의 상부기층에 구비된 핑거부를 전기적으로 연결하는 전도성연결부재와, 상기 반도체칩의 본딩패드와 전도성연결부재 및 핑거부가 외부로부터 보호되도록 감싸는 몰드바디와, 상기 회로기판의 저면에 부착되는 솔더볼을 포함하여서 됨을 특징으로 하는 비·지·에이 패키지가 제공된다.
이하, 본 발명의 각 실시예를 첨부도면 도 4 및 도 5를 참조하여 상세히 설명하면 다음과 같다.
도 4는 본 발명에 따른 비·지·에이 패키지를 칩 어레이 타입을 예로 들어 나타낸 것으로서, 단위 패키지의 내부 구조를 보여주는 종단면도이고, 도 5는 도 4의 Ⅱ-Ⅱ선을 따른 횡단면도이다.
본 발명에 따른 칩 어레이 타입 비·지·에이 패키지는, 상면에 복수개의 핑거부(110)가 구비되고 내부에는 상기 각 핑거부(110)에 연결된 비어홀(100)(via hole)이 구비되는 회로기판(1)과, 상기 회로기판(1) 상면에 부착되는 반도체칩(2)과, 상기 반도체칩(2)과 회로기판(1) 사이에 개재되는 비도전성 접착제(4)(Non-conductive adhesive )와, 상기 회로기판(1)의 반도체칩(2) 부착 영역 내측에 위치하며 하단부가 상기 회로기판(1)상의 비어홀(100)에 연결되며 상단부가 칩 하면에 접촉하게 되는 칩 커넥션 핀(7)과, 상기 반도체칩(2)의 본딩패드(200)와 상기 회로기판(1)의 상부기층에 구비된 핑거부(110)를 전기적으로 연결하는 전도성연결부재와, 상기 반도체칩(2)의 본딩패드(200)와 전도성연결부재 및 핑거부(110)가 외부로부터 보호되도록 감싸는 몰드바디(6)와, 상기 회로기판(1)의 저면에 부착되는 솔더볼(5)을 포함하여 구성된다.
이 때, 상기 칩 커넥션 핀(7)은 회로기판(1)의 제조시 상기 회로기판(1)의 칩 부착 영역 내측에 일체로 형성됨이 바람직하다.
이와 같이 구성된 본 발명의 칩 어레이 타입 비·지·에이 패키지의 제조 과정 및 작용은 다음과 같다.
먼저, 웨이퍼 상면에 집적회로를 형성하는 FAB(Fabrication) 공정이 끝난 상태에서 웨이퍼에 형성된 반도체칩(2)을 개별적으로 분리하기 위한 소잉(sawing)을 실시한다.
그 다음, 내부에 회로패턴이 형성된 회로기판(1)이 공정에 투입됨에 따라 회로기판(1) 상면에 개별 윈도우(8)별로 접착제(4)를 도포하여 절단된 반도체칩(2)을 본딩시키게 된다.
이 때, 본 발명의 패키지는 회로기판(1)의 칩 부착 영역의 네 모서리 부분에 칩 커넥션 핀(7)이 접착제 라이팅 가이드(adhesive writing guide) 역할을 하게 되므로써, 회로기판(1)의 칩 부착 영역에 도포되는 접착제(4)의 양이 쉽게 조절된다.
즉, 상기 칩 커넥션 핀(7)의 높이를 기준으로 접착제(4) 도포 높이가 설정되므로 전체 도포 용적의 조절이 쉽게 이루어진다.
또한, 상기에서 칩 커넥션 핀(7)의 위치는 다이 어태치 공정시, 다이 크랙을 방지하기 위해 픽업 툴의 위치와 동일한 위치에 둠이 바람직하다.
즉, 칩 커넥션 핀(7)의 위치는 다이 어태치 공정에 이용되는 픽업 툴이 반도체칩과 접하는 영역을 다시 회로기판 상으로 투영했을 때의 해당 영역에 위치하도록 함으로써, 픽업 툴의 하강시 반도체칩(2)이 받게 되는 스트레스를 최소화하여 다이 크랙(die crack)을 효과적으로 방지할 수 있게 된다.
한편, 상기한 바와 같이, 다이 어태치 공정이 끝난 후에는 반도체칩(2)에 형성된 본딩패드(200)와 회로기판(1)에 형성된 회로패턴의 핑거부(110)를골드와이어(3)를 이용하여 서로 전기적으로 연결시키는 와이어 본딩 공정을 수행하게 된다.
이 때, 종래와는 달리, 본 발명에 따른 칩 어레이 타입 비·지·에이 패키지에서는 반도체칩(2)의 저면이 칩 커넥션 핀(7)에 직접적으로 접하게 되므로 인해, 제1번 와이어(3a)에 대한 WBMS의 적용이 가능하게 된다.
즉, WBMS가 적용되기 위해서는, 엔드 와이어(또는 와이어 스풀)과 와이어 스풀 홀더, 반도체 칩(2)과 회로기판(1) 사이가 도전(導電) 가능한 상태여야만 하는데, 본 발명에서는 반도체칩(2)과 회로기판(1) 사이가 칩 커넥션 핀(7)에 의해 도전(導電) 상태에 가깝게 된다.
따라서, 본 발명의 칩 어레이 타입 비·지·에이 패키지는 반도체칩(2)과 회로기판(1) 사이가 칩 커넥션 핀(7)에 의해 거의 도전(導電) 상태에 가까우므로 인해, 종래와는 달리 저항값의 변화 검출이 가능하게 된다.
이에 따라, 본 발명에서는 제1본딩(즉, 볼 본딩) 수행을 위해 캐필러리(capillary)가 와이어를 끌고 제일 위로 올라간 시점에서 와이어 클램프를 닫고 전류를 흘려, 상기 반도체칩(2)과 회로기판(1) 사이의 저항이 요구 수준 이상의 큰 값으로 나타나면 단락으로 판단하고, 그것의 저항이 요구수준 이하로 나타나면 연결된 것으로 판단하여, 제1번 와이어(3a)의 단락 여부를 검출하게 된다.
한편, 본 발명의 경우, 제1번 와이어(3a)의 단락여부를 판단하는 저항값과 제2번 와이어 이후의 와이어들에 대한 단락여부를 판단하는 저항값은 다름이 물론이다.
요컨대, 종래의 칩 어레이 타입 비·지·에이 패키지는 반도체칩과 회로기판 사이에 개재되는 비도전성 접착제(4)로 인해 반도체칩과 회로기판 사이의 저항이 너무 커서 제1번 와이어의 단락여부 검출이 불가능하지만, 본 발명의 칩 어레이 비·지·에이 패키지는 비도전성 접착제(4) 도포영역 내에 위치한 칩 커넥션 핀(7)이 반도체칩(2)의 하면에 직접 접촉하므로 인해 반도체칩과 회로기판 사이의 저항이 비교적 작아 제1번 와이어(3a)의 단락여부 검출이 가능하게 된다.
한편, 와이어 본딩이 완료된 후에는 반도체칩(2) 및 와이어(3)를 봉지수지로 몰딩하는 몰딩 공정을 수행하게 되고, 몰딩이 완료된 다음에는 플럭스 코팅(Flux Coating)을 수행하게 되며, 이어 회로기판(1) 저면에 솔더볼(5)을 부착시켜 열처리 공정인 리플로우(Reflow)를 수행함은 전술한 바와 동일하다.
상기에서 칩 커넥션 핀(7)은, 회로기판(1)의 제조시에 형성됨이 바람직하나, 경우에 따라 별도로 제작되어 패키징시 회로기판(1)에 접착제(4)가 도포되기 전에 칩 부착영역에 부착될 수도 있음은 물론이다.
한편, 상기의 실시예에서는 본 발명의 적용예를 칩 어레이 타입 비·지·에이 패키지로서 설명하였으나, 칩 어레이 타입 비·지·에이 패키지가 아닌 싱글 타입의 기존 비·지·에이 패키지에도 적용 가능함은 물론이다.
이상에서와 같이, 본 발명은 비·지·에이 패키지(BGA package ; Ball Grid Array package)의 구조를 개선한 것이다.
이에 따라, 본 발명의 비·지·에이 패키지는 제1번 와이어에도 와이어 본딩모니터링 시스템의 적용이 가능하게 되며, 칩 부착을 위한 접착제 도포량의 조절이 용이하게 이루어질 수 있게 된다.
뿐만 아니라, 본 발명은 반도체칩의 하면과 칩 커넥션 핀과의 직접적인 접촉에 의해 칩에서 발생하는 열을 상기 칩 커넥션 핀으로 전도된 후, 회로기판 및 솔더볼을 통해 외부로 방출시킬 수 있으므로 인해, 패키지의 방열(放熱) 성능 및 신뢰성 향상을 도모할 수 있게 된다.

Claims (3)

  1. 상면에 복수개의 핑거부가 구비되고 내부에는 상기 각 핑거부에 연결된 비어홀이 구비되는 회로기판과,
    상기 회로기판 상면에 부착되는 반도체칩과,
    상기 반도체칩과 회로기판 사이에 개재되는 접착제와,
    상기 회로기판의 반도체칩 부착 영역 내측에 위치하며 하단부가 상기 회로기판상의 비어홀에 연결되며 상단부가 칩 하면에 접촉하게 되는 칩 커넥션 핀과,
    상기 반도체칩의 본딩패드와 상기 회로기판의 상부기층에 구비된 핑거부를 전기적으로 연결하는 전도성연결부재와,
    상기 반도체칩의 본딩패드와 전도성연결부재 및 핑거부가 외부로부터 보호되도록 감싸는 몰드바디와,
    상기 회로기판의 저면에 부착되는 솔더볼을 포함하여서 되는 비·지·에이 패키지.
  2. 제 1 항에 있어서,
    상기 칩 커넥션 핀은,
    회로기판의 제조시 상기 회로기판의 칩 부착 영역 내측에 일체로 형성됨을 특징으로 하는 비·지·에이 패키지.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 칩 커넥션 핀은,
    다이 어태치 공정에 적용되는 픽업 툴이 반도체칩 상면과 접하는 영역을 회로기판상에 투영했을 때의 해당 영역에 위치하도록 한 것을 특징으로 하는 비·지·에이 패키지.
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