KR20020032081A - Global input output selection circuit - Google Patents
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Abstract
본 발명은 동기식 메모리장치에서 다수의 글로벌 입·출력라인으로부터 일부를 선택하여 구동하기 위한 글로벌 입·출력라인 선택장치에 관한 것으로, 특히 데이터 버스라인 센스앰프 스트로브신호에 의해 인에이블 타이밍을 직접 제어하여 모델이나 온도, 전압 등의 공정환경 변화에 따른 영향을 적게 받도록 제어하므로써, 타 신호와의 충분한 타이밍 마진확보를 위해 요구되었던 일정 딜레이시간을 제거할 수 있게 되어 데이터 입·출력 동작시의 고속화를 실현할 수 있을 뿐만 아니라, 회로 내부적으로 요구되던 여러 가지 딜레이 옵션구성이 불필요해지게 되면서 레이-아웃상으로도 큰 이득을 얻을 수 있도록 한 글로벌 입·출력라인 선택장치를 제공하는 기술에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a global input / output line selection device for selecting and driving a part of a plurality of global input / output lines in a synchronous memory device. In particular, the enable timing is directly controlled by a data busline sense amplifier strobe signal. By controlling to be less affected by changes in the process environment such as model, temperature, voltage, etc., it is possible to eliminate the constant delay time required to secure sufficient timing margin with other signals, thereby realizing high speed during data input / output operation. In addition, the present invention relates to a technology for providing a global input / output line selection device that can obtain a large gain even in a lay-out while eliminating various delay option configurations required inside the circuit.
Description
본 발명은 동기식 메모리장치에 관한 것으로, 보다 상세하게는 다수의 글로벌 입·출력라인으로부터 일부를 선택하여 구동하기 위한 글로벌 입·출력라인 선택장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a synchronous memory device, and more particularly, to a global input / output line selection device for selecting and driving a part of a plurality of global input / output lines.
도 1 은 통상적으로 사용되는 반도체 메모리장치에서의 데이터 출력 경로를 나타낸 블록 구성도로, 동 도면을 참조하며 종래 기술에 따른 글로벌 입·출력라인 선택동작을 자세히 살펴보기로 한다.FIG. 1 is a block diagram illustrating a data output path in a conventionally used semiconductor memory device. Referring to the drawings, the global input / output line selection operation according to the prior art will be described in detail.
우선, 메모리 셀(1)내에 저장된 데이터는 1차 증폭기인 비트라인 센스앰프(2)에 입력되어 1차적으로 증폭된다. 이와 같이 증폭된 데이터 신호는 상보 전위레벨을 갖는 두 신호 전달라인(LIO, /LIO)을 거쳐 데이터 버스라인 스트로브신호(dbsastb)에 의해 활성화 여부가 제어되는 2차 증폭기 데이터 버스라인 센스앰프(4)에 실리게 된다. 상기 데이터 센스앰프 스트로브신호(dbsastb)는 각 뱅크내 데이터 센스앰프 스트로브신호 발생기(3)로부터 발생되는 신호로, 보통 클럭의 상승구간(rising-edge)에 동기하여 인에이블 되는 신호이다. 이때, 상기 데이터 센스앰프 스트로브신호(dbsastb)에 의해 데이터 버스라인 센스앰프(4)가 활성화됨과 동시에, 파이프 입력 스트로브신호 발생기(5)에서는 각 뱅크별 데이터 센스앰프 스트로브신호를 전달받아 파이프 입력 스트로브신호(pin_stb)를 발생시키게 된다.First, data stored in the memory cell 1 is input to the bit line sense amplifier 2 which is the primary amplifier and amplified first. The amplified data signal is a secondary amplifier data bus line sense amplifier 4 whose activation is controlled by the data bus line strobe signal dbsastb via two signal transmission lines LIO and / LIO having complementary potential levels. Will be published. The data sense amplifier strobe signal dbsastb is a signal generated from the data sense amplifier strobe signal generator 3 in each bank, and is a signal that is normally enabled in synchronization with a rising edge of a clock. At this time, the data bus line sense amplifier 4 is activated by the data sense amplifier strobe signal dbsastb, and the pipe input strobe signal generator 5 receives the data sense amplifier strobe signal for each bank and receives the pipe input strobe signal. will generate (pin_stb).
상기 각 뱅크별 데이터 버스라인 센스앰프 스트로브신호(dbsastb<0:3>)들의 조합에 의해 발생되는 파이프 입력 스트로브신호(pin_stb)는 후단의 파이프 입력 제어신호 발생기(6)로 입력되어 각종 외부 제어신호(/RAS, /CAS, /CS, /WE)등의 조합에 의해 발생되는 리드 명령신호가 인에이블 되면 상기 파이프 입력 제어신호 발생기(6)는 비로써 데이터를 받아들일 준비를 하게 된다.The pipe input strobe signal (pin_stb) generated by the combination of the data bus line sense amplifier strobe signals (dbsastb <0: 3>) for each bank is input to the pipe input control signal generator (6) of the rear stage to provide various external control signals. When the read command signal generated by the combination of (/ RAS, / CAS, / CS, / WE) and the like is enabled, the pipe input control signal generator 6 is ready to receive data.
도 2 는 도 1 에 도시된 파이프 입력 제어신호 발생기(6)의 일 예에 따른 회로 구성도를 도시한 것으로, 이의 구성은 이미 공지된 사항이므로 자세한 구성 설명은 생략하기로 한다. 이하, 동 도면을 참조하며 이의 자세한 동작을 살펴보기로 한다.FIG. 2 is a circuit diagram illustrating an example of the pipe input control signal generator 6 shown in FIG. 1, and since its configuration is already known, a detailed description of the configuration will be omitted. Hereinafter, a detailed operation thereof will be described with reference to the drawing.
우선, 데이터 버스라인 센스앰프 스트로브신호(dbsastb)가 디스에이블 되어 있으면 파이프 입력 스트로브신호(pin_stb)도 디스에이블 상태가 된다. 이에 따라, 모든 파이프 입력 제어신호(pin<0:2>)를 '로직 하이'의 전위레벨로 유지하게 되면서 후단에 접속된 파이프 입력 스위치(9)내 모든 스위칭소자(SW0내지 SW2)를 턴-오프 시키게 된다.First, when the data bus line sense amplifier strobe signal dbsastb is disabled, the pipe input strobe signal pin_stb is also disabled. Accordingly, all of the switching elements SW0 to SW2 in the pipe input switch 9 connected to the rear end are maintained while maintaining all the pipe input control signals pin <0: 2> at the potential level of 'logic high'. Turned off.
한편, 처음 데이터 버스라인 센스앰프 스트로브신호(dbsastb<0>)가 인에이블되면 상기 파이프 입력 스트로브신호(pin_stb)가 '로직 로우'의 전위레벨로 인에이블 되면서 첫 번째 파이프 입력 제어신호(pin<0>)만을 '로직 로우'의 전위레벨로 전이시킬 뿐, 나머지 파이프 입력 제어신호(pin<1>과 pin<2>)는 그대로 '로직 하이'의 전위레벨을 유지시키게 된다. 이에 따라, 파이프 입력 스위치(9)내 첫 번째 스위칭소자(SW0)는 턴-온 되고, 나머지 스위칭소자(SW1, SW2)는 그대로 턴-오프 상태를 유지하게 되면서, GIO를 거쳐 전달된 데이터신호가 첫 번째 파이프 레지스터(10)에 저장된다.On the other hand, when the first data busline sense amplifier strobe signal dbsastb <0> is enabled, the pipe input strobe signal pin_stb is enabled at the potential level of 'logic low' and the first pipe input control signal pin <0> is enabled. Only the transition to " logic low " is maintained and the remaining pipe input control signals pin < 1 > and pin < 2 > are maintained at the logic level. Accordingly, the first switching device SW0 in the pipe input switch 9 is turned on, and the remaining switching devices SW1 and SW2 remain turned off, while the data signal transferred through the GIO is turned on. The first pipe register 10 is stored.
또한, 두번째 데이터 버스라인 센스앰프 스트로브신호(dbsastb<1>)가 인에이블 되면 상기 파이프 입력 스트로브신호(pin_stb)가 '로직 로우'의 전위레벨로 인에이블 되면서 두 번째 파이프 입력 제어신호(pin<1>)만을 '로직 로우'의 전위레벨로 전이시킬 뿐, 나머지 파이프 입력 제어신호(pin<0>과 pin<2>)는 그대로 '로직 하이'의 전위레벨을 유지시키게 된다. 이에 따라, 파이프 입력 스위치(9)내 두 번째 스위칭소자(SW1)는 턴-온 되고, 나머지 스위칭소자(SW0, SW2)는 그대로 턴-오프 상태를 유지하게 되면서, GIO를 거쳐 전달된 데이터신호가 두 번째 파이프 레지스터(11)에 저장된다.In addition, when the second data busline sense amplifier strobe signal dbsastb <1> is enabled, the pipe input strobe signal pin_stb is enabled at a potential level of 'logic low' and the second pipe input control signal pin <1> is enabled. Only the transition to " logic low " is maintained, and the remaining pipe input control signals pin <0> and pin <2> remain at the logic level of logic logic. Accordingly, the second switching device SW1 in the pipe input switch 9 is turned on, and the remaining switching devices SW0 and SW2 remain turned off, while the data signal transmitted through the GIO is turned on. It is stored in the second pipe register 11.
그리고, 세 번째 데이터 버스라인 센스앰프 스트로브신호(dbsastb<2>)가 인에이블 되면 상기 파이프 입력 스트로브신호(pin_stb)가 '로직 로우'의 전위레벨로 인에이블 되면서, 세 번째 파이프 입력 제어신호(pin<2>)만을 '로직 로우'의 전위레벨로 전이시킬 뿐 나머지 파이프 입력 제어신호(pin<0>과 pin<1>)는 그대로 '로직 하이'의 전위레벨을 유지시키게 된다. 이에 따라, 파이프 입력 스위치(9)내 세번째 스위칭소자(SW2)는 턴-온 되고, 나머지 스위칭소자(SW0, SW1)는 그대로 턴-오프 상태를 유지하게 되면서, GIO를 거쳐 전달된 데이터신호가 세 번째 파이프 레지스터(12)에 저장된다.When the third data bus line sense amplifier strobe signal dbsastb <2> is enabled, the pipe input strobe signal pin_stb is enabled at a potential level of 'logic low', and the third pipe input control signal pin Only <2> is transferred to the logic level of the logic level, and the remaining pipe input control signals pin <0> and pin <1> are maintained at the logic level of logic logic. Accordingly, the third switching device SW2 in the pipe input switch 9 is turned on, and the remaining switching devices SW0 and SW1 remain turned off while the data signals transmitted through the GIO are counted. Is stored in the first pipe register 12.
그 다음 번 데이터 버스라인 센스앰프 스트로브신호가 인에이블 되면 상기 파이프 입력 스트로브신호(pin_stb)가 역시 '로직 로우'의 전위레벨로 인에이블 되면서, 다시 첫 번째 파이프 입력 제어신호(pin<0>)만을 '로직 로우'의 전위레벨로 전이시킬 뿐 나머지 파이프 입력 제어신호(pin<1>과 pin<2>)는 그대로 '로직 하이'의 전위레벨을 유지시키게 되면서 위의 동작을 반복하게 된다. 이에 따라, 파이프 입력 스위치(9)내 첫 번째 스위칭소자(SW0)가 다시 턴-온 되고 나머지 스위칭소자(SW1, SW2)는 그대로 턴-오프 상태를 유지하게 되면서, GIO를 거쳐 전달된 데이터신호가 다시 첫 번째 파이프 레지스터(10)에 저장되게 된다.When the next data busline sense amplifier strobe signal is enabled, the pipe input strobe signal (pin_stb) is also enabled at the potential level of 'logic low', and again only the first pipe input control signal (pin <0>). Only the transition to the logic level potential level, the remaining pipe input control signals (pin <1> and pin <2>) are maintained at the logic level of logic logic, and the above operation is repeated. Accordingly, while the first switching device SW0 in the pipe input switch 9 is turned on again and the remaining switching devices SW1 and SW2 remain turned off, the data signal transmitted through the GIO It is again stored in the first pipe register (10).
즉, 데이터 버스라인 센스앰프 스트로브신호(dbsastb)가 활성화되면서 파이프 입력 스트로브신호(pin_stb)가 활성화되고, 이에 따라 파이프 입력 제어신호(pin<0:2>)가 순차적으로 pin<0>, pin<1>, pin<2>, pin<0>, pin<1>, …가 활성화되어 해당 스위칭소자만을 턴-온 시키게 되면서 멀티 플렉서(7)를 거쳐 전달된 데이터 신호(mxout)를 연결된 해당 파이프 레지스터에 저장하게 된다. 이와 같은 과정을 거쳐 저장된 데이터 신호는 상기 저장과정과 동일한 방법으로 파이프 출력 제어신호 발생기(16)로부터 발생되는 제어신호(pout<0:2>)의 제어하에 파이프 출력 스위치(13)를 거쳐 순차적으로 서로 충돌하는 일 없이 외부입력 클럭신호에 동기되어 데이터 출력버퍼(14)를 거쳐 데이터 출력 패드(DQ pad)로 출력된다. 이때, 상기 파이프 출력 제어신호 발생기(16)로 입력되는 카스 레이턴시 신호(CL)는 리드 명령신호의 입력 이후 얼마 뒤에 파이프 출력 제어신호(pout<0:2>)를 출력할 것인가를 결정하기 위해 외부로부터 입력되는 신호이다.That is, as the data bus line sense amplifier strobe signal dbsastb is activated, the pipe input strobe signal pin_stb is activated. Accordingly, the pipe input control signals pin <0: 2> are sequentially pin <0> and pin < 1>, pin <2>, pin <0>, pin <1>,... Is activated to turn on only the corresponding switching element, and stores the data signal (mxout) transmitted through the multiplexer 7 in the corresponding pipe register. The data signal stored through this process is sequentially passed through the pipe output switch 13 under the control of the control signal pout <0: 2> generated from the pipe output control signal generator 16 in the same manner as the storing process. The data is output to the data output pad DQ pad via the data output buffer 14 in synchronization with the external input clock signal without colliding with each other. At this time, the cas latency signal CL input to the pipe output control signal generator 16 is external to determine how long after the input of the read command signal to output the pipe output control signal pout <0: 2>. Signal input from
한편, 각 뱅크내 구비한 데이터 버스라인 센스앰프(4)의 양측 출력라인이 각각 접속된 다수의 글로벌 입·출력라인(이하, 이를 'GIO'라 칭함) 중 일부를 선택하여 구동하기 위해 글로벌 입·출력라인 선택장치(8)를 구비하여 외부입력 선택신호(x4, x8)의 입력에 의해 x4로 데이터를 출력할 지 또는 x8의 상태로 데이터를 출력할 지 여부를 결정하여 각 GIO가 접속된 다수의 멀티플렉서(7) 구동을 제어하게 된다. 예를 들어, x4로 데이터를 출력하는 경우에는 16개의 GIO 중 4개의 GIO가 선택되어 멀티 플렉서(7)의 출력단(mxout)으로 데이터를 출력하게 되는데, 이를 선택하는 신호는 후단에 기술할 gay_d<A>와 gay_d<B>로, 원하는 GIO의 데이터를 외부로 출력하기 위해 외부에서 입력된 어드레스 신호(ext_add<A:B>)를 버퍼링하여 일정 딜레이를 거쳐 지연된 신호가 된다.On the other hand, in order to select and drive a part of a plurality of global input / output lines (hereinafter, referred to as 'GIO') to which both output lines of the data bus line sense amplifiers 4 included in each bank are connected, respectively. An output line selector 8 is provided to determine whether to output the data in x4 or the data in the state of x8 by input of the external input selection signals x4 and x8 so that each GIO is connected. The driving of the multiplexer 7 is controlled. For example, in the case of outputting data at x4, four GIOs of 16 GIOs are selected to output data to the output terminal (mxout) of the multiplexer 7, and the signal for selecting this is gay_d which will be described later. With <A> and gay_d <B>, an externally inputted address signal (ext_add <A: B>) is buffered to output data of a desired GIO to the outside, and becomes a delayed signal after a predetermined delay.
도 3 은 도 1 에 도시된 글로벌 입·출력라인 선택장치(8)의 일 예에 따른 블록 구성도를 도시한 것으로, 외부로부터 어드레스신호(ext_add<A:B>)를 입력받아 일정레벨로 버퍼링하는 버퍼링수단(22)과, 상기 버퍼링수단(22)을 거쳐 출력된 어드레스신호(gay<A:B>)를 전달받아 GIO에 실린 데이터가 원하는 전위레벨 수준으로 변화하는데 요구되는 타이밍을 여러 차례의 별도의 시뮬레이션을 거쳐 확인하므로써 그에 따라 요구되는 일정 딜레이를 실현하도록 조절하는 지연수단(24)과, 상기 지연수단(24)으로부터 일정시간 딜레이된 어드레스신호(gay_d<A:B>)를 전달받아 외부로부터 제어되는 x4 또는 x8 선택신호와의 조합에 의해 GIO 선택신호를 출력하는 출력 구동수단(26)을 구비하여 구성된다.FIG. 3 is a block diagram illustrating an example of the global input / output line selection device 8 shown in FIG. 1, and receives an address signal ext_add <A: B> from an external source and buffers the buffer at a predetermined level. The buffering means 22 and the address signal gay <A: B> outputted through the buffering means 22 are received, and the timing required to change the data contained in the GIO to the desired potential level level is repeated several times. Delay means 24 for controlling a predetermined delay according to the verification through a separate simulation, and receiving the address signal gay_d <A: B> delayed for a predetermined time from the delay means 24 And output drive means 26 for outputting the GIO selection signal in combination with the x4 or x8 selection signal controlled by the control.
상기 구성을 갖는 종래의 글로벌 입·출력라인 선택장치에서는 상기 지연수단(24)에 의해 실현되는 일정 딜레이 시간만큼의 시간 마진을 갖고 해당 GIO에 연결된 멀티 플렉서(7)를 선택적으로 활성화시켜 GIO의 데이터를 후단의 파이프 입력 스위치(9)를 거쳐 파이프 레지스터(10)에 순차적으로 저장시키게 된다. 따라서, 온도나 공정 변화 등에 따라 달라지는 각종 제어신호의 인에이블 타이밍 차이로 인해 야기되는 GIO의 데이터 전달속도와 GIO 선택 제어신호(gio_sel)의 발생속도 차이를 제거하기 위해서는 상기 지연수단(24)에 의해 실현되는 딜레이 시간마진을 충분히 키우는 것이 요구되어 진다.In the conventional global input / output line selection device having the above configuration, the multiplexer 7 connected to the corresponding GIO is selectively activated by having a time margin equal to a predetermined delay time realized by the delay means 24. Data is sequentially stored in the pipe register 10 via the pipe input switch 9 at the rear stage. Accordingly, in order to eliminate the difference in the data transfer rate of GIO and the generation rate of the GIO selection control signal gio_sel caused by the difference in the enable timing of various control signals that vary according to temperature or process change, the delay means 24 It is required to increase the delay time margin realized.
결과적으로, GIO 데이터 전달을 위해 상기 멀티 플렉서(7)의 활성화 여부를 제어하는 gio_sel신호의 인에이블 타이밍이 상기 지연수단(24)내 충분한 지연시간의 확보로 인해 그만큼 뒤로 밀리게 되면서 데이터 출력의 고속화를 저하시키게 되는 문제점이 발생한다. 또한, 회로 내부적으로도 여러 가지 딜레이 옵션구성을 별도로 구비하게 되므로써, 고집적화 및 저전력 실현에도 제한이 따르게 되는 문제점이 발생한다.As a result, the enable timing of the gio_sel signal, which controls whether the multiplexer 7 is activated for GIO data transfer, is pushed back by the sufficient delay time in the delay means 24 so that There is a problem that the speed is lowered. In addition, since various delay option configurations are separately provided inside the circuit, there is a problem in that high integration and low power are also limited.
게다가, 상기 멀티 플렉서(7)를 거쳐 전달된 데이터 신호(mxout)가 후단의 파이프 레지스터(10∼12)에 저장되는 타이밍 또한 상기 GIO 선택 제어신호(gio_sel)가 충분한 지연시간을 확보한 상태에서 인에이블 되는 관계로 인해 더불어 늦추어 지도록 요구되기 때문에, 파이프 입력 스위치(9)의 스위치 여부를 제어하는 파이프 입력 제어신호(pin<0:2>)의 인에이블 타이밍에 있어서도 충분한 타이밍 마진을 확보하도록 요구된다. 따라서, GIO의 데이터 신호가 파이프 레지스터로 입력되는 타이밍이 늦어져 데이터 출력 패드(DQ pad)로의 데이터 출력 타이밍 또한 더불어 늦어지게 되면서 회로 전체적인 고속화 저하를 야기시키는 문제점이 발생한다.In addition, the timing at which the data signal mxout transmitted through the multiplexer 7 is stored in the pipe registers 10 to 12 at the subsequent stage and also in a state where the GIO selection control signal gio_sel has a sufficient delay time is secured. Since it is required to be delayed due to the enabled relationship, it is required to ensure sufficient timing margin even in the enabling timing of the pipe input control signal pin <0: 2> for controlling whether the pipe input switch 9 is switched. do. Accordingly, the timing at which the data signal of the GIO is input to the pipe register is delayed, and the timing of the data output to the data output pad DQ pad is also delayed, causing a reduction in overall circuit speed.
본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 데이터 버스라인 센스앰프 스트로브신호에 의해 글로벌 입·출력라인 선택 제어신호의 인에이블 타이밍을 직접 제어하므로써, 타 신호와의 충분한 타이밍 마진확보를 위해 요구되었던 일정 딜레이시간을 제거하여 데이터 입·출력 동작시의 고속화를 실현하도록 한 글로벌 입·출력라인 선택장치를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to provide sufficient timing margin with other signals by directly controlling the enable timing of the global input / output line selection control signal by the data busline sense amplifier strobe signal. The present invention provides a global input / output line selection device capable of speeding up data input / output operations by eliminating a constant delay time required for securing.
상기 목적을 달성하기 위하여, 본 발명에 의한 글로벌 입·출력라인 선택장치는 다수의 뱅크를 구비한 동기식 디램에 있어서;In order to achieve the above object, the global input / output line selection device according to the present invention comprises a synchronous DRAM having a plurality of banks;
외부로부터 입력되는 어드레스신호를 전달받아 일정 전위레벨로 버퍼링하는 버퍼링수단과,Buffering means for receiving an address signal input from the outside and buffering at a predetermined potential level;
상기 다수의 뱅크로부터 각각의 데이터 버스라인 센스앰프 스트로브신호를 전달받아 이들 신호를 조합하여 발생시킨 파이프 입력 스트로브신호에 의해 활성화여부가 제어되어 상기 버퍼링수단을 거쳐 전달받은 어드레스신호를 선택적으로 전달하여 일정하게 래치시키는 어드레스 선택수단과,Each data bus line sense amplifier strobe signal is received from the plurality of banks and is activated by a pipe input strobe signal generated by combining these signals to selectively transfer an address signal received through the buffering means. Latching address selection means,
상기 어드레스 선택수단으로부터 전달받은 어드레스 신호에 해당하는 뱅크의 글로벌 입·출력라인을 선택하여 활성화시키도록 제어신호를 발생시키는 출력 구동수단을 구비하는 것을 특징으로 한다.And output driving means for generating a control signal to select and activate a global input / output line of a bank corresponding to the address signal received from the address selecting means.
도 1 은 통상적으로 사용되는 반도체 메모리장치에서의 데이터 출력 경로를 나타낸 블록 구성도1 is a block diagram illustrating a data output path in a conventionally used semiconductor memory device.
도 2 는 도 1 에 도시된 파이프 입력 제어신호 발생기의 일 예에 따른 회로 구성도FIG. 2 is a circuit diagram illustrating an example of the pipe input control signal generator illustrated in FIG. 1.
도 3 은 도 1 에 도시된 글로벌 입·출력라인 선택장치의 일 예에 따른 블록 구성도3 is a block diagram illustrating an example of the global input / output line selection device illustrated in FIG. 1.
도 4 는 본 발명에 따른 글로벌 입·출력라인 선택장치의 일 실시예에 따른 블록 구성도4 is a block diagram illustrating a global input / output line selection device according to an embodiment of the present invention.
도 5 는 본 발명에 따른 글로벌 입·출력라인 선택장치의 다른 실시예에 따른 블록 구성도5 is a block diagram according to another embodiment of a global input / output line selection device according to the present invention.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
1: 메모리 셀2: 비트라인 센스앰프1: memory cell 2: bit line sense amplifier
3: 데이터 센스앰프 스트로브신호 발생기 4: 데이터 버스라인 센스앰프3: Data Sense Amplifier Strobe Signal Generator 4: Data Busline Sense Amplifier
5: 파이프 입력 스트로브신호 발생기6: 파이프 입력 제어신호 발생기5: pipe input strobe signal generator 6: pipe input control signal generator
7: 멀티 플렉서8: 글로벌 입·출력라인 선택장치7: Multiplexer 8: Global I / O Line Selector
9: 파이프 입력 스위치10, 11, 12: 파이프 레지스터9: pipe input switch 10, 11, 12: pipe resistor
13: 파이프 출력 스위치14: 데이터 출력버퍼13: pipe output switch 14: data output buffer
15: 명령 디코더16: 파이프 출력 제어신호 발생기15: command decoder 16: pipe output control signal generator
32, 42, 52: 버퍼링수단34: 지연수단32, 42, 52: buffering means 34: delay means
36, 46, 56: 출력 구동수단44, 54: 어드레스 선택수단36, 46, 56: output drive means 44, 54: address selection means
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 4 는 본 발명에 따른 글로벌 입·출력라인 선택장치의 일 실시예에 따른 블록 구성도를 도시한 것으로, 외부로부터 입력되는 어드레스신호(ext_add)를 전달받아 일정 전위레벨로 버퍼링하는 버퍼링수단(42)과, 다수의 뱅크로부터 각각의 데이터 버스라인 센스앰프 스트로브신호를 전달받아 이들 신호를 조합하여 발생시킨 파이프 입력 스트로브신호(pin_stb)에 의해 활성화여부가 제어되어 상기 버퍼링수단(42)을 거쳐 전달받은 어드레스신호(gay)를 선택적으로 전달하여 일정하게 래치시키는 어드레스 선택수단(44)과, 상기 어드레스 선택수단(44)으로부터 전달받은 어드레스 신호(gay_d)에 해당하는 뱅크의 글로벌 입·출력라인을 선택하여 활성화시키도록 제어신호(gio_sel)를 발생시키는 출력 구동수단(46)을 구비한다.4 is a block diagram illustrating a global input / output line selection device according to an embodiment of the present invention. The buffering means 42 receives an address signal ext_add input from the outside and buffers the buffer at a predetermined potential level. ) And a pipe input strobe signal (pin_stb) generated by combining the respective data bus line sense amplifier strobe signals from a plurality of banks, and controlling the activation thereof by the buffering means (42). Address selection means 44 for selectively transmitting and latching an address signal gay and a global input / output line of a bank corresponding to the address signal gay_d received from the address selection means 44 Output drive means 46 for generating a control signal gio_sel to be activated.
상기 어드레스 선택수단(44)은 상기 파이프 입력 스트로브신호(pin_stb)의 제어하에 턴-온/턴-오프 상태가 제어되어 입력되는 어드레스신호(gay)를 전달하는 어드레스 전달부(47)와, 상기 어드레스 전달부(47)를 거쳐 전달된 어드레스신호의전위레벨을 일정하게 래치시키는 어드레스 래치부(48)로 구성한다.The address selecting means 44 includes an address transfer unit 47 for transmitting an address signal gay which is controlled by a turn-on / turn-off state under the control of the pipe input strobe signal pin_stb, and the address. It consists of an address latch section 48 which latches the potential level of the address signal transmitted via the transfer section 47 constantly.
본 실시예에서는 상기 어드레스 전달부(47)를 상기 파이프 입력 스트로브신호(pin_stb)의 상보 전위레벨 신호를 각각의 게이트단으로 입력받으며 전원전압 인가단과 접지단 사이에 상호 직렬 연결된 제1 P채널 및 N채널 모스 트랜지스터(MP1, MN1)와, 상기 버퍼링수단(42)을 거쳐 전달된 어드레스신호(gay)가 각각의 게이트단으로 입력되며 상기 제1 P/N채널 모스 트랜지스터(MP1, MN1)의 연결노드 사이에 상호 직렬 연결된 제2 P채널 및 N채널 모스 트랜지스터(MP2, MN2)를 구비하여 구성하고 있다. 또한, 상기 래치부(48)는 상호 입·출력단이 피드백구조로 연결된 2개의 인버터(IV3, IV4)로 구성하고 있다.In the present embodiment, the address transfer unit 47 receives the complementary potential level signal of the pipe input strobe signal pin_stb to each gate terminal, and the first P channel and N connected in series between the power supply voltage applying terminal and the ground terminal. The channel MOS transistors MP1 and MN1 and the address signal gay transmitted through the buffering means 42 are input to the respective gate terminals, and are connected to the first P / N channel MOS transistors MP1 and MN1. The second P-channel and N-channel MOS transistors MP2 and MN2 connected in series with each other are provided. In addition, the latch unit 48 is composed of two inverters IV3 and IV4 connected to each other by a feedback structure.
상기 구성에 의해, 파이프 입력 스트로브신호(pin_stb)가 활성화 상태로 인가됨과 동시에 해당 어드레스신호를 상기 제2 P채널 및 N채널 모스 트랜지스터(MP2, MN2)로 구성되는 인버터에 의해 반전시켜 전달한 후, 후단의 래치부(48)에서 재반전한 전위상태로 일정하게 유지시키게 된다. 또한, 이렇게 래치된 해당 어드레스신호(gay_d)는 외부 선택신호(x4, x8)의 입력과 함께 후단의 출력 구동수단(46)으로 전달되어 해당 GIO의 선택적 활성화를 제어하는 제어신호(gio_sel)를 데이터 버스라인 센스앰프 스트로브신호(dbsastb)의 활성화에 맞추어 즉시 발생시키게 된다.According to the above configuration, the pipe input strobe signal pin_stb is applied in an activated state and the address signal is inverted and transmitted by an inverter composed of the second P-channel and N-channel MOS transistors MP2 and MN2, It is kept constant in the potential state re-inverted by the latch portion 48 of the. In addition, the latched corresponding address signal gay_d is transmitted to the output driver 46 at a later stage along with the input of the external selection signals x4 and x8 to control the control signal gio_sel for controlling the selective activation of the corresponding GIO. It is generated immediately in accordance with the activation of the busline sense amplifier strobe signal (dbsastb).
도 5 는 본 발명에 따른 글로벌 입·출력라인 선택장치의 다른 실시예에 따른 블록 구성도로, 도 4 에 도시된 일 실시예와 동일한 블록 구성으로 단지, 어드레스 선택수단(54)내 어드레스 전달부(57)를 상기 파이프 입력스트로브신호(pin_stb)에 의해 스위칭여부가 제어되어 버퍼링수단(52)을 거쳐 입력된 어드레스신호(gay)를 선택적으로 전달하는 스위칭소자(MT1)를 구비하여 구성하는 차이만이 있다. 동 도면에서는, 상기 스위칭소자(MT1)로 전달 게이트소자를 사용하고 있다.FIG. 5 is a block diagram according to another embodiment of the global input / output line selection apparatus according to the present invention. In the same block configuration as that of the embodiment shown in FIG. 57 is switched only by the pipe input strobe signal pin_stb, so that only the difference that includes the switching element MT1 for selectively transmitting the address signal gay through the buffering means 52 is provided. have. In the same figure, a transfer gate element is used as the switching element MT1.
상기 구성에 의해, 어드레스 선택수단(54)의 활성화여부 제어를 상기 스위칭소자(MT1)에 의해 제어할 뿐 기본 동작은 도 4의 구성을 갖는 실시예에서와 동일하게 수행된다.By the above configuration, only the control of activation of the address selecting means 54 is controlled by the switching element MT1, and the basic operation is performed in the same manner as in the embodiment having the configuration of FIG.
이하, 상기 구성을 갖는 본 발명의 글로벌 입·출력라인 선택동작을 도면을 참조하며 자세히 살펴보기로 한다.Hereinafter, a global input / output line selection operation of the present invention having the above configuration will be described in detail with reference to the accompanying drawings.
우선, 메모리 셀 내에 저장된 데이터 신호가 리드 명령신호의 입력에 의해 각각 비트라인 센스앰프 및 데이터 버스라인 센스앰프를 거쳐 1·2차 증폭된 후 글 로벌 입·출력라인(GIO)에 실리는 과정은 종래 기술에서와 마찬가지로 이루어진다.First, the data signal stored in the memory cell is first and secondly amplified by the input of the read command signal through the bit line sense amplifier and the data bus line sense amplifier, and then mounted on the global input / output line (GIO). As in the prior art.
또한, GIO의 데이터를 선택하는 글로벌 입·출력라인 선택장치에 외부 선택신호(x4, x8)가 입력되어 데이터신호를 x4의 형태로, 또는 x8의 형태로 출력하게 될 지를 알리게 된다. 이때, 데이터 신호의 선택을 제어하는 신호가 gay_d신호로, 동 신호는 외부로부터 입력된 어드레스신호(ext_add)가 각각의 버퍼링수단(42)을 거쳐 어드레스 선택수단(44)으로 전달된 어드레스신호(gay)가 소정의 시간동안 대기상태에 있다가 각 뱅크별 데이터 버스라인 센스앰프의 구동을 알리는 데이터 버스라인 센스앰프 스트로브신호(dbsastb)들의 조합으로 발생되는 파이프 입력 스트로브신호(pin_stb)에 의해 활성화되어 상기 외부 선택신호(x4, x8)와 함께 출력 구동수단(46)으로 입력되어 GIO 선택 제어신호(gio_sel)의 인에이블 여부를 제어하는 신호이다.In addition, the external selection signals x4 and x8 are inputted to the global input / output line selection device for selecting data of the GIO to inform whether the data signal is to be output in the form of x4 or in the form of x8. At this time, the signal controlling the selection of the data signal is the gay_d signal, and the signal is the address signal gay whose address signal ext_add input from the outside is transmitted to the address selecting means 44 via the respective buffering means 42. ) Is activated by a pipe input strobe signal (pin_stb) generated by a combination of data busline sense amplifier strobe signals (dbsastb) indicating the operation of the data busline sense amplifier for each bank after a standby state for a predetermined time. The signal is input to the output driving means 46 together with the external selection signals x4 and x8 to control whether the GIO selection control signal gio_sel is enabled.
상기 데이터 버스라인 센스앰프 스트로브신호(dbsastb)는 대기상태에서 '로직 하이' 의 전위상태를 유지하다가 활성화상태가 되어 '로직 로우'의 전위상태로 전이하게 되면, 그에 따라 해당 데이터 센스앰프가 인에이블되면서 글로벌 입·출력라인(GIO)으로 데이터가 전달된다. 또한, 상기 데이터 버스라인 센스앰프 스트로브신호(dbsastb)에 의해 활성화되는 파이프 입력 스트로브신호(pin_stb)도 '로직 로우'의 전위레벨로 떨어지게 되면서 즉시 글로벌 입·출력라인 선택장치내 어드레스 선택수단(44)이 활성화되어진다.When the data bus line sense amplifier strobe signal dbsastb maintains the logic state of logic high in the standby state and becomes active and transitions to the logic state of logic low, the corresponding data sense amplifier is enabled. As a result, data is delivered to the global input / output line (GIO). In addition, the pipe input strobe signal pin_stb activated by the data bus line sense amplifier strobe signal dbsastb also drops to the potential level of the logic low, and the address selection means 44 in the global input / output line selection device is immediately used. Is activated.
이에 따라, 외부입력 어드레스신호(ext_add)가 버퍼링수단(42)을 거쳐 전달된 어드레스신호(gay)를 일정하게 래치시켜 글로벌 입·출력라인 선택 제어신호(gio_sel)를 활성화시켜 발생시키게 된다. 이 후, 상기 활성화 상태로 출력된 글로벌 입·출력라인 선택 제어신호(gio_sel)는 해당 GIO의 데이터를 멀티 플렉서(7)의 출력단(mxout)으로 전달하게 된다. 따라서, GIO의 데이터신호와 GIO를 선택해 해당 데이터신호를 멀티 플렉서(7)의 출력단으로 전달시키는 제어신호(gio_sel)가 모두 하나의 신호 즉 데이터 버스라인 센스앰프 스트로브신호(dbsastb)에 의해 제어받아 활성화되기 때문에, 모델이나 온도, 전압 등의 공정환경 변화에 영향 받지 않고 가장 적절한 타이밍을 확보하면서 GIO의 데이터신호를 멀티 플렉서(7)의 출력단(mxout)으로 전달할 수 있게 되는 것이다.Accordingly, the external input address signal ext_add latches the address signal gay transmitted through the buffering means 42 to activate the global input / output line selection control signal gio_sel. Thereafter, the global input / output line selection control signal gio_sel output in the activated state transmits the data of the corresponding GIO to the output terminal mxout of the multiplexer 7. Therefore, the control signal gio_sel which selects the data signal of the GIO and the GIO and transmits the data signal to the output terminal of the multiplexer 7 is all controlled by one signal, that is, the data busline sense amplifier strobe signal dbsastb. Since it is activated, the GIO data signal can be transmitted to the output terminal (mxout) of the multiplexer 7 while ensuring the most appropriate timing without being affected by changes in the process environment such as model, temperature, voltage, and the like.
뿐만 아니라, 상기 멀티 플렉서(7)의 출력단(mxout)으로 전달된 데이터신호가 파이프 레지스터에 저장되는 시점을 제어하는 파이프 입력 제어신호(pin<0:2>)도 역시 상기 데이터 버스라인 센스앰프 스트로브신호(dbsastb)에 제어하에 활성화되기 때문에, 양측 회로간의 타이밍 정합을 위한 회로 구성이 종래 기술에 비해 월등히 용이해진다. 또한, 모델이나 온도, 전압 등의 공정환경 변화에 따른 영향을 적게 받게 되어 글로벌 입·출력라인 선택 제어신호(gio_sel)와 파이프 입력 제어신호(pin<0:2>)간의 적절한 타이밍 마진의 확보가 가능해지면서 전체적으로 해당 GIO의 데이터신호를 데이터 출력 패드(DQ pad)로 출력하는 동작을 보다 고속으로 수행할 수 있게 되는 것이다.In addition, a pipe input control signal (pin <0: 2>) for controlling the time point at which the data signal transmitted to the output terminal (mxout) of the multiplexer 7 is stored in the pipe register is also the data bus line sense amplifier. Since it is activated under the control of the strobe signal dbsastb, the circuit configuration for timing matching between both circuits is much easier than in the prior art. In addition, it is less influenced by changes in the process environment such as model, temperature, voltage, etc., thereby ensuring proper timing margin between the global input / output line selection control signal (gio_sel) and the pipe input control signal (pin <0: 2>). As it becomes possible, the operation of outputting the data signal of the corresponding GIO to the data output pad (DQ pad) as a whole can be performed at a higher speed.
이때, 상기 어드레스 선택수단(44)내 활성화 제어신호가 되는 파이프 입력 스트로브신호(pin_stb)로는 일반적으로 사용되는 펄스신호를 사용한다. 따라서, 상기 어드레스 선택수단의 후단에는 별도의 래치부(48)를 구비하므로써, 상기 파이프 입력 스트로브신호(pin_stb)가 중간에 '로직 하이'로 전이되더라도 계속해서 데이터신호를 유지할 수 있도록 제어하고 있다.In this case, a generally used pulse signal is used as the pipe input strobe signal pin_stb, which becomes the activation control signal in the address selecting means 44. Therefore, by providing a separate latch 48 at the rear end of the address selecting means, the pipe input strobe signal pin_stb is controlled so as to maintain the data signal even when the pipe input strobe signal pin_stb is transitioned to the "logic high" in the middle.
이상에서 설명한 바와 같이 본 발명에 따른 글로벌 입·출력라인 선택장치에 의하면, 글로벌 입·출력라인의 선택 제어신호를 데이터 버스라인 센스앰프 구동 제어신호에 의해 직접 타이밍 제어하여 발생시키므로써, 각종 공정환경상의 변화로 인해 야기되는 인에이블 타이밍변화에 따른 타 신호와의 충분한 타이밍 마진확보를 위해 요구되었던 일정 딜레이시간을 제거할 수 있게 되어 데이터 입·출력 동작시의 고속화를 실현할 수 있게 되는 매우 뛰어난 효과가 있다.As described above, according to the global input / output line selection device according to the present invention, the selection control signal of the global input / output line is generated by direct timing control by the data bus line sense amplifier drive control signal, thereby generating various process environments. It is possible to eliminate the constant delay time required to secure sufficient timing margin with other signals due to the change of the enable timing caused by the change of phase, and to achieve a high speed in data input / output operation. have.
또한, 회로 내부적으로 요구되었던 각종 딜레이 옵션 회로구성을 제거할 수 있게 되므로써 이에 따른 저 전력 및 고 집적 실현이 가능해지는 매우 뛰어난 효과가 있다.In addition, it is possible to eliminate the various delay option circuit configuration that was required internally in the circuit, thereby having a very excellent effect of enabling low power and high integration.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to make various modifications, changes, additions, etc. within the spirit and scope of the present invention, such modifications and modifications belong to the scope of the claims You will have to look.
Claims (5)
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