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KR20020031716A - 반도체 패키지의 싱귤레이션 방법 - Google Patents

반도체 패키지의 싱귤레이션 방법 Download PDF

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KR20020031716A
KR20020031716A KR1020000062390A KR20000062390A KR20020031716A KR 20020031716 A KR20020031716 A KR 20020031716A KR 1020000062390 A KR1020000062390 A KR 1020000062390A KR 20000062390 A KR20000062390 A KR 20000062390A KR 20020031716 A KR20020031716 A KR 20020031716A
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Abstract

본 발명은 반도체 패키지의 싱귤레이션 방법에 관한 것으로서, 부재상에 4×4, 5×5등의 배열로 형성된 각 칩탑재영역에 반도체 칩을 부착하고, 각 반도체 칩의 본딩패드와 부재의 와이어 본딩용 전도성패턴간을 와이어로 본딩한 후, 상기 다수의 반도체 칩과 와이어등을 한꺼번에 수지로 몰딩하여 제조된 반도체 패키지에 있어서, 상기 반도체 패키지의 몰딩면을 진공흡착수단을 사용하여 개개의 칩단위 또는 전체면을 진공으로 흡착 고정시킬 수 있도록 하고, 특히 몰딩면 전체를 진공으로 흡착할 경우에는 다공성의 패드등과 같은 완충/고정부재를 덧대어서 싱귤레이션 공정을 실시할 수 있도록 한 반도체 패키지의 싱귤레이션 방법을 제공하고자 한것이다.

Description

반도체 패키지의 싱귤레이션 방법{Method for singulation semiconductor package}
본 발명은 반도체 패키지의 싱귤레이션 방법에 관한 것으로서, 더욱 상세하게는 부재상에 4×4, 5×5등의 배열로 형성된 각 칩탑재영역에 반도체 칩을 부착하는 공정과, 상기 부재의 와이어 본딩용 전도성패턴과 상기 각 반도체 칩의 본딩패드간을 와이어로 연결하는 공정과, 상기 다수의 반도체 칩과 와이어 등을 한꺼번에 수지로 몰딩하는 공정등으로 제조된 반도체 패키지의 싱귤레이션 방법에 관한 것이다.
통상적으로 반도체 패키지는 전자기기의 집약적인 발달과 소형화 경향으로 고집적화, 소형화, 고기능화를 실현할 수 있는 제조 추세에 있는 바, 반도체 칩탑재판의 저면이 외부로 노출된 구조의 반도체 패키지, 솔더볼과 같은 인출단자를 포함하는 볼 그리드 어레이 반도체 패키지등, 리드프레임, 인쇄회로기판, 필름등의 부재를 이용하여 다양한 종류의 패키지가 경박단소화로 개발되어 왔고, 개발중에 있다.
그 밖에, 다수의 반도체 칩 탑재영역이 4×4, 5×5등의 배열을 이루며 형성된 부재를 이용한 반도체 패키지가 제조되고 있는 바, 그 제조방법을 간략히 설명하면 다음과 같다.
상기 반도체 패키지는 부재상에 4×4, 5×5등의 배열로 형성된 각 칩탑재영역에 반도체 칩을 부착하는 공정과, 상기 부재의 와이어 본딩용 전도성패턴과 상기각 반도체 칩의 본딩패드간을 와이어로 연결하는 공정과, 상기 다수의 반도체 칩과 와이어등을 한꺼번에 수지로 몰딩하는 공정등으로 제조된다.
따라서, 첨부한 도 1내지 도 4에 도시한 바와 같이, 몰딩면(22)의 내부에 반도체 패키지가 4×4, 5×5등의 배열을 이루며 제조된 상태가 된다.
상기와 같이 제조된 반도체 패키지를 낱개의 반도체 패키지가 되도록 싱귤레이션 공정을 진행시키게 되는데, 종래의 싱귤레이션 방법은 별도의 싱귤레이션 공정라인이 없기 때문에 웨이퍼 소잉용 캐리어를 사용하여 왔다.
상기 웨이퍼 소잉용 캐리어(24)는 첨부한 도 4에 도시한 바와 같이 링형의 구조물로서, 그 일면에 접착테입을 부착한 후, 이 접착테입상에 소잉을 위한 웨이퍼가 부착되어진다.
따라서, 소잉수단을 사용하여 상기 접착테입에 부착 고정된 웨이퍼의 소잉라인을 따라 소잉을 진행하게 되면, 낱개의 반도체 칩으로의 싱귤레이션이 이루어진다.
상기와 같이, 웨이퍼를 소잉하는데 사용하는 웨이퍼 캐리어를 사용하여 상기 반도체 패키지를 개개의 칩 단위의 패키지로 싱귤레이션하는 작업을 진행하다 보면, 즉 웨이퍼 캐리어의 일면에 부착된 접착테입에 반도체 패키지를 부착한 후, 소잉수단을 사용하여 개개의 칩 단위의 반도체 패키지로 싱귤레이션하는 작업을 진행하다보면, 한 번쓰고 버리게 되는 고가의 접착테입을 과다하게 소모하여 비용상승의 원인이 되고, 작업시간이 오래 걸리는 문제점이 있었다.
또한, 상기 웨이퍼 캐리어를 이용한 반도체 패키지 싱귤레이션 공정은 별도로 마련된 반도체 패키지의 싱귤레이션 공정이 아니기 때문에, 웨이퍼 싱귤레이션 공정 라인으로 반도체 패키지를 이송하는등의 작업상의 번거로움이 있었다,
따라서, 상기와 같은 문제점을 해결하고자, 본 발명의 목적은 부재상에 4×4, 5×5등의 배열로 형성된 각 칩탑재영역에 반도체 칩을 부착하고, 각 반도체 칩의 본딩패드와 부재의 와이어 본딩용 전도성패턴간을 와이어로 본딩한 후, 상기 다수의 반도체 칩과 와이어등을 한꺼번에 수지로 몰딩하여 제조된 반도체 패키지에 있어서, 상기 반도체 패키지의 몰딩면을 진공흡착수단을 사용하여 개개의 칩단위 또는 전체면을 진공으로 흡착 고정시킬 수 있도록 하고, 특히 몰딩면 전체를 진공으로 흡착할 경우에는 다공성의 패드등과 같은 완충/고정부재를 덧대어서 싱귤레이션 공정을 실시할 수 있도록 한 반도체 패키지의 싱귤레이션 방법을 제공하는데 있다.
도 1은 본 발명에 따른 반도체 패키지의 싱귤레이션 방법의 일실시예를 나타내는 단면도,
도 2는 본 발명에 따른 반도체 패키지의 싱귤레이션 방법의 다른 실시예를 나타내는 단면도,
도 3은 본 발명에 따른 반도체 패키지의 싱귤레이션 방법의 또 다른 실시예를 나타내는 단면도,
도 4는 종래의 반도체 패키지의 싱귤레이션 방법을 나타내는 개략도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 부재12 : 반도체 패키지
14 : 진공흡착수단16 : 접착수단
18 : 소잉수단20 : 다공성 패드
22 : 몰딩면24 : 웨이퍼 캐리어
이하, 본 발명을 첨부한 도면을 참조로 상세하게 설명하면 다음과 같다.
상기한 목적을 달성하기 위한 본 발명은: 부재상에 4×4, 5×5등의 배열로 형성된 각 칩탑재영역에 반도체 칩을 부착하고, 각 반도체 칩의 본딩패드와 부재의 와이어 본딩용 전도성패턴간을 와이어로 본딩한 후, 상기 다수의 반도체 칩과 와이어등을 한꺼번에 수지로 몰딩하여 제조된 반도체 패키지의 싱귤레이션 방법에 있어서, 상기 반도체 패키지(12)의 몰딩면(22) 전체에 다공성 패드(20)가 덧대어진 진공흡착수단(14)을 밀착시키는 단계와; 상기 진공흡착수단(14)의 진공이 상기 패드(20)의 다공을 통하여 제공되어 반도체 패키지(12)가 흡착 고정되는 단계와; 상기 부재(10)의 싱귤레이션 라인을 따라 소잉수단(18)으로 소잉하여, 상기 반도체 패키지(12)가 개개의 칩 단위의 패키지로 싱귤레이션되도록 한 단계로 이루어진 것을 특징으로 한다.
상기한 목적을 달성하기 위한 또 다른 싱귤레이션 방법은: 상기 반도체 패키지의 전체 몰딩면(22)중 개개의 칩 단위 패키지에 해당하는 몰딩면에 다수개의 진공흡착수단(14)을 개별적으로 밀착시켜 진공흡착으로 고정시키는 단계와; 상기 부재(10)의 싱귤레이션 라인을 따라 소잉수단(18)으로 소잉하여, 상기 반도체 패키지(12)가 개개의 칩 단위의 패키지로 싱귤레이션되도록 한 단계로 이루어진 것을 특징으로 한다.
상기한 목적을 달성하기 위한 또 다른 싱귤레이션 방법은:
본 발명의 또 다른 방법은: 상기 부재(10)상에 스트립 단위로 제조된 반도체 패키지(12)의 전체 몰딩면(22)을 접착수단(16)을 부착하는 단계와; 부재(10)의 싱귤레이션 라인을 따라 소잉수단(18)으로 소잉하여 개개의 칩 단위의 반도체 패키지로 싱귤레이션되도록 한 단계와; 접착력이 떨어진 접착수단(16)으로부터 개개의 칩 단위로 소잉된 반도체 패키지를 떼어내는 단계로 이루어진 것을 특징으로 한다.
여기서 본 발명을 실시예로서, 첨부한 도면을 참조로 더욱 상세하게 설명하면 다음과 같다.
첨부한 도 1은 본 발명에 따른 반도체 패키지의 싱귤레이션 방법의 일실시예를 설명하기 위한 단면도로서, 도면부호 12은 반도체 패키지이다.
상기 반도체 패키지(12)는 부재(10)상에 4×4, 5×5등의 배열로 형성된 각 칩탑재영역에 반도체 칩을 부착하는 공정과, 상기 부재의 와이어 본딩용 전도성패턴과 상기 각 반도체 칩의 본딩패드을 와이어로 연결하는 공정과, 상기 다수의 반도체 칩과 와이어 등을 한꺼번에 수지로 몰딩하는 공정등으로 제조된 것으로서, 결국 몰딩면(22)의 내부에는 개개의 칩 단위의 패키지가 4×4, 5×5등의 배열을 이루며 제조된 상태가 된다.
좀 더 상세하게는, 상기 반도체 패키지(12)의 몰딩면(22)과 부재(10)의 저면에는 개개 칩 단위의 반도체 패키지로 싱귤레이션되도록 한 싱귤레이션 라인이 형성되어 있다.
여기서, 상기와 같이 제조된 반도체 패키지의 싱귤레이션 공정을 설명하면 다음과 같다.
상기 반도체 패키지(12)의 전체 몰딩면(22)에 유연성을 갖는 다공성의 패드(20)를 부착시킨 다음, 패드(20)면에 진공흡착수단(14)을 밀착시킨 후, 반도체 패키지(12)를 진공 흡착으로 고정시키게 된다.
즉, 유연성을 갖는 패드(20)의 다공을 통하여 진공흡착수단(14)의 진공이 제공되어, 반도체 패키지(12)가 흡착 고정되어진다.
다음으로, 블레이드와 같은 소잉수단(18)이 상기 부재(10)의 싱귤레이션 라인을 따라 소잉을 하게 되는데, 소잉수단(18)의 날끝은 부재(10)와 몰딩면(22)을 관통하여 상기 패드(20)의 절반 두께까지 관통되도록 함으로써, 개개의 칩 단위의반도체 패키지로 용이하게 분리되어진다.
이때, 상기 패드(20)에서 소잉수단(18)의 소잉시 진동을 흡수해주기 때문에 상기 반도체 패키지는 손상되지 않고 개개의 칩단위 패키지로 용이하게 싱귤레이션된다.
여기서 첨부한 도 2을 참조로 본 발명의 다른 실시예를 설명하면 다음과 같다.
상기 반도체 패키지(12)의 전체 몰딩면(22) 내부에는 개개의 칩 단위 패키지가 4×4, 5×5등의 배열을 이루며 제조된 상태인 바, 개개의 칩 단위 패키지에 해당되는 몰딩면에 다수개의 진공흡착수단(14)을 개별적으로 밀착시켜 진공으로 흡착 고정시키게 된다.
다음으로, 상기 부재(10)의 싱귤레이션 라인을 따라 소잉수단(18)으로 소잉함으로써, 상기 반도체 패키지(12)는 개개의 칩 단위의 패키지로 싱귤레이션된다.
이때, 싱귤레이션이 이루어진 개개의 칩 단위 패키지는 개별적으로 흡착하고 있는 진공흡착수단(14)에 계속 부착된 상태가 되어, 진공을 해제하면서 개개의 칩 단위 의 패키지를 진공흡착수단(14)으로부터 떼어내게 된다.
상기와 같이, 개개의 칩 단위 패키지에 해당하는 몰딩면에 진공흡착수단(14)을 개별적으로 흡착 고정시킴으로써, 싱귤레이션 공정시의 소잉수단(18)의 진동에도 그 고정상태가 흐트러지지 않아 용이하게 개개의 칩 단위의 반도체 패키지로 싱귤레이션할 수 있게 된다.
여기서, 첨부한 도 3을 참조로 본 발명의 또 다른 실시예를 설명하면 다음과같다.
먼저, 상기 반도체 패키지(12)의 몰딩면에 접착수단(16)에 부착하여, 가열수단(도시되지 않음)을 갖춘 소정의 작업면에 상기 접착수단(16)이 밀착되게 반도체 패키지(12)를 받쳐지게 한다.
이때, 상기 접착수단(16)은 열을 가하면 접착력이 떨어지고 유연성을 갖는 테이프를 사용하는 것이 바람직하다.
다음으로, 상기 부재(10)의 싱귤레이션 라인을 따라 반도체 패키지(12)를 개개의 칩 단위 패키지로 싱귤레이션하는 바, 소잉수단(18)이 접착수단(16)의 중간 두께까지 관통되어 개개의 칩단위의 반도체 패키지로 용이하게 싱귤레이션된다.
이때, 상기 가열수단에 의하여 접착수단(16)은 접착력이 떨어지게 되어, 접착수단(16)으로부터 개개의 칩 단위로 분리된 반도체 패키지를 집어서 떼어내면 된다.
따라서, 상기 반도체 패키지(12)는 접착수단에 의하여 견고하게 고정된 상태이기 때문에 소잉수단(18)의 소잉시 충격에도 그 고정상태가 흐트러지지 않아 개개의 칩 단위의 반도체 패키지로의 싱귤레이션이 용이하게 이루어진다.
이상에서 본 바와 같이, 본 발명에 따른 반도체 패키지의 싱귤레이션 방법에 의하면, 종래의 웨이퍼 소잉용 캐리어를 사용하여 싱귤레이션 하던 방법을 배제하고, 다공성의 패드등과 같은 완충/고정부재를 반도체 패키지의 전체 몰딩면에 덧대어서 진공흡착으로 고정시키거나, 또는 개개의 칩단위 패키지에 해당하는 몰딩면을 개별적으로 진공흡착으로 고정시키거나, 또는 테이프와 같은 접착수단을 사용하여 반도체 패키지의 몰딩면 고정시켜서, 소잉수단의 충격을 완화시키며 개개의 칩 단위 패키지로 용이하게 싱귤레이션할 수 있는 장점이 있다.

Claims (3)

  1. 부재상에 4×4, 5×5등의 배열로 형성된 각 칩탑재영역에 반도체 칩을 부착하고, 각 반도체 칩의 본딩패드와 부재의 와이어 본딩용 전도성패턴간을 와이어로 본딩한 후, 상기 다수의 반도체 칩과 와이어등을 한꺼번에 수지로 몰딩하여 제조된 반도체 패키지의 싱귤레이션 방법에 있어서,
    상기 반도체 패키지의 몰딩면 전체에 다공성의 패드가 덧대어지는 단계와;
    진공흡착수단의 진공이 상기 패드의 다공을 통하여 제공되어 반도체 패키지가 흡착 고정되는 단계와;
    상기 부재의 싱귤레이션 라인을 따라 소잉수단으로 소잉하여, 상기 반도체 패키지가 개개의 칩 단위의 패키지로 싱귤레이션되는 단계로 이루어진 것을 특징으로 하는 반도체 패키지의 싱귤레이션 방법.
  2. 부재상에 4×4, 5×5등의 배열로 형성된 각 칩탑재영역에 반도체 칩을 부착하고, 각 반도체 칩의 본딩패드와 부재의 와이어 본딩용 전도성패턴간을 와이어로 본딩한 후, 상기 다수의 반도체 칩과 와이어등을 한꺼번에 수지로 몰딩하여 제조된 반도체 패키지의 싱귤레이션 방법에 있어서,
    상기 반도체 패키지의 전체 몰딩면중 개개의 칩 단위 패키지에 해당하는 몰딩면에 다수개의 진공흡착수단을 개별적으로 밀착시켜 진공흡착으로 고정시키는 단계와;
    상기 부재의 싱귤레이션 라인을 따라 소잉수단으로 소잉하여, 상기 반도체 패키지가 개개의 칩 단위의 패키지로 싱귤레이션되도록 한 단계로 이루어진 것을 특징으로 하는 반도체 패키지의 싱귤레이션 방법.
  3. 부재상에 4×4, 5×5등의 배열로 형성된 각 칩탑재영역에 반도체 칩을 부착하고, 각 반도체 칩의 본딩패드와 부재의 와이어 본딩용 전도성패턴간을 와이어로 본딩한 후, 상기 다수의 반도체 칩과 와이어등을 한꺼번에 수지로 몰딩하여 제조된 반도체 패키지의 싱귤레이션 방법에 있어서,
    부재상에 스트립 단위로 제조된 반도체 패키지의 몰딩면을 접착수단을 부착하는 단계와;
    부재의 싱귤레이션 라인을 따라 소잉수단으로 소잉하여 개개의 칩 단위의 반도체 패키지로 싱귤레이션되도록 한 단계와;
    접착력이 떨어진 접착수단으로부터 개개의 칩 단위로 분리된 반도체 패키지를 떼어내는 단계로 이루어진 것을 특징으로 하는 반도체 패키지의 싱귤레이션 방법.
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1167699A (ja) * 1997-08-13 1999-03-09 Texas Instr Japan Ltd 半導体装置の製造方法
JPH11186301A (ja) * 1997-12-25 1999-07-09 Sanyo Electric Co Ltd 半導体装置の製造方法
KR20000023622A (ko) * 1997-05-09 2000-04-25 마치오 나카지마 반도체 패키지의 제조 방법 및 집합 회로 기판
KR20000031494A (ko) * 1998-11-06 2000-06-05 김규현 반도체 패키지 제조장비
JP2000232183A (ja) * 1999-02-09 2000-08-22 Sanyo Electric Co Ltd 半導体装置の製造方法
KR20010026295A (ko) * 1999-09-04 2001-04-06 윤종용 인쇄 회로 기판 분리 장치의 진공 흡착부

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000023622A (ko) * 1997-05-09 2000-04-25 마치오 나카지마 반도체 패키지의 제조 방법 및 집합 회로 기판
JPH1167699A (ja) * 1997-08-13 1999-03-09 Texas Instr Japan Ltd 半導体装置の製造方法
JPH11186301A (ja) * 1997-12-25 1999-07-09 Sanyo Electric Co Ltd 半導体装置の製造方法
KR20000031494A (ko) * 1998-11-06 2000-06-05 김규현 반도체 패키지 제조장비
JP2000232183A (ja) * 1999-02-09 2000-08-22 Sanyo Electric Co Ltd 半導体装置の製造方法
KR20010026295A (ko) * 1999-09-04 2001-04-06 윤종용 인쇄 회로 기판 분리 장치의 진공 흡착부

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