KR20020019462A - 반도체 디바이스 제조 방법 - Google Patents
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Abstract
반도체 디바이스 제조 방법에 있어서, P+영역이 실리콘 바디 내에 형성되며, 상기 P+영역에 상기 실리콘 바디의 실리사이드화에 의해 티타늄 실리사이드의 낮은 옴 상(a low ohmic phase)이 제공된다. 티타늄 실리사이드의 낮은 옴 상의 형성을 증진시키기 위해, P+영역은 B 이온 및 BF2이온을 1:4 내지 4:1의 B 대 BF2의 비율로 실리콘 바디 내로 주입함으로써 형성된다.
Description
가령, 고성능 상보형 금속 산화물 반도체(CMOS) 기술에서, 두 MOSFET(금속 산화물 반도체 전계 효과 트랜지스터)에 대한 최소 크기가 높은 속도를 얻기 위해 필요하다. 적당한 웰 처리(well engineering) 및 드레인 처리가 소형 MOSFET 특히 소형 pMOSFET 내의 쇼트 채널 효과를 방지하기 위해 필요하다.
pMOSFET 내의 쇼트 채널 효과 및 펀치쓰루(punch-through)를 감소하기 위한 대부분의 방법은 강 도핑된 드레인(highly doped drains)(HDD) 영역인 매우 얕은 접합부의 형성에 기초한다. 본 발명은 실리사이드화에 관한 것이며, 특히 살리사이드화(salicidation)(자기 정렬된 실리사이드화)에 관한 것이며, 바람직하게는 이러한 얕은 접합부의 티타늄 살리사이드화에 관한 것이다.
얕은 접합부를 형성하기 위한 통상적인 기술은 일반적으로 양의(positive) 붕소 이온 또는 양의 BF2이온의 주입을 이용한다. 그러나, 이들 이온은 특정한 문제를 갖는다. 붕소 이온은 깊게 침투하여 어닐링 후에 보다 횡적인 확산을 일으키며 이로써 쇼트 채널 효과를 일으킨다. BF2이온은 얕은 접합부에 사용될 수 있으며 양호한 트랜지스터 성능을 갖지만 표면 상 및 내에 플루오르 이온의 존재로 인해 실리사이드화 단계에 부정적인 영향을 미친다.
또한, 많은 기술이 하나의 제조 프로세스에서 BF2및 B 이온 도핑을 모두 사용한다.
가령, WO-A-99/35680에서, 붕소 침투는 P+ 폴리 게이트 및 S/D 도핑에 대해 BF2주입보다 낮은 에너지 B(11B+, 7,000 볼트보다 낮은 가속 에너지) 이온을 사용함으로써 CMOS 제조 시에 억제될 수 있다는 것이 개시된다. B에 대해 관측된 붕소 침투의 감소는 BF2보다 큰데, 이는 만약 존재하게 되면 SiO2를 통한 붕소의 확산을 증진시킬 플루오르가 존재하지 않기 때문이다. 또한, 게이트 산화물을 통한 붕소 침투가 억제될지라도, 실리콘에서 붕소의 확산도는 BF2에 비해 실질적으로 보다 높다는 것이 발견되었다. 이러한 효과는 급속 열적 어닐링(RTA) 동안 P+이온의 BF2드레인 연장부로의 주입이 횡적으로 전파되게 한다. 이러한 확산 현상을 줄이기 위해 또는 이러한 단계가 nMOS 트랜지스터 고려 시에 관련된 문제, 특히 다이오드 누설 문제을 일으키는 경우에, BF2의 분율(fraction)이 작은 B/BF2접합부를 동시 주입(co-implantation)함으로써 S/D RTA 온도를 줄이는 것이 제안된다.
US-A-5,225,357은 실리콘 기판 상의 게이트 유전체 위에 실리콘 게이트 전극의 패턴을 제공하는 단계와, 이후에 상기 패턴을 마스크로 사용하면서 BF2 +이온을 주입하고11B+이온을 주입함(이러한 순서가 바람직함)으로써 강 도핑된 드레인을 형성하는 단계와, 이후에 850℃ 이상으로 어닐링하는 단계를 포함하는 PMOS 집적 회로 제조 방법을 개시한다. 이렇게 획득된 구조물은 실리콘 산화물 또는 보로포스포실리케이트 유리(BPSG)의 절연층을 증착하고 제공된 컨택트 개구의 측면 상에 금속층을 증착함으로써 완성된다. 이러한 방법은 보다 높은 속도의 CMOS 집적 회로에 대해 P+영역으로의 보다 낮은 접촉 저항 및 보다 낮은 저항을 유발한다.
이러한 종래 기술 문서는 티타늄 실리사이드가 형성된 P+구역 상에 형성되는 방법과 관련되지 않는다.
또한, 일본 특허 출원 63-146183(NEC corp)에서, P+/N 확산 층 특성의 변동(deviation) 및 P+/N 접합부 항복 전압의 감소가 P+/N 확산 층이 형성된 반도체 기판 상에 고용융점 금속 실리사이드 막을 형성함으로써 제거될 수 있다는 것이 개시된다. 보다 상세하게 말하자면, 게이트 폴리실리콘 층에 인접하여, P_확산 층이 붕소 이온으로 실리콘 기판을 주입하고 이어서 열처리하는 단계에 의해 형성된다. 다음에, 산화물 막이 이 표면 상에 형성되고, 이어서 에칭백이 수행되어, 게이트 폴리실리콘 전극에 대한 측벽 산화물 층이 제공된다. 이어서, P_확산 층의 일부에 BF2을 주입하고 열처리하여 P+확산층이 형성된다. 전체 표면 상에 티타늄 막을 형성한 후에, 어닐링이 수행되고 이후에 에칭이 수행되어, 게이트 전극 및 P+확산 층 상에 티타늄 실리사이드 막이 형성된다. 마지막으로, 실리콘 산화물 막이 축적되고 알루미늄 전극이 형성된다.
상술한 바처럼, 본 발명의 목적은 매우 얕은 접합부를 형성함으로써 쇼트 채널 효과가 감소되는 집적 회로를 스케일 다운(scale down)하는 것이다. 특히, 본 발명의 목적은 얕은 접합부의 적당한 실리사이드화, 특히 살리사이드화를 제공하는 것이다. 안정한 높은 옴 C49 상에서 낮은 옴 C54 상(phase)으로의 불완전한 티타늄 실리사이드의 변태는 BF2주입된, 강 도핑된 드레인(p+소스/드레인(S/D))에 문제를 일으킨다. 이는 보다 높은 시트 저항을 일으킨다. 티타늄 실리사이드 형성시에 BF2주입의 사용과 관련된 문제 및 효과는 가령 Choi 등의 J.Appl.Phys.72(1992),297-299 및 Georgiou 등의 J.Electrochem.Soc.139(1992),3644-3648 에서 개시된다. 상기 문서들은 주로 다이오드 누설 및 형성된 실리사이드 층의 물리적 특성에 집중하고 있다.
BF2대신 B를 주입하는 것은 P+S/D 영역(P+활성 영역) 및 P+폴리실리콘 게이트 상의 실리사이드의 C54 상으로의 실리사이드화 변태를 향상시킨다는 것이 발견되었다. 그러나, S/D 주입에 대해 B 이온의 주입은 특히 트랜지스터 누설 및 펀치쓰루와 같은 보다 많은 쇼트 채널 효과를 일으키며 붕소 침투의 발생을 증가시킨다.
본 발명의 목적은 매우 양호한 트랜지스터 성능을 가지며 접합부가 문제를 일으키지 않고 실리사이드화될 수 있는 얕은 접합부를 포함하는 디바이스를 제공하는 것이다. 달리 말하면, B 주입과 BF2주입의 긍정적인 효과는 결합하지만 주입된 B 및 BF2이온의 부정적인 효과는 가지지 않는 디바이스를 제공하는 것이다.
본 발명에 따르면, B 및 BF2모두가 소정 비율로 P+S/D에 대해 사용된다면, P+활성 및 P+폴리 실리사이드 상의 C49에서 C54로의 티타늄 실리사이드 상변태는 본질적으로 완전하게 된다는 것을 알 수 있다. C54 상은 C49 상에 비해 낮은 저항을 가지며, 이는 디바이스 내의 회로 속도가 C49 상에서 C54 상으로 변태함으로써 개선될 수 있음을 의미한다. 특히, 소형 구조물에서, 종래 기술을 사용하여 C54 상으로의 상변태를 실행하는 것은 어렵다.
그러므로, 본 발명의 발명은 P+영역이 실리콘 바디 내에 형성되고 상기 실리콘 바디의 실리사이드화에 의해 상기 P+영역에 티타늄 실리사이드의 낮은 옴 상(a low ohmic phase)이 제공되는 반도체 디바이스 제조 방법에 관한 것이며, 상기 P+영역은 B 및 BF2이온을 1:4 내지 4:1의 비율로, 바람직하게는 1:3 내지 3:1의 비율로 반도체 바디 내에 주입함으로써 형성된다. B 및 BF2이온의 비율은 보다 바람직하게는 약 1:1 이다. B 및 BF2이온의 최적 비율은 디바이스 및 회로 동작 특성에 의존하며 본 명세서 내의 정보에 기초하여 본 발명의 당업자에게 쉽게 결정될 수 있다. 또한, B 및 BF2의 혼합물은 필요한 기술에 따라 도즈(dose)되어야 한다. 0.35 마이크론 CMOS 기술의 경우, 2 내지 5*1015cm-2의 총 도즈량을 갖는 1:1 혼합물이 적합하다. 본 발명의 방법의 바람직한 실시예에서, BF2이온이 먼저 주입되고 이어서 B 이온이 주입된다. 이러한 실시예의 이점은 BF2주입 동안 실리사이드에 대한 알려진 사전 비정질화 효과(the known pre-amorphisation effect)이다.
BF2이온에 대한 정지력은 B 이온의 경우보다 크기 때문에, B 이온은 일반적으로 2-10 eV의, 바람직하게는 8eV보다 높지 않는, 가장 바람직하게는 7eV보다 높지 않는 에너지로 주입된다. BF2이온은 10 내지 50 eV의 에너지로 주입될 수 있다.
B 및 BF2이온의 주입은 에너지 레벨 변화에 보다 덜 민감하기 때문에 유리하다. 특히 이러한 장점은 B 이온의 경우에 중요한데, 그 이유는 에너지에서의 작은 변화도 횡적 방향으로 B 이온의 침투에 현저한 영향을 주기 때문이다. 이러한 장점으로 인해, 본 발명의 프로세스는 표준 주입 툴에 가장 적합하다.
본 발명은 도면을 참조하며 보다 상세하게 설명될 것이며 이러한 도면이 본 발명의 범주를 한정하는 것이 아니다.
본 발명은 집적 회로 디바이스에 관한 것이며, 특히 접합부를 형성하기 위해 가령 붕소 이온을 사용하여 p 도핑된 금속 산화물 반도체(pMOS) 기술과 같은 p 타입 반도체 기술의 얕게 주입된 접합부의 실리사이드화(silicidation)에 관한 것이다.
도 1 내지 3은 본 발명의 방법에서 사용될 수 있는 살리사이드화 프로세스의 도면.
도 1에서, N 웰 영역(1) 및 필드 산화물 영역(도시되지 않음)이 제공된 실리콘 기판을 포함하는 통상적인 PMOSFET가 도시된다. 실리콘 기판 상에 게이트 산화물 층(2) 및 폴리실리콘 게이트 전극(3)이 형성된다. 이어서, 불순물 이온이 실리콘 기판 내에 주입되어 약 도핑된 드레인(lightly doped drain)(LDD) 영역(4)을 형성한다. 측벽 스페이서(5)는 게이트 전극(3)의 측면 상에 형성된다. 얕은 강 도핑된 드레인(6)이 본 발명에 따라 NMOSFET의 경우에는 As로 주입되고 PMOSFET의 경우에는 BF2와 함께 B로 주입되며, 이후에 열처리가 수행되어 소스/드레인 영역을 형성한다. 이어서, 이 디바이스는 통상적인 기술을 사용하여 실리사이드화되고,이로써 도 3에서 도시된 바와 같은 디바이스가 형성된다. 도 2에서 도시된 바처럼, 가령 약 20-50nm의 두께를 갖는 티타늄 층(7)이 증착되고, 이어서 표면 TIN 층(8)이 가령 약 10-30nm 두께로 증착되며, 이후에 질소 분위기 하에서 급속 열적 어닐링(RTA)이 수행된다. 이 RTA에서, 티타늄과 실리콘은 반응하여 안정한 C49 상의 티타늄 실리사이드 막(9)이 형성된다. 반응하지 않은 티타늄과 티타늄 질화물의 표면 막은 가령 황산 및 수성 하이드로전 페록사이드(aqueous hydrogen peroxide)를 사용하여 선택적으로 제거된다(도 3). 이러한 프로세스는 티타늄-실리사이드화된 S/D 영역 및 폴리실리콘 게이트를 형성한다.
이어서, 도 3의 구조물은 본 발명에 따른 낮은 옴 C54 실리사이드 상을 형성하기 위해 800℃ 이상의 온도, 바람직하게는 820℃ 내지 950℃ 로 가열하는 단계를 포함하는 제 2 온도 단계로 처리된다. 특히, 본 발명에 따르면 P+S/D 주입이 변태에 대해, 특히 티타늄 실리사이드의 C49 상에서 C54 상으로의 변태의 완전성에 대해 영향을 크게 준다는 것이 증명되었다. 종래 기술 방법에서는, 변태는 불완전하거나 감소된 트랜지스터 동작 특성과 관련있었다. 본 발명에 따른 방법을 사용함으로써, 트랜지스터 성능은 본질적으로 유지된다.
어떤 이론에 근거하지 않고도, 오직 BF2이온만이 사용된다면, 주입된 영역의 표면은 플루오드 원자에 의해 패시베이션된다는 것을 알 수 있다. 보다 작은 양의 BF2이온이 사용된다면, 디바이스의 성능은 감소할 것인데, 그 이유는 포화 전류 및 회로 속도가 감소하기 때문이다. B 이온은 BF2이온의 부족을 보상하기 위해 필요하다.
S/D 구역에 주입된 양 이온의 총량은 일반적으로 5*1015cm-2보다 낮으며, 1 내지 4.5*1015cm-2의 범위가 적당하다.
바람직한 실시예에서, 양의 B 이온 및 양의 BF2이온의 결합된 주입은 C49 상을 C54 상으로의 상변태를 개선하는 다른 방법과 결합될 수 있다. 이들 다른 방법 중 하나는 도 2에서 Ti 층(7)의 두께를 가령 25nm 에서 40nm 또는 50nm로 증가시키는 단계로 구성된다. 다른 그러한 방법은 실리사이드화에서 제 1 RTA 단계의 온도를 증가시키는데 사용된다. 또한, 도 2에서 도시된 바처럼 TiN/Ti 증착 후에 선택적인 에칭 단계가 가능한 한 짧게 수행되면서, 제 2 급속 온도 어닐링 단계를 도입할 수 있다. 이와 달리, TiN 층의 두께가 감소될 수 있거나 심지어는 존재하지 않을 수도 있으며, 이로써 디바이스는 보다 낮은 저항을 가지게 된다.
사용된 기술에 따라, 본 기술의 당업자는 살리사이드화, P+폴리 및 P+활성 간의 누설 경로, 실리사이드의 크래킹 간에 문제를 적당하게 해결할 수 있는 적합한 프로세스 조건을 찾을 수 있다.
Claims (4)
- 반도체 디바이스의 제조 방법에 있어서,P+영역이 실리콘 바디 내에 형성되며,상기 P+영역에 상기 실리콘 바디의 실리사이드화에 의해 티타늄 실리사이드의 낮은 옴 상(a low ohmic phase)이 제공되며,상기 P+영역은 B 이온 및 BF2이온을 1:4 내지 4:1의 B 대 BF2의 비율로 상기 실리콘 바디 내로 주입함으로써 형성되는반도체 디바이스 제조 방법.
- 제 1 항에 있어서,상기 B 대 BF2의 비율은 약 1:1 인반도체 디바이스 제조 방법.
- 제 1 또는 2 항에 있어서,먼저 BF2이온이 주입되고 이후에 B 이온이 주입되는반도체 디바이스 제조 방법.
- 제 1 내지 3 항 중 어느 한 항에 있어서,주입된 양의(positive) B 이온 및 BF2이온의 총량은 5*1015cm-2보다 작으며 바람직하게는 1.0*1015cm-2내지 4.5*1015cm-2의 범위 내에 존재하는반도체 디바이스 제조 방법.
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| PA0105 | International application |
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| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |