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KR20020011133A - 상감 세공 접촉 및 게이트 공정으로 제조된 자기-정렬소스 및 드레인 확장부 - Google Patents

상감 세공 접촉 및 게이트 공정으로 제조된 자기-정렬소스 및 드레인 확장부 Download PDF

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KR20020011133A
KR20020011133A KR1020017014059A KR20017014059A KR20020011133A KR 20020011133 A KR20020011133 A KR 20020011133A KR 1020017014059 A KR1020017014059 A KR 1020017014059A KR 20017014059 A KR20017014059 A KR 20017014059A KR 20020011133 A KR20020011133 A KR 20020011133A
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region
space
conductive structure
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KR1020017014059A
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시앙퀴
바이노스키매튜에스.
린밍-렌
Original Assignee
토토라노 제이. 빈센트
어드밴스드 마이크로 디바이시즈, 인코포레이티드
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Abstract

얕은 소스 및 드레인 확장부를 구비한 트랜지스터를 제조하는 방법은 자기-정렬 접촉부를 사용한다. 상기 드레인 확장부는 접촉부 영역과 게이트 구조 사이의 개구를 통하여 제공된다. 높은-k 게이트 유전 물질이 사용될 수 있다. P-MOS 및 N-MOS 트랜지스터들이 본 방법에 따라 생성될 수 있다.

Description

상감 세공 접촉 및 게이트 공정으로 제조된 자기-정렬 소스 및 드레인 확장부{SELF-ALIGNED SOURCE AND DRAIN EXTENSIONS FABRICATED IN A DAMASCENE CONTACT AND GATE PROCESS}
초대형 집적(ultra-large scale integrated : ULSI) 회로와 같이, 집적 회로(IC)는 백만개 또는 그이상의 트랜지스터를 포함한다. 상기 ULSI 회로는 상보형 금속 산화 반도체(complementary metal oxide semiconductor: CMOS) 전계 효과 트랜지스터(field effect transistor: FET)을 포함한다. 상기 트랜지스터들은 드레인과 소스 영역들 간에 놓인 반도체 게이트를 포함한다. 상기 드레인과 소스 영역들은 전형적으로 P-형 불순불(붕소) 또는 N-형 불순물(인)을 전형적으로 고농도로 주입하여 형성된다.
상기 드레인과 소스 영역들은 트랜지스터의 성능을 향상시키기 위해 상기 게이트 하부에 부분적으로 위치되는 얇은 또는 얕은 확장부를 일반적으로 포함한다. 얕은 소스 및 드레인 확장부들은 N-채널 및 P-채널 트랜지스터들에 있어서 트랜지스터의 성능을 저하시키는 쇼트채널효과(short-channel effect)에 대한 면역성을 성취하도록 돕는다. 쇼트채널효과는 주된 CMOS 기술에서의 가장 중요한 문제들에 속하고, 임계 전압 롤-오프(roll-off)와 드레인-유도 장벽의 저하를 야기한다. 얕은 소스 및 드레인 확장부 및 쇼트채널효과의 제어는 트랜지스터가 점차 소형화됨에 따라 특히 중요하게 된다.
종래 기술은 얕은 소스 및 드레인 확장부를 형성하기 위해 이중 주입 공정(double implant process)를 사용한다. 상기 종래 기술에 따르면, 상기 소스 및 드레인 확장부들은 실리콘 기판의 상부 표면 상에 측벽 스페이서들(spacers)없이 트랜지스터 게이트 구조를 제공함으로써 형성된다. 상기 실리콘 기판은 확산 공정 또는 이온-주입 공정과 같은 종래의 도핑 공정을 통하여 상기 게이트 구조의 양 측면 상에 도핑된다. 상기 측벽 스페이서들이 없을 때, 상기 도핑 공정은 상기 드레인 및 소스 영역을 부분적으로 형성하기 위해서 뿐만 아니라, 상기 드레인 및 소스 확장부들을 형성하기 위해 불순물들은 얇은 영역(즉, 상기 기판의 상부 표면 밑에)으로 주입된다.
상기 드레인과 소스 확장부들이 형성된 후, 상기 게이트 구조의 측면들에 접하는 실리콘 이산화물 스페이서들은 상기 소스 및 드레인 확장부들에 걸쳐 제공된다. 상기 기판은 더 깊은 소스 및 드레인 영역들을 형성하기 위해 2회 불순물이 주입된다. 상기 소스 및 드레인 확장부들은 상기 실리콘 이산화물 스페이서의 차단(blocking) 용량으로 인하여 더 이상 불순불이 주입되지 않는다.
집적 회로(IC) 상에 놓인 트랜지스터들이 소형화됨에 따라, 얕은 및 매우-얕은 소스/드레인 확장부들을 구비한 트랜지스터들은 더욱더 제조하기에 어려움이 생신다. 예를 들면, 더 작은 트랜지스터들은 매우-얕은 소스 및 드레인 확장부 (30나노미터(nanometer: nm) 결합 깊이 이하인)를 가져야 한다. 30nm이하의 결합 깊이를 구비한 소스 및 드레인 확장부를 형성하는 것은 종래의 제조 기술을 사용하여서는 매우 어렵다.
종래의 이온-주입 및 확산-도핑 기술은 상기 IC 상의 트랜지스터들이 쇼트채널효과에 민감하게 하고, 그 결과로 상기 기판으로 깊이 확장하는 불순물 프로필 테일(profile tail) 확산을 야기한다. 또한, 종래의 이온-주입 기술은 이온 주입으로 인하여 벌크 반도체 기판에 생성된 포인트 결합(point defects)이 상기 불순물이 보다 쉽게 확산하도록 하기 때문에 얕은 소스 및 드레인 확산부를 유지하기가 어렵다(일시적으로 향상된 확산(transient enhanced diffusion: TED). 상기 확산은 상기 소스 및 드레인 확산부들을 상기 벌크 반도체 기판에 종종 수직으로 확산시킨다.
집적 회로(IC) 상에 놓여진 트랜지스터들이 더 작아짐에 따라(예를 들면 약 50nm의 게이트 깊이를 구비한 트랜지스터들), CMOS 제조 공정은 2-차원 채널 도핑 기술로 여겨진다. 2-차원 도핑 주입은 측면 방향으로 불균일한 도핑 프로필을 형성하고, 수직방향으로 매우-경사지고 후퇴된 채널-도핑 프로필인 채널-도핑 프로필을 형성할 수 있다. 상기 2-차원 채널 도핑 프로필은 기준화(scaling)에 매우 중요하다(즉, 극소형의 불순물 섞인 트랜지스터에서의 비례 동작과 구조 요소들).
상기 2-차원 채널-도핑 프로필은 전체 소스 및 전체 드레인을 둘러싸는 깊은포켓 주입(deep pocket implant)으로 일반적으로 형성된다. 상기 주입은 상기 소스 및 드레인의 도전형과는 반대의 도전형을 구비하고 상기 소스 및 드레인의 경계의 주위에 "후광같은(halo-like)" 구조를 형성한다. 상기 후광같은 구조는 상기 소스 및 드레인의 결합부 근처의 도핑 농도를 증가시킨다. 이러한 소스 및 드레인의 결합부 근처의 증가된 도핑 농도는 상기 소스/드레인 결합 커패시턴스(예를 들면, 기생 커패시턴스)를 저하시킨다(즉, 증가시킨다). 증가된 기생 커패시턴스는 상기 트랜지스터의 속도를 감소시킨다.
따라서 얕은 확장부들과 깊은 포켓 주입은 쇼트채널효과를 감소시키는데 사용된다. 그러나, 얕은 확장부들의 형성은 트랜지스터가 소형화됨에 따라 더 어렵고, 포켓 주입은 종래 공정에 따라 이루어질 때, 트랜지스터의 속도에 역행적인 영향을 미친다.
그러나, CMOS 기준화와 관련된 다른 중요 문제는 게이트 컨덕터 밑에 놓여진 종래의 게이트 유전 물질에 관련된다. 일반적으로, 실리콘 이산화물와 같은 종래의 게이트 유전 물질들은 트랜지스터의 크기가 감소됨에 따라 덜 신뢰된다. 예를 들면, 실리콘 이산화물은 "직접 터널링 효과(direct tunneling effect)"에 의해 야기되는 높은 누설 전류에 영향받기 쉽다. 일반적으로, 채널 길이가 70nm 정도에 이르게 되면 높은 유전상수(k) 유전 물질들은 실리콘 이산화물 유전 물질을 바꾸어야 한다.
높은-k 유전물질은 분자 구조와 관련된 열적 불안정성으로 인하여 종래의 CMOS 공정에서 사용될 수 없다. 소스/드레인 주입 활성 어닐링(activationannealing) 고온 처리(전형적으로 10초당 1050℃)와 같은 고온 처리는 상기 높은-k 유전 물질들과 실리콘 간의 반응을 야기할 수 있다. 또한, 높은-k 유전 물질은 상기 고온 처리로 인하여 페이즈(비결정질 또는 결정질)를 변화시킬 수 있다. 예를 들면, 하나의 높은 k 유전 물질인 탄탈 펜타옥사이드(Ta2O5)는 약 800℃에서 비결정질 물질로부터 결정질 물질로 변화된다. 결정질 Ta2O5물질은 높은 누설 전류를 가진다.
또한, CMOS 기준화와 관련된 다른 문제는 게이트 구조와 접촉부들(contacts) 간의 스페이싱(spacings)을 포함한다. 접촉부들은 상기 집적 회로 장치의 레이어들 또는 레벨들 사이의 전기적 연결을 제공하기 위해 IC 디바이스에 요구된다. 반도체 디바이스들은 접촉부들을 통한 특정 배치들에서 서로 연결되는 다수의 트랜지스터들을 일반적으로 포함한다.
접촉부들은 상기 집적 회로 상에 놓여진 트랜지스터의 소스 영역 및/또는 드레인 영역에 일반적으로 연결된다. 상기 접촉부는 규화물층을 통하여 상기 소스 및 드레인 영역들에 종종 연결된다. 상기 규화물은 일반적으로 고온공정에서 형성된다. 상기 규화물층은 드레인/소스 직렬 레지스턴스를 감소시킨다.
종래 공정에서, 접촉부들은 최소 허용 거리(적어도 하나의 최소 리소그래피 형상)에 의해 상기 게이트 컨덕터로부터 간격을 두어져야 한다. 접촉부들은 상기 게이트 구조로부터 간격이 두어지고, 그래서 정렬 오류들이 단락, 심각한 혼선, 또는 상기 소스 접촉부 또는 드레인 접촉부로 쌓여진 게이트를 야기한다. 리소그래피형상 크기들이 향상된 제조 공정에 따라 감소됨에 따라, 상기 접촉부들과 게이트 구조 간의 간격은 사소한 정렬 오류가 단락 회로를 야기할 수 있기 때문에, 더욱 중요하게 된다. 상기 접촉부와 게이트간의 간격은 상기 트랜지스터의 전체 크기에, 따라서 IC의 크기에 영향을 미친다.
따라서, 상기 접촉부와 게이트 간의 정렬 오류를 방지하고, 상기 접촉부와 게이트 간의 간격이 감소되도록 하는 공정이 요구된다. 또한, 종래의 이중 주입 공정을 사용하지 않는 얕은 소스 및 드레인 확장부들을 제조하는 방법이 필요하다. 또한, 높은-k 유전 물질을 사용할 수 있는 얕은 결합 소스 및 드레인 확장부들을 구비하는 트렌지스터가 요구된다.
본 발명은 집적 회로(integrated circuits: IC) 및 집적 회로를 제조하는 방법에 관한 것이다. 특히, 본 발명은 매우-얕은(ultra-shallow) 또는 얕은 소스/드레인 확장부를 구비한 집적 회로를 제조하는 방법에 관한 것이다.
본 발명의 예시적인 실시예들은 하기의 도면을 참조하여 이하에서 개시될 것이고, 동일 번호는 동일한 소자를 지시한다:
도 1a는 본 발명의 예시적 실시예에 따른 얕은 소스/드레인 확장부들을 구비한 N-채널 트랜지스터를 구비하는, 집적 회로의 부분의 단면도이다.
도 1b는 본 발명의 예시적 실시예에 따른 얕은 소스/드레인 확장부들을 구비한 P-채널 트랜지스터를 구비하는, 집적 회로의 부분의 단면도이다.
도 2a는 도 1a에 도시된 집적 회로의 부분 단면도로서, 얕은 트랜치(trench) 분리 단계를 도시한다.
도 2b는 도 1b에 도시된 집적 회로의 부분 단면도로서, 얕은 트랜치 분리 단계를 도시한다.
도 3a는 도 1a에 도시된 집적 회로의 부분 단면도로서, 폴리실리콘 적층 단계를 도시한다.
도 3b는 도 1b에 도시된 집적 회로의 부분 단면도로서, 폴리실리콘 적층 단계를 도시한다.
도 4a는 도 1a에 도시된 집적 회로의 부분 단면도로서, 폴리실리콘 패턴 단계를 도시한다.
도 4b는 도 1b에 도시된 집적 회로의 부분 단면도로서, 폴리실리콘 패턴 단계를 도시한다.
도 5a는 도 1a에 도시된 집적 회로의 부분 단면도로서, N-채널 트랜지스터에있어서의 얕은 결합 주입 단계를 도시한다.
도 5b는 도 1b에 도시된 집적 회로의 부분 단면도로서, N-채널 트랜지스터에 있어서의 얕은 결합 주입 단계를 도시한다.
도 6a는 도 1a에 도시된 집적 회로의 부분 단면도로서, P-채널 트랜지스터에 있어서의 얕은 결합 주입 단계를 도시한다.
도 6b는 도 1b에 도시된 집적 회로의 부분 단면도로서, P-채널 트랜지스터에 있어서의 얕은 결합 주입 단계를 도시한다.
도 7a는 도 1a에 도시된 집적 회로의 부분 단면도로서, 실리콘 이산화물 적층 및 화학적 기계적 폴리쉬(polish) 단계를 도시한다.
도 7b는 도 1b에 도시된 집적 회로의 부분 단면도로서, 실리콘 이산화물 적층 및 화학적 기계적 폴리쉬 단계를 도시한다.
도 8a는 도 1a에 도시된 집적 회로의 부분 단면도로서, 폴리실리콘 제거 단계를 도시한다.
도 8b는 도 1b에 도시된 집적 회로의 부분 단면도로서, 폴리실리콘 제거 단계를 도시한다.
도 9a는 도 1a에 도시된 집적 회로의 부분 단면도로서, N-채널 트랜지스터에 있어서의 깊은 소스/드레인 주입 단계를 도시한다.
도 9b는 도 1b에 도시된 집적 회로의 부분 단면도로서, N-채널 트랜지스터에 있어서의 깊은 소스/드레인 주입 단계를 도시한다.
도 10a는 도 1a에 도시된 집적 회로의 부분 단면도로서, P-채널 트랜지스터에 있어서의 깊은 소스/드레인 결합 주입 단계를 도시한다.
도 10b는 도 1b에 도시된 집적 회로의 부분 단면도로서, P-채널 트랜지스터에 있어서의 깊은 소스/드레인 결합 주입 단계를 도시한다.
도 11a는 도 1a에 도시된 집적 회로의 부분 단면도로서, 게이트 유전체 및 게이트 금속 적층 단계를 도시한다.
도 11b는 도 1b에 도시된 집적 회로의 부분 단면도로서, 게이트 유전체 및 게이트 금속 적층 단계를 도시한다.
도 12a는 도 1a에 도시된 집적 회로의 부분 단면도로서, 게이트 금속 제거 단계를 도시한다.
도 12b는 도 1b에 도시된 집적 회로의 부분 단면도로서, 게이트 금속 제거 단계를 도시한다.
도 13a는 도 1a에 도시된 집적 회로의 부분 단면도로서, 니켈 적층 단계를 도시한다.
도 13b는 도 1b에 도시된 집적 회로의 부분 단면도로서, 니켈 적층 단계를 도시한다.
본 발명은 집적 회로를 제조하는 공정에 관한 것이다. 상기 공정은 기판 상에 폴리실리콘 패턴을 형성하는 단계와, 얕은 소스 영역 및 얕은 드레인 영역을 형성하는 단계와, 상기 얕은 소스 영역과 관련된 스페이싱에 또한 상기 얕은 드레인 영역과 관련된 스페이싱에 물질을 적층하는 단계와, 상기 폴리실리콘 패턴을 제거하는 단계 및 상기 게이터 영역에 걸쳐 포토레지스트(photoresist)를 제공하는 단계를 포함한다.
또한, 본 발명은 제 1 절연 구조 밑에 얕은 소스와 제 2 절연 구조 밑에 얕은 드레인 영역들 구비하는 기판 상에 집적 회로를 제조하는 방법에 관한 것이다. 상기 기판은 상기 제 1 절연 구조에 의해 제 2 도전 구조로부터 분리된 제 1 도전 구조를 구비한다. 상기 기판은 또한 제 2 절연 구조에 의해 상기 제 2 도전 구조로부터 분리된 제 3 도전 구조를 구비한다. 상기 제 2 도전 구조는 게이트 위치에 있다. 상기 방법은 상기 제 1 도전 구조와 제 3 도전 구조를 제거하는 단계와, 깊은 소스 영역 및 깊은 드레인 영역을 형성하도록 상기 기판에 불순물을 주입하는 단계와, 상기 제 2 도전 구조를 제거하는 단계 및 상기 게이트 위치 상에 게이트 컨덕터를 제공하는 단계를 포함한다.
또한, 본 발명은 기판 상에 집적 회로를 제조하는 상감 세공 방법에 관한 것이다. 상기 기판은 제 1 스페이스에 의해 제 2 도전 구조로부터 분리된 제 1 도전 구조를 구비한다. 또한, 상기 기판은 제 2 스페이스에 의해 상기 제 2 도전 구조로부터 분리된 제 3 도전 구조를 구비한다. 상기 제 2 도전 구조는 게이트 위치에 있다. 상기 방법은 상기 제 1 스페이스 밑에 얕은 소스 영역 및 제 2 스페이스 밑에 얕은 드레인 영역을 형성하는 단계와, 상기 제 1 스페이스와 제 2 스페이스에 절연 물질을 적층하는 단계와, 상기 제 1 도전 구조 및 제 3 도전 구조를 식각하는 단계와, 깊은 소스 영역 및 깊은 드레인 영역을 형성하는 단계와, 상기 제 2 도전 구조를 식각하는 단계 및 상기 게이트 위치 상에 게이트 컨덕터를 적층하는 단계를 포함한다.
도 1a -13b는 기판 상에 P-채널 및 N-채널 트랜지스터를 형성하기 위한 유리한 상보형 금속 산화물 반도체(CMOS) 제조 상감세공 공정을 도시한다. 도 1a-13a는 N-채널 트랜지스터를 포함하는 집적 회로의 일부분에 관련된 공정을 도시한다. 도 1b-13b는 P-채널 트랜지스터를 포함하는 집적 회로의 일부분에 관련된 공정을 도시한다. 상기 유리한 공정 및 트랜지스터 구조는 하기에서 도1a-13b를 참조로 개시된다.
도 1a 및 1b에서, 집적 회로(15)는 반도체 기판의 부분(17A) 상에 놓여진 N-채널 트랜지스터(16A)(도1a) 및 반도체 기판(14)의 일부분(17B) 상에 놓여진 P-채널 트랜지스터(16B)(도1b)를 포함한다. 부분(17A)은 기판(14)의 p-웰(well) 또는p-형 영역(p-) 내에 있는 것이 바람직하다. 또는, 전체 기판(14)이 저농도의 p-형 불순물(p-)로 주입될 수 있다. 부분(17B)와 관련된 기판(14)은 n-형 불순물(n-)로 저농도로 주입된다. 부분(17B)은 기판(14)과 관련된 n-웰 또는 n-형 영역(n-)의 부분인 것이 바람직하다.
반도체 기판(14)은 단일 결정 실리콘 웨이퍼와 같은, 단일 결정 실리콘 물질인 것이 바람직하다. 트랜지스터(16A), (16B)는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)와 같은 전계 효과 트랜지스터일 것이다. 트랜지스터(16A), (16B)는 100nm이하인(약 50nm) 게이트 길이를 구비하는 것이 바람직하며, 1,000,000개 또는 그 이상의 트랜지스터로 이루어진 초대형 집적(ULSI) 회로의 부분이다. 트랜지스터(16A),(16B)는 절연 구조(52)들 사이에 제공된다. 상기 구조들(52) 사이의 상기 측면 범위는 1000nm이하인 (예를 들면, 400-600nm) 것이 바람직하다.
트랜지스터(16A)는 게이트 스택 또는 구조(18A), 소스 영역(22A) 및 드레인 영역(24A)를 구비한다. 트랜지스터(16B)는 게이트 스택 또는 구조(18B), 소스 영역(22B) 및 드레인 영역(22B)를 구비한다. 영역(22A), (24A)은 깊은 영역(23A)와 얕은 영역(25A)을 구비한다. 영역(22B), (24B)은 깊은 영역(23B)와 얕은 영역(25B)을 구비한다. 얕은 영역(25A), (25B)는 각각 트랜지스터(18A), (18B)에 대하여 소스/드레인 확장부들로서 작용하고, 그럼으로써 트랜지스터(16A), (16B)가 쇼트채널효과에 대한 실질적인 면역을 성취하도록 돕는다. 쇼트채널효과는 트랜지스터(16A), (16B)와 관련된 IC의 제조능력뿐만 아니라, 트랜지스터(16A), (16B)의 성능을 저하시킬 수 있다.
영역(25A), (25B)은 매우-얕은 확장부이고(예를 들면, 30nm이하의 결합 깊이), 또한 깊은 영역(23A),(23B)보다 더 얇다. 그러나, 영역(25A), (25B)는 30nm보다 더 깊다. 영역(25A), (25B)는 바람직하게는 10-40nm 깊이 및 90-130nm 너비이다.
영역(23A), (23B)는 바람직하게는 100nm(80-250nm) 깊이와 80-140 너비이다. 영역(22A), (24A)는 ㎤당 1019-21n-형 불순물의 농도를 구비하고, 영역(22B), (24B)는 ㎤당 1019-21p-형 불순물의 농도를 구비한다. N-형 불순물은 인(P), 비소(As), 또는 다른 불순물이고, p-형 불순물은 붕소(B), 붕소 디플로라이드(BF2) 또는 다른 불순물이다.
게이트 구조(18A), (18B)는 바람직하게는 100-300nm 높이와 80-120nm 너비이고 금속 컨덕터(26)와, 금속층 또는 플러그(plug)(28)와, 높은 유전 상수(k) 유전층(30)과, 금속층(29) 및, 게이트 산화물 버퍼층(32)을 구비한다. 상기 컨덕터(26)는 바람직하게는 티타늄 질화물(TiN) 20-40nm 두께의 정합층(conformal layer)이다. 상기 플러그(28)는 바람직하게는 텅스텐(W)인 두께 50-250nm의 층이다. 상기 층(30)은 바람직하게는 탄탈륨 펜타옥사이드(Ta2O5) 또는 티타늄 디옥사이드(Ti2O2)인 2-10 nm 두께의 정합층이다. 상기 층(29)은 바람직하게는 니켈(Ni)와 같은 금속의 8-12nm 두께의 층이다. 상기 층(32)은 바람직하게는 열적 성장 실리콘 디옥사이드 또는 적층된 실리콘 질화물(Si3N4)의 4-8nm 두께의 층이다. 또는, 상기 층(26)과, 플러그(28) 및 층(29)는 다른 도전 또는 반도체 물질들로 교체될 수 있다.
게이트 스택 구조(18A)는 절연 구조(34A)와 절연 구조(36A) 사이에 놓여진다. 게이트 구조(18B)는 절연 구조(34B)와 절연 구조(36B) 사이에 놓여진다. 접촉부(40A)는 소스 영역(22A)에 걸쳐 제공되고, 접촉부(42A)는 드레인 영역(24A)에 걸쳐 제공된다. 접촉부(40B)는 소스 영역(22B)에 걸쳐 제공되고, 접촉부(42B)는 드레인 영역(24B)에 걸쳐 제공된다. 바람직하게는, 접촉부(40A), (42A), (40B), (42B)는 깊은 영역(23A), (23B)에 걸쳐 각각 제공된다.
접촉부(40A), (42A), (40B), (42B)는 각각 규화물층(41)을 포함한다. 층(41)은 바람직하게는 니켈 규화물의 20-30nm 두께의 층이다. 또는 다른 금속들, 규화물들 또는 도전층들이 사용될 수 있다.
절연 구조들(34A), (34B), (36A), (36B)는 게이트 구조(18A), (18B)를 위한 절연 스페이서로서 작용한다. 구조(34A), (34B), (36A), (36B)는 바람직하게는 80-120nm 폭과 100-300nm 높이를 구비하고, 접촉부(40A),(42A) 및 게이트 구조(18A) 사이와, 접촉부(40B), (42B) 및 게이트 구조(18B)사이에 절연을 제공한다. 구조들(34A), (34B), (36A), (36B)은 화학 기상 증착(chemical vapor diposition:CVD) 테트라오르소실리케이트(tetraorthosilicate: TEOS) 공정에 의해 정합적으로 적층되고, 트랜지스터(16A),(16B)를 위해 특정한 구조들을 남기도록 다시 식각된다. 또는, 구조들(34A), (34B), (36A), (36B)은 실리콘 질화물(Si3N4)와 같은 다른 절연 물질들일 수 있다. 절연 구조(53)는 구조들(34A), (34B), (36A),(36B)와 유사하고, 구조(52) 상에 걸쳐 제공될 수 있다.
본 발명의 다른 실시예에 따라, 절연 구조(34A), (34B), (36A), (36B)는 낮은-k 물질일 수 있다. 낮은-k 물질은 구조(53)뿐만 아니라 접촉부(40A), (40B), (42A), (42B)와 관련된 용량성 효과(capacitive effects)를 감소시킨다. 상기 낮은-k물질들(3보다 작고, 바람직하게는 2보다 작은 k)는 기상 증착 및 스핀-온(spin-on) 피복 기술로 생성될 수 있다. 예를 들면, 파릴렌 및 폴리머들과 폴리테트라플로로에틸렌(polytetrafluoroethylene: PTFE)의 폴리나프탈렌 종류들의 기상 증착은 낮은-k 물질을 형성하는데 사용될 수 있다. 또는 플라즈마 강화 화학 기상 증착(plasma enhanced chemical vapor deposition: PECVD)과 불소처리된 SiO2 유리와 비결정 C:F의 고농도 플라즈마 CVD는 상기 낮은-k 유전 물질은 형성할 수 있다. 펜타플로로스티렌의 공극(air gap) 형성 및 플라즈마 중합과, PTFE의 펄스 플라즈마 중합이 사용될 수 있다. 또한, 물질은 스핀 피복에 의해 적층될 수 있다; 스핀 피복 물질은 유기 폴리머들(불소 처리된 또는 불소처리되지 않은), 무기 폴리머(비-침투성의), 무기-유기 하이브리드, 또는 침투성 물질(크세로겔 또는 에어로겔)을 포함한다. 낮은-k 물질 합성은 윌리엄 리(William Lee)와 폴 에스. 호(Paul S. Ho)에 의한 "Low-Dielectric-Constant Materials for ULSI Interlayer Dielectric Application" 논문이 MRS 블리튼(bulletin)(1997년 10월)의 19-23 페이지에 기술되어 있다.
도 1a-13b에서, 집적 회로(15)의 제조가 하기에 기술된다. 도 2a 및 2b에서, 부분들(17A), (17B)는 종래의 얕은 트랜치 분리(shallow trench isolation: STI)기술에 의해 형성되고, 구조(52)를 포함한다. 또는, 실리콘의 국부 산화(local oxidation of silicon: LOCOS) 기술을 포함하여, 다른 분리 기술들이 분리 구조(52)를 형성하는데 사용될 수 있다. 또한, 웰(well)주입, 펀치-쓰루(punch-through) 주입 및 임계-조절(threshold-adjustment) 주입이 종래 공정에 따른 기판(14)에 제공된다. 기판(14)은 그 위에 열적으로 성장된 패드층 또는 산화층(55)을 포함한다. 층(55)은 바람직하게는 2-5nm의 두께를 구비한다.
도 3a 및 3b에서, 도전층(38)은 산화층(55) 위헤 적층된다. 층(38)은 바람직하게는 100-300nm 의 두께를 구비하고, 절연 구조들(34A), (34B), (36A), (36B)와 접촉부들(40A), (40B), (42A), (42B) 및 게이트 구조(18A), (18B)를 정하는 마스크로서 사용된다. 층(38)은 플라즈마 강화 화학 기상 증착(PECVD)에 의해 적층된 불순물이 주입된 또는 주입되지 않은 폴리실리콘층일 수 있다. 또는 다른 적층 기술 및 도전 물질들이 사용될 수 있다.
도 4a 및 4b에서, 도전층(38)은 구조들(62), (64), (66)를 형성하기 위해 포토리소그래피 공정에 의해 선택적으로 식각된다. 구조들(62), (64), (66)은 바람직하게는 80-120nm의 너비이고 플라즈마 건식 식각을 사용하는 강한 자외선 리소그래피 공정으로 형성된다. 구조(62), (64), (66)은 과식각(overetching) 또는 트림(trim) 식각에 의한 적어도 하나의 리소프래피 형상의 너비를 구비할 수 있다.
구조들(62), (64), (66)은 홀 또는 스페이스(68) 및 홀 또는 스페이스(70)을 한정한다. 구조(64)는 게이트 영역(118)과 관련된다. 스페이스(68)는 도 1a 및 1b 에서 소스 영역(22A)의 소스 확장부들(얕은 영역)(25A)와, 소스 영역(22B)의 얕은영역(25B)과 관련되고, 스페이스(70)는 드레인 확장부들(도 1a 및 1b에서, 드레인 영역(24A)의 얕은 영역(25A)와, 드레인 영역(24B)의 얕은 영역(25B))에 관련된다. 구조(62), (64),(66)에 관련된 폴리실리콘 패턴은 포토레지스트 마스크를 제공하고, 스페이스(68), (70)을 형성하기 위한 기판(14) 상의 층(38)을 선택적으로 식각함으로써 형성된다.
도 5a 및 5b에서, 기판(14)은 부분(17A)의 스페이스(68), (70) 밑에 얕은 영역(25A)을 제공하기 위해 자기-정렬 N-MOS 주입을 격는다. 부분(17B)은 스페이스(68), (70) 및 구조(62), (64), (66)을 포함하고, 포토리소그래피 또는 포토레지스트 마스크(80)에 의해 완전히 덮혀있다. 마스크(80)은 부분(17A)를 덮지 않는다. 마스크(80)는 상기 N-MOS 주입으로부터 기판(15)의 부분(17B)(마스크(80)의 밑)을 보호한다. 부분(17B)이 부분(17A)와 동일한 기판(14) 상에 일반적으로 있기 때문에, 부분(17B)은 마스크없는 유사한 공정에 의한다.
영역(25A)은 인(P), 또는 비소(As)(또는 다른 n-형 불순물)를 낮은 에너지(1-10KeV(킬로일렉트로닉 볼트))를 사용하여 면적 센티미터(㎠) 당 5×1014-2×1015의 선량에서 10-40nm 깊이로 주입하고 어닐링함으로써 형성될 수 있다 어닐링은 고속 열적 어닐링(rapid thermal annealing: RTA), 레이저 어닐링, 또는 펄스 어닐링을 포함한다. 또는 비소가 더 낮은 에너지 레벨(5keV 또는 그 이하)에서 사용될 수 있다.
상기 N-MOS 주입은 영역(25A)을 형성하기 위해 90°의 각도로 또는 다른 각도로 제공될 수 있다. 상기 N-MOS 주입에 관련된 불순물은 기판(14) 내의 결합 깊이의 30-60퍼센트의 거리로 측면 방향으로 확산한다. 영역(25A)은 바람직하게는 입방 센티미터 당 1019-21의 농도를 가진다.
또는, 다른 주입이 부분(17A)에 제공될 수 있다. 예를 들면, 후광 또는 포켓 주입 도는 다른 불순물-프로필 엔지니어링 기술들이 스페이스(68), (70)을 통하여 제공될 수 있다. 바람직하게는, 후광 또는 포켓 주입들이 2-차원 채널-도핑 프로필을 형성하기 위해 상기 N-MOS 이전에 제공된다. 상기 후광 주입은 영역(15A)의 하부 (바람직하게는 영역(23A))의 깊이로 부분(17A)의 스페이스(68), (70)을 통하여 p-형 불순물을 제공한다. 상기 후광 주입은 스페이스(68), (70)에 의해 한정됨으로써, 그 귀결 포켓 영역은 영역(25A)에 역행적으로 영향을 미치지 않고 결합 용량을 증가시키지 않는다. 불순물의 주입 후, 층(80)(도 5b)은 식각, 스트립핑(stripping) 또는 제거 공정에 의해 제거된다.
도 6a 및 6b에서, 자기-정렬 P-MOS 주입이 부분(17B)의 스페이스(68), (70) 밑의 얕은 영역(25B)을 제공하기 위해 기판(14)에 제공된다. 부분(17A)는 스페이스(68), (70) 및 구조(62), (64), (66)을 포함하고, 포토리소그래피 또는 포토레지스트 마스크(82)에 의해 완전히 덮혀진다. 마스크(82)는 부분(17B)를 덮지 않는다. 마스크(82)는 상기 P-MOS 주입으로부터 기판(14)의 부분(17A)(마스크(82) 밑에)을 보호한다.
영역(25B)는 평방 센티미터 당 5×1014-2×1016의 불순물 양에서 낮은에너지(1-10KeV)로 10-40nm의 두께로 붕소(B)(또는 다른 p-형 불순물)를 주입하고 어닐링함으로서 형성될 수 있다. 어닐링은 RTB와, 레이저 어닐링, 또는 펄스 어닐링을 포함할 것이다. 또는, 붕소 디플로라이드(BF2)가 더 낮은 에너지 레벨(5Kev 또는 그 이하)에서 p-형 불순물로서 사용될 수 있다. 영역(25B)는 바람직하게는 입방 센티미터 당 1019-21의 불순물 농도를 구비한다.
또한, 다른 주입들이 부분(17B)에 제공될 수 있다. 예를 들면, 후광 또는 포켓 주입 또는 불순물-프로필 엔지니어링 기술들이 스페이스(68), (70)를 통하여 제공될 수 있다. 바람직하게는, 후광 또는 포켓 주입들이 2-차원 도핑-프로필을 형성하기 위해 상기 P-MOS 주입 이전에 제공된다. 상기 후광 주입은 영역(25B) 밑의 (바람직하게는 영역(23B) 밑의) 깊이로 부분(17B)의 스페이스(68), (70)를 통하여 n-형 불순물을 제공한다. 상기 후광 주입은 스페이스(68), (70)에 의해 한정됨으로써, 그 귀결 포켓 영역들은 영역(25B)에 역행적으로 영향을 미치지 않고 결합 용량을 증가시키지 않는다.
상기 P-MOS 주입은 영역들을 형성하기 위해 90°각도로 또는 다른 각도로 수행될 수 있다. 상기 P-MOS 주입과 관련된 불순물들은 기판(14) 내의 결합 깊이의 30-60 퍼센트의 거리로 측면방향으로 확산한다. 영역(23B)은 ㎤당 1019-21농도의 p-형 불순물을 구비한다. 또는, 도 6a-b에서 개시된 상기 P-MOS 주입은 도 5a 및 5b에 개시된 상기 N-MOS 주입 이전에 수행될 수 있다.
도 7a 및 7b에서, 층(82)(도 6a 및 6b)는 제거되고, 절연층이 스페이스(68),(70)을 채우기 위해 정합 적층 공정(conformal deposition process)로 적층된다. 상기 절연층은 각각 스페이스(68), (70) 내의 절연 구조(34A), (34B)와 절연 구조(36A), (36B)와, 구조(52) 위의 구조(53)를 남아있도록 하기 위해 화학적 기계적 폴리쉬(chemical mechanical polish: CMP)로 처리된다. 또는 다른 스페이스-충전 기술이 스페이스(68), (70) 내의 절연 물질을 제공하기 위해 사용될 수 있다(도 6a 및 6b).
바람직하게는, 상기 구조(34A), (34B), (36A), (36B)와 관련된 상기 절연층은 CVD에 의해 TEOS 공정에서 적층된다. 절연 구조(34A), (34B), (36A), (36B)는 실리콘 디옥사이드 또는 실리콘 질화물일 수 있다. 구조(34A), (34B), (36A), (36B)는 단순화를 위해 층(55)을 포함하여 도시된다. 본 발명의 다른 실시예에 따르면, 낮은-k 유전 물질이 사용된다. 상기 낮은-k 유전 물질은 바람직하게는 하이드로진 실세스퀴옥산(hydrogen silsesquioxane: HSQ), 스핀-온-유리(spin-on-glass: SOG) 또는 벤조시실로부텐(benzocyclobutene:BCB)이다. 낮은-k 유전 물질은 도 1a 및 1b를 참조로 개시된다.
도 8a 및 8b에서, 도전 구조(62), (64), (66)은 부분(17A), (17B)로부터 제거되고, 홀 또는 스페이스(92), (94), (96)을 남긴다. 층(55)은 스페이스(92), (94), (96) 내에 남는다. 층(55)은 구조(34A), (34B), (36A), (36B)의 실리콘 디옥사이드 물질과 혼합되기 때문에, 상기 층(55)은 구조(34A), (34B), (36A), (36B)의 밑에 보이지 않는다. 스페이스(92), (94), (96)는 바람직하게는 80-120nm의 너비를 가진다. 스페이스(92), (94), (96)는 하나 이하의 리소그래피 형상일 것이다. 도전구조(62), (64), (66)은 실리콘 디옥사이드에 관해서는 폴리실리콘에 대하여 선택적인 화학-습식 식각 공정 또는 등방성 건식-식각으로 제거될 수 있다.
도 9a 및 9b에서, 부분(17B)는 포토리소그래피 또는 포토레지스트 마스크(112)에 의해 완전히 덮혀지고, 부분(17A)의 스페이스(94)는 마스크(112)에 의해 덮혀진다. 마스크(112)는 부분(17A)의 스페이스(92), (96) 안이 아닌 개구(94) 내에 마스크(112)를 남도록 하기 위해 포토리소그래피 공정으로 선택적으로 식각된다.
마스크(112)가 선택적으로 식각되거나 패턴된 후, 기판(14)은 스페이스992), (96) 밑에 깊은 영역(23A)를 형성하기 위해 n+ 소스/드레인 결합 주입으로 처리된다. 영역(23A)은 바람직하게는 ㎤당 1019-21농도의 n-형 불순물을 구비한다. 바람직하게는, ㎠당 5×1015의 불순물량의 비소 불순물이 기판(14)로의 15-25KeV에서 가속된다. 영역(23A)는 100nm 깊이로 기판(14)으로 확장한다. 마스크(112)는 부분(17B)를 보호하고 상기 n-소스/드레인 결합 주입 후에 제거된다.
도 10a 및 10b에서, 부분(17A)은 포토리소그래피 또는 포토레지스트 마스크(114)에 의해 완전히 덮힌다. 부분(17B)의 개구(94)는 마스크(114)에 의해 또한 덮힌다. 마스크(114)는 부분(17B)의 스페이스(92), (96) 안이 아닌 스페이스(94)내의 마스크(114)를 만들도록 하기 위해 포토리소그래피 공정으로 선택적으로 식각된다.
마스크(114)가 선택적으로 식각되거나 패턴된 후, 기판(14)은 스페이스(92),(96) 밑의 깊은 영역(23B)를 형성하도록 p+ 소스/드레인 결합 주입으로 처리된다. 영역(23B)는 바람직하게는 ㎤당 1019-21농도의 n-형 불순물을 구비한다. 바람직하게는, ㎠당 1-5×1015의 불순물량의 비소 불순물이 기판(14)로의 15-25KeV에서 가속된다. 영역(23B)는 100nm 깊이로 기판(14)으로 확장한다. 마스크(114)는 부분(17A)를 보호하고 상기 p-소스/드레인 결합 주입 후에 제거된다. 또는, 도 10a 및 10b에 도시된 상기 p+ 소스/드레인 결합 주입은 도 9a 및 9b에서 개시된 상기 n+ 소스/드레인 결합 주입 이전에 수행될 수 있다.
도 11a 및 11b에서, 마스크(114)가 제거된 후, 고속 열적 어닐링(RTA)가 부분(17A), (17B)의 영역(23A), (25A), (23B), (25B)에서 주입을 활성화시키도록 제공된다. 층(55)은 제거되고 게이트 산화물 형성 공정이 수행된다. 상기 게이트 산화물 공정은 게이트 산화물 버퍼층(320을 형성하는 단계를 포함한다. 상기 게이트 산화물 버퍼층932)은 4-8옴스트롱의 두께로의 O2또는 NO2공정으로 열적으로 성장하고, 바람직하게는 실리콘 디옥사이드이다.
층(320은 물질(30)과 기판(14) 간의 인터페이스를 향상시킨다. 높은-k 유전층(30)은 부분(17A), (17B) 위에 CVD에 의해 적층된다. 높은-k 유전층(30)은 비결정 Ta2O5의 20-40nm 두께의 층일 수 있다. 층(30)은 바람직하게는 비결정 Ta2O5물질의 결정화를 방지하기 위해 상기 RTA 단계이후에 금속 유기 CVD로 정합적으로 적층된다. 층(30)이 적층된 후, 30-40nm 두께의 금속 컨덕터(26)가 CVD에 의해 정합적으로 적층된다. 금속 컨덕터(26)는 바람직하게는 TiN이다. 또는 컨덕터(26)는 폴리실리콘 또는 금속일 수 있다.
도 12a 및 12b에서, 층(30), (32) 및 컨덕터(26)는 스페이스(68), (70)으로부터 선택적으로 식각된다. 게이트 영역(118) 상의 층(124)을 사용하는 포토리소그래피 공정은 층(30), (32)과, 게이트 영역(118) 상의 컨덕터(26)(예를 들면, 도 8a-10b)에서의 스페이스(94))를 보존케 한다.
도 13a 및 13b에서, 마스크(124)가 제거된다. 마스크(124)가 제거된 후, 니켈 스퍼터링 공정이 스페이스(68), (70)(도12) 내의 또한 컨덕터(26)와 절연 구조(53) 상에 8-12nm 두께층으로서 층(29)(니켈층)을 제공한다. 또는 다른 내화성 금속들이 사용될 수 있다.
니켈 규산화 공정은 영역(23A), (23B) 상의 규산층을 형성하는데 사용된다. 상기 니켈 규산화 공정은 500-600℃의 온도에서의 RTA를 포함한다. 층(29)의 두께의 60퍼센트(5-8nm)가 기판(14)을 소비한다. 니켈 규산화 공정에 관련된 낮은 온도는 층(30)에 영향을 끼치지 않는다. 상기 규산화 공정은 접촉 저항을 감소시키는 단일-니켈-규산물을 형성한다.
층(29)가 제공된 후, 플러그(28)은 층(29)의 최상부 상에 텅스텐층(97)으로서 CVD에 의해 적층된다. 또는, 텅스텐이 아닌 내식성 금속들이 적층될 수 있다. 층(97)은 플러그(28)뿐만 아니라, 접촉부(40A), (40B), (42A), (42B)를 위해 사용된다. 층(97)의 적층 후에, 기판(14)은 구조(34A), (36A), (34B), (36B)의 상부 표면이 도달될 때까지 CMP로 처리한다.
본 발명인 방법은 자기-정렬 얕은 소스 및 드레인 확장부들을 제공한다. 자기-정렬 게이트 구조(18A), (18B) 및 자기-정렬 소스/드레인 확장부들(영역(25A), (25B)) 뿐만 아니라, 자기 정렬 접촉부(40B), (42B)가 형성된다. 접촉부(40A), (42A), (40B), (42B)의 자기-정렬 성질은 구조(18A), (18B)와 접촉부(40B), (42B) 사이에 요구되는 리소그래피 간격을 감소시킨다.
바람직한 실시예 물질, 수치들이 주어지지만, 이것을 본 발명을 설명하기 위한 것이다. 본 발명의 장치 및 방법은 개시된 특정 상태 및 조건들에 한정되지 않는다. 예를 들면, 높은-k 유전 물질이 언급되었지만, 다른 물질들이 사용될 수 있다. 따라서, 본 발명의 정신을 벗어남이 없이 상세한 설명에 대한 변경이 가능하고, 하기의 청구범위로 제한된다.

Claims (20)

  1. 집적 회로를 제조하는 방법에 있어서, 상기 방법은:
    (a)기판 상에 마스크 패턴을 생성하는 단계와, 이 때 상기 마스크 패턴은 게이트 영역과 제 1 접촉 영역 사이에 제 1 스페이스와, 상기 게이트 영역과 제 2 접촉 영역 사이에 제 2 스페이스를 구비하고;
    (b)상기 제 1 스페이스 밑에 얕은 소스 영역을, 상기 제 2 스페이스 밑에 얕은 드레인 영역을 형성하는 단계와;
    (c)상기 제 1 스페이스와 제 2 스페이스 내에 절연 물질을 적층하는 단계와;
    (d)상기 폴리실리콘 패턴을 제거하는 단계와;
    (e)상기 게이트 영역 위에 포토레지스트를 제공하는 단계와;
    (f)깊은 소스 영역과 깊은 드레인 영역을 형성하는 단계와;
    (g)상기 포토레지스트를 제거하는 단계 및;
    (h)상기 게이트 영역 상에 게이트 유전체 및 게이트 컨덕터를 적층하는 단계를 포함하는 것을 특징으로 하는 집적 회로를 제조하는 공정.
  2. 제 1 항에 있어서, 상기 게이트 유전체는 높은-k 게이트 유전체이고, 고속 열적-어닐링 단계가 상기 깊은 소스 및 깊은 드레인 영역에서의 불순물을 활성화시키기 위해 게이트 유전체 단계이전에 수행되는 것을 특징으로 하는 집적 회로를 제조하는 공정.
  3. 제 1 항에 있어서, 상기 단계(h)는:
    상기 제 1 및 제 2 스페이스 위의 상기 게이트 유전체 및 게이트 컨덕터를 적층하는 단계 및;
    상기 제 1 스페이스 및 제 2 스페이스의 영역으로부터 상기 게이트 유전체 및 게이트 컨덕터를 제거하는 단계를 포함하는 것을 특징으로 하는 집적 회로를 제조하는 공정.
  4. 제 3 항에 있어서, 상기 공정은:
    상기 제 1 스페이스 및 제 2 스페이스 상에 니켈 물질을 상기 게이트 컨덕터의 적어도 일부분으로서 적층하는 단계를 포함하는 것을 특징으로 하는 집적 회로를 제조하는 공정.
  5. 제 1 항에 있어서, 상기 게이트 유전체는 높은-k 게이트 유전층인 것을 특징으로 하는 집적 회로를 제조하는 공정.
  6. 제 5 항에 있어서, 상기 니켈 물질은 상기 제 1 스페이스 및 제 2 스페이스 내의 절연 물질이 도달되어질 때까지 화학적 기계적 공정에 의해 제거되는 것을 특징으로 하는 집적 회로를 제조하는 공정.
  7. 제 1 항에 있어서, 상기 게이트 유전체는 Ta2O5인 것을 특징으로 하는 집적 회로를 제조하는 공정.
  8. 기판 상에 집적 회로를 제조하는 방법에 있어서, 상기 기판은 제 1 절연 구조밑에 얕은 소스 영역과, 제 2 절연 구조 밑에 얕은 드레인 영역을 포함하고, 상기 기판은 상기제 1 절연 구조에 의해서 제 2 도전 구조로부터 분리되는 제 1 도전 구조를 구비하고, 상기 기판은 상기 제 2 절연 구조에 의해 상기 제 2 도전 구조로부터 분리된 제 2 도전 구조를 구비하고, 상기 제 2 도전 구조는 게이트 위치에 있고, 상기 방법은:
    제 1 및 제 3 기판 영역을 노출하도록 상기 제 1 도전 구조와 제 3 도전 구조를 제거하는 단계와;
    상기 제 1 및 제 3 기판 영역 내에 깊은 소스 영역과 깊은 드레인 영역을 형성하도록 상기 기판에 불순물을 주입시키는 단계와;
    제 2 기판 영역을 노출시키기 위해 상기제 2 도전 구조를 제거하는 단계 및;
    상기 게이트 위치에 대응하는 상기 제 2 기판 영역 상에 게이트 컨덕터를 제공하는 단계를 포함하는 것을 특징으로 하는 집적 회로를 제조하는 방법.
  9. 제 8 항에 있어서, 상기 게이트 컨덕터는 상기 제 1 및 제 3 기판 영역 상에 제공되는 것을 특징으로 하는 집적 회로를 제조하는 방법.
  10. 제 9 항에 있어서, 상기 방법은:
    상기제 1 및 제 3 기판 영역 상으로부터 상기 게이트 컨덕터를 선택적으로 제거하는 단계를 추가적으로 포함하는 것을 특징으로 하는 집적 회로를 제조하는 방법.
  11. 제 10 항에 있어서, 상기 방법은:
    상기 제 1 기판 영역 상에 제 1 홈(recess)과, 상기 제 3 기판 영역 상에 제 2 홈을 채우기 위해 금속 물질을 적층하는 단계를 추가적으로 포함하는 것을 특징으로 하는 집적 회로를 제조하는 방법.
  12. 제 11 항에 있어서, 도전 마스크가 상기 게이트 컨덕터 상에 제공되는 것을 특징으로 하는 집적 회로를 제조하는 방법.
  13. 제 8 항에 있어서, 상기 게이트 컨덕터 이전에 Ta2O5인 게이트 유전체가 제공되는 것을 특징으로 하는 집적 회로를 제조하는 방법.
  14. 제 8 항에 있어서, 상기 제 1 및 제 3 도전 구조는 폴리실리콘으로 이루어지고, 상기 절연 구조는 실리콘 디옥사이드로 이루어지는 것을 특징으로 하는 집적회로를 제조하는 방법.
  15. 제 8 항에 있어서, 상기 방법은:
    상기 불순물 주입 단계 이후와 상기 제공 단계 이전에 상기 기판을 열적으로 어닐링하는 단계를 추가적으로 포함하는 것을 특징으로 하는 집적 회로를 제조하는 방법.
  16. 기판 상에 집적 회로를 제조하는 상감 세공 방법에 있어서, 상기 기판은 제 1 스페이스에 의해 제 2 도전 구조로부터 분리된 제 1 도전 구조를 구비하고, 상기 기판은 제 2 스페이스에 의해 상기 제 2 도전 구조로부터 분리된 제 3 도전 구조를 구비하고, 상기 제 2 도전 구조는 게이트 위치에 있고, 상기 방법은:
    상기 제 1 스페이스 밑에 얕은 소스 영역 및 상기 제 2 스페이스 밑에 얕은 드레인 영역을 형성하는 단계와;
    상기 제 1 스페이스 및 제 2 스페이스 내에 절연 물질을 적층하는 단계와;
    제 1 도전 구조와 제 3 도전 구조를 제거하는 단계와;
    상기 제거 단계에 의해 노출된 상기 기판의 영역에 깊은 소스 영역과 깊은 드레인 영역을 형성하는 단계와;
    상기 제 2 도전 구조를 제거하는 단계 및;
    상기 게이트 위치 상에 게이트 컨덕터를 적층하는 단계를 포함하는 것을 특징으로 하는 기판 상에 집적 회로를 제조하는 상감 세공 방법.
  17. 제 16 항에 있어서, 상기 게이트 컨덕터 이전에 게이트 유전체가 적층되는 것을 특징으로 하는 기판 상에 집적 회로를 제조하는 상감 세공 방법.
  18. 제 17 항에 있어서, 상기 게이트 컨덕터는 금속인 것을 특징으로 하는 기판 상에 집적 회로를 제조하는 상감 세공 방법.
  19. 제 16 항에 있어서, 상기 얕은 소스 영역은 70나노미터 이하의 깊이인 것을 특징으로 하는 기판 상에 집적 회로를 제조하는 상감 세공 방법.
  20. 제 16 항에 있어서, 상기 제 1 스페이스는 최소 리소그래피 형상인 것을 특징으로 하는 기판 상에 집적 회로를 제조하는 상감 세공 방법.
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