[go: up one dir, main page]

KR20020009605A - 적층 가능한 가요성 회로 ｉｃ 패키지 및 그 제조 방법 - Google Patents

적층 가능한 가요성 회로 ｉｃ 패키지 및 그 제조 방법 Download PDF

Info

Publication number
KR20020009605A
KR20020009605A KR1020017014056A KR20017014056A KR20020009605A KR 20020009605 A KR20020009605 A KR 20020009605A KR 1020017014056 A KR1020017014056 A KR 1020017014056A KR 20017014056 A KR20017014056 A KR 20017014056A KR 20020009605 A KR20020009605 A KR 20020009605A
Authority
KR
South Korea
Prior art keywords
flexible circuit
package
frame
conductive pattern
conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
KR1020017014056A
Other languages
English (en)
Inventor
할란 알. 이삭
Original Assignee
추후보정
덴스-팩 마이크로시스템즈 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 추후보정, 덴스-팩 마이크로시스템즈 인코포레이티드 filed Critical 추후보정
Publication of KR20020009605A publication Critical patent/KR20020009605A/ko
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10D, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10D, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10D, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10D, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10D, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/10—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H01L2225/1011—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Wire Bonding (AREA)

Abstract

본 발명은 그 위에 도전성 패턴(20)을 가지며, 에지 부분의 도전성 패턴을 노출시키기 위해 프레임(18)의 적어도 하나의 단부로 주위가 둘러싸인 가요성 베이스(32)로 구성된 가요성 회로를 포함하는 적층 가능한 가요성 회로 IC 패키지에 관한 것이다. IC 소자(50)는 프레임의 중앙 개구 내에 장착되며 배선 결합(58)에 의해 도전성 패턴에 전기적으로 결합된다. IC 소자는 프레임 내에서 에폭시(24)로 밀봉된다. 적층형 IC 패키지는 이방성 재료로 구성된 도전성 에폭시를 인접한 IC 패키지의 에지 부분의 도전성 패턴 사이에 배치함으로써 조립된다.

Description

적층 가능한 가요성 회로 ＩＣ 패키지 및 그 제조 방법{STACKABLE FLEX CIRCUIT IC PACKAGE AND METHOD OF MAKING THE SAME}
회로 기판 상의 메모리 용량을 증가시키기 위해 일반적인 여러 가지 방법이 사용된다. 칩과 같은 대형 메모리 IC 소자가 사용될 수 있다. 보다 큰 IC 칩을 수용하기 위해 회로 기판의 크기가 증가될 수 있다. 본체 기판의 높이를 증가시키기 위해 수직형 플러그-인(plug-in) 기판이 사용될 수 있다. 메모리 소자는 팬케이크 형태(종종 3D 패캐징 또는 Z-적층이라함)로 적층될 수 있다. Z-적층 방법은 단일 패키지 소자의 "푸트프린트(footprint)" 상에 장착될 수 있는 단일 부품에 2 내지 8개의 칩을 상호접속시킨다. LCC(무선 칩 캐리어)의 TSOP(박막 소형 패키지)에서의 패키지 칩은 적층 용도로 사용되어 왔으며, 아마도 가장 사용하기 쉬운 칩일 것이다. 또한, 베어(bare) 칩 또는 다이(die)도 사용되었지만, 적층을 형성하는 공정은 복잡하여 자동화에 잘 적용되지 않는 경향이 있다.
메모리 칩과 같은 IC 칩을 적층할 때, 상기 칩은 적층으로 형성되며 동시에 원하는 방식으로 전기적으로 상호접속되어야 한다. 통상적으로, 패키지 내에 장착되는 칩은 지지 기판 상에 접촉부와 공통으로 또는 평행하게 결합되는 대부분의 전기 접촉부 및 다른 칩을 제외한 기판에 개별적으로 결합된 여러 개의 유일한 접촉부를 구비한다. 종래 기술은 적층 내의 IC 칩을 전기적으로 상호접속시키는 여러 가지 상이한 장치를 포함한다. 예를 들어, 절연층 내의 개구를 통해 노출된 각 칩상의 이러한 도체를 접속시키기 위해 절연 베이스 상에 박막 금속을 포함할 수 있는 도체는 평면 칩의 평판에 수직 배치될 수 있다. 여기서, 칩 패키지는 조립되어 적층이 되며, 전기 접속부는 적층의 측면을 따라 연장된 리드 프레임 또는 땜납 스트립에 의해 구현되며 칩의 전기 접촉부에 부착될 수 있다.
칩 적층에 원하는 전기적 상호접속부를 제공하는 일반적인 다른 방법은 외부 에지에 인접한 칩 상에 배치된 본딩 패드를 구비한 칩 적층을 형성하는 것이다. 칩 적층을 조립한 후에, 칩 에지는 그 위에 절연층을 스퍼터링하기 전에 평평하게 마멸되거나 연마된다. 칩 에지 상의 본딩 패드는 절연층이 칩 에지로 덮이는 것을 방지하기 위해 스퍼터링 공정 동안 마스킹된다. 그 다음에, 금속층은 본딩 패드를 원하는 위치에 접속하기 위해 금속층의 도전성 경로를 형성하는 포토마스킹과 함께 적층의 전체 에지 상에 스퍼터링된다.
IC 칩의 수직형 적층 및 그 제조 방법의 다른 실시예는 미국 특허 4,956,694, 5,313,096 및 5,612,570에 의해 제공되며, 상기 특허들은 본원에 공동으로 양도되었다. '칩 적층 및 그 제조 방법'이라는 제목으로 1997년 특허 허여된 미국 특허 5,612,570은 칩 적층 및 그 제조 방법에 대해 기술하고 있으며, 상기 특허에서 패키징 칩의 두께와 유사한 두께의 박막 평판 프레임의 중앙 개구 내에 플라스틱 패키징 칩 또는 박막의 소형 패키지 칩(TSOP)을 장착함으로써 칩 패키지가 우선 조립된다. 패키지의 대향 단부의 리드선은 주변 프레임의 상부 표면 상의 도전성 패드에 납땜된다. 각 프레임은 또한 프레임의 외부 에지에 인접한 주변 프레임의 상부 및 하부 표면 상에 다른 도전성 패드를 구비하며, 상기 외부 에지는 도전성 경로 및 비아를 지나 패키징 칩의 리드선을 수용하는 도전성 패드에 결합된다. 그 다음에, 칩 적층은 다수의 칩 패키지를 함께 적층하며 프레임의 외부 에지에 인접한 도전성 패드를 함께 납땜하기 위해 녹은 땜납에 적층의 상부 에지를 담금으로써 형성된다. 프레임의 외부 에지에 인접한 도전성 패드는 계단형 배치로 상호접속될 수 있으며, 각 프레임의 대향 측면 상의 패드는 여러 칩의 원하는 전기적 상호접속부를 구현하기 위해, 비아를 이용한 오프셋 방식으로 결합될 수 있다.
'칩 적층 및 그 제조 방법'이라는 제목으로 1987년 9월 22일 출원된 공동 계류 중인 08/935,216에 의해 추가의 실시예가 제공된다. 본원에 공동 양도된 상기 출원은 각각 다수의 단자 및 그 위에 상호접속의 도전성 패턴을 구비한 리본형 박막 평판 베이스 구조를 조립함으로써 볼 격자 배열의 IC 패키지의 적층의 형성에 대해 기술하고 있으며, 상기 베이스는 그 사이에서 연장되는 가요성 회로(flex circuit)에 의해 전기적으로 상호접속된다. 상이한 IC 패키지는 베이스의 단자에 볼 격자 배열의 볼을 땜납함으로써 각 베이스 상에 장착된다. 베이스는 방향을 교대로 바꾸며, 그 결과 교번(alternate) IC 패키지가 베이스의 상부 및 하부에 접합된다. 그 결과로 형성된 장치는 그 자체 상에 접히며, IC 패키지는 접착제를 이용한 인접한 베이스에 접합된다. 그 결과로 형성된 칩 적층은 적층 하부의 최하단베이스의 하부측의 볼 격자 배열로 구성된 볼을 기판에 납땜함으로써 기판 상에 장착된다. 베이스 상의 도전성 패턴 및 상호접속된 가요성 회로는 적층의 대향측 사이의 적층을 통해 교번 방식으로 패드가 연장될 때 여러 IC 패키지의 선택 단자를 접촉하는 도전성 패드를 형성한다.
'칩 적층의 제조 방법'이라는 제목으로 1997년 11월 17일 출원된 공동 계류중인 08/971,499에 의해 추가의 실시예가 제공된다. 본원에 공동 양도된 상기 출원은 그 내부에 개구를 구비한 다수의 패널의 형성으로 시작되는 칩 적층 및 칩 적층의 대향 측상의 도전성 패드의 제조에 대해 개시하고 있다. 땜납 페이스트는 대향 리드선이 개구의 대향측의 도전성 패드 상에 남도록 각 패널의 각 개구 내에 플라스틱으로 패키징된 IC 칩을 장착하기 전에 도전성 패드 상에 증착된다. 그 다음에 다수의 패널은 여러 패널을 정렬하여 압축 방식으로 함께 상기 패널을 수용하는 툴링 지그(tooling jig)를 사용함으로써 적층 내에 조립된다. 조립된 패널 적층은 도전성 페이스트가 패키징 칩의 리드선을 도전성 패드에 납땜하도록 가열되며 인접한 패널의 도전성 패드를 함께 결합하여, 다수의 칩 패키지 적층으로 구성된 패널 적층을 형성한다. 다음에, 땜납 플럭스(flux) 잔류물을 제거하기 위해 패널 적층을 세정하며, 칩 패키지 적층은 각각 적층을 절단하고 조각냄으로써 패널 적층으로부터 분리된다. 최상부 패널과 그 하부의 잔류 패널 내의 횡단 슬롯 사이의 스코어(score) 라인은 패널 적층을 통해 수직으로 절단될 때 칩 패키지 적층의 스트립 형성을 초래한다. 이때, 이러한 스트립 내의 최상부 패널의 나머지 부분은 스코어 라인을 따라 스내핑(snap)되어 칩 패키지 적층을 각각 스트립과 분리시킨다.
'칩 적층 및 그 제조 방법'이라는 제목으로 1998년 5월 5일에 출원된 공동 계류중인 09/073,254에 의해 추가의 실시예가 제공된다. 본원에 공동 양도된 상기 출원은 캡톤(Kapton) 또는 다른 플라스틱 재료로 구성된 다수의 층으로부터 형성된 적층 가능한 캐리어에 대해 개시하고 있으며, 상기 적층 가능한 캐리어는 통상적인 가요성 회로 방법을 이용하여 형성될 수 있다. 적층 가능한 캐리어는 중앙 개구, 캐리어의 대향 표면 사이의 캐리어의 두께를 통해 연장되는 다수의 적층 개구 및 중앙 개구 및 적층 개구 사이로 연장되는 도전성 패턴을 포함한다. IC 소자는 중앙 개구 내에 장착되며, 와이어 본딩 또는 볼 격자 배열 또는 소자 상의 다른 접촉 장치를 도전성 패턴에 직접 납땜함으로써 도전성 패턴에 전기적으로 결합되며, 통상적인 칩-온-기판을 캡슐화하는 기술을 이용하여 포팅(potting) 화합물로 캡슐화되어, 단일층의 집적 회로 소자를 형성한다. 금속 볼과 같은 도전성 소자는 도전성 패턴을 전기적으로 접촉시키며 적층 가능한 IC 패키지를 형성하기 위하여, 적층 개구 내에 삽입되어 땜납 또는 도전성 에폭시를 사용하여 그 내부에 장착된다. IC 패키지 적층은 각 패키지 표면으로부터 돌출된 금속 볼이 인접한 패키지의 적층 개구 내에 삽입되도록 패키지 적층을 정렬함으로써 조립되며, 상기 개구는 납땜 또는 도전성 에폭시에 의해 전기적 및 기계적으로 보호된다. IC 패키지의 최하부 패키지의 적층 개구 내에 장착된 볼은 하부 표면으로부터 돌출되며, 그 결과 완성된 적층은 볼 격자 정렬 결과물을 형성한다.
전술한 특허 및 특허 출원에서 개시된 여러 장치 및 방법에서는 IC 패키지 적층 및 여러 응용에 적용되는 바람직한 방법을 제공하는 것이 발견된다. 그럼에도 불구하고, 추가의 선택적인 장치 및 방법을 준비하는 것이 바람직하다. 특히, IC 패키지 적층 및 이용 가능한 재료를 이용하는 이러한 적층을 형성하는 방법 및 특히 가요성 회로 방법을 포함하는 공지된 공정 방법을 제공하는 것이 바람직하다. 이러한 적층의 조립은 자동화된 제조 방법에 그 자체를 제공하여, 다른 적층 방법과 경쟁되야 한다.
본 발명은 적층 다수의 집적 회로(IC) 패키지가 원하는 방식으로 전기 접속된 적층 및 그 제조 방법에 관한 것이다.
도 1은 본 발명에 따른 적층 가능한 가요성 회로의 IC 패키지의 사시도.
도 2는 도 1의 IC 패키지의 제조 방법의 연속 단계에 대한 블록도.
도 3은 도 1의 IC 패키지에 사용된 가요성 회로의 평면도.
도 4는 도 3의 가요성 회로의 하부도.
도 5는 도 1의 IC 패키지에 사용된 가요성 회로의 사시도.
도 6은 도 3의 가요성 회로가 그 위에 장착된 도 5의 프레임의 사시도.
도 7은 도 1의 IC 패키지에 사용된 베어 메모리 칩 또는 다이의 사시도.
도 8은 도 7의 칩이 프레임의 중앙 개구 내에 장착되며 가요성 회로의 도전성 패턴에 와이어 본딩에 의해 전기적으로 결합되는 것을 제외하고는 도 6과 유사한 사시도.
도 9는 도 1의 라인 9-9를 따라 도시된 도 1의 IC 패키지의 부분 단면도.
도 10은 도 1의 2개의 IC 패키지 적층의 사시도.
도 11은 도 10의 라인 11-11을 따라 도시된 도 10의 적층의 부분 단면도.
도 12는 최하부 IC 패키지에 기판 상의 적층을 장착하기 위한 접촉부 배열이 제공되는 방법을 나타내는 도 10의 적층의 반전 사시도.
도 13은 IC 패키지가 가요성 회로 내의 중앙 개구 내부로 연장되는 IC 패키지의 선택적인 장치를 나타내는 것을 제외하고 도 9와 유사한 단면도.
도 14는 도 13의 IC 패키지에 사용되는 가요성 회로의 평면도.
도 15는 도 14의 가요성 회로의 하부도.
도 16은 본 발명에 따른 BGA(볼 격자 배열)을 이용한 적층 가능한 가요성 회로의 IC 패키지의 사시도.
도 17은 도 16의 IC 패키지의 반전된 사시도.
도 18은 도 16의 IC 패키지의 제조 방법의 연속 단계의 블록도.
도 19는 도 16의 IC 패키지에 사용된 가요성 회로의 평면도.
도 20은 도 19의 가요성 회로의 하부도.
도 21은 도 16의 IC 패키지에 사용된 BGA 소자의 사시도.
도 22는 도 19의 가요성 회로 상에 장착될 때의 도 21의 BGA 소자의 사시도.
도 23은 도 16의 IC 패키지에 사용된 프레임의 사시도.
도 24는 도 23의 프레임이 도 21의 BGA 소자와 함께 가요성 회로에 장착되는것을 제외하고 도 22와 유사한 사시도.
도 25는 도 17의 라인 25-25를 따라 도시된 도 16의 IC 패키지의 단면도.
도 26은 도 16의 2개의 IC 패키지의 적층의 사시도.
도 27은 도 26의 적층의 반전 사시도.
도 28은 도 27의 라인 28-28에 따라 도시된 도 26의 적층의 부분 단면도.
도 29는 본 발명에 따른 IC 패키지의 선택적 실시예의 단면도.
본 발명에 따르면, IC 패키지 적층 및 이용 가능한 재료 및 공지된 공정 방법을 사용하는 제조 방법과 자동화된 제조 방법이 사용될 수 있는 방법에 의해 본 발명의 목적 및 기술적 특징이 달성된다. 본 발명에 따르면, 적층 가능한 가요성 회로의 IC 패키지는 IC 소자 및 그 위에 배치된 도전성 패턴을 구비한 가요성 베이스로 구성된 가요성 회로를 포함한다. IC 소자는 프레임의 중앙 개구 내에 장착되며, 가요성 회로는 프레임의 단부에 도전성 패턴을 노출시키기 위해 프레임의 적어도 하나의 단부에서 둘러싸인다. IC 소자는 도전성 패턴에 전기적으로 결합된다. 가요성 회로의 도전성 패턴은 다수의 간격진 도체로 구성된다. 적층 가능한 가요성 회로의 IC 패키지 적층이 형성될 수 있으며, 인접한 IC 패키지의 가요성 회로의 간격진 다수의 도체는 이방성의 도전성 에폭시를 사용함으로써 전기적으로 결합된다. 인접한 IC 패키지를 함께 프레싱함으로써, 도전성 에폭시는 서로 전기 절연된 각각의 가요성 회로 내에 도전성 패턴의 간격진 도체를 유지하는 동안 수직 또는 Z-축 방향으로 인접한 IC 패키지 상에 접속부를 형성한다.
IC 소자는 베어 칩을 포함하며, 상기 칩은 가요성 회로의 칩의 도전성 패드와 도전성 패턴 사이에 결합된 와이어 본딩을 이용하여 가요성 회로의 도전성 패턴에 전기적으로 결합된다. 포팅 화합물은 칩과 프레임 내의 와이어 본딩을 캡슐화하기 이해 제공된다. 선택적으로, 볼 접촉부 또는 BGA 소자의 다른 도전성 소자가 가요성 회로의 가요성 베이스를 통해 제거에 의해 형성된 개구 내에 배치되는 경우에, IC 소자는 칩 스케일 패키지와 같은 BGA(볼 격자 배열) 소자, μBGA, 플립 칩 등을 포함할 수 있다. 격자 패턴의 볼은 전기적 결합을 구현하기 위해 가요성 회로의 도전성 패턴에 납땜된다. 포팅 화합물은 접촉부의 볼 격자 배열을 갖는 칩 표면과 가요성 회로의 가요성 베이스 사이의 공간을 덜 충전하는데 사용된다.
적층 가능한 가요성 회로의 IC 패키지는 프레임의 중앙 개구 내에 장착된 베어 칩을 구비하며, 프레임은 그 위로 연장되고 프레임의 각각의 대향 단부에서 도전성 패턴을 노출시키기 위해 프레임의 대향의 스탭 다운 단부상에 장착되는 가요성 회로의 대향 단부를 구비한 긴 형태일 수 있다. IC 패키지 적층이 조립되며, 적층 내의 최하부 패키지는 기판에 적층의 결합과 전기적 상호접속을 용이하게 하기 위해 각각의 대향 단부의 도전성 패턴 상에 다수의 접촉부가 제공될 수 있다. 각 IC 패키지 내에서, 가요성 회로는 프레임의 중앙 개구 사이로 연장되며, IC 소자는 개구 내에서 보호된다. 선택적으로, 보다 박막의 IC 패키지를 제공하기 위하여, 가요성 회로는 프레임 내의 중앙 개구 영역에 중앙 개구가 제공될 수 있다. IC 소자의 하부 표면이 일반적으로 프레임에 대향하는 가요성 회로의 하부 표면에 인접한 동일 평면 상에 위치하도록 가요성 회로의 중앙 개구 내에 IC 소자가 배치된다.
IC 패키지가 BGA 소자를 이용하여 형성되며, 가요성 회로의 중앙 부분은 소자 상의 도전성 소자의 배열과 동일한 배열을 통하여 제거되거나 형성되는 다수의 홀을 갖는다. 가요성 회로의 홀 및 4개의 대향 에지 사이로 연장되도록 가요성 회로 상에 도전성 패턴이 형성된다. 가요성 회로에 대해 프레임을 보호하고 가요성 회로에 대해 소자를 보호하며 프레임의 중앙 개구 내에 소자를 장착한 후에, 소자의 하부에 볼 또는 다른 도전성 소자의 배열은 가요성 회로 상의 도전성 패턴에 납땜되고, 볼은 가요성 회로의 개구 내에 배치된다. 이 때, 가요성 회로의 4개의 대향 측면은 프레임의 접착제에 의해 둘러싸여 본딩되며, 프레임의 4개의 에지의 도전성 패턴을 노출시킨다. 이러한 IC 패키지를 적층할 때, 이방성 도전 에폭시와 같은 도전성 에폭시가 프레임의 4개의 측면의 노출된 도전성 패턴에 제공되며, 인접한 IC 패키지 사이에 압력이 인가되어 인접한 IC 패키지의 도전성 패턴의 각각의 도체 사이에서 전기적 상호접속을 완성한다.
본 발명에 따르면, 적층 가능한 가요성 회로의 IC 패키지를 제조하는 방법은 그 위에 도전성 패턴을 갖는 가요성 회로를 제공하는 단계 및 내부에 개구를 갖는 프레임을 제공하는 단계를 포함한다. 프레임은 가요성 회로가 프레임의 적어도 하나의 단부로 둘러싸여 적어도 하나의 단부에서 도전성 패턴을 노출하도록 가요성 회로 상에 보호된다. IC 소자는 프레임의 개구 내의 가요성 회로에 대해 보호되며, 상기 소자는 가요성 회로에 대한 도전성 패턴에 전기적으로 결합된다. 이 때 소자는 에폭시로 둘러싸인다. 가요성 회로는 가요성 박막 베이스 층 상에 도전층을 스퍼터링 또는 증착한 후에, 원하는 도전성 패턴을 형성하기 위해 상기 층을 에칭함으로써 형성될 수 있다. 베어 칩이 사용되며, 가요성 회로의 도전성 패턴에 칩의 도전성 패드를 와이어 본딩함으로써 전기적 상호접속이 구현된다. 이 경우에, 에폭시를 칩을 둘러싸는 단계의 일부로서 배선 본드가 둘러싸인다.
IC 패키지는 BGA 소자를 사용하며, 가요성 회로를 제공하는 단계는 가요성 베이스를 통해 가요성 회로의 도전성 패턴까지 홀의 매트릭스를 형성하는 단계를 포함한다. 상기 소자의 볼 격자 배열 또는 다른 도전성 소자가 홀의 매트릭스 내에 배치되며 납땜에 의해 도전성 패턴에 결합된다. 상기 회로 및 상기 소자 사이의 공간은 에폭시로 채워진다(underfilling). 그 다음에, 내부에 개구를 갖는 프레임이 칩 위에 배치되며 접착제에 의해 가요성 회로에 부착된다. 이 때, 가요성 회로의 대향 에지는 프레임 위로 접히며 접합제에 의해 다시 본딩된다.
도 1은 본 발명에 따른 적층 가능한 가요성 회로의 IC 패키지(10)를 도시한다. IC 패키지(10)는 긴 프레임(18)에 장착되며 상기 프레임(18)의 대향 단부(14, 16)를 둘러싸는 가요성 회로(12)를 포함한다. 가요성 회로(12)는 프레임(18)의 대향 단부(14, 16)에서 노출되는 도전성 패턴(20)을 포함한다. 이하 기술되는 바와 같이, IC 패키지(10) 적층이 형성될 때 인접한 IC 패키지 사이의 전기적 상호접속을 용이하게 한다. 칩 패키지(10)는 도 1에서 보이지 않으며, 이하의 도 7에서 도시되며 기술된 메모리 칩 또는 다이와 같은 IC 소자를 포함한다. 메모리 칩은 프레임(18) 내의 중앙 개구(22) 내에 장착되며, 상기 칩은 에폭시(24)의 형태의 다량의 포팅 화합물에 의해 둘러싸인다.
도 2는 IC 패키지(10)를 제조하는 연속 단계를 도시한다. 제 1 단계(30)에서, 가요성 회로(12)는 금속 도전층을 증착한 후에 도전성 패턴(20)을 형성하기 위해 금속층을 에칭함으로써 가요성 박막 베이스(32) 상에 형성된다. 도 3은 가요성 회로(12)의 평면도인 반면, 도 4는 가요성 회로(12)의 대향측의 하부도이다. 도 3및 4에서 도시된 바와 같이, 가요성 회로(12)는 대향 단부(34, 36) 사이의 중간 부분(38)보다 훨씬 좁은 대향 단부(34, 36)를 갖는 긴 형태이다. 가요성 회로(12)는 통상적인 가요성 회로 기술을 이용하여 구현된다. 베이스(32)는 폴리이미드로 구성된 캡톤과 같은 재료로 구성되며 이것은 얇고 가요성이 있다. 통상적으로, 베이스(32)는 수 밀리 이하의 두께를 갖는다. 베이스(32)는 그 위에 도전성 패턴(20)을 지지하기 위해 주로 존재한다. 도전성 패턴(20)은 스퍼터링에 의해 베이스(32) 상에 형성된 무접착 구리 박막층을 포함한다. 수 미크론 내지 25 미크론 정도의 두께를 가질 수 있는 구리층은 수 밀리 정도의 매우 좁은 간격을 유지하는 각각의 도체를 형성하기 위해 에칭된다. 각 도체 사이의 4 밀리의 피치가 가능하다. 이것은 경로 밀도를 상당히 증가시킨다. 도 3에서 도시된 바와 같이, 도전성 패턴(20)은 가요성 회로(12)의 대향 단부(34, 36)에 각각의 도체(40)의 평행하게 간격진 배열로 구성된다.
가요성 베이스(32)의 한쪽 측면에만 도전성 패턴(20)을 가지는 가요성 회로(12)가 도시되지만, 도전성 패턴은 양 측면에 배치될 수 있으며, 이것은 다양한 형태의 칩 패키지의 구현에 바람직하다. 이하에서 기술되는 바와 같이, 레이저는 도전성 패턴(20)의 일부를 커버하는 베이스(32)를 지나는 홀을 제거하는데 사용될 수 있다. 베이스(32)가 제거될 때, 구리로 이루어진 도전성 패턴(20)은 레이저에 의해 영향을 받지 않기 위해 레이저를 반사시킨다.
도 2에서 도시된 바와 같이, 제 2 단계(42)는 프레임(18)을 형성하는 단계를 포함한다. 도 5에서 도시된 바와 같이, 프레임(18)은 대향 단부(14, 16) 사이에긴 구조를 갖는다. 대향 단부(14, 16)는 램프 다운(ramp down) 형태를 갖는다. 본 발명의 실시예에서, 프레임(18)은 높은 열 저항성 플라스틱으로부터 몰딩된다.
도 2의 방법의 제 3 단계(46)에서, 프레임(18)은 가요성 회로(12)의 중간 부부(38) 상에 본딩되며, 상기 단부(34, 36)는 둘러싸이며 대향 단부(14, 16)의 프레임(18)의 램프 다운 단부에 본딩된다. 상기 본딩은 접착제를 이용하여 이루어진다. 접착제는 본딩될 부분 상에 코딩되거나 트랜스퍼 접착제가 사용될 수 있다. 그 결과가 도 6에 도시되어 있다. 가요성 회로(12)의 단부(34, 36)는 프레임(18)의 램프 다운 단부에 본딩된 부분으로 둘러싸이며, 가요성 회로(12)의 단부(34, 36)에서의 도전성 패턴(20)은 프레임(18)의 단부(14, 16)에서 노출된다. 이것은 칩 패키지(10) 적층이 형성될 때 인접한 IC 패키지(10)의 도전성 패턴의 전기적 상호접속을 용이하게 한다. 또한, 도 8 및 도 9와 함께 이하에서 기술되는 바와 같이, IC 소자의 전기적 상호접속이 도전성 패턴(20)에 제공된다.
도 2의 방법의 제 4 단계(48)에서, 베어 메모리 칩 또는 다이(50) 형태의 IC 소자가 제공된다. 도 7에서 도시된 칩(50)은 통상적인 형태이며 그 상부 표면의 대향 단부에 도전성 패드(52) 형태의 다수의 단자를 갖는다.
도 2의 방법의 제 5 단계(54)에서, 칩(50)은 프레임(18)의 중앙 개구(22) 내에 가요성 회로(12)의 중간 부분(38)에 에폭시를 이용하여 본딩된다. 이것은 가요성 회로(12)의 대향 단부(14, 16)에 도전성 패턴(20)의 각각의 도체(40)에 인접하게 칩(50)의 도전성 패드(52)를 배치한다.
도 2의 방법의 제 6 단계(56)에서, 칩의 도전성 패드(52)는 가요성 회로(12)의 단부(14, 16)의 도전성 패턴(20)의 도체(40)에 와이어 본딩되어, 칩(50)을 도전성 패턴(20)에 전기적으로 커플링시킨다. 도 8 및 도 9에서는 그 결과로 형성된 와이어 본드(58)가 도시되어 있다. 와이어 본드(58)는 웨지(wedge) 본딩 금 또는 알루미늄 와이어에 의해 형성될 수 있다.
도 2의 방법의 제 7 단계(60)에서, 칩(50) 및 와이어 본드(58)는 도 1에서 도시된 에폭시(24)로 둘러싸인다. 에폭시(24)는 칩(50) 및 와이어 본드(58)을 커버하며, 칩(50)의 주변 에지 주위 아래로 연장되어 프레임(18) 내에 위치하는 칩(50)을 밀봉한다. 도 9의 단면도는 에폭시(24)가 칩(50) 및 와이어 본드(58)를 커버하고 둘러싸는 방법을 도시한다. 이것으로 적층 가능한 가요성 IC 패키지(10)가 완성된다.
당업자는 적층 가능한 가요성 회로의 IC 패키지(10)가 쉽게 이용할 수 있는 재료 및 개선된 프로세스 기술을 이용한다는 것을 인식할 것이다. IC 패키지(10)의 본질적인 요소는 칩(50)으로부터 프레임(18)의 단부(14, 16)의 주변 위치까지의 접속 경로를 형성하며, IC 패키지(10)의 적층을 가능하게 하는 가요성 회로(12)이다. 도 10은 2개의 IC 패키지(10)의 적층을 도시한다. 가요성 회로(12)의 도전성 패턴(20)은 각각의 IC 패키지(10)의 프레임(18)의 단부(14, 16)에서 노출되기 때문에, 인접한 IC 패키지(10)의 도전성 패턴(20) 사이의 전기적 상호접속부가 도전성 에폭시를 이용하여 쉽게 구현된다. 이러한 에폭시는 또한 적층 내에 IC 패키지(10)를 함께 연결시킨다. 도 10-12에서 도시된 적층은 2개의 IC 패키지(10)로 구성되는 반면, 이하에서 기술되는 방식으로 인접한 상기 패키지(10) 쌍을 함께결합함으로써 상당수의 IC 패키지(10)가 적층될 수 있다.
도 11은 2개의 상이한 IC 패키지(10) 적층의 가요성 회로(12)의 도전성 패턴(20) 사이에 배치되는 다량의 도전성 에폭시(70)를 도시한다. 도전성 중합체 입자를 포함하는 도전성 에폭시(70)는 압력이 인가될 때 Z-축 또는 수직 방향으로 도전되는 이방성 재료이다. IC 패키지(10) 적층을 조립하기 위해, 도전성 에폭시(70)는 IC 패키지(10)의 양 단부(14, 16)의 인접한 도전성 패턴(20) 사이에 제공된다. 상기 에폭시는 유체 또는 시트 형태가 된다. 열이 가해질 때, IC 패키지(10)에 압력이 같이 가해진다. 에폭시가 양생(cure)된 후에, IC 패키지(10)가 함께 본딩되며 열 및 압력이 제거될 수 있다. 본딩 이외에, 에폭시는 인접한 IC 패키지(10)의 도전성 패턴(20)의 각각의 도체(40) 사이에 수직 또는 Z-축 방향으로 전기 접속부를 형성한다. 그러나, 도전성 에폭시(70)의 이방성 특성 때문에, 전기 접속부는 측면 또는 수평 방향으로 형성되지 않는다. 결과적으로, 각각의 도전성 패턴(20) 내의 도체(40)는 서로 전기적으로 절연 상태로 남는다. 가까운 피치에도 불구하고 도체(40) 사이는 연결되어 있지 않다. 이것은 인접한 도체 사이를 연결시키는 경향이 있으며 보다 고온을 필요로 하는 땜납에 바람직하다.
도 10에 도시된 IC 패키지(10) 적층을 기판 상에 장착하여 전기적으로 결합시키기 위해서, IC 패키지(10)의 최하부에 다수의 접촉부가 제공된다. 이것은 도 12에 도시되어 있으며, IC 패키지(10)의 최하부(74)의 바닥면(72) 상에 접촉부(76)의 배열이 제공된다. 접촉부(76)는 IC 패키지(10)의 최하부(74)의 대향 단부(14, 16)에서 도전성 패턴(20)의 도체(40)에 전기적으로 결합된다. 접촉부(76)는 납땜등에 의해 기판 표면 상의 접촉부 쌍에 결합되어(도시되지 않음) IC 패키지(10) 적층을 장착하며 이러한 IC 패키지(10)를 기판에 전기적으로 결합시킨다.
도 13은 IC 패키지가 다소 얇게 형성될 수 있는 변형된 IC 패키지(10)를 도시한다. 도 13에서 도시된 바와 같은 IC 패키지(80)는 칩(50)이 프레임(18) 내의 중앙 개구(22)의 바닥면까지 연장되며 칩(50)의 하부면(82)이 프레임(18)의 바닥의 가요성 회로(12)의 하부면(84)에 동일 평면 상에 있다는 것을 제외하고는, 도 1-12에 도시된 IC 패키지(10)와 유사하다. 이것은 IC 패키지(10)에서, 칩(50)의 바닥에 위치하는 가요성 회로(12)의 중앙 부분 또는 중간 부분(38)의 두께를 감소시킨다.
도 14 및 도 15는 각각 도 13의 IC 패키지(80)에 사용된 가요성 회로(86)의 평면도 및 하부도이다. 가요성 회로(86)는 중앙 개구(88)의 존재를 제외하고는 IC 패키지(10)의 가요성 회로(12)와 유사한다. 가요성 회로(86)는 IC 패키지(10)와 관련하여 전술한 방식으로 대향 단부(14, 16)를 포함하는 프레임(18)에 장착되어 접착된다. 가요성 회로(86)는 이러한 방식으로 프레임(18) 상에 장착되며, 그 결과로 형성된 패키지는 프레임(18)의 중앙 개구(22)와 가요성 회로(86)의 중앙 개구(88)가 통과하는 바닥이 개방된다. 하부 표면(82)이 프레임(18)에서의 가요성 회로(12)의 하부 표면(84)과 동일면 상에 위치하도록 칩(50)을 장착하기 위하여, 캡톤 테이프(90)의 일부분이 가요성 회로(86)의 하부 표면(84) 사이에 배치되어 중앙 개구(88)를 커버한다. 이 때, 칩(50)은 캡톤 테이프(90) 상의 위치에서 아래로 내려가며 와이어 본딩 등에 의해 가요성 회로(86)에 전기적으로 결합된다. 다음으로, 전술한 방식으로 칩(50) 주위 및 위에 에폭시(24)가 배치된다. 중앙 개구(22) 및 프레임(18) 내에 칩(50)을 장착하여 이 공정이 완료될 때, 캡톤 테이프(90)가 제거된다.
본 발명에 따르면, 도 16 및 도 17은 각각 돌출된 도전성 소자 종류의 IC 패키지를 위한 적층 가능한 가요성 회로의 IC 패키지(100)의 상부 및 하부 사시도이다. 도 18은 IC 패키지(100) 제조 방법의 연속 단계의 블록도이다. 도 19 및 도 20은 IC 패키지(100)에 사용되는 가요성 회로(102)의 평면도 및 하부도이다. 도 21은 IC 패키지(100)에서 사용될 수 있는 IC 소자(104)의 사시도이다. 본 발명의 실시예에서, IC 소자(104)는 표면 상에 볼(106)의 매트릭스를 갖는 μBGA 형태의 BGA 소자이다. 그러나, 칩 스캐일 패키지 또는 플립 칩과 같은돌출 접촉부를 구비한 다른 BGA 소자가 IC 패키지(100)에서 사용될 수 있다.
도 18은 IC 패키지(100) 제조 방법의 연속 단계를 나타낸다. 제 1 단계(110)에서, 도 19 및 도 20에서 도시된 가요성 회로(102)가 형성된다. 구리와 같은 도전성 금속층은 가요성 박막 베이스(114) 상에 증착되며 도전성 패턴(112)이 형성되도록 에칭된다. 가요성 회로(102)의 도전성 패턴(112)은 가요성 회로(12) 및 IC 패키지(10)의 방식으로 다수의 개별 도체(116)를 포함한다. 그러나, 가요성 회로(102)의 경우에, 각각의 도체(116)는 가요성 박막 베이스(114)를 통해 연장되도록 형성된 개구(118)의 배열 또는 격자 중 하나에 연결된다. 또한, 도체(116)에 의해 형성된 도전성 패턴(112)은 가요성 박막 베이스(114)의 4개의 대향 단부(120, 122, 124, 126)까지 연장된다. 상기 개구(118)는 레이저를 이용하여 가요성 박막베이스(114)를 통과하여 제거될 수 있다. 레이저로 개구(118)가 제거된 후에, 구리 도체(116)는 레이저를 반사하고 레이저에 의해 영향을 받지 않는다. 이하 기술되는 바와 같이, BGA 소자(104)가 가요성 회로(102) 상에 장착될 때 개구(118)의 배열 또는 격자는 그 내부에 볼(106)을 수용하기 위해 BGA 소자(104) 상에 볼(106)에 대응한다. 가요성 회로(102)의 가요성 박막 베이스(114)의 중앙 부분을 통과하는 홀 또는 개구(118)의 제거하는 공정이 도 18의 방법의 제 2 단계(128)로서 설명된다. 다음의 제 3 단계(130)에서, BGA 소자(104)가 제공된다.
도 18의 방법의 제 4 단계(132)에서, BGA 소자(104)의 볼(106) 배열이 가요성 회로(102)의 개구(118) 내에 배치되어 가요성 회로(102)의 대향 측상의 도전성 패턴(112)에 납땜된다. 이것은 도 20에서 도시된 가요성 회로(102)의 바닥 표면에 BGA 소자(104)를 배치함으로써 이루어지며, 그 결과 BGA 소자(104)의 볼(106)은 개구(118)를 통해서 가요성 회로(102)의 대향 측의 도전성 패턴(112)과 접촉된 부분으로 연장된다. 가요성 회로(102) 상에 칩 패키지(104)를 배치하기 전에 땜납 페이스트 또는 플럭스로 볼(106)을 코팅하고, 그 후에 열을 가함으로써, 볼(106)이 도전성 패턴(112)에 납땜된다.
전술한 바와 같이, 도전성 패턴(112)은 도 19에서 도시된 바와 같이 개별 도체(116)로 구성된다. BGA 소자(104)가 가요성 회로(102) 상에 장착되며, 각각의 볼(106)은 도체(116) 단부의 접촉부에 납땜된다. 이러한 방법으로, BGA 소자(104)는 가요성 회로(102)의 가요성 박막 베이스(114)의 단부(120, 122, 124, 126)의 도전성 패턴(112)의 일부에 전기적으로 결합된다.
도 22는 가요성 회로(102) 상에 장착된 BGA 소자(104)를 도시하며 상기 소자의 볼(106)은 도전성 패턴(112)에 납땜된다. 따라서, BGA 소자(104)가 장착되어, BGA 소자(104)와 가요성 회로(102) 사이에는 비교적 작은 공간(134)이 존재한다. 이것은 볼(106)이 상기 가요성 베이스(114)의 두께보다 크기 때문이다. 도 18의 방법의 제 5 단계(136)에서, 상기 공간(134)은 에폭시로 채워진다. 채워진 에폭시(138)이 도 25의 단면도에서 도시되어 있다.
도전성 패턴(112)에 볼(106)을 납땜한 후에 에폭시로 채우는 선택적인 방법으로서, 이방성 접착제가 사용될 수 있다. 상기 접착제는 가요성 회로(102) 상에 제공되며, 그 다음에 BGA 소자(104)가 그 위에 배치되어 양생된다. 이에 의해 상기 회로(102)에 볼(106)이 접속되고 가요성 회로에 BGA 소자(104)가 본딩된다.
도 18의 방법의 제 6 단계(140)에서, 프레임(142)이 제공된다. 프레임(142)은 그 내부에 중앙 개구(144)를 구비한다. IC 패키지(10)의 프레임(18)의 경우와 마찬가지로, 프레임(142)은 열 저항성 플라스틱으로부터 형성된다. 도 18의 방법의 제 7 단계(146)에서, 프레임(142)은 IC 패키지(104) 위에 배치되며 가요성 회로(102)의 중앙 부분에 접착제로 접착된다. 이것은 도 24에 도시되어 있다.
도 18의 방법의 제 8 단계(148)에서, 가요성 회로(102)의 가요성 박막 베이스(114)의 단부(120, 122, 124, 126)는 프레임(142) 위로 접히며 접착제로 제 위치에 고정되어, 적층 가능한 가요성 회로의 IC 패키지(100)가 완성된다. 완성된 IC 패키지(100)는 도 16 및 도 17에 도시되어 있다. IC 패키지(100) 적층이 형성될 때 인접한 IC 패키지(100)의 도전성 패턴에 대한 전기적 결합에 대비하여, IC 패키지(100)의 4개의 대향 단부에서 도전성 패턴(112)이 노출된다.
도 26 및 도 27은 2개의 IC 패키지(100) 적층을 도시하고 있다. IC 패키지(10) 쌍으로 구성되는 도 10의 적층의 경우와 마찬가지로, 도 26 및 도 27의 적층은 도전성 에폭시를 사용하며 압력을 가함으로써 IC 패키지(100)의 도전성 패턴의 인접한 부분의 도체(116)들 사이에 수직 또는 Z-축 도전 경로를 형성한다. 도전성 패턴(112)의 가요성 박막 베이스(114)의 각각의 단부(120, 122, 124, 126)의 도전성 패턴(112)에 도전성 에폭시가 제공된다.
도 28은 도 26 및 도 27에 도시된 IC 패키지(100) 적층의 부분 단면도이다. 도 28에서 도시된 바와 같이, 다량의 도전성 에폭시(150)가 IC 패키지(100)의 인접 부분 사이에 배치된다. 에폭시에 열과 압력을 인가하여, IC 패키지(100)의 인접한 도전성 패턴(112) 내의 도체(116)들 사이에 수직 또는 Z-축 도전성 패드가 형성된다. 도 28에 도시된 바와 같이, 도전성 볼(152)은 IC 패키지(100)의 최하부(154)에서 IC 패키지(104)의 볼(106)에 대향하는 도전성 패턴(112)의 일부에 납땜될 수 있다. 이것은 기판 상에 도 26 및 도 27의 적층을 장착하고 전기적 상호접속부를 형성하기 용이하다.
도 29는 프레임(142)이 제거되는 변형된 적층 가능한 가요성 회로의 IC 패키지(100)의 단면도이다. 이 장치는 IC 소자(104)가 비교적 크고 대향의 상단 및 하단 표면이 평행할 때 유용하게 사용된다. 이러한 예에서, IC 소자(104)의 대향 에지는 프레임 역할을 하며, 도전성 패턴(112)의 가요성 박막 베이스(114)의 단부(120, 122, 124, 126)는 프레임(142) 위로 접히며 접착제에 의해 프레임에 고정된다. 가요성 회로(102)의 중앙 부분은 전술한 방식으로 개구(118)에 제공되고, 그 결과 BGA 소자(104)의 볼(106)은 IC 패키지(104)가 장착될 때, 도전성 패턴(112)에 납땜된다. 가요성 회로(102) 및 BGA 소자(104) 사이의 공간은 전술한 방식을 이용하여 에폭시로 채워진다.
도 29의 장치는 IC 소자의 대향 표면이 서로 평행한 경우에 가장 많이 사용된다. 평행하지 않은 표면에 있어서, 프레임은 칩에 맞추어 몰딩될 수 있으며, IC 패키지 형성시에 사용된다.
전술한 적층 가능한 가요성 회로의 IC 패키지는 내부에 장착된 단일의 IC 소자를 포함하지만, 패키지 내부에는 하나 이상의 IC 소자가 조립될 수 있음이 명확하다. 이러한 예에서, 다수의 IC 소자는 다층화된 가요성 회로를 사용하여 상호접속될 수 있다. 또한, 각 캐리어의 가요성 회로의 통합 부분으로서 또는 캐리어를 적층할 때 캐리어 사이의 개별의 기판으로서 트랜스포저(transposer) 층이 형성될 수 있다.
상기 실시예는 여러 방식으로 변경될 수 있다는 것을 당업자라면 분명히 알 수 있을 것이다. 따라서, 본 발명의 권리 범위는 다음의 특허청구범위에 의해 결정되야 한다.

Claims (27)

  1. 적층 가능한 가요성 회로 IC 패키지에 있어서,
    IC 소자;
    그 위에 도전성 패턴을 가지는 가요성 베이스로 구성되며, 도전성 패턴이 IC 패키지의 적어도 하나의 에지 상에 노출되는 상기 IC 패키지를 형성하도록 상기 IC 소자의 적어도 일부로 둘러싸이는 가요성 회로; 및
    상기 도전성 패턴에 상기 IC 소자를 전기적으로 결합시키기 위한 수단의 조합을 포함하는 것을 특징으로 하는 적층 가능한 가요성 회로 IC 패키지.
  2. 제 1항에 있어서,
    상기 도전성 패턴은 상기 IC 패키지의 적어도 하나의 에지 상의 다수의 간격진 도체로 구성되며, 상기 IC 패키지는 제 1의 IC 패키지를 정의하고, 상기 제 1의 IC 패키지 상에 장착되며 상기 IC 패키지와 유사한 형태의 제 2의 적층 가능한 가요성 회로 IC 패키지 및 상기 제 1의 IC 패키지와 상기 제 2의 IC 패키지의 적어도 하나의 에지 상의 상기 제 1의 IC 패키지의 상기 간격진 도체에 상기 제 2의 IC 패키지의 다수의 간격진 도체를 전기적으로 결합시키기 위한 수단을 더 포함하는 것을 특징으로 하는 적층 가능한 가요성 회로 IC 패키지.
  3. 제 2항에 있어서,
    상기 전기적 결합 수단은 이방성 도전 에폭시를 포함하는 것을 특징으로 하는 적층 가능한 가요성 회로 IC 패키지.
  4. 제 1항에 있어서,
    내부에 상기 IC 소자가 수용되는 중앙 개구를 구비하는 프레임을 더 포함하며, 상기 가요성 회로는 상기 IC 소자가 상기 프레임의 상기 중앙 개구 내의 상기 가요성 회로에 부착되도록 상기 프레임에 부착되며 상기 가요성 회로는 상기 프레임의 단부 위로 연장되며 상기 도전성 패턴을 노출시키는 것을 특징으로 하는 적층 가능한 가요성 회로 IC 패키지.
  5. 제 4항에 있어서,
    상기 IC 소자는 베어 칩을 포함하며, 상기 IC 소자를 상기 도전성 패턴에 전기적으로 결합시키는 상기 수단은 상기 칩의 도전성 패드와 상기 가요성 회로의 상기 도전성 패턴 사이에 결합된 다수의 와이어 본드를 포함하는 것을 특징으로 하는 적층 가능한 가요성 회로 IC 패키지.
  6. 제 5항에 있어서,
    상기 프레임 내에 상기 칩과 상기 와이어 본드를 둘러싸는 포팅 화합물을 더 포함하는 것을 특징으로 하는 적층 가능한 가요성 회로 IC 패키지.
  7. 제 4항에 있어서,
    상기 IC 소자는 그 표면 상에 접촉부의 볼 격자 배열을 구비하는 BGA 소자를 포함하며, 상기 가요성 회로의 상기 가요성 베이스는 상기 도전성 패턴까지 연장되는 다수의 개구를 포함하며, 상기 BGA 소자 접촉부의 상기 볼 격자 배열은 상기 다수의 개구 내에 남으며, 상기 IC 소자를 상기 도전성 패턴에 전기적으로 결합시키기 위한 상기 수단은 접촉부의 상기 볼 격자 배열을 상기 도전성 패턴에 결합시키는 땜납을 포함하는 것을 특징으로 하는 적층 가능한 가요성 회로 IC 패키지.
  8. 제 7항에 있어서,
    그 위에 접촉부의 상기 볼 격자 배열을 구비하는 상기 BGA 소자 표면과 상기 가요성 회로의 상기 가요성 베이스 사이의 공간을 채우는 포팅 화합물을 더 포함하는 것을 특징으로 하는 적층 가능한 가요성 회로 IC 패키지.
  9. 다수의 가요성 회로 IC 패키지, IC 소자를 포함하는 상기 각각의 IC 패키지 및 상기 IC 소자의 일부 주위로 연장되며 그 위에 상기 IC 소자에 전기적으로 결합된 도전성 패턴을 구비하는 가요성 베이스를 포함하는 가요성 회로로 구성된 적층에 있어서,
    상기 각각의 IC 패키지의 상기 가요성 회로의 상기 도전성 패턴은 적어도 하나의 인접한 패키지의 상기 가요성 회로의 상기 도전성 패턴에 전기적으로 결합되는 것을 특징으로 하는 적층.
  10. 제 9항에 있어서,
    상기 각각의 IC 패키지의 상기 가요성 회로의 상기 도전성 패턴은 이방성 도전 에폭시에 의해 적어도 인접한 IC 패키지의 상기 가요성 회로의 상기 도전성 패턴에 전기적으로 결합되는 것을 특징으로 하는 적층.
  11. 제 9항에 있어서,
    상기 각각의 IC 패키지는 상기 패키지의 대향 단부 사이에 장착된 IC 소자를 구비하는 긴 프레임을 포함하며 상기 가요성 회로는 상기 프레임 상에 장착되어 상기 대향 단부 주위로 연장되며 상기 각각의 대향 단부에서 상기 도전성 패턴을 노출시키는 것을 특징으로 하는 적층.
  12. 제 11항에 있어서,
    상기 적층에서 상기 IC 패키지의 최하부는 기판에 대한 상기 적층의 결합 및 전기적 상호접속을 용이하게 하기 위해 상기 각각의 대향 단부의 상기 도전성 패턴 상에 다수의 접촉부를 구비하는 것을 특징으로 하는 적층.
  13. 적층 가능한 가요성 회로 IC 패키지에 있어서,
    대향 단부 사이에 중앙 개구를 구비하는 긴 플라스틱 프레임;
    상기 프레임의 상기 중앙 개구 내에 장착된 가요성 회로;
    그 위에 도전성 패턴을 갖는 가요성 베이스를 포함하며, 상기 프레임의 상기 대향 단부 주위를 둘러싸며 상기 대향 단부의 상기 도전성 패턴을 노출시키기 위해 상기 프레임 상에 장착되는 가요성 회로;
    상기 IC 소자를 상기 도전성 패턴에 전기적으로 결합시키기 위한 수단; 및
    상기 프레임 내에 상기 IC 소자의 일부를 둘러싸는 인캡슐런트의 조합을 포함하는 것을 특징으로 하는 적층 가능한 가요성 회로 IC 패키지.
  14. 제 13항에 있어서,
    상기 IC 소자는 베어 칩을 포함하며 상기 전기적 결합 수단은 상기 칩과 상기 프레임의 상기 도전성 패턴 사이에서 결합되며 연장되는 다수의 와이어 본드를 포함하는 것을 특징으로 하는 적층 가능한 가요성 회로 IC 패키지.
  15. 제 13항에 있어서,
    상기 가요성 회로는 상기 프레임의 상기 중앙 개구 사이로 연장되며 상기 IC 소자는 상기 개구 내에 고정되는 것을 특징으로 하는 적층 가능한 가요성 회로 IC 패키지.
  16. 제 13항에 있어서,
    상기 IC 소자는 베어 칩을 포함하며, 상기 가요성 회로는 상기 프레임의 상기 중앙 개구 영역 내에 중앙 개구를 가지며 상기 칩은 상기 칩의 바닥면이 상기프레임에 대향하는 상기 가요성 회로의 인접한 하부면과 동일 평면이 되도록 상기 가요성 회로의 상기 중앙 개구 내에 배치되는 것을 특징으로 하는 적층 가능한 가요성 회로 IC 패키지.
  17. 적층 가능한 가요성 회로 IC 패키지 제조 방법에 있어서,
    그 위에 도전성 패턴을 구비하는 가요성 회로를 제공하는 단계;
    그 내부에 개구를 구비하는 프레임을 제공하는 단계;
    상기 가요성 회로가 상기 프레임의 적어도 하나의 단부로 둘러싸이고 상기 단부 상의 상기 도전성 패턴을 노출시키도록 상기 가요성 회로로 상기 프레임을 고정시키는 단계;
    상기 프레임의 상기 개구 내의 상기 가요성 회로에 상기 IC 소자를 고정시키는 단계;
    상기 가요성 회로 상의 상기 도전성 패턴에 상기 IC 소자를 전기적으로 결합시키는 단계; 및
    상기 IC 소자를 에폭시로 둘러싸는 단계를 포함하는 것을 특징으로 하는 방법.
  18. 제 17항에 있어서,
    상기 가요성 회로를 제공하는 단계는 상기 가요성 회로를 형성하기 위해 가요성 박막 베이스 층 상에 도전성 패턴을 형성하는 단계를 포함하는 것을 특징으로하는 방법.
  19. 제 17항에 있어서,
    상기 IC 소자는 베어 칩을 포함하며, 상기 IC 소자를 상기 가요성 회로 상의 상기 도전성 패턴에 전기적으로 결합시키는 단계는 상기 적어도 하나의 단부 상의 상기 가요성 회로의 상기 도전성 패턴에 상기 칩 상의 도전성 패드를 와이어 본딩하는 단계를 포함하며, 상기 둘러싸는 단계는 상기 칩과 상기 와이어 본드를 에폭시로 둘러싸는 단계를 포함하는 것을 특징으로 하는 방법.
  20. 제 17항에 있어서,
    상기 프레임의 상기 개구는 상기 프레임의 대향하는 램프 다운 단부 사이의 중앙 개구이며, 상기 프레임을 고정시키는 단계는 상기 가요성 회로의 중앙 부분의 상기 프레임을 본딩하며 상기 중앙 부분의 대향 측 상의 상기 가요성 회로의 대향 단부를 상기 프레임의 상기 램프 다운 단부까지 둘러싸서 본딩하는 단계를 포함하는 것을 특징으로 하는 방법.
  21. 제 17항에 있어서,
    상기 IC 소자를 고정시키는 상기 단계는 상기 IC 소자를 상기 프레임의 상기 개구 내의 상기 가요성 회로에 에폭시를 이용하여 본딩하는 단계를 포함하는 것을 특징으로 하는 방법.
  22. 제 17항에 있어서,
    상기 적어도 2개의 적층 가능한 가요성 회로 IC 패키지가 형성되며, 상기 적어도 2개의 적층 가능한 가요성 회로 IC 패키지의 상기 노출된 도전성 패턴 사이에 이방성 도전 에폭시를 제공함으로써 상기 적어도 2개의 적층 가능한 가요성 회로 IC 패키지를 적층 하는 단계 및 상기 적어도 2개의 적층 가능한 가요성 회로 IC 패키지에 함께 압력을 가하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  23. 적층 가능한 가요성 회로 IC 패키지 제조 방법에 있어서,
    그 위에 도전성 패턴을 구비하는 가요성 회로를 제공하는 단계;
    상기 가요성 회로에서 상기 도전성 패턴까지 홀 매트릭스를 형성하는 단계;
    상기 홀 매트릭스 내에 BGA 소자의 볼 격자 배열을 배치하여 상기 도전성 패턴에 상기 볼 격자 배열을 결합시키는 단계;
    상기 가요성 회로과 상기 BGA 소자 사이의 공간을 에폭시로 채우는 단계;
    내부에 개부를 구비하는 프레임을 제공하는 단계;
    상기 BGA 소자 위에 상기 프레임을 배치하여 상기 가요성 회로에 본딩하는 단계; 및
    상기 가요성 회로의 일부를 상기 프레임 위로 접어서 본딩하는 단계를 포함하는 것을 특징으로 하는 방법.
  24. 제 23항에 있어서,
    상기 가요성 회로를 제공하는 단계는 가요성 박막 베이스 층 상에 도전층을 증착하며 도전성 패턴을 형성하기 위해 상기 도전층을 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
  25. 제 23항에 있어서,
    상기 볼 격자 배열을 상기 도전성 패턴에 결합시키는 단계는 상기 도전성 패턴에 상기 볼 격자 배열을 납땜하는 단계를 포함하는 것을 특징으로 하는 방법.
  26. 제 23항에 있어서,
    상기 프레임 내의 상기 개구는 상기 프레임의 중앙 부분이며, 상기 접는 단계는 상기 중앙 부분의 외측의 상기 가요성 회로의 주변 부분을 상기 프레임 위로 접어서 접착제로 고정시키는 단계를 포함하는 것을 특징으로 하는 방법.
  27. 제 23항에 있어서,
    상기 적어도 2개의 적층 가능한 가요성 회로 IC 패키지가 형성되며, 상기 가요성 회로의 접힌 부분의 도전성 패턴 사이에 이방성 도전 에폭시를 제공하여 상기 적어도 2개의 적층 가능한 가요성 회로 IC 패키지에 함께 압력을 가함으로써 상기 적어도 2개의 적층 가능한 가요성 회로 IC 패키지를 적층하는 단계를 더 포함하는 것을 특징으로 하는 방법.
KR1020017014056A 1999-05-05 2000-05-05 적층 가능한 가요성 회로 ｉｃ 패키지 및 그 제조 방법 Withdrawn KR20020009605A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/305,584 US6323060B1 (en) 1999-05-05 1999-05-05 Stackable flex circuit IC package and method of making same
US09/305,584 1999-05-05
PCT/US2000/012393 WO2000067314A1 (en) 1999-05-05 2000-05-05 Stackable flex circuit ic package and method of making the same

Publications (1)

Publication Number Publication Date
KR20020009605A true KR20020009605A (ko) 2002-02-01

Family

ID=23181406

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020017014056A Withdrawn KR20020009605A (ko) 1999-05-05 2000-05-05 적층 가능한 가요성 회로 ｉｃ 패키지 및 그 제조 방법

Country Status (6)

Country Link
US (4) US6323060B1 (ko)
EP (1) EP1192658A4 (ko)
JP (1) JP2002543618A (ko)
KR (1) KR20020009605A (ko)
HK (1) HK1045759A1 (ko)
WO (1) WO2000067314A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9443783B2 (en) 2012-06-27 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC stacking device and method of manufacture

Families Citing this family (127)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5484959A (en) * 1992-12-11 1996-01-16 Staktek Corporation High density lead-on-package fabrication method and apparatus
US6205654B1 (en) 1992-12-11 2001-03-27 Staktek Group L.P. Method of manufacturing a surface mount package
US6323060B1 (en) 1999-05-05 2001-11-27 Dense-Pac Microsystems, Inc. Stackable flex circuit IC package and method of making same
US6351029B1 (en) * 1999-05-05 2002-02-26 Harlan R. Isaak Stackable flex circuit chip package and method of making same
US6572387B2 (en) 1999-09-24 2003-06-03 Staktek Group, L.P. Flexible circuit connector for stacked chip module
US6262895B1 (en) 2000-01-13 2001-07-17 John A. Forthun Stackable chip package with flex carrier
JP2001352035A (ja) * 2000-06-07 2001-12-21 Sony Corp 多層半導体装置の組立治具及び多層半導体装置の製造方法
US6660561B2 (en) * 2000-06-15 2003-12-09 Dpac Technologies Corp. Method of assembling a stackable integrated circuit chip
SG114488A1 (en) * 2000-06-28 2005-09-28 Micron Technology Inc Flexible ball grid array chip scale packages and methods of fabrication
US6906539B2 (en) * 2000-07-19 2005-06-14 Texas Instruments Incorporated High density, area array probe card apparatus
US6524881B1 (en) 2000-08-25 2003-02-25 Micron Technology, Inc. Method and apparatus for marking a bare semiconductor die
US7115986B2 (en) 2001-05-02 2006-10-03 Micron Technology, Inc. Flexible ball grid array chip scale packages
US20020190367A1 (en) * 2001-06-15 2002-12-19 Mantz Frank E. Slice interconnect structure
US20030002267A1 (en) * 2001-06-15 2003-01-02 Mantz Frank E. I/O interface structure
DE10138278C1 (de) * 2001-08-10 2003-04-03 Infineon Technologies Ag Elektronisches Bauteil mit aufeinander gestapelten elektronischen Bauelementen und Verfahren zur Herstellung derselben
SG122743A1 (en) 2001-08-21 2006-06-29 Micron Technology Inc Microelectronic devices and methods of manufacture
US20030046492A1 (en) * 2001-08-28 2003-03-06 International Business Machines Corporation, Armonk, New York Configurable memory array
US20060255446A1 (en) 2001-10-26 2006-11-16 Staktek Group, L.P. Stacked modules and method
US6914324B2 (en) * 2001-10-26 2005-07-05 Staktek Group L.P. Memory expansion and chip scale stacking system and method
US7371609B2 (en) 2001-10-26 2008-05-13 Staktek Group L.P. Stacked module systems and methods
US6940729B2 (en) 2001-10-26 2005-09-06 Staktek Group L.P. Integrated circuit stacking system and method
US7656678B2 (en) 2001-10-26 2010-02-02 Entorian Technologies, Lp Stacked module systems
US20040195666A1 (en) * 2001-10-26 2004-10-07 Julian Partridge Stacked module systems and methods
US7202555B2 (en) 2001-10-26 2007-04-10 Staktek Group L.P. Pitch change and chip scale stacking system and method
US7310458B2 (en) 2001-10-26 2007-12-18 Staktek Group L.P. Stacked module systems and methods
US6956284B2 (en) * 2001-10-26 2005-10-18 Staktek Group L.P. Integrated circuit stacking system and method
US7026708B2 (en) * 2001-10-26 2006-04-11 Staktek Group L.P. Low profile chip scale stacking system and method
US6576992B1 (en) * 2001-10-26 2003-06-10 Staktek Group L.P. Chip scale stacking system and method
US7485951B2 (en) * 2001-10-26 2009-02-03 Entorian Technologies, Lp Modularized die stacking system and method
US20050056921A1 (en) * 2003-09-15 2005-03-17 Staktek Group L.P. Stacked module systems and methods
US20030234443A1 (en) 2001-10-26 2003-12-25 Staktek Group, L.P. Low profile stacking system and method
US20050009234A1 (en) * 2001-10-26 2005-01-13 Staktek Group, L.P. Stacked module systems and methods for CSP packages
US7053478B2 (en) 2001-10-26 2006-05-30 Staktek Group L.P. Pitch change and chip scale stacking system
US7081373B2 (en) 2001-12-14 2006-07-25 Staktek Group, L.P. CSP chip stack with flex circuit
SG104293A1 (en) 2002-01-09 2004-06-21 Micron Technology Inc Elimination of rdl using tape base flip chip on flex for die stacking
US6967411B2 (en) * 2002-02-07 2005-11-22 Irvine Sensors Corporation Stackable layers containing ball grid array packages
US7242082B2 (en) * 2002-02-07 2007-07-10 Irvine Sensors Corp. Stackable layer containing ball grid array package
US7169685B2 (en) 2002-02-25 2007-01-30 Micron Technology, Inc. Wafer back side coating to balance stress from passivation layer on front of wafer and be used as die attach adhesive
SG115459A1 (en) 2002-03-04 2005-10-28 Micron Technology Inc Flip chip packaging using recessed interposer terminals
US6975035B2 (en) 2002-03-04 2005-12-13 Micron Technology, Inc. Method and apparatus for dielectric filling of flip chip on interposer assembly
SG121707A1 (en) 2002-03-04 2006-05-26 Micron Technology Inc Method and apparatus for flip-chip packaging providing testing capability
SG115456A1 (en) 2002-03-04 2005-10-28 Micron Technology Inc Semiconductor die packages with recessed interconnecting structures and methods for assembling the same
SG115455A1 (en) 2002-03-04 2005-10-28 Micron Technology Inc Methods for assembly and packaging of flip chip configured dice with interposer
SG111935A1 (en) 2002-03-04 2005-06-29 Micron Technology Inc Interposer configured to reduce the profiles of semiconductor device assemblies and packages including the same and methods
US20040036170A1 (en) 2002-08-20 2004-02-26 Lee Teck Kheng Double bumping of flexible substrate for first and second level interconnects
US6856010B2 (en) * 2002-12-05 2005-02-15 Staktek Group L.P. Thin scale outline package
EP1447844A3 (en) * 2003-02-11 2004-10-06 Axalto S.A. Reinforced semiconductor wafer
FR2852190B1 (fr) * 2003-03-03 2005-09-23 Procede de fabrication d'un composant ou d'un module electronique et composant ou module correspondant
US20040207990A1 (en) * 2003-04-21 2004-10-21 Rose Andrew C. Stair-step signal routing
US20040245615A1 (en) * 2003-06-03 2004-12-09 Staktek Group, L.P. Point to point memory expansion system and method
KR100521279B1 (ko) * 2003-06-11 2005-10-14 삼성전자주식회사 적층 칩 패키지
US6984881B2 (en) 2003-06-16 2006-01-10 Sandisk Corporation Stackable integrated circuit package and method therefor
US7309923B2 (en) * 2003-06-16 2007-12-18 Sandisk Corporation Integrated circuit package having stacked integrated circuits and method therefor
US6879032B2 (en) * 2003-07-18 2005-04-12 Agilent Technologies, Inc. Folded flex circuit interconnect having a grid array interface
US7542304B2 (en) 2003-09-15 2009-06-02 Entorian Technologies, Lp Memory expansion and integrated circuit stacking system and method
US6972482B2 (en) * 2003-09-22 2005-12-06 Intel Corporation Electronic package having a folded flexible substrate and method of manufacturing the same
IL158139A0 (en) * 2003-09-25 2004-09-27 Enzymotec Ltd Stabilized formulations of phosphatidyl serine
DE10345391B3 (de) * 2003-09-30 2005-02-17 Infineon Technologies Ag Verfahren zur Herstellung eines Multi-Chip-Moduls und Multi-Chip-Modul
US7009296B1 (en) 2004-01-15 2006-03-07 Amkor Technology, Inc. Semiconductor package with substrate coupled to a peripheral side surface of a semiconductor die
US7258549B2 (en) * 2004-02-20 2007-08-21 Matsushita Electric Industrial Co., Ltd. Connection member and mount assembly and production method of the same
US20050212144A1 (en) * 2004-03-25 2005-09-29 Rugg William L Stacked die for inclusion in standard package technology
US20050224919A1 (en) * 2004-04-01 2005-10-13 Chippac, Inc Spacer die structure and method for attaching
US20060033187A1 (en) * 2004-08-12 2006-02-16 Staktek Group, L.P. Rugged CSP module system and method
US20060043558A1 (en) * 2004-09-01 2006-03-02 Staktek Group L.P. Stacked integrated circuit cascade signaling system and method
US7760513B2 (en) 2004-09-03 2010-07-20 Entorian Technologies Lp Modified core for circuit module system and method
US20060050492A1 (en) 2004-09-03 2006-03-09 Staktek Group, L.P. Thin module system and method
US7606040B2 (en) 2004-09-03 2009-10-20 Entorian Technologies, Lp Memory module system and method
US7324352B2 (en) 2004-09-03 2008-01-29 Staktek Group L.P. High capacity thin module system and method
US7443023B2 (en) 2004-09-03 2008-10-28 Entorian Technologies, Lp High capacity thin module system
US20060261449A1 (en) * 2005-05-18 2006-11-23 Staktek Group L.P. Memory module system and method
US7606049B2 (en) 2004-09-03 2009-10-20 Entorian Technologies, Lp Module thermal management system and method
US7542297B2 (en) 2004-09-03 2009-06-02 Entorian Technologies, Lp Optimized mounting area circuit module system and method
US7511968B2 (en) 2004-09-03 2009-03-31 Entorian Technologies, Lp Buffered thin module system and method
US20060049513A1 (en) * 2004-09-03 2006-03-09 Staktek Group L.P. Thin module system and method with thermal management
US7522421B2 (en) 2004-09-03 2009-04-21 Entorian Technologies, Lp Split core circuit module
US20060053345A1 (en) * 2004-09-03 2006-03-09 Staktek Group L.P. Thin module system and method
US7446410B2 (en) 2004-09-03 2008-11-04 Entorian Technologies, Lp Circuit module with thermal casing systems
US7468893B2 (en) 2004-09-03 2008-12-23 Entorian Technologies, Lp Thin module system and method
US7616452B2 (en) 2004-09-03 2009-11-10 Entorian Technologies, Lp Flex circuit constructions for high capacity circuit module systems and methods
US7579687B2 (en) 2004-09-03 2009-08-25 Entorian Technologies, Lp Circuit module turbulence enhancement systems and methods
US7606050B2 (en) 2004-09-03 2009-10-20 Entorian Technologies, Lp Compact module system and method
US7289327B2 (en) 2006-02-27 2007-10-30 Stakick Group L.P. Active cooling methods and apparatus for modules
US7423885B2 (en) 2004-09-03 2008-09-09 Entorian Technologies, Lp Die module system
US20060055024A1 (en) * 2004-09-14 2006-03-16 Staktek Group, L.P. Adapted leaded integrated circuit module
JP2006100302A (ja) * 2004-09-28 2006-04-13 Sharp Corp 高周波モジュールおよびその製造方法
US20060072297A1 (en) * 2004-10-01 2006-04-06 Staktek Group L.P. Circuit Module Access System and Method
US20060118936A1 (en) * 2004-12-03 2006-06-08 Staktek Group L.P. Circuit module component mounting system and method
US7309914B2 (en) 2005-01-20 2007-12-18 Staktek Group L.P. Inverted CSP stacking system and method
US20060175693A1 (en) * 2005-02-04 2006-08-10 Staktek Group, L.P. Systems, methods, and apparatus for generating ball-out matrix configuration output for a flex circuit
US7709943B2 (en) * 2005-02-14 2010-05-04 Daniel Michaels Stacked ball grid array package module utilizing one or more interposer layers
US7291907B2 (en) * 2005-02-28 2007-11-06 Infineon Technologies, Ag Chip stack employing a flex circuit
US20060244114A1 (en) * 2005-04-28 2006-11-02 Staktek Group L.P. Systems, methods, and apparatus for connecting a set of contacts on an integrated circuit to a flex circuit via a contact beam
US20060250780A1 (en) * 2005-05-06 2006-11-09 Staktek Group L.P. System component interposer
US7033861B1 (en) * 2005-05-18 2006-04-25 Staktek Group L.P. Stacked module systems and method
US20060267173A1 (en) * 2005-05-26 2006-11-30 Sandisk Corporation Integrated circuit package having stacked integrated circuits and method therefor
US7576995B2 (en) 2005-11-04 2009-08-18 Entorian Technologies, Lp Flex circuit apparatus and method for adding capacitance while conserving circuit board surface area
US20070158821A1 (en) * 2006-01-11 2007-07-12 Leland Szewerenko Managed memory component
US7508058B2 (en) * 2006-01-11 2009-03-24 Entorian Technologies, Lp Stacked integrated circuit module
US7508069B2 (en) 2006-01-11 2009-03-24 Entorian Technologies, Lp Managed memory component
US7605454B2 (en) 2006-01-11 2009-10-20 Entorian Technologies, Lp Memory card and method for devising
US7608920B2 (en) 2006-01-11 2009-10-27 Entorian Technologies, Lp Memory card and method for devising
US7304382B2 (en) 2006-01-11 2007-12-04 Staktek Group L.P. Managed memory component
US20070164416A1 (en) * 2006-01-17 2007-07-19 James Douglas Wehrly Managed memory component
US7511969B2 (en) 2006-02-02 2009-03-31 Entorian Technologies, Lp Composite core circuit module system and method
US7990727B1 (en) 2006-04-03 2011-08-02 Aprolase Development Co., Llc Ball grid array stack
US20070262429A1 (en) * 2006-05-15 2007-11-15 Staktek Group, L.P. Perimeter stacking system and method
WO2007148154A1 (en) * 2006-06-16 2007-12-27 Koninklijke Philips Electronics N.V. Stackable ic package with top and bottom interconnect
US7888185B2 (en) 2006-08-17 2011-02-15 Micron Technology, Inc. Semiconductor device assemblies and systems including at least one conductive pathway extending around a side of at least one semiconductor device
KR100891516B1 (ko) * 2006-08-31 2009-04-06 주식회사 하이닉스반도체 적층 가능한 에프비지에이 타입 반도체 패키지와 이를이용한 적층 패키지
US7468553B2 (en) 2006-10-20 2008-12-23 Entorian Technologies, Lp Stackable micropackages and stacked modules
US7417310B2 (en) 2006-11-02 2008-08-26 Entorian Technologies, Lp Circuit module having force resistant construction
KR100829614B1 (ko) * 2006-12-29 2008-05-14 삼성전자주식회사 반도체 스택 패키지 및 그의 제조 방법
TW200917391A (en) * 2007-06-20 2009-04-16 Vertical Circuits Inc Three-dimensional circuitry formed on integrated circuit device using two-dimensional fabrication
US7714426B1 (en) 2007-07-07 2010-05-11 Keith Gann Ball grid array package format layers and structure
US7843046B2 (en) * 2008-02-19 2010-11-30 Vertical Circuits, Inc. Flat leadless packages and stacked leadless package assemblies
US8338940B2 (en) * 2008-03-28 2012-12-25 Nec Corporation Semiconductor device
EP2306516A1 (en) * 2009-09-30 2011-04-06 Tyco Electronics Nederland B.V. Semiconductor device, method for fabricating a semiconductor device and lead frame, comprising a bent contact section
KR101191044B1 (ko) * 2010-06-18 2012-10-15 한국과학기술원 3차원 적층 패키지 및 그 제조방법
US8237275B2 (en) 2010-06-21 2012-08-07 Aeroflex Colorado Springs Inc. Tungsten stiffener for flexible substrate assembly
CN102378501B (zh) * 2010-07-13 2013-06-26 富葵精密组件(深圳)有限公司 电路板制作方法
CN102340938B (zh) * 2010-07-29 2013-08-28 富葵精密组件(深圳)有限公司 电路板制作方法
US8362602B2 (en) * 2010-08-09 2013-01-29 Headway Technologies, Inc. Layered chip package and method of manufacturing same
KR101796116B1 (ko) 2010-10-20 2017-11-10 삼성전자 주식회사 반도체 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 그 동작방법
US20120133381A1 (en) * 2010-11-30 2012-05-31 Electro Scientific Industries, Inc. Stackable semiconductor chip with edge features and methods of fabricating and processing same
KR101555211B1 (ko) * 2011-10-05 2015-09-25 한국전자통신연구원 직물 회로 기판 및 이의 제조 방법
CN203225947U (zh) * 2013-03-28 2013-10-02 富士康(昆山)电脑接插件有限公司 印刷电路板组件
US11201096B2 (en) 2019-07-09 2021-12-14 Texas Instruments Incorporated Packaged device with die wrapped by a substrate

Family Cites Families (284)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3411122A (en) 1966-01-13 1968-11-12 Ibm Electrical resistance element and method of fabricating
US3436604A (en) 1966-04-25 1969-04-01 Texas Instruments Inc Complex integrated circuit array and method for fabricating same
US3654394A (en) 1969-07-08 1972-04-04 Gordon Eng Co Field effect transistor switch, particularly for multiplexing
US3772776A (en) 1969-12-03 1973-11-20 Thomas & Betts Corp Method of interconnecting memory plane boards
US3723977A (en) 1969-12-08 1973-03-27 Owens Illinois Inc Gas discharge panel with photoconductive material
US3746934A (en) 1971-05-06 1973-07-17 Siemens Ag Stack arrangement of semiconductor chips
US3766439A (en) 1972-01-12 1973-10-16 Gen Electric Electronic module using flexible printed circuit board with heat sink means
CH591418A5 (ko) 1973-02-20 1977-09-15 Sandoz Ag
US3983547A (en) 1974-06-27 1976-09-28 International Business Machines - Ibm Three-dimensional bubble device
US4079511A (en) 1976-07-30 1978-03-21 Amp Incorporated Method for packaging hermetically sealed integrated circuit chips on lead frames
US4288841A (en) 1979-09-20 1981-09-08 Bell Telephone Laboratories, Incorporated Double cavity semiconductor chip carrier
US4437235A (en) 1980-12-29 1984-03-20 Honeywell Information Systems Inc. Integrated circuit package
JPS57181146A (en) 1981-04-30 1982-11-08 Hitachi Ltd Resin-sealed semiconductor device
US4513368A (en) 1981-05-22 1985-04-23 Data General Corporation Digital data processing system having object-based logical memory addressing and self-structuring modular memory
US4406508A (en) 1981-07-02 1983-09-27 Thomas & Betts Corporation Dual-in-line package assembly
JPS6055458A (ja) 1983-09-05 1985-03-30 Matsushita Electric Ind Co Ltd Ｃｍｏｓトランジスタ回路
US4712129A (en) 1983-12-12 1987-12-08 Texas Instruments Incorporated Integrated circuit device with textured bar cover
JPS60194548A (ja) 1984-03-16 1985-10-03 Nec Corp チツプキヤリヤ
US4587596A (en) 1984-04-09 1986-05-06 Amp Incorporated High density mother/daughter circuit board connector
JPS60254762A (ja) 1984-05-31 1985-12-16 Fujitsu Ltd 半導体素子のパツケ−ジ
DE3586893D1 (de) 1984-12-28 1993-01-21 Micro Co Ltd Stapelverfahren fuer gedruckte schaltungen.
EP0218796B1 (en) 1985-08-16 1990-10-31 Dai-Ichi Seiko Co. Ltd. Semiconductor device comprising a plug-in-type package
US4696525A (en) 1985-12-13 1987-09-29 Amp Incorporated Socket for stacking integrated circuit packages
US4722691A (en) 1986-02-03 1988-02-02 General Motors Corporation Header assembly for a printed circuit board
JPS62230027A (ja) 1986-03-31 1987-10-08 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US4763188A (en) 1986-08-08 1988-08-09 Thomas Johnson Packaging system for multiple semiconductor devices
DE3633251A1 (de) 1986-09-30 1988-03-31 Siemens Ag Optoelektronisches koppelelement
JPS63153849A (ja) 1986-12-17 1988-06-27 Nec Corp 半導体装置
US4839717A (en) 1986-12-19 1989-06-13 Fairchild Semiconductor Corporation Ceramic package for high frequency semiconductor devices
US4821007A (en) 1987-02-06 1989-04-11 Tektronix, Inc. Strip line circuit component and method of manufacture
US5159535A (en) 1987-03-11 1992-10-27 International Business Machines Corporation Method and apparatus for mounting a flexible film semiconductor chip carrier on a circuitized substrate
US5201451A (en) 1987-03-11 1993-04-13 International Business Machines Corp. Method and apparatus for mounting a flexible film semiconductor chip carrier on a circuitized substrate
US4862249A (en) 1987-04-17 1989-08-29 Xoc Devices, Inc. Packaging system for stacking integrated circuits
US5064762A (en) 1987-05-07 1991-11-12 Rabinowitz Israel N Increasing the inositol yield from almond hulls
IT1214254B (it) 1987-09-23 1990-01-10 Sgs Microelettonica S P A Dispositivo a semiconduttore in contenitore plastico o ceramico con "chips" fissati su entrambi i lati dell'isola centrale del "frame".
US5016138A (en) 1987-10-27 1991-05-14 Woodman John K Three dimensional integrated circuit package
US4983533A (en) 1987-10-28 1991-01-08 Irvine Sensors Corporation High-density electronic modules - process and product
US5198888A (en) 1987-12-28 1993-03-30 Hitachi, Ltd. Semiconductor stacked device
US4833568A (en) 1988-01-29 1989-05-23 Berhold G Mark Three-dimensional circuit component assembly and method corresponding thereto
JP2600753B2 (ja) 1988-02-03 1997-04-16 日本電気株式会社 入力回路
US4891789A (en) 1988-03-03 1990-01-02 Bull Hn Information Systems, Inc. Surface mounted multilayer memory printed circuit board
US5138434A (en) 1991-01-22 1992-08-11 Micron Technology, Inc. Packaging for semiconductor logic devices
US4911643A (en) 1988-10-11 1990-03-27 Beta Phase, Inc. High density and high signal integrity connector
US4956694A (en) 1988-11-04 1990-09-11 Dense-Pac Microsystems, Inc. Integrated circuit chip stacking
WO1990006609A1 (en) 1988-11-16 1990-06-14 Motorola, Inc. Flexible substrate electronic assembly
EP0382203B1 (en) 1989-02-10 1995-04-26 Fujitsu Limited Ceramic package type semiconductor device and method of assembling the same
JP2885414B2 (ja) * 1989-03-13 1999-04-26 株式会社日立製作所 半導体装置、その実装方法および電子装置
DE69006609T2 (de) 1989-03-15 1994-06-30 Ngk Insulators Ltd Keramischer Deckel zum Verschliessen eines Halbleiterelements und Verfahren zum Verschliessen eines Halbleiterelements in einer keramischen Packung.
US4953060A (en) 1989-05-05 1990-08-28 Ncr Corporation Stackable integrated circuit chip package with improved heat removal
US5104820A (en) 1989-07-07 1992-04-14 Irvine Sensors Corporation Method of fabricating electronic circuitry unit containing stacked IC layers having lead rerouting
US5057903A (en) 1989-07-17 1991-10-15 Microelectronics And Computer Technology Corporation Thermal heat sink encapsulated integrated circuit
US5231304A (en) 1989-07-27 1993-07-27 Grumman Aerospace Corporation Framed chip hybrid stacked layer assembly
US5200362A (en) 1989-09-06 1993-04-06 Motorola, Inc. Method of attaching conductive traces to an encapsulated semiconductor die using a removable transfer film
US5068708A (en) 1989-10-02 1991-11-26 Advanced Micro Devices, Inc. Ground plane for plastic encapsulated integrated circuit die packages
US4967950A (en) 1989-10-31 1990-11-06 International Business Machines Corporation Soldering method
US5012323A (en) 1989-11-20 1991-04-30 Micron Technology, Inc. Double-die semiconductor package having a back-bonded die and a face-bonded die interconnected on a single leadframe
US5041902A (en) 1989-12-14 1991-08-20 Motorola, Inc. Molded electronic package with compression structures
JPH03227541A (ja) 1990-02-01 1991-10-08 Hitachi Ltd 半導体装置
US5083697A (en) 1990-02-14 1992-01-28 Difrancesco Louis Particle-enhanced joining of metal surfaces
US5041015A (en) 1990-03-30 1991-08-20 Cal Flex, Inc. Electrical jumper assembly
US5261068A (en) 1990-05-25 1993-11-09 Dell Usa L.P. Dual path memory retrieval system for an interleaved dynamic RAM memory unit
US5148265A (en) * 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
US5679977A (en) * 1990-09-24 1997-10-21 Tessera, Inc. Semiconductor chip assemblies, methods of making same and components for same
JP3242101B2 (ja) 1990-10-05 2001-12-25 三菱電機株式会社 半導体集積回路
JPH04162556A (ja) 1990-10-25 1992-06-08 Mitsubishi Electric Corp リードフレーム及びその製造方法
US5117282A (en) 1990-10-29 1992-05-26 Harris Corporation Stacked configuration for integrated circuit devices
JPH04209562A (ja) 1990-12-06 1992-07-30 Fujitsu Ltd 半導体パッケージのモジュール構造
US5219794A (en) 1991-03-14 1993-06-15 Hitachi, Ltd. Semiconductor integrated circuit device and method of fabricating same
US5289062A (en) 1991-03-18 1994-02-22 Quality Semiconductor, Inc. Fast transmission gate switch
US5099393A (en) 1991-03-25 1992-03-24 International Business Machines Corporation Electronic package for high density applications
US5158912A (en) 1991-04-09 1992-10-27 Digital Equipment Corporation Integral heatsink semiconductor package
US5138430A (en) 1991-06-06 1992-08-11 International Business Machines Corporation High performance versatile thermally enhanced IC chip mounting
US5214307A (en) 1991-07-08 1993-05-25 Micron Technology, Inc. Lead frame for semiconductor devices having improved adhesive bond line control
US5311401A (en) 1991-07-09 1994-05-10 Hughes Aircraft Company Stacked chip assembly and manufacturing method therefor
US5252857A (en) 1991-08-05 1993-10-12 International Business Machines Corporation Stacked DCA memory chips
US5448450A (en) 1991-08-15 1995-09-05 Staktek Corporation Lead-on-chip integrated circuit apparatus
JP2967621B2 (ja) 1991-08-27 1999-10-25 日本電気株式会社 半導体装置用パッケージの製造方法
JP2555811B2 (ja) 1991-09-10 1996-11-20 富士通株式会社 半導体チップのフリップチップ接合方法
US5239447A (en) 1991-09-13 1993-08-24 International Business Machines Corporation Stepped electronic device package
US5168926A (en) 1991-09-25 1992-12-08 Intel Corporation Heat sink design integrating interface material
US5128831A (en) 1991-10-31 1992-07-07 Micron Technology, Inc. High-density electronic package comprising stacked sub-modules which are electrically interconnected by solder-filled vias
IT1252136B (it) 1991-11-29 1995-06-05 St Microelectronics Srl Struttura di dispositivo a semiconduttore con dissipatore metallico e corpo in plastica, con mezzi per una connessione elettrica al dissipatore di alta affidabilita'
US5397916A (en) 1991-12-10 1995-03-14 Normington; Peter J. C. Semiconductor device including stacked die
US5281852A (en) 1991-12-10 1994-01-25 Normington Peter J C Semiconductor device including stacked die
US5198965A (en) 1991-12-18 1993-03-30 International Business Machines Corporation Free form packaging of specific functions within a computer system
US5241454A (en) 1992-01-22 1993-08-31 International Business Machines Corporation Mutlilayered flexible circuit package
US5262927A (en) 1992-02-07 1993-11-16 Lsi Logic Corporation Partially-molded, PCB chip carrier package
US5224023A (en) 1992-02-10 1993-06-29 Smith Gary W Foldable electronic assembly module
US5243133A (en) 1992-02-18 1993-09-07 International Business Machines, Inc. Ceramic chip carrier with lead frame or edge clip
US5222014A (en) 1992-03-02 1993-06-22 Motorola, Inc. Three-dimensional multi-chip pad array carrier
US5229916A (en) 1992-03-04 1993-07-20 International Business Machines Corporation Chip edge interconnect overlay element
US5313096A (en) 1992-03-16 1994-05-17 Dense-Pac Microsystems, Inc. IC chip package having chip attached to and wire bonded within an overlying substrate
US5259770A (en) 1992-03-19 1993-11-09 Amp Incorporated Impedance controlled elastomeric connector
US5269453A (en) 1992-04-02 1993-12-14 Motorola, Inc. Low temperature method for forming solder bump interconnections to a plated circuit trace
US5438224A (en) 1992-04-23 1995-08-01 Motorola, Inc. Integrated circuit package having a face-to-face IC chip arrangement
US5361228A (en) 1992-04-30 1994-11-01 Fuji Photo Film Co., Ltd. IC memory card system having a common data and address bus
US5247423A (en) 1992-05-26 1993-09-21 Motorola, Inc. Stacking three dimensional leadless multi-chip module and method for making the same
US5702985A (en) 1992-06-26 1997-12-30 Staktek Corporation Hermetically sealed ceramic integrated circuit heat dissipating package fabrication method
US5804870A (en) 1992-06-26 1998-09-08 Staktek Corporation Hermetically sealed integrated circuit lead-on package configuration
US5729894A (en) 1992-07-21 1998-03-24 Lsi Logic Corporation Method of assembling ball bump grid array semiconductor packages
FR2694840B1 (fr) 1992-08-13 1994-09-09 Commissariat Energie Atomique Module multi-puces à trois dimensions.
JPH0677644A (ja) 1992-08-27 1994-03-18 Fujitsu Ltd 三次元構造電子部品の端子部形成方法
JP3105089B2 (ja) * 1992-09-11 2000-10-30 株式会社東芝 半導体装置
US5731633A (en) 1992-09-16 1998-03-24 Gary W. Hamilton Thin multichip module
US5313097A (en) 1992-11-16 1994-05-17 International Business Machines, Corp. High density memory module
US5375041A (en) 1992-12-02 1994-12-20 Intel Corporation Ra-tab array bump tab tape based I.C. package
US5347428A (en) 1992-12-03 1994-09-13 Irvine Sensors Corporation Module comprising IC memory stack dedicated to and structurally combined with an IC microprocessor chip
US5484959A (en) 1992-12-11 1996-01-16 Staktek Corporation High density lead-on-package fabrication method and apparatus
US6205654B1 (en) 1992-12-11 2001-03-27 Staktek Group L.P. Method of manufacturing a surface mount package
JPH06194548A (ja) * 1992-12-24 1994-07-15 Hitachi Ltd 光電子装置
US5282565A (en) 1992-12-29 1994-02-01 Motorola, Inc. Solder bump interconnection formed using spaced solder deposit and consumable path
US5324569A (en) 1993-02-26 1994-06-28 Hewlett-Packard Company Composite transversely plastic interconnect for microchip carrier
US5328087A (en) 1993-03-29 1994-07-12 Microelectronics And Computer Technology Corporation Thermally and electrically conductive adhesive material and method of bonding with same
US5428190A (en) 1993-07-02 1995-06-27 Sheldahl, Inc. Rigid-flex board with anisotropic interconnect and method of manufacture
US5386341A (en) 1993-11-01 1995-01-31 Motorola, Inc. Flexible substrate folded in a U-shape with a rigidizer plate located in the notch of the U-shape
US5523619A (en) 1993-11-03 1996-06-04 International Business Machines Corporation High density memory structure
KR970000214B1 (ko) 1993-11-18 1997-01-06 삼성전자 주식회사 반도체 장치 및 그 제조방법
US5384689A (en) 1993-12-20 1995-01-24 Shen; Ming-Tung Integrated circuit chip including superimposed upper and lower printed circuit boards
US5477082A (en) 1994-01-11 1995-12-19 Exponential Technology, Inc. Bi-planar multi-chip module
US5502333A (en) 1994-03-30 1996-03-26 International Business Machines Corporation Semiconductor stack structures and fabrication/sparing methods utilizing programmable spare circuit
JPH088389A (ja) 1994-04-20 1996-01-12 Fujitsu Ltd 半導体装置及び半導体装置ユニット
US5448511A (en) 1994-06-01 1995-09-05 Storage Technology Corporation Memory stack with an integrated interconnect and mounting structure
US5700715A (en) 1994-06-14 1997-12-23 Lsi Logic Corporation Process for mounting a semiconductor device to a circuit substrate
JPH0831868A (ja) * 1994-07-21 1996-02-02 Hitachi Cable Ltd Ｂｇａ型半導体装置
US5523695A (en) 1994-08-26 1996-06-04 Vlsi Technology, Inc. Universal test socket for exposing the active surface of an integrated circuit in a die-down package
KR970005644B1 (ko) 1994-09-03 1997-04-18 삼성전자 주식회사 불휘발성 반도체 메모리장치의 멀티블럭 소거 및 검증장치 및 그 방법
US5747874A (en) * 1994-09-20 1998-05-05 Fujitsu Limited Semiconductor device, base member for semiconductor device and semiconductor device unit
JP2570628B2 (ja) * 1994-09-21 1997-01-08 日本電気株式会社 半導体パッケージおよびその製造方法
KR0147259B1 (ko) 1994-10-27 1998-08-01 김광호 적층형 패키지 및 그 제조방법
JP2682477B2 (ja) 1994-11-16 1997-11-26 日本電気株式会社 回路部品の実装構造
JP3117377B2 (ja) 1994-11-29 2000-12-11 京セラ株式会社 半導体装置
US5588205A (en) 1995-01-24 1996-12-31 Staktek Corporation Method of manufacturing a high density integrated circuit module having complex electrical interconnect rails
US5514907A (en) 1995-03-21 1996-05-07 Simple Technology Incorporated Apparatus for stacking semiconductor chips
US5612570A (en) 1995-04-13 1997-03-18 Dense-Pac Microsystems, Inc. Chip stack and method of making same
DE19516272A1 (de) 1995-05-08 1996-11-14 Hermann Leguin Tastfühler
US5657537A (en) 1995-05-30 1997-08-19 General Electric Company Method for fabricating a stack of two dimensional circuit modules
US5607538A (en) 1995-09-07 1997-03-04 Ford Motor Company Method of manufacturing a circuit assembly
US5922061A (en) 1995-10-20 1999-07-13 Iq Systems Methods and apparatus for implementing high speed data communications
US6002167A (en) 1995-09-22 1999-12-14 Hitachi Cable, Ltd. Semiconductor device having lead on chip structure
SG45122A1 (en) 1995-10-28 1998-01-16 Inst Of Microelectronics Low cost and highly reliable chip-sized package
JPH09139559A (ja) 1995-11-13 1997-05-27 Minolta Co Ltd 回路基板の接続構造
KR0184076B1 (ko) 1995-11-28 1999-03-20 김광호 상하 접속 수단이 패키지 내부에 형성되어 있는 3차원 적층형 패키지
US5646446A (en) * 1995-12-22 1997-07-08 Fairchild Space And Defense Corporation Three-dimensional flexible assembly of integrated circuits
JPH09199662A (ja) * 1996-01-22 1997-07-31 Hitachi Cable Ltd 半導体装置
US5763943A (en) 1996-01-29 1998-06-09 International Business Machines Corporation Electronic modules with integral sensor arrays
JPH09260568A (ja) 1996-03-27 1997-10-03 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5789815A (en) 1996-04-23 1998-08-04 Motorola, Inc. Three dimensional semiconductor package having flexible appendages
JP2810647B2 (ja) 1996-04-30 1998-10-15 山一電機株式会社 Ｉｃパッケージ
US5778522A (en) 1996-05-20 1998-07-14 Staktek Corporation Method of manufacturing a high density integrated circuit module with complex electrical interconnect rails having electrical interconnect strain relief
US5822856A (en) 1996-06-28 1998-10-20 International Business Machines Corporation Manufacturing circuit board assemblies having filled vias
DE19626126C2 (de) 1996-06-28 1998-04-16 Fraunhofer Ges Forschung Verfahren zur Ausbildung einer räumlichen Chipanordnung und räumliche Chipanordung
US6247228B1 (en) 1996-08-12 2001-06-19 Tessera, Inc. Electrical connection with inwardly deformable contacts
US6336262B1 (en) 1996-10-31 2002-01-08 International Business Machines Corporation Process of forming a capacitor with multi-level interconnection technology
US5729896A (en) 1996-10-31 1998-03-24 International Business Machines Corporation Method for attaching a flip chip on flexible circuit carrier using chip with metallic cap on solder
JPH10163368A (ja) 1996-12-02 1998-06-19 Fujitsu Ltd 半導体装置の製造方法及び半導体装置
JP3695893B2 (ja) 1996-12-03 2005-09-14 沖電気工業株式会社 半導体装置とその製造方法および実装方法
US6225688B1 (en) 1997-12-11 2001-05-01 Tessera, Inc. Stacked microelectronic assembly and method therefor
US6121676A (en) 1996-12-13 2000-09-19 Tessera, Inc. Stacked microelectronic assembly and method therefor
US7149095B2 (en) 1996-12-13 2006-12-12 Tessera, Inc. Stacked microelectronic assemblies
JP3455040B2 (ja) 1996-12-16 2003-10-06 株式会社日立製作所 ソースクロック同期式メモリシステムおよびメモリユニット
US5759046A (en) 1996-12-30 1998-06-02 International Business Machines Corporation Dendritic interconnection system
US5959839A (en) 1997-01-02 1999-09-28 At&T Corp Apparatus for heat removal using a flexible backplane
JP3011233B2 (ja) * 1997-05-02 2000-02-21 日本電気株式会社 半導体パッケージ及びその半導体実装構造
US6208521B1 (en) 1997-05-19 2001-03-27 Nitto Denko Corporation Film carrier and laminate type mounting structure using same
US6014316A (en) 1997-06-13 2000-01-11 Irvine Sensors Corporation IC stack utilizing BGA contacts
US6028352A (en) 1997-06-13 2000-02-22 Irvine Sensors Corporation IC stack utilizing secondary leadframes
US5917709A (en) 1997-06-16 1999-06-29 Eastman Kodak Company Multiple circuit board assembly having an interconnect mechanism that includes a flex connector
US5986209A (en) 1997-07-09 1999-11-16 Micron Technology, Inc. Package stack via bottom leaded plastic (BLP) packaging
US6002589A (en) 1997-07-21 1999-12-14 Rambus Inc. Integrated circuit package for coupling to a printed circuit board
US6234820B1 (en) 1997-07-21 2001-05-22 Rambus Inc. Method and apparatus for joining printed circuit boards
JPH1197619A (ja) 1997-07-25 1999-04-09 Oki Electric Ind Co Ltd 半導体装置及びその製造方法と実装方法
JP3294785B2 (ja) 1997-09-01 2002-06-24 シャープ株式会社 回路素子の放熱構造
US6040624A (en) 1997-10-02 2000-03-21 Motorola, Inc. Semiconductor device package and method
JP3526731B2 (ja) * 1997-10-08 2004-05-17 沖電気工業株式会社 半導体装置およびその製造方法
US6097087A (en) 1997-10-31 2000-08-01 Micron Technology, Inc. Semiconductor package including flex circuit, interconnects and dense array external contacts
US5869353A (en) 1997-11-17 1999-02-09 Dense-Pac Microsystems, Inc. Modular panel stacking process
US5899705A (en) 1997-11-20 1999-05-04 Akram; Salman Stacked leads-over chip multi-chip module
US6266252B1 (en) 1997-12-01 2001-07-24 Chris Karabatsos Apparatus and method for terminating a computer memory bus
US5953215A (en) 1997-12-01 1999-09-14 Karabatsos; Chris Apparatus and method for improving computer memory speed and capacity
US5949657A (en) 1997-12-01 1999-09-07 Karabatsos; Chris Bottom or top jumpered foldable electronic assembly
US5963427A (en) 1997-12-11 1999-10-05 Sun Microsystems, Inc. Multi-chip module with flexible circuit board
DE19758197C2 (de) 1997-12-30 2002-11-07 Infineon Technologies Ag Stapelanordnung für zwei Halbleiterspeicherchips und Leiterplatte, die mit einer Vielzahl derartiger Stapelanordnungen bestückt ist
US5926369A (en) 1998-01-22 1999-07-20 International Business Machines Corporation Vertically integrated multi-chip circuit package with heat-sink support
US6028365A (en) 1998-03-30 2000-02-22 Micron Technology, Inc. Integrated circuit package and method of fabrication
US6233650B1 (en) 1998-04-01 2001-05-15 Intel Corporation Using FET switches for large memory arrays
US6172874B1 (en) 1998-04-06 2001-01-09 Silicon Graphics, Inc. System for stacking of integrated circuit packages
US6072233A (en) 1998-05-04 2000-06-06 Micron Technology, Inc. Stackable ball grid array package
US6329709B1 (en) 1998-05-11 2001-12-11 Micron Technology, Inc. Interconnections for a semiconductor device
KR100285664B1 (ko) 1998-05-15 2001-06-01 박종섭 스택패키지및그제조방법
US6300679B1 (en) 1998-06-01 2001-10-09 Semiconductor Components Industries, Llc Flexible substrate for packaging a semiconductor component
US6300687B1 (en) 1998-06-26 2001-10-09 International Business Machines Corporation Micro-flex technology in semiconductor packages
US6057381A (en) 1998-07-02 2000-05-02 National Starch And Chemical Investment Holding Corporation Method of making an electronic component using reworkable underfill encapsulants
JP3842444B2 (ja) 1998-07-24 2006-11-08 富士通株式会社 半導体装置の製造方法
JP2000068444A (ja) 1998-08-26 2000-03-03 Mitsubishi Electric Corp 半導体装置
WO2000014802A1 (en) 1998-09-09 2000-03-16 Seiko Epson Corporation Semiconductor device, method of manufacture thereof, circuit board, and electronic device
US6187652B1 (en) 1998-09-14 2001-02-13 Fujitsu Limited Method of fabrication of multiple-layer high density substrate
US6239485B1 (en) 1998-11-13 2001-05-29 Fujitsu Limited Reduced cross-talk noise high density signal interposer with power and ground wrap
US6310392B1 (en) 1998-12-28 2001-10-30 Staktek Group, L.P. Stacked micro ball grid array packages
US6627997B1 (en) * 1999-03-26 2003-09-30 Hitachi, Ltd. Semiconductor module and method of mounting
US6313998B1 (en) 1999-04-02 2001-11-06 Legacy Electronics, Inc. Circuit board assembly having a three dimensional array of integrated circuit packages
US6222737B1 (en) 1999-04-23 2001-04-24 Dense-Pac Microsystems, Inc. Universal package and method of forming the same
JP3602000B2 (ja) 1999-04-26 2004-12-15 沖電気工業株式会社 半導体装置および半導体モジュール
US6351029B1 (en) 1999-05-05 2002-02-26 Harlan R. Isaak Stackable flex circuit chip package and method of making same
US6323060B1 (en) * 1999-05-05 2001-11-27 Dense-Pac Microsystems, Inc. Stackable flex circuit IC package and method of making same
US6446158B1 (en) 1999-05-17 2002-09-03 Chris Karabatsos Memory system using FET switches to select memory banks
US6376769B1 (en) 1999-05-18 2002-04-23 Amerasia International Technology, Inc. High-density electronic package, and method for making same
JP2001053243A (ja) 1999-08-06 2001-02-23 Hitachi Ltd 半導体記憶装置とメモリモジュール
US6675469B1 (en) 1999-08-11 2004-01-13 Tessera, Inc. Vapor phase connection techniques
US6303981B1 (en) 1999-09-01 2001-10-16 Micron Technology, Inc. Semiconductor package having stacked dice and leadframes and method of fabrication
JP2001077294A (ja) 1999-09-02 2001-03-23 Nec Corp 半導体装置
JP2001085592A (ja) 1999-09-17 2001-03-30 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
US6285560B1 (en) 1999-09-20 2001-09-04 Texas Instruments Incorporated Method for increasing device reliability by selectively depopulating solder balls from a foot print of a ball grid array (BGA) package, and device so modified
US6572387B2 (en) 1999-09-24 2003-06-03 Staktek Group, L.P. Flexible circuit connector for stacked chip module
KR100344927B1 (ko) 1999-09-27 2002-07-19 삼성전자 주식회사 적층 패키지 및 그의 제조 방법
WO2001026155A1 (fr) 1999-10-01 2001-04-12 Seiko Epson Corporation Dispositif a semi-conducteur, procede et dispositif permettant d'obtenir ce dernier, carte de circuit imprime et equipement electronique
US6441476B1 (en) 2000-10-18 2002-08-27 Seiko Epson Corporation Flexible tape carrier with external terminals formed on interposers
JP2001177051A (ja) 1999-12-20 2001-06-29 Toshiba Corp 半導体装置及びシステム装置
US6262895B1 (en) 2000-01-13 2001-07-17 John A. Forthun Stackable chip package with flex carrier
JP2001203319A (ja) 2000-01-18 2001-07-27 Sony Corp 積層型半導体装置
US6489178B2 (en) 2000-01-26 2002-12-03 Texas Instruments Incorporated Method of fabricating a molded package for micromechanical devices
US6528870B2 (en) 2000-01-28 2003-03-04 Kabushiki Kaisha Toshiba Semiconductor device having a plurality of stacked wiring boards
JP2001217388A (ja) 2000-02-01 2001-08-10 Sony Corp 電子装置およびその製造方法
US6444921B1 (en) 2000-02-03 2002-09-03 Fujitsu Limited Reduced stress and zero stress interposers for integrated-circuit chips, multichip substrates, and the like
JP3855594B2 (ja) 2000-04-25 2006-12-13 セイコーエプソン株式会社 半導体装置
US6833984B1 (en) 2000-05-03 2004-12-21 Rambus, Inc. Semiconductor module with serial bus connection to multiple dies
US6449159B1 (en) 2000-05-03 2002-09-10 Rambus Inc. Semiconductor module with imbedded heat spreader
JP2001332683A (ja) 2000-05-19 2001-11-30 Nec Corp 積層型半導体装置及びその製造方法
US20020006032A1 (en) 2000-05-23 2002-01-17 Chris Karabatsos Low-profile registered DIMM
US6683377B1 (en) 2000-05-30 2004-01-27 Amkor Technology, Inc. Multi-stacked memory package
US6660561B2 (en) 2000-06-15 2003-12-09 Dpac Technologies Corp. Method of assembling a stackable integrated circuit chip
US6560117B2 (en) 2000-06-28 2003-05-06 Micron Technology, Inc. Packaged microelectronic die assemblies and methods of manufacture
US6552910B1 (en) 2000-06-28 2003-04-22 Micron Technology, Inc. Stacked-die assemblies with a plurality of microelectronic devices and methods of manufacture
JP3390412B2 (ja) 2000-08-07 2003-03-24 株式会社キャットアイ ヘッドランプ
JP4397109B2 (ja) 2000-08-14 2010-01-13 富士通株式会社 情報処理装置及びクロスバーボードユニット・バックパネル組立体の製造方法
KR100340285B1 (ko) 2000-10-24 2002-06-15 윤종용 복수의 인쇄회로기판이 상호 직렬 접속된 메모리 모듈
KR100402391B1 (ko) 2000-10-26 2003-10-22 삼성전자주식회사 메모리 카드 시스템
US6392162B1 (en) 2000-11-10 2002-05-21 Chris Karabatsos Double-sided flexible jumper assembly and method of manufacture
KR100400765B1 (ko) 2000-11-13 2003-10-08 엘지.필립스 엘시디 주식회사 박막 형성방법 및 이를 적용한 액정표시소자의 제조방법
KR100355032B1 (ko) 2001-01-08 2002-10-05 삼성전자 주식회사 고집적 패키지 메모리 장치, 이 장치를 이용한 메모리 모듈, 및 이 모듈의 제어방법
US6737891B2 (en) 2001-02-01 2004-05-18 Chris Karabatsos Tri-directional, high-speed bus switch
US6410857B1 (en) 2001-03-01 2002-06-25 Lockheed Martin Corporation Signal cross-over interconnect for a double-sided circuit card assembly
US6884653B2 (en) 2001-03-21 2005-04-26 Micron Technology, Inc. Folded interposer
US6910268B2 (en) 2001-03-27 2005-06-28 Formfactor, Inc. Method for fabricating an IC interconnect system including an in-street integrated circuit wafer via
US6707684B1 (en) 2001-04-02 2004-03-16 Advanced Micro Devices, Inc. Method and apparatus for direct connection between two integrated circuits via a connector
US6588095B2 (en) 2001-04-27 2003-07-08 Hewlett-Packard Development Company, Lp. Method of processing a device by electrophoresis coating
US7115986B2 (en) 2001-05-02 2006-10-03 Micron Technology, Inc. Flexible ball grid array chip scale packages
KR100415279B1 (ko) 2001-06-26 2004-01-16 삼성전자주식회사 칩 적층 패키지 및 그 제조 방법
JP2003031885A (ja) 2001-07-19 2003-01-31 Toshiba Corp 半導体レーザ装置
US6627984B2 (en) 2001-07-24 2003-09-30 Dense-Pac Microsystems, Inc. Chip stack with differing chip package types
US6451626B1 (en) 2001-07-27 2002-09-17 Charles W.C. Lin Three-dimensional stacked semiconductor package
US7605479B2 (en) 2001-08-22 2009-10-20 Tessera, Inc. Stacked chip assembly with encapsulant layer
US6927471B2 (en) 2001-09-07 2005-08-09 Peter C. Salmon Electronic system modules and method of fabrication
KR100429878B1 (ko) 2001-09-10 2004-05-03 삼성전자주식회사 메모리 모듈과 그에 사용되는 인쇄회로기판
JP3892259B2 (ja) 2001-09-14 2007-03-14 カシオ計算機株式会社 半導体装置の製造方法
JP2003088760A (ja) 2001-09-19 2003-03-25 Tosoh Corp エチレンの三量化触媒およびその触媒を用いたエチレンの三量化方法
DE10297316T5 (de) 2001-10-09 2004-12-09 Tessera, Inc., San Jose Gestapelte Baugruppen
US6977440B2 (en) 2001-10-09 2005-12-20 Tessera, Inc. Stacked packages
KR20030029743A (ko) 2001-10-10 2003-04-16 삼성전자주식회사 플랙서블한 이중 배선기판을 이용한 적층 패키지
US6620651B2 (en) 2001-10-23 2003-09-16 National Starch And Chemical Investment Holding Corporation Adhesive wafers for die attach application
US6940729B2 (en) 2001-10-26 2005-09-06 Staktek Group L.P. Integrated circuit stacking system and method
US6576992B1 (en) 2001-10-26 2003-06-10 Staktek Group L.P. Chip scale stacking system and method
US6914324B2 (en) 2001-10-26 2005-07-05 Staktek Group L.P. Memory expansion and chip scale stacking system and method
US6657134B2 (en) 2001-11-30 2003-12-02 Honeywell International Inc. Stacked ball grid array
US6891276B1 (en) 2002-01-09 2005-05-10 Bridge Semiconductor Corporation Semiconductor package device
US6590282B1 (en) 2002-04-12 2003-07-08 Industrial Technology Research Institute Stacked semiconductor package formed on a substrate and method for fabrication
JP2003037246A (ja) 2002-05-29 2003-02-07 Hitachi Ltd 電子部品および電子部品モジュール
JP2003347503A (ja) 2002-05-30 2003-12-05 Hitachi Ltd 半導体装置及びその製造方法並びに半導体実装方法
US6600222B1 (en) 2002-07-17 2003-07-29 Intel Corporation Stacked microelectronic packages
US6765288B2 (en) 2002-08-05 2004-07-20 Tessera, Inc. Microelectronic adaptors, assemblies and methods
US7053485B2 (en) 2002-08-16 2006-05-30 Tessera, Inc. Microelectronic packages with self-aligning features
US7246431B2 (en) 2002-09-06 2007-07-24 Tessera, Inc. Methods of making microelectronic packages including folded substrates
US7071547B2 (en) 2002-09-11 2006-07-04 Tessera, Inc. Assemblies having stacked semiconductor chips and methods of making same
US6838761B2 (en) 2002-09-17 2005-01-04 Chippac, Inc. Semiconductor multi-package module having wire bond interconnect between stacked packages and having electrical shield
KR100616435B1 (ko) 2002-11-28 2006-08-29 삼성전자주식회사 반도체 패키지 및 그를 적층한 적층 패키지
TWI236077B (en) 2002-12-31 2005-07-11 Unisemicon Co Ltd Stack package and fabricating method thereof
US20040217471A1 (en) 2003-02-27 2004-11-04 Tessera, Inc. Component and assemblies with ends offset downwardly
US20040245617A1 (en) 2003-05-06 2004-12-09 Tessera, Inc. Dense multichip module
JP3859618B2 (ja) 2003-05-12 2006-12-20 沖電気工業株式会社 半導体装置
JP3836811B2 (ja) 2003-05-12 2006-10-25 沖電気工業株式会社 半導体モジュール
JP3893363B2 (ja) 2003-05-12 2007-03-14 沖電気工業株式会社 半導体モジュール
US6940158B2 (en) 2003-05-30 2005-09-06 Tessera, Inc. Assemblies having stacked semiconductor chips and methods of making same
KR100592786B1 (ko) 2003-08-22 2006-06-26 삼성전자주식회사 면 실장형 반도체 패키지를 이용한 적층 패키지 및 그제조 방법
KR100575590B1 (ko) 2003-12-17 2006-05-03 삼성전자주식회사 열방출형 적층 패키지 및 그들이 실장된 모듈
US20050018495A1 (en) 2004-01-29 2005-01-27 Netlist, Inc. Arrangement of integrated circuits in a memory module

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9443783B2 (en) 2012-06-27 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC stacking device and method of manufacture
US10109613B2 (en) 2012-06-27 2018-10-23 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC stacking device and method of manufacture

Also Published As

Publication number Publication date
JP2002543618A (ja) 2002-12-17
US6514793B2 (en) 2003-02-04
USRE39628E1 (en) 2007-05-15
US6323060B1 (en) 2001-11-27
US20020048849A1 (en) 2002-04-25
HK1045759A1 (zh) 2002-12-06
WO2000067314A9 (en) 2002-06-06
EP1192658A1 (en) 2002-04-03
WO2000067314A1 (en) 2000-11-09
US6426549B1 (en) 2002-07-30
EP1192658A4 (en) 2004-08-25

Similar Documents

Publication Publication Date Title
KR20020009605A (ko) 적층 가능한 가요성 회로 ｉｃ 패키지 및 그 제조 방법
US6180881B1 (en) Chip stack and method of making same
JP3063032B2 (ja) ボ―ルグリッドアレイ型半導体パッケ―ジ及びその製造方法
JP2967344B2 (ja) 積層型半導体パッケージモジュール及び積層型半導体パッケージモジュールの製造方法
US7246431B2 (en) Methods of making microelectronic packages including folded substrates
US6020629A (en) Stacked semiconductor package and method of fabrication
US7939920B2 (en) Multiple die integrated circuit package
US4974057A (en) Semiconductor device package with circuit board and resin
US7514297B2 (en) Methods for a multiple die integrated circuit package
JP6027966B2 (ja) エリアアレイユニットコネクタを備えるスタック可能モールド超小型電子パッケージ
US5849608A (en) Semiconductor chip package
JP4074040B2 (ja) 半導体モジュール
KR100271656B1 (ko) 비지에이 반도체 패키지 및 그 제조방법
US7265441B2 (en) Stackable single package and stacked multi-chip assembly
KR100520409B1 (ko) 볼 그리드 어레이 타입의 멀티 칩 패키지
KR100907730B1 (ko) 반도체 패키지 및 그 제조 방법
JP3434807B2 (ja) テープキャリアパッケージとその製造方法
JPH05235259A (ja) 半導体装置及び半導体装置ユニット
WO2007053606A2 (en) Multiple die integrated circuit package
KR20030008450A (ko) 볼 그리드 어레이형 적층 패키지
WO2006035258A1 (en) Semiconductor chip assembly including stacked components and method for producing it
JPS6369260A (ja) 二層式集積回路およびその製造方法
JPH0897347A (ja) リード部材、半導体装置及びその製造方法並に半導体モジュール
JP2003060123A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
PA0105 International application

Patent event date: 20011103

Patent event code: PA01051R01D

Comment text: International Patent Application

PG1501 Laying open of application
PC1203 Withdrawal of no request for examination
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid