KR20020002512A - Method for forming isolation layer in semiconductor device - Google Patents
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Abstract
본 발명은 반도체 장치의 소자 분리막 형성방법에 관한 것으로, 트랜치를 식각한 후 사이드 웰 라이트 산화시 RPN 방식으로 질화산화막을 트랜치 내벽에 성장시킴으로써, 절연막으로 트랜치 내부를 충진할때 발생하는 플라즈마 데미지와 불순물의 오염으로부터 액티브 영역을 보호하고, 후속 열공정으로 인하여 P 웰 영역에서 발생하는 브론(boron)의 분리를 방지할 수 있다.The present invention relates to a method of forming a device isolation layer of a semiconductor device, and includes plasma damage and impurities generated by filling an inside of a trench with an insulating layer by growing a nitride oxide film on a trench inner wall by RPN method during side well light oxidation after etching the trench. It is possible to protect the active region from contamination of and to prevent the separation of boron generated in the P well region due to the subsequent thermal process.
본 발명에 의한 반도체 장치의 소자 분리막 형성방법은, 실리콘 기판위에 일정두께의 패드산화막과 일정두께의 패드질화막을 차례로 증착한 후 ISO 마스크 및 식각 공정을 거쳐 샬로우 트랜치를 한정하는 단계와, 상기 단계로부터 산화 공정을 실시하여 상기 트랜치 내벽에 산화막을 성장시킨 후 질소가 실리콘 기판내로 침투하지 못하도록 상기 산화막표면부분을 질화시켜 질화막을 형성하는 단계와, 상기 단계로부터 상기 트랜치 내부를 절연막으로 충진시킨 후, 화학적기계연마(CMP) 공정을 진행하여 평탄화하는 단계와, 상기 단계로부터 상기 패드질화막 및 패드산화막을 제거하는 단계와, 상기 단계로부터 게이트산화막의 전세후 게이트산화막을 성장시키고, 그 위에 폴리를 증착하는 단계를 포함하여 이루어진 것을 특징으로 한다.The method of forming a device isolation film of a semiconductor device according to the present invention comprises the steps of: depositing a pad oxide film having a predetermined thickness and a pad nitride film having a predetermined thickness on a silicon substrate, and defining a shallow trench through an ISO mask and an etching process; Forming an nitride film by nitriding the oxide surface to prevent nitrogen from penetrating into the silicon substrate after performing an oxidation process from the trench, and filling the inside of the trench with an insulating film. Performing a chemical mechanical polishing (CMP) process to planarize, removing the pad nitride film and the pad oxide film from the step, growing the gate oxide film after the pretreatment of the gate oxide film from the step, and depositing poly on the Characterized in that it comprises a step.
Description
본 발명은 반도체 장치의 소자 분리막 형성방법에 관한 것으로, 특히 트랜치(trench)를 식각한 후 사이드 웰(side well) 라이트(light) 산화시 RPN(Remote plasma nitrogen) 방식으로 질화산화막을 트랜치 내벽에 성장시킴으로써, 절연막으로 트랜치 내부를 충진할때 발생하는 플라즈마 데미지(plasma damage)와 불순물의 오염으로부터 액티브 영역을 보호하고, 또한 후속 열공정으로 인하여 P 웰(well) 영역에서 발생하는 브론(boron)의 분리를 방지시킨 반도체 장치의 소자 분리막 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a device isolation layer in a semiconductor device. In particular, after etching a trench, a nitride oxide layer is grown on the inner wall of the trench by RPN (Remote plasma nitrogen) during side well light oxidation. This protects the active region from plasma damage and contamination of impurities caused by filling the trench with an insulating film, and also isolates the boron generated in the P well region due to the subsequent thermal process. It relates to a device isolation film forming method of a semiconductor device prevented.
일반적으로, 반도체 기술의 진보와 더불어 더 나아가서는 반도체 소자의 고속화, 고집적화가 진행되고 있고, 이에 수반해서 패턴에 대한 미세화의 필요성이 점점 높아지고 있으며, 패턴의 칫수도 고정밀화가 요구되고 있다. 이는 반도체 소자에 있어서, 넓은 영역을 차지하는 소자 분리 영역에도 적용된다.In general, with the advance of semiconductor technology, the speed and the high integration of semiconductor devices are progressing further, and along with this, the necessity of the refinement | miniaturization of a pattern is increasing, and the dimension of a pattern is required to be highly precise. This also applies to device isolation regions that occupy a wide area in semiconductor devices.
현재의 반도체 장치의 소자 분리막으로는 로코스(LOCOS: Local Oxidation of Silicon) 산화막이 대부분 이용된다. 이 로코스 방식의 소자 분리막은 기판을 선택적으로 국부 산화하여 얻어진다.LOCOS (Local Oxidation of Silicon) oxide films are mostly used as device isolation films of current semiconductor devices. This LOCOS device isolation film is obtained by selectively localizing a substrate.
그러나, 상기 로코스 방식의 소자 분리막은 그 가장자리 부분에 새부리 형상의 버즈빅이 발생하여, 소자 분리막의 면적을 증대시키면서 누설전류를 발생시키는 단점을 갖는다.However, the LOCOS isolation layer has a disadvantage in that a bird-shaped bird's beak is generated at an edge thereof, thereby generating a leakage current while increasing the area of the isolation layer.
따라서, 종래에는 적은 폭을 가지며, 우수한 소자 분리 특성을 갖는 STI(shallow trench isolation) 방식의 소자 분리막이 제안되었다. 도 1을 참조하여, 종래의 STI 소자 분리막 형성방법을 설명한다.Accordingly, a device isolation film having a shallow trench isolation (STI) method having a small width and excellent device isolation characteristics has been proposed. Referring to Figure 1, a conventional method for forming an STI device isolation film will be described.
도시된 바와 같이, 실리콘 기판(1)상에 버퍼 역할을 하는 패드 산화막(2)과 산화를 억제하는 패드 질화막(3)을 순차적으로 형성한다(도 1a).As shown, a pad oxide film 2 serving as a buffer and a pad nitride film 3 that suppresses oxidation are sequentially formed on the silicon substrate 1 (Fig. 1A).
그후, 패드 질화막(3) 상부에 소자 분리 예정 영역을 노출시키기 위한 레지스트 패턴(4)을 형성한다(도 1b). 이때, 레지스트 패턴(4)은 얇은 폭의 소자 분리막을 형성하기위하여 해상도가 우수한 DUV(deep ultra violet)광원을 이용하여 형성한다.Thereafter, a resist pattern 4 for exposing the device isolation region is formed on the pad nitride film 3 (FIG. 1B). In this case, the resist pattern 4 is formed using a deep ultra violet (DUV) light source having excellent resolution to form a thin device isolation layer.
그후, 레지스트 패턴(4)을 마스크로 하여, 패드 질화막(3), 패드 산화막(2) 및 실리콘 기판(1)이 소정 깊이만큼 식각하여, 샬로우 트랜치(ST)를 형성한다(도 1c).Thereafter, using the resist pattern 4 as a mask, the pad nitride film 3, the pad oxide film 2, and the silicon substrate 1 are etched by a predetermined depth to form a shallow trench ST (FIG. 1C).
상기 샬로우 트랜치 형성후 실리콘(1)의 식각시 손상된 부위를 치료하고 트랜치 상부 모서리 부분의 라운딩을 위하여 사이드 웰(side well) 라이트(light) 산화를 진행한다. 그후, 소자의 특성을 향상시키기 위하여 사이드 웰(side well) 라이트(light) 산화 공정후 산화질소(NO) 어닐(anneal) 공정을 실시하여 트랜치 내벽에 일정두께의 질화산화막(5)을 성장시킨다(도 1d).After the shallow trench is formed, side well light oxidation is performed to treat the damaged portion during etching of the silicon 1 and to round the upper edge of the trench. Then, to improve the characteristics of the device, after the side well light oxidation process, a nitric oxide (NO) annealing process is performed to grow a nitride oxide film 5 having a predetermined thickness on the trench inner wall ( 1d).
그리고 레지스트 패턴(4)를 공지의 방법으로 제거한 후, 샬로우 트랜치(ST)내에 절연막(6)을 매립한다(도 1e).After the resist pattern 4 is removed by a known method, the insulating film 6 is embedded in the shallow trench ST (FIG. 1E).
그후, 화학적기계적연마(CMP) 방법으로 패드질화막(3)이 드러나도록 평탄화 작업을 실시한다(도 1f).Thereafter, a planarization operation is performed so that the pad nitride film 3 is exposed by a chemical mechanical polishing (CMP) method (FIG. 1F).
이어서, 반도체 기판(1) 표면에 있는 패드 질화막(3) 및 패드 산화막(2)을 공지의 방법으로 제거한다(도 1g).Next, the pad nitride film 3 and the pad oxide film 2 on the surface of the semiconductor substrate 1 are removed by a known method (FIG. 1G).
그후, 게이트산화막(7)의 전세후 게이트산화막(7)을 성장시킨 후, 폴리(8)를 증착하여 STI를 완성한다.Thereafter, after the post-treatment gate oxide film 7 of the gate oxide film 7 is grown, poly 8 is deposited to complete the STI.
상기 사이드 웰(side well) 라이트(light) 산화 공정에서 산화질소(NO) 어닐을 추가하게 되면 사이드 웰 라이트 산화막은 질화산화막이 된다. 이때, 질소가 실리콘으로 확산하여 실리콘내에 위치하게 된다. 이때, 실리콘에 있는 질소 때문에 산화막의 성장이 느리게 되어, 게이트 산화막의 성장시 산화막 두께의 스패이스에서 벗어나게 되어 게이트산화막의 열화가 발생하게 된다.When nitric oxide (NO) annealing is added in the side well light oxidation process, the side well light oxide layer becomes an oxynitride layer. At this time, nitrogen diffuses into the silicon and is located in the silicon. At this time, the growth of the oxide film is slowed down due to the nitrogen in the silicon, and when the gate oxide film is grown, the oxide film is released from the space of the oxide thickness and deterioration of the gate oxide film occurs.
그리고, 필드산화막의 리세스(recess)에 의해 게이트 산화막의 성장시에 트랜치 상부 코너의 모서리 부분이 도 1h에 도시된 것과 같이 각화된다. 이렇게 각화현상이 발생될 경우, 게이트 산화막 시닝(thining) 현상이 유발되어 트랜지스터의 드레인 전류와 드레인 전압 특성상에 험프(hump) 현상(특정 드레인전압에서 드레인전류가 불규칙적으로 변화되는 현상)이 나타나고, 소자의 작동에 요구되는 전원전압(Vcc)이 게이트에 인가되었을 때 트랜치 모서리부분에서 전기장의 크기가 선택적으로 증가되는 전기장집중효과가 발생하므로 누설전류가 증대되어 소자의 GOI(Gate Oxide Integrity) 특성이 열화된다.Then, at the growth of the gate oxide film, the corner portion of the trench upper corner is angled by the recess of the field oxide film as shown in Fig. 1H. When the keratinization occurs in this manner, the gate oxide thinning phenomenon is induced and a hump phenomenon (a phenomenon in which the drain current is changed irregularly at a specific drain voltage) occurs in the drain current and drain voltage characteristics of the transistor. When the supply voltage (Vcc) required for the operation of the gate is applied to the gate, an electric field concentration effect occurs in which the size of the electric field is selectively increased at the corners of the trench, so that the leakage current is increased to deteriorate the gate oxide integrity (GOI) characteristics of the device. do.
또한, 산화막 형성과 식각과정의 반복속에서 패드 산화막의 식각이 수반되어 보이드를 야기시키거나 액티브 영역의 로스(loss)를 유발하기도 한다.In addition, the etching of the pad oxide film may be accompanied by repeated formation of the oxide film and the etching process, causing voids or loss of the active region.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 트랜치를 식각한 후 사이드 웰(side well) 라이트(light) 산화시 RPN 방식으로 질화산화막을 트랜치 내벽에 성장시킴으로써, 절연막으로 트랜치 내부를 충진할때 발생하는 플라즈마 데미지와 불순물의 오염으로부터 액티브 영역을 보호하고, 후속 열공정으로 인하여 P 웰(well) 영역에서 발생하는 브론(boron)의 분리를 방지할 수 있는 반도체 장치의 소자 분리막 형성방법을 제공하는데 있다.Accordingly, the present invention has been made to solve the above problems, and an object of the present invention is to form an insulating film by growing a nitride oxide film on the inner wall of the trench by RPN method during side well light oxidation after etching the trench. A device of a semiconductor device that protects the active area from plasma damage and impurities contamination when filling the trench, and prevents the separation of the boron generated in the P well area due to the subsequent thermal process. It is to provide a method of forming a separator.
상기 목적을 달성하기 위하여, 본 발명에 의한 반도체 장치의 소자 분리막 형성방법은,In order to achieve the above object, the device isolation film forming method of a semiconductor device according to the present invention,
실리콘 기판위에 일정두께의 패드산화막과 일정두께의 패드질화막을 차례로 증착한 후 ISO 마스크 및 식각 공정을 거쳐 샬로우 트랜치를 한정하는 단계와,Depositing a pad oxide film having a predetermined thickness and a pad nitride film having a predetermined thickness on the silicon substrate, and then defining a shallow trench through an ISO mask and an etching process;
상기 단계로부터 산화 공정을 실시하여 상기 트랜치 내벽에 산화막을 성장시킨 후 질소가 실리콘 기판내로 침투하지 못하도록 상기 산화막표면부분을 질화시켜 질화막을 형성하는 단계와,Performing an oxidation process from the step to grow an oxide film on the inner wall of the trench, and then nitriding the oxide surface portion to form a nitride film to prevent nitrogen from penetrating into the silicon substrate;
상기 단계로부터 상기 트랜치 내부를 절연막으로 충진시킨 후, 화학적기계연마(CMP) 공정을 진행하여 평탄화하는 단계와,Filling the inside of the trench with an insulating film from the step, and then performing a chemical mechanical polishing (CMP) process to planarize;
상기 단계로부터 상기 패드질화막 및 패드산화막을 제거하는 단계와,Removing the pad nitride film and the pad oxide film from the step;
상기 단계로부터 게이트산화막의 전세후 게이트산화막을 성장시키고, 그 위에 폴리를 증착하는 단계를 포함하여 이루어진 것을 특징으로 한다.And growing a gate oxide film before and after the gate oxide film from the above step, and depositing poly on the gate oxide film.
본 발명의 실시예에 의한 반도체 장치의 소자 분리막 형성방법에 있어서, 상기 게이트산화막 전세 공정시 트랜치 모서리 부분에 노출된 질화막을 제거하는 공정을 포함하는 것을 특징으로 한다.A device isolation film forming method of a semiconductor device according to an embodiment of the present invention, characterized in that it comprises a step of removing the nitride film exposed in the trench corner portion during the gate oxide film charter process.
도 1a 내지 도 1h는 종래의 소자 분리막 형성방법을 설명하기 위한 공정 단면도1A to 1H are cross-sectional views illustrating a conventional method of forming a device isolation layer.
도 2a 내지 도 2h는 본 발명의 소자 분리막 형성방법을 설명하기 위한 공정 단면도2A to 2H are cross-sectional views illustrating a method of forming an isolation layer of the present invention.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
1 : 실리콘 기판 2 : 패드산화막1 silicon substrate 2 pad oxide film
3 : 패드질화막 4 : 포토레지스트막3: pad nitride film 4: photoresist film
5 : 산화막 6 : 절연막5 oxide film 6 insulating film
7 : 게이트산화막 8 : 폴리막7 gate oxide film 8 poly film
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.In addition, in all the drawings for demonstrating an embodiment, the thing with the same function uses the same code | symbol, and the repeated description is abbreviate | omitted.
도 2a 내지 도 2h는 본 발명에 의한 반도체 장치의 소자 분리막 형성 방법을 설명하기 위한 단면도이다.2A to 2H are cross-sectional views illustrating a method of forming an isolation film in a semiconductor device according to the present invention.
도시된 바와 같이, 실리콘 기판(1)상에 버퍼 역할을 하는 패드 산화막(2)과 산화를 억제하는 패드 질화막(3)을 순차적으로 형성한다(도 2a).As shown, a pad oxide film 2 serving as a buffer and a pad nitride film 3 for inhibiting oxidation are sequentially formed on the silicon substrate 1 (FIG. 2A).
그후, 패드 질화막(3) 상부에 소자 분리 예정 영역을 노출시키기 위한 레지스트 패턴(4)을 형성한다(도 2b). 이때, 레지스트 패턴(4)은 얇은 폭의 소자 분리막을 형성하기위하여 해상도가 우수한 DUV(deep ultra violet)광원을 이용하여 형성한다.Thereafter, a resist pattern 4 is formed on the pad nitride film 3 to expose the device isolation region (Fig. 2B). In this case, the resist pattern 4 is formed using a deep ultra violet (DUV) light source having excellent resolution to form a thin device isolation layer.
그후, 레지스트 패턴(4)을 마스크로 하여, 패드 질화막(3), 패드 산화막(2) 및 실리콘 기판(1)이 소정 깊이만큼 식각하여, 샬로우 트랜치(ST)를 형성한다(도 2c).Thereafter, using the resist pattern 4 as a mask, the pad nitride film 3, the pad oxide film 2, and the silicon substrate 1 are etched by a predetermined depth to form a shallow trench ST (FIG. 2C).
상기 샬로우 트랜치 형성후 실리콘(1)의 식각시 손상된 부위를 치료하고 트랜치 상부 모서리 부분의 라운딩을 위하여 사이드 웰(side well) 라이트(light) 산화를 진행한다. 그후, 소자의 특성을 향상시키기 위하여 사이드 웰(side well) 라이트(light) 산화 공정후 RPN(Remote plasma nitrogen) 산화 공정을 실시하여 트랜치 내벽에 일정두께의 질화막(9)을 성장시킨다(도 2d).After the shallow trench is formed, side well light oxidation is performed to treat the damaged portion during etching of the silicon 1 and to round the upper edge of the trench. After that, in order to improve the characteristics of the device, after the side well light oxidation process, a RPN (Remote plasma nitrogen) oxidation process is performed to grow a nitride film 9 having a predetermined thickness on the inner wall of the trench (FIG. 2D). .
상기 RPN(Remote plasma nitrogen) 산화 공정은 산화막을 성장시킨 후 산화막표면부분을 질화막(9)으로 형성시키므로, 질소가 실리콘내에 침투하여 후속 열처리시에 산화막의 성장을 억제하지 않는다.The RPN (Remote plasma nitrogen) oxidation process grows the oxide film and then forms the oxide film surface portion as the nitride film 9, so that nitrogen does not penetrate into the silicon and inhibit the growth of the oxide film during subsequent heat treatment.
그후 레지스트 패턴(4)를 공지의 방법으로 제거한 후, 샬로우 트랜치(ST)내에 절연막(6)을 매립한다(도 2e).Thereafter, the resist pattern 4 is removed by a known method, and the insulating film 6 is embedded in the shallow trench ST (FIG. 2E).
그후, 화학적기계연마(CMP) 방법으로 패드질화막(3)이 드러나도록 평탄화 작업을 실시한다(도 2f).Thereafter, a planarization operation is performed so that the pad nitride film 3 is exposed by chemical mechanical polishing (CMP) method (FIG. 2F).
이어서, 반도체 기판(1) 표면에 있는 패드 질화막(3) 및 패드 산화막(2)을 공지의 방법으로 제거한다(도 2g).Next, the pad nitride film 3 and the pad oxide film 2 on the surface of the semiconductor substrate 1 are removed by a known method (FIG. 2G).
그후, 게이트산화막(7)의 전세후 게이트산화막(7)을 성장시킨 후, 폴리(8)를 증착하여 STI를 완성한다. 이때, 게이트산화막 전세 공정시 트랜치 모서리 부분에 노출된 질화막(9)을 제거하는 공정을 포함한다.Thereafter, after the post-treatment gate oxide film 7 of the gate oxide film 7 is grown, poly 8 is deposited to complete the STI. In this case, the gate oxide film charter process includes removing the nitride film 9 exposed to the trench edge portion.
이상에서 설명한 바와 같이, 본 발명의 반도체 장치의 소자 분리막 형성방법에 의하면, 트랜치를 식각한 후 사이드 웰(side well) 라이트(light) 산화시 RPN 방식으로 질화산화막을 트랜치 내벽에 성장시킴으로써, 절연막으로 트랜치 내부를 충진할때 발생하는 플라즈마 데미지와 불순물의 오염으로부터 액티브 영역을 보호하고, 또한 후속 열공정으로 인하여 P 웰(well) 영역에서 발생하는 브론(boron)의 분리를 방지시킬 수 있다.As described above, according to the method of forming a device isolation film of the semiconductor device of the present invention, after the trench is etched, the nitride oxide film is grown on the inner wall of the trench by the RPN method during side well light oxidation. It is possible to protect the active area from plasma damage and contamination of impurities generated when filling the inside of the trench, and to prevent the separation of the boron generated in the P well area due to the subsequent thermal process.
종래의 소자 분리막 형성방법에서는 트랜치 상부 모서리 부분이 사이드 웰 라이트 산화공정에서 산화질소(NO) 어닐 공정시 노출되어 질소가 실리콘의 표면에 잔존하게 되어 게이트산화막 성장시 게이트산화막의 틴닝(thining) 현상이 발생하였다. 그러나, RPN 산화를 하게되면 산화막 표면에만 질화막이 형성되고 실리콘내로 질소가 침투하여 후속 전세처리시 제거되지 않고 남아있어 게이트산화막 성장시에 트랜치 상부 모서리 부분에서 산화막의 틴닝(thining) 현상이 발생하는 것을 방지시킬 수 있다.In the conventional method of forming a device isolation layer, the upper edge portion of the trench is exposed during the nitric oxide (NO) annealing process in the side well light oxidation process, so that nitrogen remains on the surface of the silicon, so that the thinning phenomenon of the gate oxide film occurs during the gate oxide film growth. Occurred. However, when RPN oxidation occurs, a nitride film is formed only on the oxide film surface, and nitrogen penetrates into the silicon and remains unremoved during the subsequent charter process, so that a thinning phenomenon of the oxide film occurs in the upper corner portion of the trench during gate oxide film growth. Can be prevented.
또한, 후속 전세처리로 RPN 방식으로 성장된 산화막을 제거할 수 있으므로 공정적용이 용이하다.In addition, since the oxide film grown by the RPN method can be removed by a subsequent charting process, the process is easy to apply.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to various modifications, changes, additions, etc. within the spirit and scope of the present invention, these modifications and changes should be seen as belonging to the following claims. something to do.
Claims (2)
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| KR1020000036706A KR20020002512A (en) | 2000-06-30 | 2000-06-30 | Method for forming isolation layer in semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000036706A KR20020002512A (en) | 2000-06-30 | 2000-06-30 | Method for forming isolation layer in semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20020002512A true KR20020002512A (en) | 2002-01-10 |
Family
ID=19675020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000036706A Withdrawn KR20020002512A (en) | 2000-06-30 | 2000-06-30 | Method for forming isolation layer in semiconductor device |
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| Country | Link |
|---|---|
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100828293B1 (en) * | 2002-12-30 | 2008-05-07 | 동부일렉트로닉스 주식회사 | Method of forming device isolation film in semiconductor device |
| KR100872288B1 (en) * | 2002-07-15 | 2008-12-05 | 매그나칩 반도체 유한회사 | Gate electrode formation method of image sensor |
-
2000
- 2000-06-30 KR KR1020000036706A patent/KR20020002512A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100872288B1 (en) * | 2002-07-15 | 2008-12-05 | 매그나칩 반도체 유한회사 | Gate electrode formation method of image sensor |
| KR100828293B1 (en) * | 2002-12-30 | 2008-05-07 | 동부일렉트로닉스 주식회사 | Method of forming device isolation film in semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20000630 |
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| PG1501 | Laying open of application | ||
| PC1203 | Withdrawal of no request for examination | ||
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |