KR200204163Y1 - Vertical launching circuit for display device - Google Patents
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Abstract
본 고안은 수직 발진 회로를 개별 소자를 이용하여 구성한 디스플레이 장치의 수직 발진에 관한 것으로, PC로부터 출력되는 수직 동기 신호와 마이콤으로부터 출력되는 수직 플라이백 신호를 인가 받아 자체 수직 라스터나 신호를 점검의 필요 유무에 따라 선택적으로 출력하는 셀프 라스터 판별 회로부와, 상기 수직 플라이백 신호를 인가 받아 듀티를 결정하여 출력하는 수직 V－FLB 펄스 발생부와, 상기 듀티가 결정된 펄스를 인가 받아 위상을 반전시키고 레벨을 시프트시키는 펄스 레벨 풀업부와, 마이콤으로부터 출력되는 상조정 신호 중에 수직 홀드 신호를 인가 받아 수평 주기에 따른 펄스를 출력하는 V－HOLD단과, 상기 V－HOLD과 수직 리니어티단 및 수직 사이즈 제어단으로부터 각각 출력되는 수직 홀드 제어 신호와 수직 리니어티 제어 신호와 수직 사이즈 제어 신호를 인가 받고 상기 펄스 레벨 풀업부로부터 출력되는 위상 반전 및 전위 레벨 시프트된 펄스에 따라 제어되어 램프 펄스를 발생하여 출력하는 수직 발진단과, 마이콤으로부터 출력되는 제어 신호를 인가 받아 수직 발진 램프 펄스의 DC 레벨을 제어해서 수직 포지션을 변화시켜 주는 수직 포지션 제어단으로 구성된 것이다.The present invention relates to the vertical oscillation of a display device in which a vertical oscillation circuit is formed using individual elements. The vertical oscillation signal is checked by receiving a vertical synchronizing signal output from a PC and a vertical flyback signal output from a microcomputer. A self-raster discrimination circuit unit for selectively outputting according to necessity, a vertical V-FLB pulse generating unit for determining and outputting a duty by receiving the vertical flyback signal, and inverting a phase by receiving the pulse whose duty is determined; A pulse level pull-up part for shifting a level, a V-HOLD stage for receiving a vertical hold signal from a phase adjustment signal output from the microcomputer and outputting a pulse according to a horizontal period, a V-HOLD and a vertical linearity stage and a vertical size control stage Vertical hold control signal and vertical linearity control signal and the number respectively outputted from Vertical oscillation ramp receiving a size control signal and being controlled according to the phase inversion and potential level shifted pulses output from the pulse level pull-up unit to generate and output a ramp pulse, and a vertical oscillation ramp receiving a control signal output from the microcomputer It consists of a vertical position control stage that changes the vertical position by controlling the DC level of the pulse.
Description
본 고안은 디스플레이 장치의 수직 발진 회로에 관한 것으로, 특히 수직 발진 회로를 개별 소자를 이용하여 구성한 디스플레이 장치의 수직 발진에 관한 것이다.The present invention relates to a vertical oscillation circuit of a display device, and more particularly, to a vertical oscillation of a display device in which the vertical oscillation circuit is configured using individual elements.
최근, 디스플레이 장치에서 사용되는 구동 회로들은 반도체 설계 및 제조 기술의 발달과 함께 원 칩(One chip)화하여 구성된다. 특히 디스플레이 장치의 수직 발진 회로 등은 원 칩(One chip)화된 집적회로(IC)를 이용하며, 수직 발진 펄스를 발생하여 화면에 표시되는 상의 수직 편향 동작을 제어한다.Recently, the driving circuits used in the display device are configured to be one chip with the development of semiconductor design and manufacturing technology. In particular, the vertical oscillation circuit of the display device uses an integrated integrated circuit (IC) that is a one chip, and generates a vertical oscillation pulse to control the vertical deflection operation of the image displayed on the screen.
수직 발진 펄스를 발생하는 수직 발진 회로를 원 칩(One chip)화함에 따라 칩(Chip) 내에서 고장 및 에러 등의 문제가 발생시 문제의 원인 및 대책을 찾기 어렵다. 이를 해결하기 위해 IC 제조사로 피드백하여 해결함으로서 시간 손실 등이 발생한다. 또한, 원칩화하여 사용함에 따라 노이즈(Noise)에 취약한 문제점이 있다.As the vertical oscillation circuit that generates the vertical oscillation pulse becomes one chip, it is difficult to find the cause and countermeasure when a problem such as failure or error occurs in the chip. In order to solve this problem, time is lost by feeding back to the IC manufacturer. In addition, there is a problem that is vulnerable to noise (noise) as it is used in one chip.
본 고안은 상기한 문제점을 해결하기 위하여 안출된 것으로, 본 고안의 목적은 디스플레이 장치의 수직 발진 회로에서 에러 발생시 이를 손쉽게 발견하여 보수하기 위해 디스크리트(Discrete) 소자를 이용한 디스플레이 장치의 수직 발진 회로를 제공하는 것에 있다.The present invention was devised to solve the above problems, and an object of the present invention is to provide a vertical oscillation circuit of a display device using a discrete element to easily detect and repair an error in the vertical oscillation circuit of the display device. It is in doing it.
이러한 목적을 달성하기 위한 본 고안은 수직 발진 펄스를 발생하는 수직 발진 회로에 있어서, PC로부터 출력되는 수직 동기 신호와 마이콤으로부터 출력되는 수직 플라이백 신호를 인가 받아 자체 수직 라스터나 신호를 점검의 필요 유무에 따라 선택적으로 출력하는 셀프 라스터 판별 회로부와, 상기 수직 플라이백 신호를 인가 받아 듀티를 결정하여 출력하는 수직 V－FLB 펄스 발생부와, 상기 듀티가 결정된 펄스를 인가 받아 위상을 반전시키고 레벨을 시프트시키는 펄스 레벨 풀업부와, 마이콤으로부터 출력되는 상조정 신호 중에 수직 홀드 신호를 인가 받아 수평 주기에 따른 펄스를 출력하는 V－HOLD단과, 상기 V－HOLD과 수직 리니어티단 및 수직 사이즈 제어단으로부터 각각 출력되는 수직 홀드 제어 신호와 수직 리니어티 제어 신호와 수직 사이즈 제어 신호를 인가 받고 상기 펄스 레벨 풀업부로부터 출력되는 위상 반전 및 전위 레벨 시프트된 펄스에 따라 제어되어 램프 펄스를 발생하여 출력하는 수직 발진단과, 마이콤으로부터 출력되는 제어 신호를 인가 받아 수직 발진 램프 펄스의 DC 레벨을 제어해서 수직 포지션을 변화시켜 주는 수직 포지션 제어단으로 구성된 특징이 있다.In order to achieve the above object, the present invention is a vertical oscillation circuit that generates a vertical oscillation pulse, and is required to check its own vertical raster or signal by receiving a vertical synchronization signal output from a PC and a vertical flyback signal output from a microcomputer. Self-raster discrimination circuitry to selectively output depending on the presence or absence, a vertical V-FLB pulse generator for determining and outputting a duty by receiving the vertical flyback signal, and a phase inverted and leveled by receiving the pulse whose duty is determined. A pulse level pull-up part for shifting the signal, a V-HOLD stage for receiving a vertical hold signal among the phase adjustment signals output from the microcomputer and outputting a pulse according to a horizontal period, and the V-HOLD and a vertical linearity stage and a vertical size control stage. Vertical hold control signal and vertical linearity control signal and vertical size respectively output A vertical oscillation stage that receives a signal and is controlled according to a phase inversion and a potential level shifted pulse output from the pulse level pull-up unit to generate and output a ramp pulse, and a vertical oscillation ramp pulse by receiving a control signal output from a microcomputer The vertical position control stage changes the vertical position by controlling the DC level.
제1도는 본 고안에 따른 디스플레이 장치의 수직 발진 회로의 블록도.1 is a block diagram of a vertical oscillation circuit of a display device according to the present invention.
제2도는 제1도에 도시된 주요 블록의 상세 회로도.2 is a detailed circuit diagram of the main block shown in FIG.
제3도는 제2도에 도시된 각 회로의 출력 파형을 나타낸 파형도이다.3 is a waveform diagram showing an output waveform of each circuit shown in FIG.
이하, 본 고안의 실시예를 첨부된 도면을 이용하여 설명하면 다음과 같다.Hereinafter, an embodiment of the present invention will be described with reference to the accompanying drawings.
제1도에서와 같이 본 고안에 의한 수직 발진 회로는, PC(도시 않음)로부터 출력되는 수평 동기 신호(H－SYNC) 및 수직 동기 신호(V－SYNC)를 인가 받아 해상도를 판별하여 상조정에 따른 제어 신호를 출력하는 마이콤(10)과, PC로부터 출력되는 수직 동기 신호(V－SYNC)와 마이콤(10)으로부터 출력되는 수직 플라이백(V－Flyback; 이하 V－FLB이라 약칭함)신호(V－FLB)를 인가 받아 자체 수직 라스터(raster)나 신호를 점검의 필요 유무에 따라 선택적으로 출력하는 셀프 라스터(Self raster) 판별 회로부(21)와, 상기 셀프 라스터(Self raster) 판별 회로부(21)로부터 선택되어 출력되는 펄스를 인가 받아 펄스의 듀티(Duty)를 결정하여 출력하는 수직 V－FLB 펄스 발생부(22)와, 상기 수직 V－FLB 펄스 발생부(22)로부터 출력되는 듀티(Duty)가 결정된 펄스를 인가 받아 위상을 반전시키고 레벨(Level)를 시프트(Shift)시키는 펄스 레벨 풀업(Pull up)부(23)와, 상기 마이콤(10)으로부터 출력되는 상조정 신호 중에 수직 홀드(V－HOLD)를 인가 받아 수평 주기에 따른 펄스를 출력하는 수직 홀드(Vertical hold; 이하 V－HOLD라 약칭함)단(31)과, 상기 마이콤(10)으로부터 출력되는 상조정 신호 중에 수직 리니어티(Linearity) 신호(V－LINEARITY)를 인가 받아 처리하여 수직 리니어티(Linearity) 제어 신호를 출력하는 수직 리니어티(Linearity)단(32)과, 상기 마이콤(10)으로부터 출력되는 수직 사이즈(Size) 신호(V－SIZE)를 인가 받아 처리하여 수직 사이즈 제어 신호를 출력하는 수직 사이즈 제어단(33)과, 상기 V－HOLD단(31)과 상기 수직 리니어티단(32) 및 상기 수직 사이즈 제어단(33)으로부터 각각 출력되는 수직 홀드(Hold) 제어 신호와 수직 리니어티 제어 신호와 수직 사이즈 제어 신호를 인가 받고 상기 펄스 레벨 풀업(Pull up)부(23)로부터 출력되는 위상 반전 및 전위 레벨 시프트(Shift)된 펄스에 따라 제어되어 램프(Ramp) 펄스를 발생하여 출력하는 수직 발진단(40)과, 상기 마이콤(10)으로부터 출력되는 제어 신호를 인가 받아 수직 발진 램프 펄스의 DC 레벨을 제어해서 수직 포지션을 변화시켜 주는 수직 포지션 제어단(34)과, 상기 수직 발진단(40)으로부터 출력되는 램프(Ramp) 펄스를 인가 받고 상기 수직 포지션 제어단(34)으로부터 출력되는 수직 포지션(Position) 제어 신호에 따라 화면에 표시되는 상의 수직 포지션(Position)을 조정하기 위해 수직 편향 요크(V－DY)에 수직 톱니파 전류를 발생하여 수직 편향 동작을 실행하는 수직 편향단(50)으로 구성되어 있다.As shown in FIG. 1, the vertical oscillation circuit according to the present invention receives the horizontal synchronizing signal H-SYNC and the vertical synchronizing signal V-SYNC outputted from a PC (not shown), determines the resolution, and performs phase adjustment. A microcomputer 10 for outputting a control signal according to the present invention, a vertical synchronization signal V-SYNC output from a PC, and a vertical flyback signal V-Flyback output from the microcomputer 10 (hereinafter, abbreviated as V-FLB). Self raster discrimination circuit section 21 for receiving the V-FLB and selectively outputting its own vertical raster or signal according to the necessity of inspection and discrimination of the self raster A vertical V-FLB pulse generator 22 that receives a pulse selected and output from the circuit unit 21 and determines and outputs a duty of the pulse, and is output from the vertical V-FLB pulse generator 22. Duty is inverted phase by applying the determined pulse A pulse level pull-up unit 23 for shifting the level and a phase hold signal V-HOLD are applied to the phase adjustment signal output from the microcomputer 10 to generate a pulse according to a horizontal period. A vertical linearity signal (V-LINEARITY) is applied to a vertical hold stage 31 to be output, and a phase adjustment signal output from the microcomputer 10. The vertical linearity end 32 outputting a vertical linearity control signal and the vertical size signal V-SIZE output from the microcomputer 10 to process the vertical size. A vertical hold control signal output from the vertical size control stage 33 for outputting a control signal, and the V-HOLD stage 31, the vertical linearity stage 32, and the vertical size control stage 33, respectively. And vertical linearity control signal and vertical size control signal A vertical oscillation stage 40 which is controlled according to a phase inverted and potential level shifted pulse that is applied and output from the pulse level pull-up unit 23 to generate and output a ramp pulse; A vertical position control stage 34 for changing the vertical position by controlling the DC level of the vertical oscillation ramp pulse by receiving a control signal output from the microcomputer 10, and a ramp output from the vertical oscillation stage 40 ( Ramp) Vertical to the vertical deflection yoke (V-DY) to adjust the vertical position of the image displayed on the screen according to the vertical position control signal output from the vertical position control terminal 34 after receiving a pulse. It consists of the vertical deflection stage 50 which generates a sawtooth current and performs a vertical deflection operation.
이와 같은 구성에 따른 동작을 설명하면 다음과 같다.Referring to the operation according to the configuration as follows.
PC는 발생된 데이터를 표시하기 위해 영상신호를 발생하게 된다. 또한, 발생된 영상 신호를 동기시키기 위한 수평 동기 신호(H－SYNC) 및 수직 동기 신호(V－SYNC)를 발생하여 출력하게 된다. 출력되는 수평 동기 신호(H－SYNC) 및 수직 동기 신호(V－SYNC)는 디스플레이 장치 내에 있는 마이콤(10)에서 인가 받는다. 수평 동기 신호(H－SYNC) 및 수직 동기 신호(V－SYNC)를 인가 받은 마이콤(10)은 인가된 동기 신호에 따라 PC에서 발생된 영상 신호의 해상도 및 극성을 판별하게 되고 판별된 결과에 따라 상조정 데이터를 발생하게 된다. 이 때, 셀프 라스터(Self raster) 판별 회로부(21)는 PC로부터 출력되는 수평 및 수직 동기 신호(H－SYNC, V－SYNC) 중에 수직 동기 신호(V－SYNC)를 인가 받는다. 또한, 마이콤(10)에서 발생된 수직 플라이백 신호(V－FLB)를 인가 받아 선택적으로 출력하게 된다.The PC generates an image signal to display the generated data. Further, the horizontal synchronizing signal H-SYNC and the vertical synchronizing signal V-SYNC for synchronizing the generated video signal are generated and output. The horizontal synchronizing signal H-SYNC and the vertical synchronizing signal V-SYNC to be output are applied by the microcomputer 10 in the display device. The microcomputer 10 receiving the horizontal synchronizing signal H-SYNC and the vertical synchronizing signal V-SYNC determines the resolution and polarity of the image signal generated from the PC according to the applied synchronizing signal, and according to the determined result. Phase adjustment data is generated. At this time, the self raster determination circuit unit 21 receives the vertical synchronizing signal V-SYNC from among the horizontal and vertical synchronizing signals H-SYNC and V-SYNC output from the PC. In addition, the vertical flyback signal V-FLB generated by the microcomputer 10 is applied and selectively output.
셀프 라스터(Self raster) 판별 회로부(21)는 자체 수직 라스터(Self raster)나 신호를 점검의 필요에 따라 수직 플라이백(Flyback) 신호를 선택하여 출력하게 된다. 또한, 자체 수직 라스터(Self raster)나 신호를 점검이 필요하지 않는 경우에는 수직 동기 신호(V－SYNC)를 발생하여 출력하게 된다. 셀프 라스터(Self raster) 판별 회로부(21)로부터 선택되어 출력되는 펄스는 펄스 레벨 풀업(Pull up)부(23)를 통해서 인가된 펄스의 고정된 레벨을 시프트(Shift)시켜 듀티(Duty)를 결정하고 위상을 반전시켜 수직 발진단(40)으로 출력하게 된다. 펄스 레벨 풀업(Pull up)부(23)로부터 위상 반전 및 듀티가 결정되어 출력되는 펄스를 인가받은 수직 발진단(40)은, 마이콤(10)으로부터 출력되는 상조정 데이터를 인가 받아 수직 발진 펄스인 램프 펄스를 발생하게 된다.The self raster determination circuit unit 21 selects and outputs a vertical flyback signal based on a self raster or a signal according to a need of inspection. When the self raster or the signal does not need to be checked, a vertical synchronizing signal V-SYNC is generated and output. The pulse selected and output from the self raster determination circuit unit 21 shifts the fixed level of the pulse applied through the pulse level pull-up unit 23 to reduce the duty. After the determination, the phase is inverted and output to the vertical oscillation stage 40. The vertical oscillation stage 40 that receives the phase inversion and the duty pulse outputted from the pulse level pull-up unit 23 and outputs the vertical oscillation pulse received from the microcomputer 10 is a vertical oscillation pulse. It generates a ramp pulse.
즉, 마이콤(10)으로부터 출력되는 여러 가지 상조정 신호 중에 수직 리니어티단(32)으로부터 출력되는 수직 리니어티 제어 신호와, 수직 사이즈 사이즈 제어단(33)으로부터 출력되는 수직 사이즈 제어 신호 등을 인가 받아 V－HOLD단(31)으로부터 출력되는 수직 홀드(HOLD) 제어 신호에 따른 수평 펄스의 주기에 따라 전위 레벨을 결정하고, 펄스 레벨 풀업(Pull up)부(23)로부터 위상 반전 및 듀티가 결정되어 추력된느 펄스에 따라 램프(Ramp) 펄스를 발생하여 출력하게 된다. 즉, V－HOLD단(31)으로부터 출력되는 수직 홀드(Hold) 제어 신호에 따른 수평 펄스의 주기에 따라 주파수를 보상하고 펄스 레벨 풀업(Pull up)부(23)로부터 출력되는 펄스에 따라 램프 (Ramp) 펄스를 발생하여 마이콤(10)으로부터 출력되는 상조정 신호에 따른 램프 펄스를 발생하여 출력하게 된다.That is, the vertical linearity control signal output from the vertical linearity stage 32 and the vertical size control signal output from the vertical size control stage 33 are applied among various phase adjustment signals output from the microcomputer 10. The potential level is determined according to the period of the horizontal pulse according to the vertical hold control signal output from the V-HOLD stage 31, and the phase inversion and the duty are determined from the pulse level pull-up unit 23. In response to the thrust pulse, a ramp pulse is generated and output. That is, the frequency is compensated according to the period of the horizontal pulse according to the vertical hold control signal output from the V-HOLD stage 31, and the ramp (in accordance with the pulse output from the pulse level pull-up section 23). Ramp) generates a pulse and generates a ramp pulse according to the phase adjustment signal output from the microcomputer 10.
수직 발진단(40)으로부터 출력되는 램프 펄스는 수직 편향 회로부(50)로 인가되어 수직 편향 요크(V－DY)에 수직 톱니파 전류를 발생하여 마이콤(10)으로부터 출력되는 각 종 상조정 신호에 따라 상의 수직 편향 동작을 제어하게 된다. 또한, 마이콤(10)으로부터 출력되는 수직 포지션(Position) 신호(V－POSITION)는 수직 포지션 제어단(34)에서 인가 받아 수직 발진 램프 펄스의 DC 레벨을 제어해서 수직 포지션을 변화시키도록 수직 포지션 제어 신호를 출력하게 된다. 수직 포지션 제어단(34)으로부터 인가되는 수직 포지션 제어 신호를 인가 받은 수직 편향단 (50)은 인가된 수직 포지션 제어 신호에 따라 수직 편향 요크(V－DY)에 수직 톱니파 전류를 발생하여 상의 수직 포지션(Pisition)을 조정하게 된다.The ramp pulse output from the vertical oscillation stage 40 is applied to the vertical deflection circuit section 50 to generate a vertical sawtooth current in the vertical deflection yoke V-DY, according to various phase adjustment signals output from the microcomputer 10. The vertical deflection of the image is controlled. In addition, the vertical position signal V-POSITION output from the microcomputer 10 is applied from the vertical position control stage 34 to control the DC position of the vertical oscillation ramp pulse to change the vertical position. Will output a signal. The vertical deflection stage 50, which receives the vertical position control signal applied from the vertical position control stage 34, generates a vertical sawtooth wave current in the vertical deflection yoke V-DY according to the applied vertical position control signal. You will adjust the (Pisition).
이와 같이 동작되는 회로 블럭 중에 셀프 라스터 판별 회로부(21), V－FLB 펄스 발생부(22), 펄스 레벨 풀업부(23) 및 수직 발진단(40)의 상세 회로도를 첨부된 제2도를 이용하여 설명하면 다음과 같다.In the circuit block operated in this manner, FIG. The description is as follows.
제2도에서와 같이 PC(도시 않음)로부터 출력되는 수직 동기 신호(V－SYNC)와 마이콤(10)으로부터 출력되는 수직 플라이백 펄스(V－FLB)를 인가 받고 인가된 신호를 선택적으로 출력하는 셀프 라스터(Self raster) 판별 회로(21)는 수직 동기 신호(V－SYNC)의 인가 여부에 따라 수직 동기 신호(V－SYNC) 및 수직 플라이백 신호(V－FLB)를 출력하는 제 1 집적 회로(IC1)과, 다수의 저항(R7 ∼ R10) 및 다수의 캐패시터(C4, C5)로 구성되어 있다.As shown in FIG. 2, the vertical synchronization signal V-SYNC output from a PC (not shown) and the vertical flyback pulse V-FLB output from the microcomputer 10 are selectively applied to selectively output the applied signal. The self raster determination circuit 21 outputs a first synchronization signal V-SYNC and a vertical flyback signal V-FLB depending on whether the vertical synchronization signal V-SYNC is applied. The circuit IC1 is composed of a plurality of resistors R7 to R10 and a plurality of capacitors C4 and C5.
이와 같이 구성되어 있는 셀프 라스터(Self raster) 판별 회로(21)로부터 선택되어 출력되는 펄스를 인가 받아 펄스의 듀티(Duty)를 결정하는 V－FLB 펄스 발생부(22)는 인가된 펄스의 라이징(Rising) 또는, 폴링(Falling) 타임에 트리거(Trigger) 되어 듀티(Duty)를 결정하여 출력하는 제 2 집적 회로(IC2)와 저항(R11) 및 캐패시터(C6)로 구성되어 있다. 또한, V－FLB 펄스 발생부(22)로부터 듀티(Duty)가 결정되어 출력되는 펄스를 인가 받아 램프(Ramp) 펄스를 발생하는 펄스 레벨 풀업(Pull up)부(23)는 듀티가 결정되어 출력되는 펄스를 인가 받아 위상을 반전시키고 펄스의 레벨(Level)을 시프트(Shift)시키는 트랜지스터(Q1)와, 다수의 저항(R12 ∼ R14)으로 구성되어 있다.The V-FLB pulse generator 22 which determines the duty of the pulse by receiving the pulse selected and output from the self raster discrimination circuit 21 configured as described above is applied to the rising of the applied pulse. The second integrated circuit IC2 is triggered at a rising or falling time to determine and output a duty, a resistor R11, and a capacitor C6. In addition, the pulse level pull-up part 23 which generates a ramp pulse by receiving a pulse that is determined and output from the V-FLB pulse generating part 22 and outputs the duty is determined. The transistor Q1 is configured to receive a pulse to invert the phase and shift the pulse level, and a plurality of resistors R12 to R14.
그리고, 램프(Ramp) 펄스를 발생하여 출력하여 수직 편향단(40)에 인가하는 수직 발진단(40)은, V－HOLD단(31)으로부터 출력되는 수평 주기에 따라 스위칭(Switching)하는 전계효과 트랜지스터(Q2)와, 수직 리니어티(Linearity)단(32)과 수직 사이즈(Size) 제어단(33)으로부터 각각 출력되는 수직 리니어티(Linearity) 제어 신호와 수직 사이즈(Size) 제어 신호를 인가 받고 상기 전계효과 트랜지스터(Q2)의 스위칭에 따라 입력 레벨를 결정받아 상기 V－HOLD단(31)으로부터 출력되는 수평 주기에 따라 온/오프하여 주파수 보정신호를 출력하는 제 3 집적 회로(IC3)와, 상기 펄스 레벨 풀업부(23)의 트랜지스터(Q1)로부터 출력되는 반전 및 레벨 시프트(Shift)된 펄스를 인가 받아 제 4 집적 회로(IC4) 및 캐패시터(C9)로부터 출력되는 펄스와 상기 제 3 집적 회로(IC3)으로부터 출력되는 주파수 보정신호를 인가 받아 램프(Ramp) 펄스를 발생하여 출력하는 OP 앰프인 제 5 집적 회로(IC5)와, 다수의 저항(R15 ∼ R17) 및 다수의 캐패시터(C7 ∼ C9)로 구성되어 있다.The vertical oscillation stage 40 which generates and outputs a ramp pulse and applies it to the vertical deflection stage 40 has an electric field effect of switching according to the horizontal period output from the V-HOLD stage 31. The vertical linearity control signal and the vertical size control signal output from the transistor Q2, the vertical linearity terminal 32, and the vertical size control terminal 33 are respectively received. A third integrated circuit IC3 which determines an input level according to the switching of the field effect transistor Q2 and outputs a frequency correction signal by turning on / off according to a horizontal period output from the V-HOLD stage 31; A pulse output from the fourth integrated circuit IC4 and the capacitor C9 by receiving the inverted and level shifted pulses output from the transistor Q1 of the pulse level pull-up unit 23 and the third integrated circuit ( Frequency output from IC3) A fifth integrated circuit IC5, which is an op amp that receives a correction signal and generates and outputs a ramp pulse, is composed of a plurality of resistors R15 to R17 and a plurality of capacitors C7 to C9.
이러한 구성에 따른 구체적인 동작을 설명하면 다음과 같다.A detailed operation according to this configuration is as follows.
PC로부터 출력되는 수직 동기 신호(V－SYNC) 및 수평 동기 신호(H－SYNC)를 인가 받은 마이콤(10)은 각종 상조정 신호를 발생하여 출력하게 된다. 마이콤(10)에서 출력되는 신호 중에 수직 플라이백 펄스(V－FLB)는 셀프 라스터 판별 회로부(21)의 저항(R8)을 통해서 제 1 집적 회로(IC1)의 단자 "X1"에서 인가 받는다. 수직 플라이백 펄스(V－FLB)를 인가 받은 제 1 집적 회로(IC1)는 PC로부터 출력되는 수직 동기 신호(V－SYNC)를 저항(R7)을 통해서 유기 받아 단자 "X0"로 인가 받는다. 수직 동기 신호(V－SYNC) 및 수직 플라이백 펄스(V－FLB)를 인가 받은 제 1 집적 회로(IC1)는 단자 "A"로는 저항(R7)을 통해서 유기되는 수직 동기 신호(V－SYNC)를 저항(R9) 및 캐패시터(C4)를 통해서 정합시켜 인가 받는다. 또한, 단자 "B"로는 접지로 고정하였다.The microcomputer 10 receiving the vertical synchronizing signal V-SYNC and the horizontal synchronizing signal H-SYNC output from the PC generates and outputs various phase adjustment signals. Among the signals output from the microcomputer 10, the vertical flyback pulse V-FLB is applied from the terminal “X 1 ” of the first integrated circuit IC1 through the resistor R8 of the self raster discrimination circuit unit 21. . The first integrated circuit IC1 receiving the vertical flyback pulse V-FLB receives the vertical synchronizing signal V-SYNC output from the PC through the resistor R7 and is applied to the terminal "X 0 ". The first integrated circuit IC1 receiving the vertical synchronizing signal V-SYNC and the vertical flyback pulse V-FLB receives the vertical synchronizing signal V-SYNC which is induced through the resistor R7 to the terminal "A". Is applied via a resistor R9 and a capacitor C4. In addition, the terminal "B" was fixed to ground.
따라서, PC로부터 수직 동기 신호(V－SYNC)가 인가되지 않은 상태이면 단자 "A"는 하이 레벨(1) 상태가되고 단자 "B"는 항상 로우 레벨(0)이 된다. 반면에 PC로부터 수직 동기 신호가 인가되면 "A"는 로우 레벨(0) 상태가 되고 또한 단자 "B"도 로우 레벨(0)이 된다. 즉, 캐패시터(C5)를 통해서 접지 잡음이 제거되어 공급되는 직류전압(B1 +)에 의해 구동되는 제 1 집적 회로(IC1)는 수직 동기 신호(V－SYNC)의 인가 여부에 따라 선택적으로 수직 동기 신호(V－SYNC) 및 수직 플라이백 신호(V－FLB)를 선택적으로 출력하게 된다. 특히, 수직 플라이백 펄스(V－FLB)는 자체 라스터(Self raster) 점검이나 신호 점검 등을 하는 경우에 사용하게 된다. 또한, 제 1 집적 회로(IC1)는 MC14052 IC를 이용하여 구성할 수 있다.Therefore, when the vertical synchronizing signal V-SYNC is not applied from the PC, the terminal "A" is in the high level (1) state and the terminal "B" is always in the low level (0). On the other hand, when a vertical synchronizing signal is applied from the PC, " A " is at the low level (0) and the terminal " B " is also at the low level (0). That is, the first integrated circuit IC1 driven by the DC voltage B 1 + supplied by removing the ground noise through the capacitor C5 is selectively vertical depending on whether the vertical synchronization signal V-SYNC is applied. The synchronizing signal V-SYNC and the vertical flyback signal V-FLB are selectively output. In particular, the vertical flyback pulse (V-FLB) is used when performing self raster check or signal check. In addition, the first integrated circuit IC1 may be configured using the MC14052 IC.
이러한 셀프 라스터 판별 회로(21)로부터 선택되어 출력되는 펄스는 저항(R10)을 통해서 유기 되어 V－FLB 펄스 발생부(22)의 제 2 집적 회로(IC2)의 2번 핀으로 인가된다. 펄스를 인가받은 제 2 집적 회로(IC2)의 1번 핀은 접지되어 있고, 직류 전압(B1 +)를 15번 핀으로 인가 받아 구동하게 된다. 제 2 집적 회로(IC2)는 2번 핀으로 인가된 펄스 라이징(Rising) 타임(Time)의 주기에 따라 고정된 직류 전압(B1 +)를 저항(R11) 및 캐패시터(C6)에 의해 듀티(Duty)를 결정하여 발진 펄스를 출력하게 한다. 이 때, 제 2 집적 회로(IC2)는 74HC221 IC를 사용하여 구성할 수 있다.The pulse selected and output from the self raster determination circuit 21 is induced through the resistor R10 and applied to pin 2 of the second integrated circuit IC2 of the V-FLB pulse generator 22. The pin 1 of the second integrated circuit IC2 receiving the pulse is grounded and driven by receiving the DC voltage B 1 + as the 15 pin. The second integrated circuit IC2 receives the fixed DC voltage B 1 + according to the period of the pulse rising time applied to the second pin by the resistor R11 and the capacitor C6. Duty) to output the oscillation pulse. In this case, the second integrated circuit IC2 may be configured using the 74HC221 IC.
이러한 제 2 집적 회로(IC2)에 의해서 듀티(Duty)가 결정되어 출력되는 발진 펄스는 펄스 레벨 풀업(Pull up)부(23)의 저항(R12, R13)에 의해 분배되어 트랜지스터(Q1)의 베이스로 인가된다. 제 2 집적 회로(IC2)에 의해서 듀티(Duty)가 결정되어 출력되는 발진 펄스를 베이스로 인가 받은 트랜지스터(Q1)는 인가된 발진 펄스를 위상을 180°로 반전시키고 펄스의 레벨을 직류 전압(B1 +) 레벨(LeveL)로 시프트(Shift)시켜 수직 발진단(40)의 제 4 집적 회로(IC4)로 인가하게 된다.The oscillation pulse outputted after the duty is determined by the second integrated circuit IC2 is distributed by the resistors R12 and R13 of the pulse level pull-up unit 23 and the base of the transistor Q1. Is applied. Transistor Q1 receiving the duty determined by the second integrated circuit IC2 and outputting the oscillation pulse as a base inverts the applied oscillation pulse to 180 ° and changes the pulse level to DC voltage B. Shift to the 1 + ) level (LeveL) is applied to the fourth integrated circuit (IC4) of the vertical oscillation stage (40).
또한, 수직 발진단(40)의 V－HOLD단(31)는 마이콤(10)으로부터 출력되는 수직 홀드 제어 신호(V－HOLD)를 인가 받아 수평 주기에 발진 펄스를 출력하게 된다. 출력되는 수평 주기에 따른 발진은 제 3 집적 회로(IC3)를 온/오프시키고, 전계 효과 트랜지스터(Q2)를 통해 제 3 집적 회로(IC3)으로 입력되는 온/오프시켜 수직 리니어티단(32) 및 수직 사이즈 제어단(33)으로부터 각각 출력되는 수직 리니어티(Linearity) 제어 신호 및 수직 사이즈(Size) 제어 신호의 입력 레벨을 제어하게 된다. 전계 효과 트랜지스터(Q2)에 의해 수직 리니어티(Linearity) 제어 신호 및 수직 사이즈(Size) 제어 신호의 입력 레벨을 제어하여 입력받은 제 3 집적 회로(IC3)는 V－HOLD단(31)으로부터 출력되는 수평 발진 펄스의 주기에 따라 온/오프하여 주파수 보정신호를 출력하게 된다. 이 때, 제 3 집적 회로(IC3)는 MC14066 IC를 사용하여 구성할 수 있다.In addition, the V-HOLD stage 31 of the vertical oscillation stage 40 receives the vertical hold control signal V-HOLD output from the microcomputer 10 to output the oscillation pulse in a horizontal period. The oscillation according to the output horizontal period turns on / off the third integrated circuit IC3 and turns on / off the third linear circuit IC3 through the field effect transistor Q2 to the third integrated circuit IC3. The input level of the vertical linearity control signal and the vertical size control signal respectively output from the vertical size control stage 33 is controlled. The third integrated circuit IC3 received by controlling the input level of the vertical linearity control signal and the vertical size control signal by the field effect transistor Q2 is output from the V-HOLD stage 31. The frequency correction signal is output by turning on / off according to the period of the horizontal oscillation pulse. In this case, the third integrated circuit IC3 may be configured using the MC14066 IC.
그리고 펄스 레벨 풀업(Pull up)부(23)의 트랜지스터(Q1)로부터 출력된 위상 반전 및 레벨 시프트(Shift)된 펄스를 인가 받은 제 4 집적 회로(IC4)는 직류 전압(B2 +)를 캐패시터(C8)를 통해서 잡음을 제거한 후 인가 받아 구동하여 캐패시터(C9)를 통해서 출력 펄스를 OP 앰프인 제 5 집적 회로(IC5)의 네가티브(Negative)단(－)으로 인가한다. 이 때, 제 4 집적 회로(IC4)는 MC14066 IC로 구현될 수 있다. 제 4 집적 회로(IC4) 및 캐패시터(C9)를 통해서 출력되는 펄스를 인가 받은 제 5 집적 회로(IC5)는 제 3 집적 회로(IC3)를 통해서 상조정에 따른 주파수 보상 신호를 네가티브(Negative)단(－)으로 인가 받는다. 또한, 제 5 집적 회로(IC5)는 포지티브(Positive)단(+)으로는 저항(R15) 및 캐패시터(C7)를 통해서 정류되어 출력되는 직류전압(B1 +)을 인가 받는다.The fourth integrated circuit IC4, which has received the phase inverted and level shifted pulses output from the transistor Q1 of the pulse level pull-up unit 23, receives the DC voltage B 2 + from the capacitor. After removing the noise through (C8), it is applied and driven to apply the output pulse through the capacitor (C9) to the negative terminal (-) of the fifth integrated circuit IC5, which is an OP amplifier. In this case, the fourth integrated circuit IC4 may be implemented as an MC14066 IC. The fifth integrated circuit IC5 receiving the pulse output through the fourth integrated circuit IC4 and the capacitor C9 receives the negative frequency compensation signal according to the phase adjustment through the third integrated circuit IC3. It is approved by (-). In addition, the fifth integrated circuit IC5 receives a DC voltage B 1 + that is rectified and output through the resistor R15 and the capacitor C7 at the positive terminal (+).
이와 같이 제 4 집적 회로(IC4) 및 캐패시터(C5)로부터 출력되는 출력 펄스 및 주파수 보상 신호를 인가 받고 직류 전압(B1 +)을 인가 받은 제 5 집적 회로(IC5)는 인가된 펄스에 따라 램프(Ramp) 펄스를 발생하여 출력하게 한다. 출력되는 램프(Ramp) 펄스는 캐패시터(C10)를 통해서 정합되어 수직 편향단(50)으로 인가된다. 마이콤(10)으로부터 출력되는 각종 상조정 조건에 따라 결정된 램프(Ramp) 펄스를 인가 받은 수직 편향단(50)은 수직 톱니파 전류를 수직 편향 요크(V－DY)에 발생하여 상의 수직 편향 동작을 한다. 또한, 수직 포지션 제어단(34)은 마이콤(10)으로부터 출력되는 수직 포지션 신호(V－POSITION)에 따라 수직 포지션(Position) 제어 신호를 수직 편향단(50)에 인가하여 수직 편향 신호의 DC 레벨을 조절하여 상의 수직 위치를 조절하게 된다.As such, the fifth integrated circuit IC5 receiving the output pulse and the frequency compensation signal output from the fourth integrated circuit IC4 and the capacitor C5 and the DC voltage B 1 + is applied to the lamp according to the applied pulse. (Ramp) Generates a pulse and outputs it. The output ramp pulses are matched through the capacitor C10 and applied to the vertical deflection stage 50. The vertical deflection stage 50 receiving the ramp pulse determined according to various phase adjustment conditions output from the microcomputer 10 generates a vertical sawtooth current in the vertical deflection yoke V-DY to perform a vertical deflection operation of the image. . In addition, the vertical position control stage 34 applies a vertical position control signal to the vertical deflection stage 50 according to the vertical position signal V-POSITION output from the microcomputer 10, thereby providing a DC level of the vertical deflection signal. Adjust the vertical position of the image by adjusting.
이와 같은 각 블록의 회로 동작에 따른 출력 파형을 첨부된 도면을 이용하여 설명하면 다음과 같다.The output waveform according to the circuit operation of each block will be described with reference to the accompanying drawings as follows.
제3도에서와 같이 파형(a)은 셀프 라스터(Self raster) 판별 회로부(21; 제2도에 도시됨)로부터 선택되어 출력되는 펄스로, ①은 이 펄스의 주기를 나타내고 있다. 이러한 파형(a)을 인가 받아 듀티(Duty)를 결정하여 출력하는 V－FLB부(22; 제2도에 도시됨)로부터 출력되는 파형(b)은, 파형(a)의 라이징(Rising) 타임(Time)에 따라 트리거링(Triggering)되어 출력되는 파형으로 파형(b)의 주기를, ③은 파형(b)의 듀티(Duty)를 나타내고 있다.As shown in Fig. 3, the waveform a is a pulse selected and output from the self raster discrimination circuit section 21 (shown in Fig. 2), and? Indicates the period of this pulse. The waveform b outputted from the V-FLB unit 22 (shown in FIG. 2) which receives the waveform a and determines the duty and outputs the duty is the rising time of the waveform a. The waveform of the waveform b is a waveform that is triggered and output in accordance with (Time), and? Represents the duty of the waveform b.
또한, 파형(다)은 수직 동기 신호인 파형(라)의 주기에 따라 수직 발진단(40; 제2도에 도시됨)에서 발생되어 출력되는 램프(Ramp) 펄스를 나타내고 있다.In addition, the waveform (C) represents a ramp pulse generated and output at the vertical oscillation stage 40 (shown in FIG. 2) according to the period of the waveform (D), which is a vertical synchronization signal.
이와 같이, 수직 회로단을 원칩(One chip)화하지 않고 개별 소자를 이용하여 구성함으로써 회로 고장 등의 문제가 발행하는 경우에는 고장 발생 원인을 쉽게 찾을 수 있게 된다.As such, by configuring the vertical circuit stages using individual elements instead of one chip, it is easy to find the cause of the failure when a problem such as a circuit failure occurs.
이상에서 설명한 바와 같이 본 고안은, 수직 발진 회로의 원칩(One chip)화에 따른 내부 문제 발생시 발생 원인을 쉽게 찾지 못하는 불편함을 해결함으로써, 회로에 문제가 발생할 때 신속하게 처리 할 수 있고, 기존 수평 드라이브 펄스 발생 및 PLL단과 함께 사용함에 따라 수직 바운딩(Bounding) 및 노이즈를 문제를 해결하는 효과가 있다.As described above, the present invention solves the inconvenience of not finding the cause easily when an internal problem occurs due to the one-chip of the vertical oscillation circuit, so that the circuit can be quickly processed when a problem occurs. The use of horizontal drive pulse generation and the PLL stage has the effect of solving vertical bounding and noise.
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