KR20010113508A - An integrated circuit including a dual-damascene structure and a capacitor - Google Patents
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Abstract
본 발명은 이중 다마신 구조와 커패시터 모두를 구비하는 금속화 레벨을 포함하는 집적회로에 관한 것이다. 금속화 레벨에서 이들 구조들을 구비함으로써, 더 많은 공정 단계의 부가는 이들 상이한 구조들을 형성할 때 회피될 수 있다. 일반적인 설명과 상세한 설명 모두는 본 발명을 예시하는 것이지 제한하려는 것이 아님을 이해해야 한다.The present invention relates to an integrated circuit comprising a metallization level having both a dual damascene structure and a capacitor. By having these structures at the metallization level, the addition of more processing steps can be avoided when forming these different structures. It is to be understood that both the general and detailed description are illustrative of the invention and are not intended to be limiting.
Description
(발명의 분야)(Field of invention)
본 발명은 일반적으로 집적회로들에 관한 것으로, 특히 집적회로에서의 이중 다마신 구조들 및 커패시터들에 관한 것이다.The present invention relates generally to integrated circuits, and more particularly, to dual damascene structures and capacitors in an integrated circuit.
(발명의 배경)(Background of invention)
내부 디지털화(interdigitized) 또는 핑거 커패시터들은 집적회로들에서 금속 라인들의 높이가 금속 라인들 사이의 공간보다 더 커짐에 따라 집적회로들에서 더 많이 사용되고 있다. 이는 소자의 치수들이 금속 라인들 간의 거리의 감소 결과 감소하기 때문이다. 내부 디지털화 또는 핑거 커패시터들은 측벽(sidewall) 정전용량(capacitance)을 이용하고, 이 정전용량은 커패시터를 형성하기 위해 인접한 금속 라인들 사이에서 발생된다.Internal digitized or finger capacitors are increasingly used in integrated circuits as the height of the metal lines in the integrated circuits is greater than the space between the metal lines. This is because the dimensions of the device decrease as a result of the reduction in the distance between the metal lines. Internal digitization or finger capacitors use sidewall capacitance, which is generated between adjacent metal lines to form a capacitor.
핑거 커패시터의 한 예가 윌슨(Wilson)에게 발행된 ON CHIP CAPACITOR STRUCTURE 란 부제의 미국 특허 제 6,037,621호에 개시된다. 이 특허는 참조문헌으로서 본 명세서에 통합되었다. 커패시터들을 형성하기 위해 측벽 정전용량을 이용하는 개념은 또한 참조문헌으로서 본 명세서에서 통합되는 H. Samavati 등의 1998 ISSCC, 섹션 16 TD: Advanced Radio-Frequency Circuits의 페이퍼 FP 16.6, 256-57에서 프렉탈 커패시터들(Fractal Capacitors)이란 부제의 최근 논문에 개시된다. 이 논문은 측벽 또는 프린징(fringing) 정전용량이 플레이트들 간의 거리가 감소함에 따라 종래의 평행 플레이트 커패시터들보다 단위 면적당 보다 높은 정전용량을 일으킨다는 것을 지적하고 있다.One example of a finger capacitor is disclosed in US Pat. No. 6,037,621 to the subsection entitled ON CHIP CAPACITOR STRUCTURE issued to Wilson. This patent is incorporated herein by reference. The concept of using sidewall capacitance to form capacitors is also incorporated in the text by H. Samavati et al. 1998 ISSCC, Section 16 TD: Fractal Capacitors in Paper FP 16.6, 256-57 of Advanced Radio-Frequency Circuits. (Fractal Capacitors) is disclosed in a recent paper in the subtitle. This paper points out that sidewall or fringing capacitance results in higher capacitance per unit area than conventional parallel plate capacitors as the distance between the plates decreases.
소자의 치수 감소에 부가하여, 단일 다마신 구조들 대신 이중 다마신 구조들을 사용하려는 경향이 있어왔다. 단일 다마신은 그루브(groove)들이 절연층 내에 형성되고 상호접속들을 형성하기 위해 도전재료로 채워지는 집적회로들을 위한 상호접속 제조 공정이다. 이중 다마신은 단일 다마신의 그루브들을 형성하는 것에 부가하여, 도전 접촉(또는 비아(via)) 개구부(opening)들이 또한 절연층 내에 형성되는 다중레벨 상호접속 공정이다. 도전재료는 그루브들 및 도전 접촉(또는 비아) 개구부들에 형성된다. 본 발명자는 이중 다마신 구조를 또한 포함하는 집적회로에 측벽 커패시터를 제공하려는 이러한 경향들을 조합하기 위한 필요성을 인식했다.In addition to reducing the dimensions of the device, there has been a tendency to use dual damascene structures instead of single damascene structures. Single damascene is an interconnect fabrication process for integrated circuits in which grooves are formed in an insulating layer and filled with conductive material to form interconnects. Dual damascene is a multilevel interconnect process in which in addition to forming grooves of single damascene, conductive contact (or via) openings are also formed in the insulating layer. The conductive material is formed in the grooves and the conductive contact (or via) openings. The inventors have recognized the need to combine these trends to provide sidewall capacitors in integrated circuits that also include a dual damascene structure.
(본 발명의 개요)Summary of the Invention
본 발명은 이중 다마신 구조 및 커패시터 모두를 포함하는 금속화(metallization) 레벨을 구비하는 집적회로에 관한 것이다. 금속화 레벨에서 이들 구조들을 구비함으로써, 또 다른 공정 단계들의 부가는 이들 상이한 구조들을 형성할 때 회피될 수 있다. 앞서의 일반적인 설명과 이하의 상세한 설명 모두는 본 발명을 예시하는 것이지 제한하는 것이 아님을 이해해야 한다.The present invention relates to an integrated circuit having a metallization level that includes both a dual damascene structure and a capacitor. By having these structures at the metallization level, the addition of further processing steps can be avoided when forming these different structures. It is to be understood that both the foregoing general description and the following detailed description are illustrative of the invention and not of limitation.
본 발명은 첨부 도면과 관련하여 읽을 때 아래의 상세한 설명으로부터 가장 잘 이해된다. 반도체 산업의 일반적인 관례에 따라, 도면의 다양한 형태들이 일정한 비율로 그려지지 않음을 강조하는 바이다. 대신에, 다양한 형태들의 치수들이명확성을 위해 임으로 확대되거나 축소된다.The invention is best understood from the following detailed description when read in conjunction with the accompanying drawings. In accordance with the general practice of the semiconductor industry, it is emphasized that various forms of the drawings are not drawn to scale. Instead, the dimensions of the various shapes are optionally enlarged or reduced for clarity.
도 1은 본 발명의 예시적인 실시예에 따른 집적회로를 제조하기 위한 공정을 설명하는 흐름도.1 is a flow diagram illustrating a process for fabricating an integrated circuit in accordance with an exemplary embodiment of the present invention.
도 2 내지 7은 도 1의 공정을 이용하는 연속적인 제조 단계들 동안의 집적회로의 개략도.2-7 are schematic diagrams of integrated circuits during successive fabrication steps utilizing the process of FIG.
도 8은 도 1의 공정에 따라 제조된 핑거 커패시터와 이중 다마신 구조를 포함하는 부분적으로 제조된 집적회로의 평면도.8 is a plan view of a partially fabricated integrated circuit including a finger capacitor fabricated according to the process of FIG. 1 and a dual damascene structure.
도 9는 본 발명의 또 다른 실시예에 따른 집적회로를 제조하기 위한 공정을 설명하는 흐름도.9 is a flow chart illustrating a process for fabricating an integrated circuit according to another embodiment of the present invention.
도 10 내지 15는 도 9의 공정을 이용하는 연속적인 제조 단계들 동안의 집적회로의 개략도.10-15 are schematic diagrams of integrated circuits during successive fabrication steps utilizing the process of FIG.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
95 : 레티클 100 : 기판95 reticle 100 substrate
105 : 절연층 110 : 정지층105: insulating layer 110: stop layer
120 : 제 1 패턴 마스크 125 : 접촉 개구부120: first pattern mask 125: contact opening
127 : 커패시터용 개구부 135 : 그루부127: opening for the capacitor 135: groove
본 발명의 예시적인 실시예는 이중 다마신 구조를 형성하기 위한 공정에 관한 것이다. 이 공정은 두 개의 마스크들이 스택(stack) 위에 형성되는 절연층과 정지층을 포함하는 스택을 형성하는 것을 포함한다. 마스크들 중 하나를 사용하여 절연층들에 비아 또는 개구들을 형성하고 커패시터를 위한 개구들을 형성한다. 제 2 마스크를 사용하여 절연층들에 상호접속들을 위한 그루브들을 형성한다. 이중 다마신 구조를 위한 그루브들 및 비아들이 형성될 때, 커패시터들을 위한 개구부들을 형성함으로써, 시스템들 사이의 부분적으로 제조된 집적회로의 움직임의 수 및 공정 단계들이 줄어들 수 있다.Exemplary embodiments of the invention are directed to a process for forming a dual damascene structure. This process involves forming a stack comprising an insulating layer and a stop layer on which two masks are formed. One of the masks is used to form vias or openings in the insulating layers and to form openings for the capacitor. A second mask is used to form grooves for interconnections in the insulating layers. When grooves and vias for the dual damascene structure are formed, by forming openings for the capacitors, the number and process steps of the partially fabricated integrated circuit between systems can be reduced.
도면을 참조하면, 동일한 참조번호들은 전체에 걸쳐 동일한 요소들이고, 도 1은 본 발명의 예시적인 실시예를 도시하는 흐름도이다. 도 2 내지 7은 도 1에 도시된 흐름도에 따른 집적회로의 연속적인 제조 단계들을 설명하는 개략도들이다.Referring to the drawings, like reference numerals refer to like elements throughout, and FIG. 1 is a flow diagram illustrating an exemplary embodiment of the present invention. 2-7 are schematic diagrams illustrating successive fabrication steps of an integrated circuit according to the flow chart shown in FIG. 1.
단계(10)에서, 제 1 절연층(105)이 기판(100) 상에 형성된다. 제 1 절연층(105)은, 예를 들어 고 밀도로 퇴적된 실리콘 옥사이드(예를 들어, SiO2)와 같은 유전체이다. 대안으로, 제 1 절연층은 보로포스포실리케이트 글래스(borophosphosilicate glass), 포스포실리케이트 글래스(phosphosilicate glass), 포스포로스 및/또는 붕소로 도핑된 테트라에틸 오르소실리케이트(tetraethyl orthosiliscate), 스핀-온 글래스(spin-on glass), 크세로겔(xerogel)들, 에어로겔(aerogel)들, 또는 폴리머, 플로라이드옥사이드(fluorinated oxide) 및 수소 실세스큐옥션(silsesquioxane)와 같은 다른 낮은 유전 상수 막들로부터 형성된 글래스일 수 있다. 또한, 절연층은 적어도 하나의 층이 보다 높은 유전 상수를 가질 수 있는 다른 층들 사이에 형성된 낮은 유전 상수 재료인 다층들을 포함할 수 있다.In step 10, a first insulating layer 105 is formed on the substrate 100. The first insulating layer 105 is, for example, a dielectric such as silicon oxide (eg SiO 2 ) deposited at high density. Alternatively, the first insulating layer may be borophosphosilicate glass, phosphosilicate glass, phosphosilicate glass, phosphorous and / or boron doped tetraethyl orthosiliscate, spin-on glass. glass-form formed from spin-on glass, xerogels, aerogels, or other low dielectric constant films such as polymers, fluorinated oxide and hydrogen silsesquioxane Can be. In addition, the insulating layer may include multiple layers that are low dielectric constant materials formed between other layers in which at least one layer may have a higher dielectric constant.
기판(100)은, 예를 들어 실리콘과 같은 반도체 또는 GaAs나 SiGe와 같은 화합물 반도체이다. 대안으로, 기판(100)은 유전체, 도전체, 또는 다른 재료와 같은 집적회로에서 중간층일 수 있다. 또한, 기판(100)의 상부 표면(101)은 평탄하지 않을 수 있다. 이 경우에, 제 1 절연층(105)은 예를 들어 공지된 바와 같이 화학 기계적 폴리싱(CMP)을 이용하여 평탄화될 수 있다.The substrate 100 is, for example, a semiconductor such as silicon or a compound semiconductor such as GaAs or SiGe. Alternatively, substrate 100 may be an intermediate layer in an integrated circuit such as a dielectric, conductor, or other material. In addition, the upper surface 101 of the substrate 100 may not be flat. In this case, the first insulating layer 105 may be planarized using chemical mechanical polishing (CMP), for example, as is known.
단계(15)에서, 에칭 정지층(110)은 제 1 절연층(105)과 집적 접촉하여 형성된다. 대안의 실시예에서, 하나 이상의 층들이 에칭 정지층(110)과 제 1 절연층(105) 사이에 형성될 수 있다. 에칭 정지층용 재료는 선택된 에천트(etchant)에 대해 제 2 절연층(115)보다 더 큰 에칭 저항자로서 선택될 수 있다. 달리 말해서, 에칭 정지층(110)은 선택된 에천트에 노출될 때 제 2 절연층(105)보다 느린 속도로 에칭된다. 예를 들어, 에칭 정지층은 Ta/TaN, Si3N4, 실리콘 리치 산화물, 또는 다층 SiO2유전체일 수 있다.In step 15, the etch stop layer 110 is formed in integrated contact with the first insulating layer 105. In an alternate embodiment, one or more layers may be formed between the etch stop layer 110 and the first insulating layer 105. The material for the etch stop layer may be selected as an etch resistor that is larger than the second insulating layer 115 for the selected etchant. In other words, the etch stop layer 110 is etched at a slower rate than the second insulating layer 105 when exposed to the selected etchant. For example, the etch stop layer can be Ta / TaN, Si 3 N 4 , silicon rich oxide, or a multilayer SiO 2 dielectric.
단계(20)에서, 제 2 절연층(115)은 에칭 정지층(115)과 집적 접촉하여 형성된다. 제 2층(115)은 제 1 절연층(105)을 형성하기 위해 사용된 공정들과 동일한 재료를 사용하여 형성될 수 있다. 단계(25)에서, 제 1 패턴 마스크(120)는절연층(115) 상에 형성된다. 제 1 패턴 마스크(120)는 집적회로에서 상이한 레벨들 사이에 상호접속을 제공하기 위해 비아(via) 또는 접촉 개구부들(125)(이하, "개구부들"이라 함)에 대응하는 개구부들을 포함한다. 또한, 제 1 패턴 마스크(120)는 커패시터용 개구부들(127)(이하, "커패시터 개구부들"이라 함)에 대응하는 개구부들을 포함한다. 레티클(90)은 개구부들(125)이 형성될 때 커패시터 개구부들(127)이 형성될 수 있도록 패턴을 갖는다.In step 20, the second insulating layer 115 is formed in integrated contact with the etch stop layer 115. The second layer 115 may be formed using the same material as the processes used to form the first insulating layer 105. In step 25, the first pattern mask 120 is formed on the insulating layer 115. The first pattern mask 120 includes openings corresponding to vias or contact openings 125 (hereinafter referred to as “openings”) to provide interconnection between different levels in an integrated circuit. . In addition, the first pattern mask 120 may include openings corresponding to the openings 127 for capacitors (hereinafter, referred to as “capacitor openings”). The reticle 90 has a pattern so that capacitor openings 127 can be formed when openings 125 are formed.
단계(30)에서, 개구부들(125) 및 커패시터 개구부들(127)이 제 1 절연층(105), 에칭 정지층(110), 및 제 2 절연층(115)에 개구된다. 개구부들 및 커패시터 개구부들은 적어도 3개의 상이한 층들을 통과하여 에칭하기 위해 종래의 에칭 기술 또는 기술들의 조합을 이용하여 개구될 수 있다. 대안으로, 단계(30)는 제 2 절연층(115)만을 에칭할 수 있다. 이 경우에, 단계(40)에서, 에칭 정지층(110)의 노출부와 노출부 아래의 절연층(105)의 해당 부분은 그루브가 에칭될 때, 커패시터 개구부들(127)과 개구부들(125)을 완성하기 위해 에칭된다. 커패시터 개구부들(127)은 서로 상하가 아닌 동일한 금속화 레벨로 형성된다.In step 30, the openings 125 and capacitor openings 127 are opened in the first insulating layer 105, the etch stop layer 110, and the second insulating layer 115. Openings and capacitor openings can be opened using conventional etching techniques or a combination of techniques to etch through at least three different layers. Alternatively, step 30 may etch only the second insulating layer 115. In this case, in step 40, the exposed portion of the etch stop layer 110 and the corresponding portion of the insulating layer 105 under the exposed portion are the capacitor openings 127 and the openings 125 when the groove is etched. Is etched to complete. Capacitor openings 127 are formed at the same metallization level, but not above and below each other.
예시적으로, 개구부들은 1)제 2 절연층(115) 상에 저항 재료(제 1 패턴 마스크)의 층을 사용하고, 2)레티클을 통과하는 에너지원에 저항 재료를 노출시키고, 3)저항에 패턴을 형성하기 위해 저항 영역들을 제거하고, 4) 개구부들(125)과 커패시터 개구부들(127)을 에칭함으로써 형성된다. 에너지원은 e-빔, 광원, 또는 다른 적합한 에너지원일 수 있다.By way of example, the openings 1) use a layer of resistive material (first pattern mask) on the second insulating layer 115, 2) expose the resistive material to an energy source passing through the reticle, and 3) resist It is formed by removing the resistive regions to form a pattern and 4) etching the openings 125 and the capacitor openings 127. The energy source may be an e-beam, a light source, or other suitable energy source.
계속해서, 단계(35)에서, 제 2 패턴 마스크(130)가 제 1 패턴 마스크(120)상에 형성된다. 예시적으로, 제 2 패턴 마스크(130)는 1)패턴 마스크(120) 상의 개구부들(125, 127)에 저항 재료를 사용하고, 2)레티클(95)을 통과하는 에너지원에 저항 재료를 노출시키고, 3) 저항에 패턴을 형성하기 위해 저항 영역들을 제거함으로써 형성된다. 에너지원은 e-빔, 광원, 또는 다른 적합한 에너지원일 수 있다.Subsequently, in step 35, a second pattern mask 130 is formed on the first pattern mask 120. In exemplary embodiments, the second pattern mask 130 may use 1) a resistive material for openings 125 and 127 on the pattern mask 120 and 2) expose the resistive material to an energy source passing through the reticle 95. And 3) removing the resistive regions to form a pattern in the resistor. The energy source may be an e-beam, a light source, or other suitable energy source.
제 2 패턴 마스크(130)는 개구부들(125) 위에 그루브를 형성하기 위한 개구부들을 포함한다. 패턴 마스크(130)는 이들 개구부들을 위한 에칭이 이미 이루어졌으므로 커패시터 개구부들(127)을 위한 대응 개구부들을 갖지 않는다. 커패시터 개구부들이 상술한 바와 같이 이전 단계에서 이미 달성되지 않으면, 이후 단계(35)에서, 개구부들은 커패시터의 개구부들이 연속적인 공정에 의해 완성되도록 제 2 패턴 마스크에서 형성된다.The second pattern mask 130 includes openings for forming a groove on the openings 125. The pattern mask 130 does not have corresponding openings for the capacitor openings 127 since the etching for these openings has already been made. If the capacitor openings are not already achieved in the previous step as described above, then in step 35, the openings are formed in the second pattern mask such that the openings of the capacitor are completed by a continuous process.
단계(40)에서, 제 2 절연층(115)은 형성될 도전 러너들(runners)에 해당하는 그루브들(135)과 커패시터를 형성하기 위해 패턴화된다. 제 2 절연층(115)은 종래의 에칭 기술들을 이용하여 패턴화될 수 있다. 에층 동안, 에칭 정지층(110)은 이 에칭 공정 동안 종료점(endpoint)을 한정하기 위해 사용된다. 개구부들은 그루브들(135)의 보더들(borders)(136, 138) 내에 포함되거나 적어도 부분적으로 포함된다. 이후, 단계(45)에서, 마스크들(120, 130)의 남아있는 부분들은 종래의 기술들을 사용하여 벗겨지고, 부분적으로 완성된 집적회로는 공정들을 사용하여 단계(47)에서 세정된다.In step 40, the second insulating layer 115 is patterned to form a capacitor and grooves 135 corresponding to the conductive runners to be formed. The second insulating layer 115 may be patterned using conventional etching techniques. During the etch, etch stop layer 110 is used to define an endpoint during this etch process. The openings are included or at least partially included in the borders 136, 138 of the grooves 135. Thereafter, in step 45, the remaining portions of the masks 120 and 130 are stripped using conventional techniques, and the partially completed integrated circuit is cleaned in step 47 using processes.
단계(50)에서, 도전층(145)은 제 2 절연층(115) 위에, 그리고 개구부들, 그루브들, 및 커패시터 개구부들(127)에 퇴적된 블랭킷(blanket)이다. 이후, 커패시터 개구부들(127) 및 그루브들(135)의 외측 및 제 2 절연층의 상의 도전층 부분들이 상호접속을 완성하기 위해 제거된다. 이는 종래의 화학 기계적 폴리싱을 이용하여 달성될 수 있다. 도전층(145)은 텅스텐, 알루미늄, 구리, 니켈, 폴리실리콘, 또는 도전체로서 사용하기에 적합한 다른 도전재료 및 당해 기술의 당업자에게 공지되어 있는 바와 같은 도전재료이다.In step 50, the conductive layer 145 is a blanket deposited over the second insulating layer 115 and in the openings, grooves, and capacitor openings 127. Thereafter, the conductive layer portions on the outer side of the capacitor openings 127 and the grooves 135 and on the second insulating layer are removed to complete the interconnect. This can be accomplished using conventional chemical mechanical polishing. Conductive layer 145 is tungsten, aluminum, copper, nickel, polysilicon, or other conductive materials suitable for use as conductors and conductive materials as known to those skilled in the art.
이 공정을 이용함으로써 커패시터(170)는 이중 다마신 구조들(175)이 형성될 때 형성된다. 결과적으로, 핑거 커패시터들은 리소그래피 공정들 및 에칭과 같은 부가적인 공정 단계들을 사용하지 않고 이중 다마신 구조들을 형성하기 위한 공정으로 통합될 수 있다. 이 방식으로, 핑거 커패시터들을 포함하는 집적회로를 제조하기 위한 증가된 단가를 회피할 수 있다.By using this process, capacitor 170 is formed when dual damascene structures 175 are formed. As a result, finger capacitors can be integrated into a process for forming dual damascene structures without using additional processing steps such as lithography processes and etching. In this way, increased cost for manufacturing integrated circuits including finger capacitors can be avoided.
대안의 실시예에서, 하나 이상의 층들이 도전층(145)의 퇴적에 앞서 형성될 수 있다. 예시적인 장벽층(147)이 도 7에 도시된다. 이들 층들은 습기의 유입 및 도전층과 주변층(surrounding layer)들 사이의 오염을 방지하는 장벽층들일 수 있다.In alternative embodiments, one or more layers may be formed prior to the deposition of conductive layer 145. An exemplary barrier layer 147 is shown in FIG. 7. These layers may be barrier layers that prevent the ingress of moisture and contamination between the conductive and surrounding layers.
예를 들어, 도전층(145)이 구리인 경우, Ta와 TaN의 층들을 포함하는 장벽층(147)이 제 2 절연층(120) 상에, 그리고 도전층의 퇴적 이전에 개구부들 및 그루브들에 퇴적될 수 있다. 도전층(145)은 Al을 포함하고, (1)Ti와 TiN 또는 (2)Ti와 TiN와 Ti의 층들을 포함하는 장벽층(147)이 사용될 수 있다. 장벽층을 위한 다른 재료들은 WSi, TiW, Ta, TaN, Ti, TiN, Cr, Cu, Au, WN, TaSiN, 또는 WSiN을 포함할 수 있다. 장벽층(147)은 또한 실질적으로 형성된 도전층을 위한 부착층및/또는 핵형성층(nucleation layer)으로서 기능할 수 있다. 또한, Si3N4, TaN, TiN, 또는 TiW과 같은 캐핑층은 도전층의 상부 표면 상에 형성된다.For example, if the conductive layer 145 is copper, a barrier layer 147 comprising layers of Ta and TaN is formed on the second insulating layer 120 and prior to the deposition of the conductive layer openings and grooves. Can be deposited. The conductive layer 145 includes Al, and a barrier layer 147 including (1) Ti and TiN or (2) Ti and TiN and Ti layers may be used. Other materials for the barrier layer may include WSi, TiW, Ta, TaN, Ti, TiN, Cr, Cu, Au, WN, TaSiN, or WSiN. Barrier layer 147 may also function as an adhesion layer and / or a nucleation layer for substantially formed conductive layers. In addition, a capping layer such as Si 3 N 4 , TaN, TiN, or TiW is formed on the upper surface of the conductive layer.
도 8은 위의 예시적인 실시예를 사용하여 형성된 예시적인 핑거 커패시터 및 이중 다마신 구조의 평면도이다. 집적회로의 다른 부분들을 갖는 커패시터의 상호접속은 명료화를 위해 생략되었다. 당해 기술의 당업자는 설계될 회로를 완성하기 위한 필요성에 따라 집적회로에 커패시터를 집적할 수 있을 것이다.8 is a top view of an exemplary finger capacitor and dual damascene structure formed using the example embodiment above. The interconnection of capacitors with other parts of the integrated circuit has been omitted for clarity. Those skilled in the art will be able to integrate capacitors into integrated circuits as needed to complete the circuit to be designed.
계속해서, 집적회로는 필요한 경우에 위의 공정 및 집적회로를 완성하기 위한 종래의 공정들을 사용하여 형성된 상호접속들을 포함할 수 있는 부가적인 금속 레벨들들 부가함으로써 완성될 수 있다. 집적회로는 또한 트랜지스터들 및 특정 집적회로 설계를 위해 필요한 다른 구성성분들을 포함한다. 이들 구조들을 포함하는 집적회로를 제조하기 위한 공정들은 이하 참조번호로서 통합된, 1-3울프(Wolf)의Silicon Processing for the VLSI Era,(1986)에 개시되어 있다.Subsequently, the integrated circuit may be completed by adding additional metal levels, which may include interconnections formed using the above process and conventional processes to complete the integrated circuit, if necessary. Integrated circuits also include transistors and other components needed for a particular integrated circuit design. Processes for fabricating integrated circuits including these structures are disclosed in Silicon Processing for the VLSI Era , 1986, 1-3 Wolf, incorporated herein by reference.
도 9 내지 15는 본 발명의 또 다른 대안의 실시예를 도시한다. 도 9는 흐름도이고, 도 10 내지 15는 도 9에 도시된 흐름도에 따른 집적회로를 제조하기 위한 연속적인 단계들을 도시하는 개략도이다.9-15 illustrate yet another alternative embodiment of the present invention. 9 is a flowchart, and FIGS. 10-15 are schematic diagrams illustrating successive steps for fabricating an integrated circuit according to the flowchart shown in FIG.
단계(210)에서, 제 1 절연층(305)은 기판(300) 상에 형성된다. 제 1 절연층(305)은 제 1 절연층(105)에 관하여 상술한 바와 같은 재료이다. 기판(300)은 기판(100)에 관하여 상술한 바와 같은 재료이다. 또한, 기판(300)의 상부 표면(301)은 평탄하지 않을 수 있다. 이 경우에, 제 1 절연층(305)은 예를 들어 공지된 바와 같은 화학 기계적 폴리싱(CMP)을 사용하여 평탄화될 수 있다.In step 210, a first insulating layer 305 is formed on the substrate 300. The first insulating layer 305 is the same material as described above with respect to the first insulating layer 105. The substrate 300 is a material as described above with respect to the substrate 100. In addition, the upper surface 301 of the substrate 300 may not be flat. In this case, the first insulating layer 305 may be planarized using, for example, chemical mechanical polishing (CMP) as is known.
단계(215)에서, 에칭 정지층(310)은 제 1 절연층(305) 위에 또는 직접 접촉하여 형성된다. 대안의 실시예에서, 하나 이상의 층들이 에칭 정지층(310)과 제 1 절연층(305) 사이에 형성된다. 에칭 정지층(310)은 제 1 에칭 정지층(110)에 관하여 상술한 재료와 같은 재료이다.In step 215, etch stop layer 310 is formed over or in direct contact with first insulating layer 305. In an alternate embodiment, one or more layers are formed between the etch stop layer 310 and the first insulating layer 305. The etch stop layer 310 is the same material as the material described above with respect to the first etch stop layer 110.
단계(220)에서, 제 2 절연층(315)은 에칭 정지층(315) 위에 또는 직접 접촉하여 형성된다. 제 2 층(315)은 제 1 절연층(305)을 형성하기 위해 사용된 동일한 재료들과 공정들을 사용하여 형성될 수 있다. 단계(225)에서, 제 1 패턴 마스크(320)는 절연층(315) 위쪽에 또는 그 위에 형성된다. 제 1 패턴 마스크(320)는 형성될 그루브들 또는 러너들에 대응하는 개구부들을 포함한다. 또한, 제 1 패턴 마스크(320)는 커패시터를 위한 개구부들(327)(이하, "커패시터 개구부들"이라 함)에 대응하는 개구부들을 포함한다. 레티클(390)은 개구부들(325)이 형성될 때 커패시터 개구부들(317)이 형성되도록 제 1 패턴 마스크로 바뀌게되는 패턴을 갖는다.In step 220, a second insulating layer 315 is formed over or in direct contact with the etch stop layer 315. The second layer 315 can be formed using the same materials and processes used to form the first insulating layer 305. In step 225, the first pattern mask 320 is formed over or over the insulating layer 315. The first pattern mask 320 includes openings corresponding to the grooves or runners to be formed. In addition, the first pattern mask 320 includes openings corresponding to the openings 327 (hereinafter, referred to as "capacitor openings") for the capacitor. The reticle 390 has a pattern that is changed to a first pattern mask so that capacitor openings 317 are formed when the openings 325 are formed.
단계(230)에서, 커패시터 개구부들(327) 및 그루브들(335)은 제 2 절연층(315)에서 개구된다. 그루브들(335)은 종래의 에칭 기술들을 이용하여 형성될 수 있다. 에칭 동안, 에칭 정지층(310)은 이 에칭 공정을 위한 종료점을 제한하기 위해 사용된다. 계속해서, 단계(235)에서, 제 2 패턴 마스크는 이 마스크의 개구부들이 비아 또는 접촉 개구부들(이하, "개구부들")에 대응하도록 형성된다. 또한, 제 2 패턴 마스크는 형성될 커패시터 개구부들에 대응하는 개구부들을 포함한다. 제 2 패턴 마스크의 위치는 그루브들(335)의 벽들(350, 351) 상에 형성될 수있다. 이와는 반대로, 제 2 패턴층의 부분은 커패시터 개구부들의 벽들 상에 형성될 수 없다.In step 230, capacitor openings 327 and grooves 335 are open in the second insulating layer 315. Grooves 335 may be formed using conventional etching techniques. During the etch, an etch stop layer 310 is used to limit the endpoint for this etch process. Subsequently, in step 235, a second pattern mask is formed such that the openings of the mask correspond to vias or contact openings (hereinafter, “openings”). The second pattern mask also includes openings corresponding to the capacitor openings to be formed. The position of the second pattern mask may be formed on the walls 350, 351 of the grooves 335. In contrast, the portion of the second pattern layer cannot be formed on the walls of the capacitor openings.
단계(240)에서, 에칭 정지층(310)과 제 1 절연층(305)은 형성될 층들 사이의 상호접속에 대응하는 개구부들(325)을 형성하기 위해 패턴화된다. 커패시터 개구부들(327)은 또한 에칭 정지층(310)과 제 1 절연층(305)에 의해 형성된다. 개구부들(325)과 커패시터 개구부들(327)은 적어도 두 개의 상이한 층들을 통해 에칭하기 위해 종래의 에칭 기술들 또는 기술들의 조합을 사용하여 형성될 수 있다.In step 240, the etch stop layer 310 and the first insulating layer 305 are patterned to form openings 325 corresponding to the interconnection between the layers to be formed. Capacitor openings 327 are also formed by etch stop layer 310 and first insulating layer 305. Openings 325 and capacitor openings 327 may be formed using conventional etching techniques or a combination of techniques to etch through at least two different layers.
개구부들(325)은 그루브들(335)의 벽들(350, 351)에 의해 제한된 경계들 내에 포함되거나 적어도 부분적으로 포함된다. 이후, 단계(245)에서, 마스크층들(320, 330)의 남아있는 부분들은 공지된 기술들을 이용하여 식각되고 부분적으로 완성된 집적회로는 단계(247)에서 종래의 공정들을 이용하여 세정된다.Openings 325 are included or at least partially included in boundaries defined by walls 350 and 351 of grooves 335. Thereafter, in step 245, the remaining portions of the mask layers 320 and 330 are etched using known techniques and the partially completed integrated circuit is cleaned in step 247 using conventional processes.
단계(250)에서, 도전층(345)은 제 2 절연층(315) 위에, 그리고 개구부들, 그루브들, 및 커패시터 개구부들에 퇴적된 블랭킷이다. 이후, 커패시터 개구부들(327)과 그루브들(335)의 외측 도전층 및 제 2 절연층(315)의 부분들이 제거된다. 이는 종래의 화학 기계적 폴리싱 공정을 이용하여 달성될 수 있다. 도전층(345)은 텅스텐, 알루미늄, 구리, 니켈, 폴리실리콘, 또는 본 기술의 당업자들에게 공지된 바와 같은 도전체로서 사용하기에 적합한 다른 도전재료와 같은 도전재료이다.In step 250, the conductive layer 345 is a blanket deposited over the second insulating layer 315 and in the openings, grooves, and capacitor openings. Thereafter, portions of the capacitor openings 327 and the outer conductive layer of the grooves 335 and the second insulating layer 315 are removed. This can be accomplished using conventional chemical mechanical polishing processes. Conductive layer 345 is a conductive material such as tungsten, aluminum, copper, nickel, polysilicon, or other conductive material suitable for use as a conductor as known to those skilled in the art.
대안의 실시예에서, 하나 이상의 층들은 제 1 실시예에 관해 상술하고 도 15에 도시된 바와 같이 도전층(345)의 퇴적에 앞서 형성될 수 있다. 이들 하나 이상의 층들을 라이너(liner)라고 한다. 또한, 제 1 실시예에 관해 상술한 바와 같이 캐핑층이 제공될 수 있다. 계속해서, 집적회로는 필요하다면 집적회로를 완성하기 위해 위의 공정 및 종래의 공정들을 이용하여 형성된 상호접속들을 포함할 수 있는 부가적인 금속 레벨들을 부가함으로써 완성된다.In an alternative embodiment, one or more layers may be formed prior to the deposition of the conductive layer 345 as described above with respect to the first embodiment and shown in FIG. 15. These one or more layers are called liners. In addition, a capping layer may be provided as described above with respect to the first embodiment. Subsequently, the integrated circuit is completed by adding additional metal levels, which may include interconnections formed using the above process and conventional processes to complete the integrated circuit if necessary.
제 1 절연층, 에칭 정지, 및 제 2 절연층을 포함하는 세 개의 층들이 도시되지만, 이들 층들의 수는 감소될 수 있다. 예를 들어, 커패시터 및 이중 다마신 구조는 커패시터와 이중 다마신 구조의 개구부들이 실제로 동시에 형성되는 하나 이상의 절연층들에 형성될 수 있다.Three layers are shown that include a first insulating layer, an etch stop, and a second insulating layer, but the number of these layers can be reduced. For example, the capacitor and the dual damascene structure may be formed in one or more insulating layers where the openings of the capacitor and the dual damascene structure are actually formed simultaneously.
본 발명은 예시적인 실시예를 참조로 상술되었지만, 이들 실시예에 제한되지 않는다. 오히려, 첨부된 청구항은 본 발명의 정신과 범위에서 벗어남이 없이 본 기술의 당업자에 의해 만들어질 수 있는 본 발명의 다른 변형예들 및 실시예들을 포함하기 위한 것으로 해석되어야 한다.Although the present invention has been described above with reference to exemplary embodiments, it is not limited to these embodiments. Rather, the appended claims should be construed to cover other modifications and embodiments of the present invention that can be made by those skilled in the art without departing from the spirit and scope of the present invention.
본 발명에 의하면, 이중 다마신 구조를 위한 그루브들 및 비아들이 형성될 때, 커패시터들을 위한 개구부들을 형성함으로써, 시스템들 사이의 부분적으로 제조된 집적회로의 움직임의 수 및 공정 단계들이 줄어들 수 있다.According to the present invention, when grooves and vias for a dual damascene structure are formed, by forming openings for capacitors, the number and process steps of partially fabricated integrated circuits between systems can be reduced.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20010615 |
|
| PG1501 | Laying open of application | ||
| PC1203 | Withdrawal of no request for examination | ||
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |