KR20010086116A - Reduced diffusion of a mobile specie from a metal oxide ceramic - Google Patents
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Abstract
본 발명에 있어서, 장벽층은 금속 산화물 세라믹으로부터의 모빌 스피시가 기판 내부로의 초과 확산을 방지하도록 제공된다. 장벽층은 금속 산화물 세라믹 하부에 제공되어, 기판 하부로부터 금속 산화물 세라믹을 분리시킨다.In the present invention, the barrier layer is provided to prevent excessive diffusion of the mobile spin from the metal oxide ceramic into the substrate. A barrier layer is provided under the metal oxide ceramic to separate the metal oxide ceramic from the bottom of the substrate.
Description
금속 산화물 세라믹 재료가 IC에서 사용되기 위해 연구되었다. 예를 들어, 강유전체이거나 강유전체로 변형될 수 있는 금속 산화물 세라믹은 높은 잔류 극성(2Pr)과 신뢰성 있는 긴 저장 특성으로 인해 유용하게 사용된다. 초전도체 등의 약유전성(Non-ferroelectric) 금속 산화물 세라믹 또한 연구되었다.Metal oxide ceramic materials have been studied for use in ICs. For example, metal oxide ceramics, which can be ferroelectric or ferroelectric, are usefully used because of their high residual polarity (2Pr) and reliable long storage characteristics. Non-ferroelectric metal oxide ceramics such as superconductors have also been studied.
기판 상에 강유전체 막을 증착하기 위해 졸-겔(sol-gel), 화학 기상 증착(CVD), 스퍼터링, 또는 맥동 레이저 증착(PLD) 등의 여러 기술이 개발되었다. 예를 들어, 상기 기술들은 버드 등의 Brit Ceram. Soc. Proc., 36, p107(1985년); 브라이어레이 등의 강유전체 91, p181(1989년); 타카야마 등의 J. Appl. Phys., 65, p1666(1989년); 및 "강유전체 메모리 소자 내에 집적화를 위해 비스무트(bismuth) 세라믹 박막을 준비하기 위한 B-다이케토네이트 비스무트 전구체를 이용한 저온 CVD 공정"이라는 제목 및 "비정질로 증착된 금속 산화물 세라믹층"이라는 제목으로 공동 계류중인 미국 특허 출원 USSN 08/975/087 및 USSN 09/107/861은 모두 본 발명의 모든 목적을 위해 제공되었다.Several techniques have been developed to deposit a ferroelectric film on a substrate, such as sol-gel, chemical vapor deposition (CVD), sputtering, or pulsed laser deposition (PLD). For example, these techniques are described in Brit et al. Soc. Proc., 36, p107 (1985); Ferroelectric 91 such as a bra array, p181 (1989); Takayama et al., J. Appl. Phys., 65, p1666 (1989); And "Low Temperature CVD Process Using B-diketonate Bismuth Precursor for Preparing Bismuth Ceramic Thin Film for Integration in Ferroelectric Memory Devices" and entitled " Amorphous Deposited Metal Oxide Ceramic Layer " Pending U.S. Patent Application USSN 08/975/087 and USSN 09/107/861 are all provided for all purposes of the present invention.
금속 산화물 세라믹은 종종 원하는 전기 특성을 가지는 형성 재료를 형성하기 위해 비교적 고온에서 후-증착 열처리 공정으로 처리된다. 예를 들어, 스트론튬 비스무트 탄탈레이트(SBT) 등의 일부 Bi-기재 산화 세라믹은 "페로어닐(ferroanneal)"에 의해 열 처리된다. 페로어닐로 에즈-증착(as-deposited) 막이 강유전 상태로 변형된다. 에즈-증착 막이 강유전 상태로 변형된 후에, 페로어닐이 지속되어, 우수한 잔류 극성을 달성하기 위하여 막의 입자(grain) 크기(예를 들어, 약 180 nm 이상)를 성장시킨다. 다른 타입의 금속 산화물 세라믹이 강유전체로서 증착될 수 있다. 예를 들어, 납 지르코늄 티타네이트(PZT)는 종종 예를 들어, 500℃ 이상의 비교적 고온에서 증착되어, 강유전성 페로브스카이트(perovskite) 상태로 에즈-증착 막을 형성한다. PZT가 강유전체로서 증착되지만, 종종 후-증착 열처리 공정이 전기 특성을 향상시키기 위해 계속해서 요구된다.Metal oxide ceramics are often subjected to a post-deposition heat treatment process at relatively high temperatures to form forming materials with desired electrical properties. For example, some Bi-based oxide ceramics such as strontium bismuth tantalate (SBT) are heat treated by " ferroanneal ". The ferroanilose-as-deposited film is transformed into a ferroelectric state. After the EZ-evaporated film is transformed into a ferroelectric state, ferroanyling is continued to grow the grain size (e.g., about 180 nm or more) of the film to achieve excellent residual polarity. Other types of metal oxide ceramics can be deposited as ferroelectrics. For example, lead zirconium titanate (PZT) is often deposited at relatively high temperatures, for example, above 500 ° C, to form an EZ-deposited film in a ferroelectric perovskite state. While PZT is deposited as a ferroelectric, a post-deposition heat treatment process is often required to improve electrical properties.
통상적으로, 금속 산화물 세라믹은 모빌 스피시로 구성된다. 고온의 후-증착 열처리로 인해 금속 산화물 세라믹 층 외부로 모빌 스피시가 확산된다. 금속 산화물 세라믹 층 외부로 확산되는 모빌 스피시의 양은 "과잉 모빌 스피시"이라고 한다. 모빌 스피시는 원자, 분자, 또는 혼합물의 형태일 수 있다. 과잉 모빌 스피시의 확산은 수율에 악영향을 줄 수 있다. 과잉 모빌 스피시는 후-증착 열 처리 동안 기판 등의 IC의 다른 영역으로 쉽게 이동할 수 있다. 이것은 단락 및/또는확산 영역과 같은 다른 소자 영역의 전기 특성을 바꿀 수 있다.Typically, metal oxide ceramics consist of a magnetic spin. Due to the post-deposition heat treatment at a high temperature, the spin speed diffuses out of the metal oxide ceramic layer. The amount of mobile spin that diffuses out of the metal oxide ceramic layer is called " excess mobile spin. &Quot; The mobile spin can be in the form of an atom, a molecule, or a mixture. Diffusion of excess mobile spin rate can adversely affect yield. Excessive mobile spin can be easily transferred to other areas of the IC, such as the substrate, during post-deposition thermal processing. This can change the electrical properties of other device regions such as shorting and / or diffusion regions.
전술한 바와 같이, 금속 산화물 세라믹 층으로부터의 과잉 모빌 스피시의 확산에 의해 초래된 악영향을 해소하는 것이 바람직하다.As described above, it is desirable to eliminate the adverse effects caused by the diffusion of excess magnetic spin from the metal oxide ceramic layer.
본 발명은 일반적으로 집적 회로(IC)에서 사용되는 금속 산화물 세라믹 막에 관한 것이다. 보다 구체적으로, 본 발명은 기판 내부로 모빌 스피시(mobile specie)의 확산 감소에 관한 것이다.The present invention relates generally to metal oxide ceramic membranes used in integrated circuits (ICs). More specifically, the present invention relates to diffusion reduction of a mobile specie into a substrate.
도 1은 본 발명의 실시예의 개략도.1 is a schematic diagram of an embodiment of the present invention;
도 2는 본 발명의 일 실시예의 단면도.2 is a cross-sectional view of one embodiment of the present invention;
도 3a-b는 본 발명의 일 실시예에 따라 소자를 형성하는 공정도.Figures 3a-b are process diagrams for forming devices in accordance with one embodiment of the present invention.
도 4a-d는 본 발명의 선택적 실시예를 형성하는 공정도.Figures 4A-D are process drawings illustrating an alternative embodiment of the present invention.
도 5a-c는 본 발명의 다른 실시예를 형성하는 공정도.5A-5C are process diagrams illustrating another embodiment of the present invention.
도 6a-b는 본 발명의 선택적 실시예를 형성하는 공정도.6A-B are process diagrams illustrating an alternative embodiment of the present invention.
도 7a-b는 본 발명의 선택적 실시예를 형성하는 공정도.Figures 7A-B are process drawings illustrating an alternative embodiment of the present invention;
본 발명은 금속 산화물 세라믹 막과 IC의 응용에 관한 것이다. 보다 구체적으로, 본 발명은 기판 내부로 금속 산화물 세라믹으로부터의 과잉 모빌 스피시의 확산을 감소시키는 것에 관한 것이다.The present invention relates to metal oxide ceramic films and IC applications. More particularly, the present invention relates to reducing the diffusion of excess magnetic spin from the metal oxide ceramics into the substrate.
본 발명에 따르면, 장벽층이 제공된다. 장벽층은 과잉 모빌 스피시의 확산을 감소시키거나 최소화하는 확산 장벽층 역할을 한다. 일 실시예에서, 기판 상에 장벽층이 제공되어 금속 산화물 세라믹과 기판을 분리시킨다.According to the present invention, a barrier layer is provided. The barrier layer serves as a diffusion barrier layer that reduces or minimizes diffusion of excess magnetic spin. In one embodiment, a barrier layer is provided on the substrate to separate the metal oxide ceramic from the substrate.
일 실시예에서, 장벽층은 모빌 스피시와 반응하는 재료로 구성된다. 상기 반응으로 인해 모빌 스피시가 포획되어, 모빌 스피시가 장벽층을 통과하는 것을 방지한다. 다른 실시예에서, 장벽층은 모빌 스피시의 통과를 방지하기 위하여 조밀한 재료로 구성된다. 또한, 매우 작은 입자 크기의 비정질 재료 또는 임의 재료로 구성된 장벽층이 사용될 수 있다. 상기 재료는 모빌 스피시의 확산 경로를 연장시켜, 상기 경로를 통해 모빌 스피시가 확산되는 것을 더욱 어렵게 만든다.In one embodiment, the barrier layer is comprised of a material that reacts with the mobile spin. The reaction causes the capture of the mobile spinos to prevent the mobile spinos from passing through the barrier layer. In another embodiment, the barrier layer is comprised of a dense material to prevent passage of the mobile spin. In addition, a barrier layer composed of an amorphous material or any material of very small particle size may be used. The material extends the diffusion path of the mobile spin, making it more difficult for the diffusion of the mobile spin through the path.
다른 실시예에서, 장벽층은 모빌 스피시와 거의 또는 전혀 상호 작용되지 않는 입자 표면으로 구성된다. 선택적으로, 모빌 스피시와 강력하게 상호 작용되며 모빌 스피시가 이동하는데 필요한 높은 활성화 에너지를 가지는 입자 표면으로 구성되는 장벽층도 사용될 수 있다.In another embodiment, the barrier layer consists of a particle surface that is hardly or not interacting with the mobile spin. Alternatively, a barrier layer consisting of a particle surface that interacts strongly with the mobile spin and that has the high activation energy required for the mobile spin to travel can also be used.
또 다른 실시예에서, 재료의 전기 특성에 악영향을 주지 않고 모빌 스피시의 확산을 감소시키거나 최소화하기 위해 금속 산화물 세라믹의 화학양론적 구성 또는 조성이 선택된다. 또한, 금속 산화물 세라믹의 증착 파라미터는 금속 산화물 세라믹으로부터의 과잉 모빌 스피시의 확산을 감소시키기 위해 제어될 수 있다. 일 실시예에서, 산화제 대 산화제의 전구체 양의 비율은 모빌 스피시의 확산을 감소시키기 위해 감소된다.In another embodiment, the stoichiometric composition or composition of the metal oxide ceramics is selected to reduce or minimize diffusion of the mobile spinel without adversely affecting the electrical properties of the material. In addition, the deposition parameters of the metal oxide ceramics can be controlled to reduce the diffusion of excess magnetic spin from the metal oxide ceramics. In one embodiment, the ratio of the amount of precursor of oxidizer to oxidizer is reduced to reduce diffusion of the mobile spin.
본 발명은 금속 산화물 세라믹 막과 IC의 응용에 관한 것이다. 보다 구체적으로, 본 발명은 금속 산화물 세라믹으로부터의 과잉 모빌 스피시의 확산으로 인한 악영향을 감소시키는 방법에 관한 것이다.The present invention relates to metal oxide ceramic films and IC applications. More particularly, the present invention relates to a method for reducing adverse effects due to diffusion of excess magnetic spin from a metal oxide ceramic.
설명을 위해, 본 발명은 강유전체 메모리 셀 및 강유전체 트랜지스터에 대해 기술한다. 그러나, 본 발명은 일반적으로 금속 산화물 세라믹 형성에 적용될 수있다. 금속 산화물 세라믹으로 구성된 강유전체 트랜지스터 등의 다른 응용도 사용될 수 있다. 강유전체 트랜지스터는 본 발명에서 참조를 위해 제공된, 예를 들어, 밀러 및 맥호터의 "강유전체 비휘발성 메모리 전계 효과 트랜지스터의 물리학" J. Appl. Physics, 73(12), p 5999-6010(1992년); 및 "비정질 증착된 금속 산화물 세라믹 막"이라는 제목으로 공통 계류중인 미국 특허 출원 USSN 09/107,861에서 기술된다.For purposes of explanation, the present invention describes ferroelectric memory cells and ferroelectric transistors. However, the present invention is generally applicable to the formation of metal oxide ceramics. Other applications such as ferroelectric transistors made of metal oxide ceramics can also be used. Ferroelectric transistors are described in, for example, Miller and McHotter, "Physics of Ferroelectric Nonvolatile Memory Field Effect Transistors", J. Appl. Physics, 73 (12), p 5999-6010 (1992); And US Patent Application Serial No. 09 / 107,861, entitled " Amorphous Deposited Metal Oxide Ceramic Membrane ".
도 1에서, 강유전성 메모리 셀(100)의 개략도가 도시된다. 도시된 바와 같이, 메모리 셀은 트랜지스터(110) 및 강유전성 캐패시터(150)로 구성된다. 트랜지스터의 제 1 전극(111)은 비트 라인(125)에 결합되며, 트랜지스터의 제 2 전극은 캐패시터에 결합된다. 트랜지스터의 게이트 전극은 워드 라인(126)에 결합된다.In Figure 1, a schematic diagram of a ferroelectric memory cell 100 is shown. As shown, the memory cell is comprised of a transistor 110 and a ferroelectric capacitor 150. The first electrode 111 of the transistor is coupled to the bit line 125 and the second electrode of the transistor is coupled to the capacitor. The gate electrode of the transistor is coupled to the word line 126.
강유전성 캐패시터는 강유전층(155)에 의해 분리된 제 1 및 제 2 플레이트(153, 157)로 구성된다. 제 1 플레이트(153)는 트랜지스터의 제 2 전극과 결합된다. 제 2 플레이트는 통상적으로 메모리 어레이에서 공통 플레이트 역할을 한다.The ferroelectric capacitor is composed of first and second plates 153 and 157 separated by a ferroelectric layer 155. The first plate 153 is coupled to the second electrode of the transistor. The second plate typically serves as a common plate in the memory array.
다수의 메모리 셀은 메모리 IC에서 어레이를 형성하기 위해 워드 라인 및 비트 라인과 상호 접속된다. 메모리 셀의 액세스는 워드 라인 및 비트 라인에 적절한 전압을 제공하여, 데이터가 캐패시터로부터 기록 또는 판독 가능하게 함으로써 달성된다.A plurality of memory cells are interconnected with word lines and bit lines to form an array in a memory IC. The access of the memory cell is achieved by providing appropriate voltages to the word lines and bit lines, enabling the data to be written or read from the capacitor.
도 2에서, 본 발명의 일 실시예에 따른 강유전체 메모리 셀(100)의 단면이 도시된다. 메모리 셀은 반도체 웨이퍼와 같은 기판(101) 상에 트랜지스터(110)를포함한다. 트랜지스터는 채널 상에 게이트(114)가 배치된 상기 채널(113)에 의해 분리된 확산 영역(111, 112)을 포함한다. 게이트 산화물(도시되지 않음)은 채널과 게이트를 분리시킨다. 확산 영역은 p-타입 또는 n-타입의 도펀트로 구성된다. 선택된 타입의 도펀트는 원하는 타입의 트랜지스터에 따라 결정된다. 예를 들어, 비소(As) 또는 인(P) 등의 n-타입 도펀트는 n-채널 소자용으로 사용되며, 붕소(B) 등의 p-타입 도펀트는 p-채널 소자용으로 사용된다. 확산 영역 사이의 전류 흐름의 방향에 따라, 하나는 "드레인"이라고 하고, 다른 하나는 "소스"라고 한다. "드레인" 및 "소스"라는 용어는 본 명세서에서 확산 영역을 언급하기 위해 상호 교환하여 사용된다. 통상적으로, 전류는 소스에서 드레인으로 흐른다. 게이트는 워드 라인을 나타내며, 확산 영역(111) 중 하나의 영역은 접촉 플러그(도시되지 않음)에 의해 비트 라인과 결합된다.2, a cross section of a ferroelectric memory cell 100 according to one embodiment of the present invention is shown. The memory cell includes a transistor 110 on a substrate 101, such as a semiconductor wafer. The transistor includes a diffusion region 111, 112 separated by the channel 113 in which the gate 114 is disposed on the channel. A gate oxide (not shown) separates the channel and gate. The diffusion region is composed of a p-type or n-type dopant. The dopant of the selected type is determined according to the transistor of the desired type. For example, n-type dopants such as arsenic (As) or phosphorus (P) are used for n-channel devices and p-type dopants such as boron (B) are used for p-channel devices. Depending on the direction of the current flow between the diffusion regions, one is called the "drain" and the other is called the "source". The terms " drain " and " source " are used interchangeably herein to refer to a diffusion region. Typically, current flows from source to drain. The gate represents a word line, and one region of the diffusion region 111 is coupled to the bit line by a contact plug (not shown).
캐패시터(150)는 접촉 플러그(140)를 통해 확산 영역(112)과 결합된다. 캐패시터는 금속 산화물 세라믹 층(155)에 의해 분리된 하부 및 상부 전극(153, 157)으로 구성된다. 일 실시예에서, 금속 세라믹 층은 강유전층으로 구성되거나 강유전체로 변형될 수 있다. 전극은 도전 재료로 구성된다.The capacitor 150 is coupled to the diffusion region 112 through the contact plug 140. The capacitor is comprised of lower and upper electrodes 153, 157 separated by a metal oxide ceramic layer 155. In one embodiment, the metal ceramic layer may be comprised of a ferroelectric layer or may be transformed into a ferroelectric. The electrode is made of a conductive material.
금속 산화물 세라믹 층의 조성 또는 화학양론적 구성은 상기 층으로부터 확산되는 과잉 모빌 스피시의 양을 감소시키기 위해 맞추어진다. 과잉 모빌 스피시의 확산을 감소시킴으로써, 금속 산화 층은 정확한 조성을 유지하여 우수한 전기적 특성을 달성한다.The composition or stoichiometric composition of the metal oxide ceramic layer is tailored to reduce the amount of excess magnetic spin that diffuses from the layer. By reducing the diffusion of excess magnetic spin, the metal oxide layer maintains the correct composition to achieve good electrical properties.
또한, 금속 산화물 세라믹의 증착 파라미터는 금속 산화물 세라믹 외부로 확산되는 과잉 모빌 스피시의 양을 감소시키도록 제어될 수 있다. 일 실시예에서, 산화제 대 산화제의 전구체 양의 비율은 과잉 모빌 스피시의 확산을 감소시키기 위해 감소된다.In addition, the deposition parameters of the metal oxide ceramics can be controlled to reduce the amount of excess magnetic spin that diffuses out of the metal oxide ceramics. In one embodiment, the ratio of the amount of precursor of oxidizer to oxidizer is reduced to reduce diffusion of excess mobile spin.
층간 유전체(ILD) 층(160)은 메모리 셀의 상이한 성분을 절연시키기 위해 제공된다. ILD 층은 예를 들어, 이산화 실리콘(SiO2) 또는 질화 실리콘(Si3N4) 등의 실리케이트 유리로 구성된다. 보로포스포실리케이트 유리(BPSG), 보로실리케이트 유리(BSG), 또는 포스포실리케이트 유리(PSG) 등의 도핑된 실리케이트 유리도 사용될 수 있다. 다른 타입의 유전 재료도 사용될 수 있다.An interlevel dielectric (ILD) layer 160 is provided to insulate the different components of the memory cell. ILD layer, for example, consists of a silicate glass such as silicon dioxide (SiO 2) or silicon nitride (Si 3 N 4). Doped silicate glass such as borophosphosilicate glass (BPSG), borosilicate glass (BSG), or phosphosilicate glass (PSG) may also be used. Other types of dielectric materials may also be used.
본 발명의 일 실시예에 따르면, 장벽층은 과잉 모빌 스피시를 위한 확산 방지를 위해 제공된다. 일 실시예에서, 장벽층은 금속 산화물 세라믹 층과 기판 사이에 제공되어 기판 내부로의 과잉 모빌 스피시의 확산을 감소시키거나 최소화한다. 장벽층은 예를 들어, 캐패시터 주위의 ILD 상에 형성되어, 과잉 모빌 스피시로부터 기판을 보호한다.According to one embodiment of the present invention, a barrier layer is provided for diffusion prevention for excess mobile spin. In one embodiment, a barrier layer is provided between the metal oxide ceramic layer and the substrate to reduce or minimize diffusion of excess magnetic spin into the substrate. A barrier layer is formed, for example, on the ILD around the capacitor to protect the substrate from excess mobilization.
도 3a-b는 본 발명의 일 실시예에 따라 메모리 셀을 형성하는 공정을 도시한다. 도 3a에서, 부분적으로 형성된 소자로 구성된 기판(201)이 도시된다. 도시된 바와 같이, 기판은 트랜지스터(210)를 포함한다. 기판은 예를 들어, 실리콘 함유 반도체 웨이퍼이다. 게르마늄(Ge), 갈륨 비소(GaAs), 또는 다른 반도체 혼합물 등으로 구성된 다른 타입의 기판도 사용될 수 있다. 통상적으로, 기판은 B와 같은 p-타입 도펀트로 소량 도핑된다. 보다 다량으로 도핑된 기판도 사용될 수 있다.p-/p+ 기판과 같이 소량 도핑된 에피텍셜(에피) 층을 가진 다량으로 도핑된 기판도 사용될 수 있다. 소량 도핑된 기판, 다량 도핑된 기판, 또는 소량 도핑된 에피 층을 가진 다량으로 도핑된 기판도 사용될 수 있다.3A-B show a process of forming a memory cell according to an embodiment of the present invention. In Fig. 3A, a substrate 201 composed of partially formed elements is shown. As shown, the substrate includes a transistor 210. The substrate is, for example, a silicon-containing semiconductor wafer. Other types of substrates composed of germanium (Ge), gallium arsenide (GaAs), or other semiconductor mixtures or the like may also be used. Typically, the substrate is doped with a small amount of p-type dopant such as B. A heavily doped substrate may also be used. A heavily doped substrate having a small amount of doped epitaxial (epi) layer, such as a p- / p + substrate, may also be used. A heavily doped substrate, a heavily doped substrate, or a heavily doped substrate with a small amount of doped epilayer may also be used.
도펀트로 구성된 도핑된 웰(270)은 필요에 따라, 펀치스루(punchthrough)를 방지하도록 제공된다. 도핑된 웰은 트랜지스터가 형성된 영역에서 기판 내부로 도펀트를 선택적으로 주입함으로써 형성된다. 일 실시예에서, 도핑된 웰은 기판 내부로 B와 같은 p-타입 도펀트를 주입함으로써 형성된다. p-타입 도핑된 웰(p-웰)은 n-채널 소자용 도펀트 웰 역할을 한다. 예를 들어, As 또는 P 도펀트로 구성된 n-타입 도핑된 웰(n-웰)도 p-채널 소자용으로 사용될 수 있다.A doped well 270 comprised of a dopant is provided to prevent punchthrough, if desired. The doped well is formed by selectively implanting a dopant into the substrate in the region where the transistor is formed. In one embodiment, the doped well is formed by implanting a p-type dopant such as B into the substrate. The p-type doped well (p-well) serves as a dopant well for the n-channel device. For example, n-type doped wells (n-wells) composed of As or P dopants can also be used for p-channel devices.
확산 영역(211, 212)은 제 2 전기 타입의 도펀트를 기판의 원하는 부분에 선택적으로 주입함으로써 형성된다. 일 실시예에서, n-타입 도펀트는 n-채널 소자용으로 사용된 p-타입 웰 내부로 주입되며, p-타입 도펀트는 p-채널 소자용으로 사용된다. 트랜지스터의 게이트 임계 전압(VT)을 조절하기 위하여 확산 영역 사이의 채널 영역(213) 내부로 도펀트가 주입될 수도 있다. 게이트 형성 후에 확산 영역이 형성될 수도 있다.Diffusion regions 211 and 212 are formed by selectively implanting a dopant of a second electrical type into a desired portion of the substrate. In one embodiment, an n-type dopant is implanted into a p-type well used for an n-channel device, and a p-type dopant is used for a p-channel device. A dopant may be injected into the channel region 213 between the diffusion regions to adjust the gate threshold voltage (V T ) of the transistor. A diffusion region may be formed after gate formation.
여러 층이 기판 상에 증착되어 게이트(214)를 형성하도록 패턴화된다. 게이트는 예를 들어, 게이트 산화층 및 다결정 실리콘(폴리) 층을 포함한다. 폴리층은 예를 들어, 도핑된다. 일부 경우에, 금속 실리사이드 층은 도핑된 폴리층 위에 형성되어, 시트 저항을 감소시키기 위하여 다결정-실리사이드(폴리사이드) 층을 형성한다. 몰리브덴(MoSiX), 탄탈륨(TaSiX), 텅스텐(WSiX), 티타늄 실리사이드(TiSiS), 또는 코발트 실리사이드(CoSiX)를 포함하는 여러 금속 실리사이드가 사용될 수 있다. 알루미늄 또는 내화성 금속, 예를 들어, 텅스텐 및 몰리브덴은 단독으로 실리사이드 또는 폴리층과 조합되어 사용될 수 있다.Several layers are deposited on the substrate to form the gate 214. The gate includes, for example, a gate oxide layer and a polycrystalline silicon (poly) layer. The poly layer is doped, for example. In some cases, a metal suicide layer is formed over the doped poly layer to form a polycrystalline-silicide (polycide) layer to reduce the sheet resistance. Various metal silicides including molybdenum (MoSi x ), tantalum (TaSi x ), tungsten (WSi x ), titanium silicide (TiSi s ), or cobalt silicide (CoSi x ) may be used. Aluminum or refractory metals such as tungsten and molybdenum may be used alone in combination with a silicide or poly layer.
확산 영역(211)을 비트 라인(225)과 결합한 접촉 플러그(220) 및 확산 영역(212)에 결합된 접촉 플러그(240)는 예를 들어, 단일 또는 이중 다마신 기술과 같은 다양하게 공지된 기술을 이용하여 트랜지스터를 완성한 후에 형성될 수 있다. 반응성 이온 에칭(RIE) 기술도 사용될 수 있다. 다마신 및 에칭 기술의 조합도 사용될 수 있다. 접촉 플러그는 도핑된 폴리 또는 텅스텐(W)과 같은 도전성 재료로 구성된다. 다른 도전성 재료도 사용될 수 있다. 비트 라인은, 예를 들어, 알루미늄(Al) 또는 다른 타입의 도전 재료로 구성된다. ILD 층(260)은 메모리 셀의 상이한 성분을 절연한다.The contact plug 220 coupled to the diffusion region 211 with the bit line 225 and the contact plug 240 coupled to the diffusion region 212 can be formed using any of a variety of well known techniques such as single or dual damascene techniques, May be formed after completing the transistor using the transistor. Reactive ion etching (RIE) techniques may also be used. A combination of damascene and etching techniques may also be used. The contact plug is composed of a conductive material such as doped poly or tungsten (W). Other conductive materials may also be used. The bit line is made of, for example, aluminum (Al) or other type of conductive material. The ILD layer 260 isolates the different components of the memory cell.
도 3b에서, 상기 공정은 강유전체 캐패시터를 형성하도록 지속된다. 도전성 전극 장벽층(251)은 ILD 층 상에 증착된다. 전극 장벽층은 산소가 플러그를 통과하는 것을 방지한다. 전극 장벽층은 접촉 전극(240)과 연속해서 형성된 하부 전극 사이의 원자의 이동을 방지하거나 감소시킬 수 있다. 전극 장벽층은 예를 들어, 질화 티타늄(TiN)으로 구성된다. IrSiXOy, CeO2TiSi2, 또는 TaSiNx등과 같은 다른 재료도 사용될 수 있다.In Figure 3b, the process continues to form a ferroelectric capacitor. A conductive electrode barrier layer 251 is deposited on the ILD layer. The electrode barrier layer prevents oxygen from passing through the plug. The electrode barrier layer can prevent or reduce the movement of atoms between the contact electrode 240 and the lower electrode formed in succession. The electrode barrier layer is made of, for example, titanium nitride (TiN). Other materials such as IrSi x O y , CeO 2 TiSi 2 , or TaSiN x may also be used.
도전층(253)은 전극 장벽층 위에 증착된다. 도전층(253)은 하부 전극 역할을 한다. 바람직하게는, 하부 전극은 연속해서 증착된 금속 산화물 세라믹 막과 반응하지 않는 도전 재료로 구성된다. 일 실시예에서, 하부 전극은 Pt, Pd, Au, Ir, 또는 Rh 등과 같은 귀금속으로 구성된다. 도전성 금속 산화물, 도전성 금속 질화물, 또는 초도전성 산화물과 같은 다른 재료도 사용될 수 있다. 바람직하게는, 도전성 금속 산화물, 도전성 금속 질화물, 또는 초도전성 산화물은 강유전층과 반응하지 않는다. 도전성 산화물은 예를 들어, IrOx, RhOx, RuOx, OsOx, ReOx, 또는 WOx(x는 약 0 이상이고 약 2 미만이다)를 포함한다. 도전성 금속 질화물은 예를 들어, TiNx, ZrNx(x는 약 0 이상이고 약 1.1 미만이다), WNx, 또는 TaNx(x는 약 0 이상이고 약 1.7 미만이다)를 포함한다. 초도전성 산화물은 예를 들어, YBa2Cu2O7-x, Bi2Sr2Ca2Cu3Ox, 또는 Bi2Sr2Ca1Cu2Oy를 포함한다.A conductive layer 253 is deposited over the electrode barrier layer. The conductive layer 253 serves as a lower electrode. Preferably, the lower electrode is composed of a conductive material that does not react with the subsequently deposited metal oxide ceramic film. In one embodiment, the bottom electrode is comprised of a noble metal such as Pt, Pd, Au, Ir, or Rh. Other materials such as conductive metal oxides, conductive metal nitrides, or super conductive oxides may also be used. Preferably, the conductive metal oxide, the conductive metal nitride, or the superconducting oxide does not react with the ferroelectric layer. And a conductive oxide, for example, (a x is from about 0 to less than about 2) IrO x, RhO x, RuO x, OsO x, ReO x, or WO x. The conductive metal nitride includes, for example, TiN x , ZrN x (x is greater than or equal to about 0 and less than about 1.1), WN x , or TaN x where x is greater than or equal to about 0 and less than about 1.7. The superconducting oxide includes, for example, YBa 2 Cu 2 O 7-x , Bi 2 Sr 2 Ca 2 Cu 3 O x , or Bi 2 Sr 2 Ca 1 Cu 2 O y .
전극 장벽층 및 도전층은 접촉 스터드(240 : stud)와 결합되는 하부 전극 스택(280)을 형성하는 패턴이다. 금속 산화물 세라믹 층은 하부 전극 스택 위에 형성된다. 일 실시예에서, 금속 산화물 세라믹은 강유전층으로 구성되거나 강유전체로 변형될 수 있다.The electrode barrier layer and the conductive layer are the patterns forming the lower electrode stack 280 to be combined with the contact stud 240 (stud). A metal oxide ceramic layer is formed on the lower electrode stack. In one embodiment, the metal oxide ceramics may comprise a ferroelectric layer or may be transformed into a ferroelectric.
졸-겔, 화학 기상 증착(CVD), 스퍼터링, 맥동 레이저 증착(PLD), 및 증발 등의 여러 기술은 금속 산화물 세라믹 층을 형성하는데 사용된다. 바람직하게는, 금속 산화물 세라믹 층이 CVD에 의해 형성된다. 바람직하게는, 금속 산화물 세라믹은 저온 CVD 기술에 의해 증착된다. 저온 기술은 본 발명에서 참조를 목적으로 제공된 "강유전체 메모리 소자 내에 집적화를 위해 비스무트 세라믹 박막을 준비하기 위한 B-다이케토네이트 비스무트 전구체를 이용한 저온 CVD 공정"이라는 제목으로 공동 계류중인 미국 특허 출원 USSN 08/975/087에 개시되어 있다. 보다 구체적으로, 금속 산화물 세라믹 층은 CVD를 사용하여 비정질 형태로 증착된다. CVD 비정질 증착된 금속 산화층은 본 발명에서 참고를 목적으로 제공된 "비정질로 증착된 금속 산화물 세라믹 층"이라는 제목으로 공동 계류중인 미국 특허 출원 USSN 09/107/861에 개시되어 있다.Several techniques such as sol-gel, chemical vapor deposition (CVD), sputtering, pulsed laser deposition (PLD), and evaporation are used to form the metal oxide ceramic layer. Preferably, a metal oxide ceramic layer is formed by CVD. Preferably, the metal oxide ceramics are deposited by low temperature CVD techniques. The low temperature technique is described in co-pending U. S. Patent Application Serial No. < RTI ID = 0.0 > (USSN) < / RTI > entitled " Low Temperature CVD Process Using B-diketonate Bismuth Precursor For Preparing Bismuth Ceramic Thin Film For Integration In Ferroelectric Memory Device " 08/975/087. More specifically, the metal oxide ceramic layer is deposited in an amorphous form using CVD. A CVD amorphous deposited metal oxide layer is disclosed in co-pending US patent application Ser. No. 09/107/861, entitled " Amorphous Deposited Metal Oxide Ceramic Layer, " which is hereby incorporated by reference.
일 실시예에서, 금속 산화물 세라믹은 Bi-기재 금속 산화물 세라믹으로 구성된다. Bi-기재 금속 산화층은 일반적으로, YaBibX2Oc로 표현되는데, Y는 2가의 양이온으로 구성되고 X는 5가의 양이온으로 구성된다. 일 실시예에서, Y는 Sr, Ba, Pb 및 Ca로부터 선택된 하나 이상의 원소와 동일하다. 일 실시예에서, X는 Ta 및 Nb로부터 선택된 하나 이상의 원소와 동일하다. 첨자 "a"는 모든 2X 원자에 대한 Y 원자의 수를 말하며; 첨자 "b"는 모든 2X 원자에 대한 Bi 원자의 수를 말하며; 그리고 첨자 "c"는 모든 2X 원자에 대한 산소 원자의 수를 말한다.In one embodiment, the metal oxide ceramic is comprised of a Bi-based metal oxide ceramic. The Bi-based metal oxide layer is generally represented by Y a Bi b X 2 O c , wherein Y is composed of a divalent cation and X is composed of a pentavalent cation. In one embodiment, Y is equal to at least one element selected from Sr, Ba, Pb and Ca. In one embodiment, X is equal to at least one element selected from Ta and Nb. The subscript " a " refers to the number of Y atoms for all 2X atoms; The subscript " b " refers to the number of Bi atoms for every 2X atom; And the subscript " c " refers to the number of oxygen atoms for every 2X atom.
강유전성 Bi-기재 금속 산화물 세라믹은 바람직하게는 음전하로 충전된 페로브스카이트 층[Am-1BmO3m+1]2-이 양전하로 충전된 Bi 산화층[Bi2O]2n+과 분리되는 적층된 페로브스카이트 구조로 이루어지며, A=Bi3-, L3+, L2+ ,Ca2+, Sr2+, Ba2-, Na-(L=Ce4-, La3+, Pr3+ ,Ho3+, Eu2+, Ub2+와 같은 란타나이드 시리즈로 이루어진 금속); B=Fe3-,Al3+, Y3+ ,L3+, Ti4+, Nb5-, Ta5-, W6+, Mo6+; 및 m=1, 2, 3, 4, 5이다.The ferroelectric Bi-based metal oxide ceramics preferably comprises a perovskite layer [A m-1 B m O 3m + 1 ] 2-, which is negatively charged and is separated from a Bi-oxidized layer [Bi 2 O] 2n + made of a laminated perovskite structure, a = Bi 3-, L 3+ , L 2+, Ca 2+, Sr 2+, Ba 2-, Na - (L = Ce 4-, La 3+, Pr 3+ , Ho 3+ , Eu 2+ , Ub 2+ ); B = Fe 3-, Al 3+, Y 3+, L 3+, Ti 4+, Nb 5-, Ta 5-, W 6+, Mo 6+; And m = 1, 2, 3, 4, 5.
일 실시예에서, Bi-기재 산화 세라믹은 Sr로 구성되어 있다. Sr 및 Ta로 구성된 Bi-기재 산화막도 사용될 수 있다. 바람직하게는, Bi-산화막은 일반적으로 SraBibTa2OC로 표현된다. 보다 구체적으로, SBT는 예를 들어, SrBi2Ta2O9로 표현된다. 강유전성 SBT는 Sr 및 Ta 산화물로 이루어진 음전하로 충전된 페로브스카이트가 양전하로 충전된 Bi 산화층과 분리되는 적층 페로브스카이트 구조로 구성된다. Sr 및 Ta 산화물의 화학양론적 구성은 예를 들어, [SrTa2O7]2n- n이고, Bi 산화물의 화학양론적 구성은 예를 들어, [Bi2O2]2n+ n여서, [SrTa2O7]2n- n및 [Bi2O2]2n+ n층을 선택하는 구조를 형성한다.In one embodiment, the Bi-based oxide ceramic is comprised of Sr. Bi-based oxide films composed of Sr and Ta can also be used. Preferably, the Bi-oxide film is generally represented by Sr a Bi b Ta 2 O C. More specifically, the SBT is represented, for example, by SrBi 2 Ta 2 O 9 . The ferroelectric SBT is composed of a laminated perovskite structure in which a negatively charged perovskite composed of Sr and Ta oxides is separated from a Bi oxide layer filled positively. Stoichiometric structure of Sr and Ta oxides are, for example, [SrTa 2 O 7] and 2n- n, stoichiometric structure of Bi oxide, for example, yeoseo [Bi 2 O 2] 2n + n, [SrTa 2 O 7 ] 2n- n and [Bi 2 O 2 ] 2n + n layers.
SBT의 유도체도 사용될 수 있다. SBT 유도체는 SraBibTa2-xNbxOC(0<x<2), SraBibNb2OC, SraBibTa2OC, Sra-xBaXBibTa2-yNbyOC(0≤x≤a, O≤y≤2), Sra-xCaXBibTa2-yNbyO9(0<x<a, O≤y≤2), Sra-xPbXBibTa2-yNbyOC(0≤x≤a, O≤y≤2), 또는 Sra-x-y-zBaXCayPbzBibTa2-pNbpOC(0≤x+y+z≤a, O≤p≤2)를 포함한다. Bi-기재 산화물 또는 란타나이드 계열 금속을 갖는 SBT 유도체를 치환시키나 도핑시키는 방법도 사용될 수 있다.Derivatives of SBT may also be used. SBT derivative Sr a Bi b Ta 2-x Nb x O C (0 <x <2), Sr a Bi b Nb 2 O C, Sr a Bi b Ta 2 O C, Sr ax Ba X Bi b Ta 2- y Nb y O C (0≤x≤a, O≤y≤2), Sr ax Ca x Bi b Ta 2-y Nb y O 9 (0 <x <a, O≤y≤2), Sr ax Pb X Bi b Ta 2-y Nb y O C (0≤x≤a, O≤y≤2), or Sr axyz Ba X Ca y Pb z Bi b Ta 2-p Nb p O C (0≤x + y + z? a, O? p? 2). A method of substituting or doping a SBT derivative having a Bi-base oxide or a lanthanide series metal may also be used.
다른 실시예에서, Bi-기재 산화 세라믹은 Bi4Ti3O12또는 그 유도체로 구성된다. Bi4Ti3O12의 유도체는 예를 들어, PrBi3Ti3O12, HoBi3Ti3O12, LaBi3Ti3O12, Bi3TiTaO9, Bi3TiNbO9, SrBi4Ti3O15, CaBi4Ti4O15, BaBi4Ti4O15, PbBi4Ti4O15, Sr1-x-y-zCaxBayPbzBi4Ti4O15(0≤x≤1, 0≤y≤1, 0≤z≤1), Sr2Bi4Ti5O18, Ca2Bi4Ti5O18, Ba2Bi4Ti5O18, Pb2Bi4Ti5O18, Sr2-x-y-zCaxBayPbzBi5Ti4FeO18(0≤x≤2, 0≤y≤2, 0≤z≤2), SrBi5Ti4FeO18, CaBi5Ti4FeO18, BaBi5Ti4FeO18, PbBi5Ti4FeO18, Sr1-x-y-zCaxBayPbzBi5Ti4FeO18(0≤x≤1, 0≤y≤1, 0≤z≤1), Bi5Ti3FeO15, LaBi4Ti3FeO15, PrBi4Ti3FeO15, Bi6Ti3FeO18, 및 Bi9Ti3Fe5O27을 포함한다.In another embodiment, the Bi-based oxide ceramic comprises Bi 4 Ti 3 O 12 or a derivative thereof. Bi 4 Ti 3 O 12 derivatives include, for example, PrBi 3 Ti 3 O 12 , HoBi 3 Ti 3 O 12 , LaBi 3 Ti 3 O 12 , Bi 3 TiTaO 9 , Bi 3 TiNbO 9 , SrBi 4 Ti 3 O 15 , CaBi 4 Ti 4 O 15 , BaBi 4 Ti 4 O 15 , PbBi 4 Ti 4 O 15 , Sr 1-xyz Ca x Ba y Pb z Bi 4 Ti 4 O 15 (0? X ? 1, 0? , 0? Z? 1), Sr 2 Bi 4 Ti 5 O 18 , Ca 2 Bi 4 Ti 5 O 18 , Ba 2 Bi 4 Ti 5 O 18 , Pb 2 Bi 4 Ti 5 O 18 , Sr 2-xyz Ca x Ba y Pb z Bi 5 Ti 4 FeO 18 (0≤x≤2, 0≤y≤2, 0≤z≤2), SrBi 5 Ti 4 FeO 18, CaBi 5 Ti 4 FeO 18, BaBi 5 Ti 4 FeO 18 , PbBi 5 Ti 4 FeO 18 , Sr 1-xyz Ca x Ba y Pb z Bi 5 Ti 4 FeO 18 (0 ≤ x ≤ 1, 0 ≤ y ≤ 1, 0 ≤ z ≤ 1), Bi 5 Ti 3 FeO 15 , LaBi 4 Ti 3 FeO 15 , PrBi 4 Ti 3 FeO 15 , Bi 6 Ti 3 FeO 18 , and Bi 9 Ti 3 Fe 5 O 27 .
일 실시예에서, Bi-기재 금속 산화물 세라믹은 저온 CVD 기술에 의해 증착된다. 바람직한 실시예에서, Bi-기재 금속 산화물은 CVD에 의해 비정질로 증착된다. Bi-기재 금속 산화물이 증착되는 온도는 예를 들어, 약 430℃ 미만이고 바람직하게는 약 385-430℃이다.In one embodiment, the Bi-based metal oxide ceramics are deposited by low temperature CVD techniques. In a preferred embodiment, the Bi-based metal oxide is deposited as amorphous by CVD. The temperature at which the Bi-based metal oxide is deposited is, for example, less than about 430 占 폚 and preferably about 385 to 430 占 폚.
Bi-기재 산화 세라믹을 형성하기 위해 사용되는 전구체 및 반응성 기체는 "강유전체 메모리 소자 내에 집적화를 위해 비스무트 세라믹 박막을 준비하기 위한 B-다이케토네이트 비스무트 전구체를 이용한 저온 CVD 공정"이라는 제목으로 1997년 11월 20일자로 출원되어 공동 계류중인 미국 특허 출원 USSN 08/975/087; 무수(無水) 단핵 3가(베타-디케토네이트) 비스무트 조성 및 그 제조 방법"이라는 제목으로 1997년 10월 30일자로 출원된 미국 특허출원 USSN 08/960,915; "비정질로 증착된 금속 산화물 세라믹 층"이라는 제목으로 1998년 6월 30일자로 출원된 미국 특허출원 USSN 09/107/861에 개시되어 있으며, 이 출원 건들은 모두 본 발명에서 참고를 목적으로 제공된다.Precursors and reactive gases used to form Bi-based oxide ceramics are described in " Low-Temperature CVD Processes Using B-diketonate Bismuth Precursors for Preparing Bismuth Ceramic Thin Films for Integration in Ferroelectric Memory Devices " Co-pending U.S. patent application USSN 08/975/087, filed November 20; US Patent Application No. USSN 08 / 960,915 filed October 30, 1997 entitled " Bismuth Anhydrous Mononuclear Trivalent (Beta-diketonate) Composition and Method for Producing the Same, "Filed June 30, 1998, which is hereby incorporated herein by reference in its entirety for all purposes.
전구체는 용제 계에서 개별적으로 분해되어 전달 계의 개별 저장소에 보관될 수 있다. 전구체는 증착 이전에 정확한 비율로 혼합된다. 단일 저장소 내에서 전구체를 혼합할 수도 있다. 전구체는 용제 계에서 쉽게 용해되야 한다. 용제 계에서 전구체의 용해도는 예를 들어, 약 0.1-5M이다. 또한, 약 0.1-2M 또는 약 0.1-1M의 용해도도 가능하다.The precursors can be individually decomposed in a solvent system and stored in separate reservoirs of the delivery system. Precursors are mixed at precise rates prior to deposition. It is also possible to mix the precursors in a single reservoir. The precursor should be readily soluble in the solvent system. The solubility of the precursor in the solvent system is, for example, about 0.1-5 M. Also, a solubility of about 0.1-2 M or about 0.1-1 M is also possible.
Bi-기재 금속 산화물의 조성은 모빌 스피시의 확산을 감소시키도록 맞춰질 수 있다. Bi-기재 금속 산화물 세라믹의 모빌 스피시는 예를 들어, Bi 또는 Bi2O3과 같은 Bi로 구성된다. 실험을 통해서, Bi-기재 금속 산화물 세라믹층은 층 외부로 확산되는 모빌 스피시(Bi)의 양에 영향을 준다는 것이 발견되었다. 특히, 2.4 이상의 2X의 Bi 비율의 조성을 가지는 Bi-기재 금속 산화물 세라믹 층은 상당한 Bi 손실 또는 확산이 초래된다.The composition of the Bi-based metal oxide may be tailored to reduce the diffusion of the mobile spin. Mobile RY when the Bi- base metal oxide ceramic, for example, is composed of Bi, such as Bi or Bi 2 O 3. Through experiments, it has been found that the Bi-based metal oxide ceramic layer affects the amount of mobile spinyi (Bi) diffusing out of the layer. In particular, a Bi-based metal oxide ceramic layer having a composition of a Bi ratio of 2 or more of 2.4 results in significant Bi loss or diffusion.
일 실시예에서, Bi-기재 금속 산화물 세라믹은 과잉 모빌 스피시의 확산을 감소시키기 위해 b가 약 2.4 미만 또는 2.4인 조성을 가진다. 바람직하게는, 금속 산화물 세라믹 층의 조성은 약 1.95 내지 2.2 및 보다 바람직하게는 약 2.0 내지 2.2의 b 값을 가진다.In one embodiment, the Bi-based metal oxide ceramic has a composition where b is less than about 2.4 or 2.4 to reduce diffusion of excess magnetic spin. Preferably, the composition of the metal oxide ceramic layer has a b value of about 1.95 to 2.2 and more preferably about 2.0 to 2.2.
Y 분자 함유량 또한 Bi-기재 금속 산화물 세라믹으로부터의 Bi 손실에 영향을 준다. Y 원자량의 증가(예를 들어, Y 불완전한 조성)는 Bi 원자가 차지하는 추가의 장소를 제공하며, 이에 의해 금속 산화물 세라믹 층의 외부로 확산될 수 있는 Bi 량을 감소시킨다. 이것은 또한 형성된 층이 우수한 전기적 특성을 형성하는 구조를 가질 때 바람직하다. 일 실시예에서, 금속 산화물 세라믹 층의 조성은 약 0.8 내지 1.0의 Y 내지 2X의 비율(공식 YaBibX2Oc에서 a)을 가진다. 약 0.9-1.0과 동일한 값 또한 과잉 모빌 스피시의 확산을 감소시킬 때 그리고 Bi-기재 금속 산화물 세라믹 층의 전기적 특성을 감소시키지 않고 사용될 수 있다고 발견되었다.The Y molecule content also affects Bi loss from Bi-based metal oxide ceramics. An increase in the amount of Y atoms (e.g., Y incomplete composition) provides an additional place for Bi atoms to occupy, thereby reducing the amount of Bi that can diffuse out of the metal oxide ceramic layer. This is also desirable when the layer formed has a structure that forms good electrical properties. In one embodiment, the composition of the metal oxide ceramic layer has a ratio of Y to 2X of about 0.8 to 1.0 (a in formula Y a Bi b X 2 O c ). It has been found that a value equal to about 0.9-1.0 can also be used when reducing the diffusion of excess magnetic spin and without reducing the electrical properties of the Bi-based metal oxide ceramic layer.
바람직한 실시예에서, Bi-기재 금속 산화물 세라믹은 SBT로 구성된다. SBT는 약 2.4 미만의 b 값을 가진다. 일 실시예에서, SBT의 조성은 약 1.95 내지 2.2, 바람직하게는, 약 2.0 내지 2.2의 b 값을 가진다. SBT의 Sr 내지 2Ta (a) 비율은 약 0.8 내지 1.0이다.In a preferred embodiment, the Bi-based metal oxide ceramic is comprised of SBT. The SBT has a b value of less than about 2.4. In one embodiment, the composition of SBT has a b value of about 1.95 to 2.2, preferably about 2.0 to 2.2. The Sr to 2Ta (a) ratio of SBT is about 0.8 to 1.0.
금속 산화물 세라믹 층의 형성 후에 어닐(anneal)이 수행된다. 어닐은 원하는 전기 특성을 갖는 층 내부에 에즈-증착된 금속 산화물 세라믹을 변형시킨다. 일 실시예에서, 어닐은 에즈-증착된 금속 산화물을 강유전층으로 변형시킨다. 어닐은 또한 강유전층의 입자를 성장시켜 높은 2Pr과 같은 우수한 전기적 특성을 발생시킨다. 어닐은 통상적으로 산화 분위기에서 약 1-60분동안 약 750-800℃에서 수행된다. 저온 어닐도 가능하다. 예를 들어, 어닐은 약 650-750℃에서 수행될 수 있다. 그러나, 저온 어닐은 원하는 전기적 특성을 달성하기 위해서 긴 어닐 시간(예를 들어, 약 30-120분)을 필요로 할 수 있다. 어닐 시간은 원하는 전기적 특성에 따라 변할 수 있다.An anneal is performed after formation of the metal oxide ceramic layer. The anneal transforms the EZ-deposited metal oxide ceramic into a layer having the desired electrical properties. In one embodiment, the anneal transforms the EZ-deposited metal oxide into a ferroelectric layer. The anneal also grows particles of the ferroelectric layer, resulting in high electrical properties such as high 2Pr. The anneal is typically conducted at about 750-800 DEG C for about 1-60 minutes in an oxidizing atmosphere. Low temperature annealing is also possible. For example, the anneal may be performed at about 650-750 < 0 > C. However, the low temperature anneal may require a long anneal time (e.g., about 30-120 minutes) to achieve the desired electrical properties. The annealing time may vary depending on the desired electrical characteristics.
도전층(257)은 금속 산화물 세라믹 층 위에 증착되어 상부 전극을 형성한다. 도전층은 예를 들어, Pt, Pd, Au, Ir, 또는 Rh와 같은 귀금속으로 구성된다. 하부 전극을 형성하기 위해 사용된 다른 재료도 사용될 수 있다. 금속 산화물 세라믹과 전극 사이의 웰을 한정하는 인터페이스를 형성하기 위하여 상부 전극을 증착한 후에 종종 어닐이 수행될 수 있다. 금속 산화물 세라믹과 전극 사이의 인터페이스를 복구하는 어닐은 통상적으로 약 5 slm의 O2의 유속으로 산소 분위기에서 약 1-30분 동안 약 500-800℃에서 수행될 수 있다. 상기 인터페이스는 예를 들어, 누설 전류를 감소시키기 때문에, 전극과 금속 산화물 세라믹 사이의 웰을 한정하는 인터페이스를 갖는 것이 바람직하다.The conductive layer 257 is deposited on the metal oxide ceramic layer to form the upper electrode. The conductive layer is made of, for example, a noble metal such as Pt, Pd, Au, Ir, or Rh. Other materials used to form the bottom electrode may also be used. Annealing may often be performed after depositing the top electrode to form an interface defining the well between the metal oxide ceramic and the electrode. Metal oxide annealed to repair the interface between the ceramic and the electrode can be usually carried out at about 500-800 ℃ for about 1-30 minutes in an oxygen atmosphere at a flow rate of O 2 of about 5 slm. The interface preferably has an interface that defines the well between the electrode and the metal oxide ceramic, for example, because it reduces the leakage current.
강유전층을 부분적으로 또는 전체에 걸쳐 형성하기 위하여 금속 산화물 세라믹 증착 후에 프리-어닐을 수행하며, 그 후에 금속 산화물 세라믹이 완전히 변형되지 않으면 금속 산화물 세라믹을 강유전층을 완전히 변형시키기 위해, 입자 성장을 촉진시키기 위해, 그리고 웰을 한정하는 금속 산화물 세라믹/전극 인터페이스를 형성하기 위해 상부 전극의 증착 후에 다른 어닐을 수행할 수도 있다.Annealing is performed after the metal oxide ceramic deposition to form the ferroelectric layer partially or entirely and then the metal oxide ceramic is completely transformed to completely transform the ferroelectric layer, , And after the deposition of the top electrode to form the metal oxide ceramic / electrode interface defining the well, another anneal may be performed.
프리-어닐은 통상적으로 약 750℃ 미만의 온도에서 수행된다. 일 실시예에서, 프리-어닐은 약 700-750℃에서 수행된다. 프리-어닐 시간은 약 5-10분이다. 프리-어닐은 700℃ 미만에서 수행된다. 보다 낮은 온도에서, 금속 산화물 세라믹을 강유전층으로 부분적 또는 완전히 변형시키기 위해 보다 긴 프리-어닐 시간이 요구될 수도 있다.Pre-annealing is typically performed at a temperature less than about 750 < 0 > C. In one embodiment, pre-annealing is performed at about 700-750 < 0 > C. The pre-anneal time is about 5-10 minutes. Pre-annealing is carried out at less than 700 < 0 > C. At lower temperatures, a longer pre-anneal time may be required to partially or completely modify the metal oxide ceramics into the ferroelectric layer.
상부 전극은 통상적으로 공통 전극 역할을 하여, 메모리 어레이에서 다른 캐패시터와 접속된다. 비트 라인 및 워드 라인에 접촉 개구를 제공하기 위해 필요에 따라 상부 전극은 하부의 다른 층을 따라 패턴화될 수 있다. 강유전체 메모리 IC를 완성하기 위해 추가 공정이 수행된다. 상기 추가 공정은 본 발명의 기술 분야에서 공지되어 있다. 예를 들어, 추가 공정은 보조 회로, 최종 패시베이션 층, 테스트 및 리드 프레임과 접속하기 위해 패시베이션 층 내부에 접촉 개구를 형성하는 단계 및 패키징 단계를 포함한다.The upper electrode typically serves as a common electrode and is connected to other capacitors in the memory array. The top electrode can be patterned along the bottom of the other layers as needed to provide contact openings in the bit lines and word lines. An additional process is performed to complete the ferroelectric memory IC. Such an additional process is known in the art. For example, the additional process includes forming a contact opening within the passivation layer to connect with the auxiliary circuit, the final passivation layer, the test and leadframe, and the packaging step.
도 4a-c는 본 발명의 다른 실시예를 도시한다. 도시된 바와 같이, 기판(201)은 유사한 특징을 가지는 유사한 도면 부호를 가지며, 이미 기술된 셀과 유사하며, 부분적으로 형성된 메모리 셀을 포함한다.Figures 4A-C illustrate another embodiment of the present invention. As shown, the substrate 201 has similar reference numerals having similar features, similar to previously described cells, and includes partially formed memory cells.
장벽층(275)은 ILD 층(260) 위에 증착된다. 일 실시예에서, 장벽층은 과잉 모빌 스피시와 반응하는 재료로 구성된다. Bi-기재 금속 산화물 세라믹의 경우에, 장벽층은 Bi 모빌 스피시와 반응하는 산화물로 구성된다. 일 실시예에서, 장벽층은 조기 변형가능 금속을 함유하는 그룹으로부터 선택된 산화물로 구성된다. 상기 산화물은 Sc2O3, Y2O3, TiO3,ZrO2, HfO2, V2O5, Nb2O5, Ta2O5, 및 TiO2를 포함한다. 바람직한 실시예에서, 장벽층은 TiO2및 Ta2O5로 구성된다. 다른 실시예에서, 장벽층은 Bi-함유 과잉 모빌 스피시와 반응한 후에 각각의 장벽층 PrBi3Ti3O12, HoBi3Ti3O12, 및 LaBi3Ti3O12를 형성하기 위하여 Pr2O3, Ho2O3, 또는 La2O3등과 같은 란타나이드 산화물과 결합된 변형 가능한 금속 산화물로 구성된다.A barrier layer 275 is deposited over the ILD layer 260. In one embodiment, the barrier layer consists of a material that reacts with excess magnetic spin. In the case of Bi-based metal oxide ceramics, the barrier layer is composed of an oxide that reacts with Bi mosquito. In one embodiment, the barrier layer is comprised of an oxide selected from the group containing an early deformable metal. The oxides include Sc 2 O 3 , Y 2 O 3 , TiO 3, ZrO 2 , HfO 2 , V 2 O 5 , Nb 2 O 5 , Ta 2 O 5 , and TiO 2 . In a preferred embodiment, the barrier layer is composed of TiO 2 and Ta 2 O 5. Pr 2 to another embodiment, the barrier layer, each of the barrier layer after the Bi- containing excess mobile RY during the reaction PrBi 3 Ti 3 O 12, HoBi 3 Ti 3 O 12, and LaBi 3 to form a Ti 3 O 12 O 3 , Ho 2 O 3 , or La 2 O 3, and the like.
다른 실시예에서, 장벽층은 금속 산화물 세라믹으로 일반 공식 MTiO3(M=Ca, Sr, 및 Ba)을 가지는 티타네이트(Ti)로 구성된다. 예를 들어, SrTiO3, BaTiO3, (Ba, Sr)TiO3등과 같은 티타네이트가 사용될 수 있다. 또한, 알칼리 토금속으로 구성된 산화물 그룹으로부터 선택된 산화물도 장벽층을 형성하기 위해 사용될 수 있다. 상기 산화물은 예를 들어, MgO, CaO, SrO, 및 BaO를 포함한다.In another embodiment, the barrier layer is composed of titanate (Ti) having the general formula MTiO 3 (M = Ca, Sr , and Ba) of a metal oxide ceramic. For example, titanates such as SrTiO 3 , BaTiO 3 , (Ba, Sr) TiO 3 and the like can be used. In addition, an oxide selected from an oxide group composed of an alkaline earth metal can also be used to form the barrier layer. The oxides include, for example, MgO, CaO, SrO, and BaO.
변형 가능한 금속으로 구성된 질화물과 같은, Bi-모빌 스피시와 반응하는 다른 재료도 장벽층을 형성하기 위해 사용될 수 있다. 변형 가능한 금속 질화물은 예를 들어, TiNx,ZrNx, 및 HfNx(0<x<1); TaNx및 NbNX(0<x<1.5); WNx및 MoNx(0<x<2)를 포함한다. 질화물은 비도전성 장벽층을 형성하기 위해 산화된다.Other materials that react with Bi-mobile spinel, such as a nitride composed of a deformable metal, may also be used to form the barrier layer. The deformable metal nitride includes, for example, TiN x, ZrN x , and HfN x (0 < x <1); TaN x and NbN x (0 < x <1.5); WN x and MoN x (0 < x < 2). The nitride is oxidized to form a non-conductive barrier layer.
다른 실시예에서, 장벽층은 기판 내부로 금속 산화물 세라믹으로부터의 과잉 모빌 스피시의 이동을 감소시키는 조밀한 재료로 구성된다. Bi-기재 금속 산화물 세라믹의 경우에, Bi 모빌 스피시를 감소시키기에 충분한 밀도를 가지는 재료는 Al2O3, Sc2O3, Y2O3, MgO, BeO, TiO2, 및 Ta2O5와 같은 산화물을 포함한다.In another embodiment, the barrier layer is comprised of a dense material that reduces migration of excess magnetic spin from the metal oxide ceramic into the substrate. In the case of Bi-based metal oxide ceramics, materials having a density sufficient to reduce Bi mobilities are Al 2 O 3 , Sc 2 O 3 , Y 2 O 3 , MgO, BeO, TiO 2 , and Ta 2 O 5 < / RTI >
장벽층은 스퍼터링, CVD, 또는 물리 기상 증착(PVD) 등과 같은 여러 증착 기술에 의해 형성될 수 있다. 다른 증착 기술도 사용될 수 있다. 일 실시예에서, 장벽층은 산소가 존재할 때 예를 들어, 산화물 타겟 또는 금속 타겟을 이용하여 스퍼터링함으로써 기판 상에 증착된다. 통상적으로, 장벽층이 스퍼터링되는 온도는 약 200-400℃이다. 예를 들어, 약 20-200℃ 및 바람직하게는 약 200℃의 저온 스퍼터링 온도는 보다 미세한 입자를 형성하며, 미세한 입자는 모빌 스피시의 확산 경로를 연장시키기 때문에 상기 온도가 바람직할 수 있다. 400℃ 이상의 고온도 가능하다.The barrier layer may be formed by several deposition techniques such as sputtering, CVD, or physical vapor deposition (PVD). Other deposition techniques may also be used. In one embodiment, the barrier layer is deposited on the substrate by sputtering using, for example, an oxide target or a metal target when oxygen is present. Typically, the temperature at which the barrier layer is sputtered is about 200-400 ° C. For example, a low temperature sputtering temperature of about 20-200 deg. C and preferably about 200 deg. C results in finer particles, and the temperature may be preferred because the fine particles extend the diffusion path of the mobile spin. High temperatures of 400 ° C or higher are also possible.
바람직한 실시예에서, 장벽층은 스퍼터링 또는 CVD에 의한 금속 형성시 증착된다. 증착 후에, 장벽층은 에즈-증착 층을 산화 장벽층으로 변형시키기 위해 산소로 어닐링된다. 산화로 인해, 어닐은 에즈-증착 층의 팽창을 초래하며, 이에 의해 그 밀도를 증가시킨다.In a preferred embodiment, the barrier layer is deposited upon metal formation by sputtering or CVD. After deposition, a barrier layer is annealed with oxygen to transform the EZ-deposition layer into an oxide barrier layer. Due to the oxidation, the anneal causes the expansion of the EZ-deposition layer, thereby increasing its density.
일부 경우에, 팽창은 전체 응력의 초과량을 초래할 수 있다. 전체 응력의 효과를 방지하기 위하여, 장벽층은 인장력 하에서 증착될 수 있다. 인장력은 예를 들어, 약 200-400℃의 상승된 온도에서 장벽층을 증착함으로서 유도될 수 있다.In some cases, expansion may result in an overage of total stress. In order to prevent the effect of the total stress, the barrier layer can be deposited under a tensile force. The tensile force can be induced, for example, by depositing a barrier layer at an elevated temperature of about 200-400 [deg.] C.
선택적으로, 장벽층은 산화물과 금속의 혼합물 또는 부 산화물(suboxide)을 형성하기 위해 불충분한 산소 함유량으로 증착될 수 있다. 그 다음에, 산화된 장벽층에서 산소 분위기에서 어닐이 수행된다. 에즈-증착된 막이 부 산화물(가장 높은 산화 상태 미만인 산화 상태를 가지는 금속) 또는 혼합물 또는 산화물 및 금속으로 구성되기 때문에, 체적 팽창량은 작으며, 이에 의해 전체 응력이 감소된다.Optionally, the barrier layer may be deposited with an insufficient oxygen content to form a mixture or suboxide of oxide and metal. Then, annealing is performed in an oxygen atmosphere in the oxidized barrier layer. Since the EZ-deposited film is composed of oxides (metal having an oxidation state below the highest oxidation state) or mixture or oxide and metal, the amount of volume expansion is small, thereby reducing the overall stress.
일 실시예에서, 장벽층은 Ti-부 산화물로서 구성된다. Ti-부 산화물의 화학양론적 구성은 예를 들어, TiOX(0.5≤x≤1.5)이다. 어닐 동안, 부 산화물은 TiO2로 변형된다. 상기 반응은 다음과 같다:In one embodiment, the barrier layer is constructed as a Ti-suboxide. The stoichiometric composition of the Ti-oxides is, for example, TiO x (0.5? X ? 1.5). During the anneal, the oxides are transformed into TiO 2 . The reaction is as follows:
TiO2: TiOx+ yO2→TiO2(y=(2-x)/2). TiO 2: TiO x + yO 2 → TiO 2 (y = (2-x) / 2).
Ta-부 산화물로 구성된 장벽층도 사용될 수 있다. Ta-부 산화물은 TaOx(0.5≤x≤2)로 표현될 수 있다.A barrier layer composed of Ta-oxides may also be used. The Ta-oxides can be represented by TaO x (0.5? X ? 2).
다른 실시예에서, 장벽층은 제 1 및 제 2 장벽층을 가지는 장벽 스택으로 구성된다. 제 1 장벽층은 모빌 스피시에 대한 낮은 확산 상수를 가지는 재료로 구성되며, 제 2 장벽층은 모빌 스피시와 높은 반응도를 가지는 재료로 구성된다. 제 2 장벽층은 안정한 혼합물을 형성하기 위해 반응하는 모빌 스피시를 끌어당기는 경향이 있다. 반면에, 제 1 장벽층은 그 밀도로 인해 모빌 스피시의 통과를 방지한다.In another embodiment, the barrier layer is comprised of a barrier stack having first and second barrier layers. The first barrier layer is comprised of a material having a low diffusion constant for the mobile spin, and the second barrier layer is comprised of a material having a high reactivity with the mobile spin. The second barrier layer tends to attract the reacting mobile spin to form a stable mixture. On the other hand, the first barrier layer prevents the passage of the mobile spin due to its density.
일 실시예에서, 제 2 장벽층은 제 1 장벽층 상에 형성된다. 과잉 모빌 스피시는 제 2 장벽층과 반응하여 상기 층 내부에 포획된다. 제 1 장벽층은 그 밀도로 인해 과잉 모빌 스피시의 통과를 하부에서 방지한다.In one embodiment, a second barrier layer is formed on the first barrier layer. The excess magnetic spinel reacts with the second barrier layer and is trapped inside the layer. The first barrier layer prevents passage of excess mobile spin in the bottom due to its density.
도 4b에서, 장벽층 및 ILD 층은 패턴화되어 확산 영역(212)에 개구를 형성한다. 도전 재료는 증착되어, 개구를 채운다. 과잉 도전 재료는 예를 들어, 기계적 화학 연마(CMP)에 의해 제거되어 접촉 플러그(240)를 형성한다.In FIG. 4B, the barrier and ILD layers are patterned to form openings in the diffusion region 212. The conductive material is deposited to fill the openings. The excess conductive material is removed, for example, by mechanical chemical polishing (CMP) to form the contact plug 240.
도 4c에서, 하부 전극 역할을 하는 도전층(253)은 기판 상에 증착되어, 장벽층 및 접촉 플러그(240)를 커버한다. 도전 전극 장벽층(251)은 도전층 형성 이전에 기판 상에 형성되어 상기 플러그(240) 내부로 산소가 통과되는 것을 방지한다. 전극 장벽층은 접촉 플러그와 전극 사이의 원자의 이동을 감소시킬 수도 있다. 전극 장벽층과 도전층이 패턴화되어 하부 전극 스택(280)을 형성한다. 하부 전극은 접촉 플러그(240)에 의해 확산 영역(212)에 결합된다.4C, a conductive layer 253 serving as a bottom electrode is deposited on the substrate to cover the barrier layer and the contact plug 240. The conductive electrode barrier layer 251 is formed on the substrate prior to the formation of the conductive layer to prevent oxygen from passing through the plug 240. The electrode barrier layer may reduce the transfer of atoms between the contact plug and the electrode. The electrode barrier layer and the conductive layer are patterned to form the lower electrode stack 280. The lower electrode is coupled to the diffusion region 212 by a contact plug 240.
금속 산화물 세라믹 층(255)은 하부 전극 및 ILD 층 위에 형성된다. 일 실시예에서, 금속 산화물 세라믹은 강유전층으로 구성되거나 강유전체로 변형될 수 있다. 전술한 바와 같이, 금속 산화물 세라믹의 조성은 과잉 모빌 스피시의 확산을 감소시키도록 맞추어질 수 있다.A metal oxide ceramic layer 255 is formed on the lower electrode and the ILD layer. In one embodiment, the metal oxide ceramics may comprise a ferroelectric layer or may be transformed into a ferroelectric. As described above, the composition of the metal oxide ceramics can be tailored to reduce the diffusion of excess magnetic spin.
금속 산화물 세라믹을 우수한 전기적 특성을 갖는 원하는 층으로 변형시키기 위해 어닐이 수행된다. 도전층(257)은 금속 산화물 세라믹 위에 증착되어 상부 전극을 형성한다. 상부 전극(257) 형성 후에 어닐이 사용될 수도 있다. 선택적으로, 강유전층을 형성하기 위해 금속 산화물 세라믹을 증착한 후에 프리-어닐이 수행되며, 그 다음에 원하는 전기적 특성을 달성하기 위해 상부 전극을 형성한 후에 어닐이 수행된다.Annealing is performed to transform the metal oxide ceramic into the desired layer with good electrical properties. The conductive layer 257 is deposited on the metal oxide ceramic to form the upper electrode. After forming the upper electrode 257, annealing may be used. Alternatively, pre-annealing is performed after depositing the metal oxide ceramics to form the ferroelectric layer, and then annealing is performed after forming the upper electrode to achieve the desired electrical characteristics.
상부 전극은 통상적으로 공통 전극 역할을 하며, 메모리 어레이에서 다른 캐패시터와 접속된다. 비트 라인 및 워드 라인에 접촉 개구를 제공하기 위해 상부 전극은 필요에 따라 다른 층의 하부를 따라 패턴화될 수 있다. 강유전체 메모리 IC를 완성하기 위해 추가의 공정이 수행된다.The upper electrode typically serves as a common electrode and is connected to other capacitors in the memory array. The top electrode may be patterned along the bottom of the other layer as needed to provide contact openings in the bit line and the word line. An additional process is performed to complete the ferroelectric memory IC.
선택적으로, 도 4d에서 도시된 바와 같이, 전극 장벽층은 ILD 층 위에 증착되고 패턴화되어 플러그(240) 상부에 전극 장벽층(251)을 형성한다. 도전 재료가 증착되고 패턴화되어 하부 전극(253)을 형성한다. 하부 전극은 전극 장벽(251)과 장벽층(275)의 일부를 커버한다. 상기 공정은 도 4c에서 계속해서 기술된다.Alternatively, as shown in FIG. 4D, an electrode barrier layer is deposited and patterned over the ILD layer to form an electrode barrier layer 251 over the plug 240. A conductive material is deposited and patterned to form the lower electrode 253. The lower electrode covers the electrode barrier 251 and part of the barrier layer 275. This process is described in detail in FIG.
도 5a-c는 본 발명의 다른 실시예를 도시한다. 도시된 바와 같이, 기판(201)은 부분적으로 형성된 메모리 셀로 구성된다. 본 발명에 따른장벽층(275)은 기판 표면 위에 형성된다. 장벽층은 통상적인 마스킹 및 에칭 공정을 사용하여 패턴화되어 개구(241)를 형성하며, 접촉 플러그의 표면을 노광한다. 도시된 바와 같이, 개구(241)는 플러그(240)의 표면만을 노광한다. 점선(242)으로 표시된 바와 같이, ILD 층의 일부도 노광하는 개구(241)도 제공될 수 있다. 예를 들어, 개구는 다음에 형성된 하부 전극의 크기일 수 있다. 과잉 전극 장벽층을 제거하기 위해 다른 기술도 사용될 수 있다.Figures 5A-C illustrate another embodiment of the present invention. As shown, the substrate 201 is composed of partially formed memory cells. A barrier layer 275 according to the present invention is formed on the substrate surface. The barrier layer is patterned using conventional masking and etching processes to form openings 241 and exposes the surface of the contact plug. As shown, the opening 241 exposes only the surface of the plug 240. As indicated by the dashed line 242, an opening 241 for exposing a portion of the ILD layer may also be provided. For example, the opening may be the size of the next lower electrode formed. Other techniques may also be used to remove the excess electrode barrier layer.
도 5b에서, 전극 장벽층이 기판 위에 증착되어, 장벽층(275) 및 전극을 커버한다. 기판 표면은 장벽층(275)의 표면으로부터 과잉 전극 장벽 재료를 제거하기 위해 CMP에 의해 평탄화될 수 있다. CMP 공정을 통해 평면 상부면(276)이 형성된다.In Figure 5b, an electrode barrier layer is deposited over the substrate to cover the barrier layer 275 and the electrode. The substrate surface may be planarized by CMP to remove excess electrode barrier material from the surface of barrier layer 275. [ A planar upper surface 276 is formed through a CMP process.
도 5c에서, 도전층(253)이 기판 표면 상에 증착되고 패턴화되어 하부 전극을 형성한다. 금속 산화물 세라믹 층(255)은 기판 상에 증착되어, 전극 및 장벽층(275)을 커버한다. 상기 조성은 외부로 확산되는 과잉 모빌 스피시의 량을 감소시키도록 맞춰질 수 있다.5C, a conductive layer 253 is deposited on the substrate surface and patterned to form the bottom electrode. A metal oxide ceramic layer 255 is deposited on the substrate to cover the electrode and barrier layer 275. The composition may be tailored to reduce the amount of excess mobile spin that diffuses outward.
금속 산화물 세라믹을 우수한 전기적 특성을 가지는 원하는 층으로 변형시키기 위해 어닐이 수행된다. 도전층(257)이 금속 산화물 세라믹 상에 증착되어 상부 전극을 형성한다. 선택적으로, 강유전층을 부분적으로 또는 전체적으로 형성하기 위해 금속 산화물 세라믹이 증착된 후에 프리-어닐이 수행되며, 이 때, 금속 산화물 세라믹을 강유전층으로 가능하면, 전체적으로 변형시키며, 원하는 전기적 특성을 달성하도록 입자 성장을 촉진시키며, 그리고 웰을 한정하는 금속 산화물세라믹/전극 인터페이스를 형성하기 위해, 상부 전극을 형성한 후에, 어닐이 수행된다. 강유전성 메모리 IC를 완성하기 위해 추가의 공정이 수행된다.Annealing is performed to transform the metal oxide ceramics into desired layers having good electrical properties. A conductive layer 257 is deposited on the metal oxide ceramic to form the upper electrode. Alternatively, pre-annealing is performed after the metal oxide ceramics have been deposited to partially or totally form the ferroelectric layer, wherein the metal oxide ceramics are transformed into a ferroelectric layer as completely as possible, and to achieve the desired electrical properties After forming the upper electrode to promote the grain growth and to form the metal oxide ceramic / electrode interface defining the well, annealing is performed. An additional process is performed to complete the ferroelectric memory IC.
도 6a-b는 본 발명의 다른 실시예를 도시한다. 도 6a에서, 기판(201)은 전술한 바와 같이, 부분적으로 형성된 메모리 셀로 구성된다. 본 발명에 따른 장벽층(275)은 ILD(260) 상에 증착된다.Figures 6A-B illustrate another embodiment of the present invention. In Fig. 6A, the substrate 201 is composed of partially formed memory cells, as described above. A barrier layer 275 according to the present invention is deposited on the ILD 260.
도 6b에서, 추가 ILD 층(261)이 장벽층(275) 상에 형성된다. 선택적으로, 추가의 ILD 층이 ILD 층(260)과 동일한 재료로 형성될 수 있다. 그 다음에, 확산 영역(212)을 노광하기 위해 ILD 층(261) 및 그 하부층을 패턴화함으로써 접촉 플러그(240)가 형성된다. 도전 재료가 증착되어, 개구를 채운다. 접촉 플러그(240)를 형성하기 위해 예를 들어, 기계적 화학 연마(CMP)에 의해 과잉 도전 재료가 제거될 수 있다.In FIG. 6B, an additional ILD layer 261 is formed on the barrier layer 275. Optionally, a further ILD layer may be formed of the same material as the ILD layer 260. Contact plug 240 is then formed by patterning ILD layer 261 and its underlying layer to expose diffusion region 212. A conductive material is deposited to fill the openings. The excess conductive material can be removed by, for example, mechanical chemical polishing (CMP) to form the contact plug 240.
전극 장벽층(251) 및 도전층(253)이 기판 상에 증착되며 패턴화되어 하부 전극 스택(280)을 형성한다. 하부 전극 스택은 접촉 플러그(240)에 의해 확산 영역(212)과 결합된다.An electrode barrier layer 251 and a conductive layer 253 are deposited on the substrate and patterned to form the lower electrode stack 280. The lower electrode stack is coupled with the diffusion region 212 by a contact plug 240.
도전층(253)이 ILD 층(260) 위에 형성된다. 도전층은 상기 층을 통한 과잉 모빌 스피시의 확산을 방지하는 도전 재료로 구성된다. 도전 재료는 바람직하게는 다음에 형성된 금속 산화물 세라믹(255)과 반응하지 않는다. 도전층은 예를 들어, 스퍼터링, 물리 기상 증착, 또는 CVD에 의해 형성될 수 있다. 도전층을 위한 다른 증착 공정도 사용될 수 있다.A conductive layer 253 is formed over the ILD layer 260. The conductive layer is composed of a conductive material that prevents diffusion of excess magnetic spin through the layer. The conductive material preferably does not react with the subsequently formed metal oxide ceramic (255). The conductive layer may be formed by, for example, sputtering, physical vapor deposition, or CVD. Other deposition processes for the conductive layer may also be used.
일 실시예에서, 도전 재료는 어닐 동안 산화된다. 형성된 산화물은 베이스전극 재료로부터 분리되어 입자 경계 사이의 갭을 채우며, 이에 의해 모빌 스피시의 확산을 방지할 수 있다. 또한, 상기 산화물은 베이스 전극 재료로 제공되어, 반응하여 과잉 모빌 스피시를 포획하는 완전히 또는 잘 혼합될 수 있는 재료를 형성할 수 있다.In one embodiment, the conductive material is oxidized during annealing. The oxide formed separates from the base electrode material and fills the gap between grain boundaries, thereby preventing diffusion of the mobile spin. In addition, the oxide may be provided as a base electrode material to form a material that can react or become fully or well mixed to trap excess mobile spinous.
일 실시예에서, 도전층은 귀금속과 같은 베이스 도전 재료로 구성된다. 귀금속은 예를 들어, Pt, Pd, Au, Ir, 또는 Rh를 포함한다. 귀금속은 열처리(어닐) 동안 산화되는 금속과 결합되어 모빌 스피시의 확산을 억제하는 도전층을 형성한다. 일 실시예에서, 귀금속은 Ti, Ta, Nb, W, Mo, 또는 Mg로 구성된 그룹으로부터 선택된 금속과 결합된다.In one embodiment, the conductive layer is comprised of a base conductive material such as a noble metal. The noble metal includes, for example, Pt, Pd, Au, Ir, or Rh. The noble metal combines with the metal that is oxidized during annealing (annealing) to form a conductive layer that inhibits the diffusion of the spin spin. In one embodiment, the noble metal is bound to a metal selected from the group consisting of Ti, Ta, Nb, W, Mo, or Mg.
금속 산화물 세라믹 층(255)은 기판 위에 증착되어, 전극 및 장벽층(275)을 커버한다. 금속 산화물 세라믹의 조성은 외부로 확산되는 과잉 모빌 스피시의 량을 감소시키도록 맞춰질 수 있다.A metal oxide ceramic layer 255 is deposited over the substrate to cover the electrode and barrier layer 275. The composition of the metal oxide ceramics can be tailored to reduce the amount of excess magnetic spin that diffuses outward.
금속 산화물 세라믹을 우수한 전기적 특성을 갖는 원하는 층으로 변형시키기 위해 어닐이 수행된다. 도전층(257)은 금속 산화물 세라믹 위에 증착되어 상부 전극을 형성한다. 선택적으로, 부분적으로 또는 전체적으로 강유전층을 형성하기 위해 금속 산화물 세라믹 증착 후에 프리-어닐이 수행되며, 이 때 필요에 따라, 금속 산화물 세라믹을 강유전층으로 전체적으로 변형하고, 원하는 전기적 특성을 달성하도록 입자의 성장을 촉진시키며, 그리고 웰을 한정하는 금속 산화물 세라믹/전극 인터페이스를 형성하기 위해 상부 전극을 형성한 후에 어닐이 수행된다. 강유전성 메모리 IC를 완성하기 위해 추가의 공정이 수행된다.Annealing is performed to transform the metal oxide ceramic into the desired layer with good electrical properties. The conductive layer 257 is deposited on the metal oxide ceramic to form the upper electrode. Alternatively, pre-annealing may be performed after metal oxide ceramic deposition to form a partially or wholly ferroelectric layer, wherein the metal oxide ceramic may be entirely deformed into a ferroelectric layer as needed, Annealing is performed after the upper electrode is formed to promote growth and to form a metal oxide ceramic / electrode interface defining the well. An additional process is performed to complete the ferroelectric memory IC.
도 7a-b는 본 발명의 또 다른 실시예를 도시한다. 도 7a에서, 기판(201)은 전술한 바와 같이 부분적으로 형성된 메모리 셀로 구성된다. 도시된 바와 같이, 플러그(240)의 표면은 ILD 층(260)의 표면 아래로 리세싱된다. 전극 장벽층이 기판 위에 형성되어, 기판을 커버하며 리세스를 채운다. 과잉 재료는 예를 들어, CMP에 의해 제거되며, 플러그 상의 전극 장벽(251)을 제거한다. 과잉 재료를 제거하기 위한 다른 기술도 사용될 수 있다.Figures 7A-B illustrate another embodiment of the present invention. In Fig. 7A, the substrate 201 is composed of memory cells partially formed as described above. As shown, the surface of the plug 240 is recessed below the surface of the ILD layer 260. An electrode barrier layer is formed over the substrate to cover the substrate and fill the recess. The excess material is removed, for example, by CMP, and the electrode barrier 251 on the plug is removed. Other techniques for removing excess material may also be used.
도 7b에서, 본 발명에 따른 장벽층(275)이 기판 위에 증착되어, ILD 및 전극 장벽을 커버한다. 장벽층은 패턴화되어, 전극 장벽을 노광한다. 도전층(253)은 기판 상에 증착되며 패턴화되어 하부 전극을 형성한다.7B, a barrier layer 275 in accordance with the present invention is deposited over the substrate to cover the ILD and electrode barrier. The barrier layer is patterned to expose the electrode barrier. A conductive layer 253 is deposited on the substrate and patterned to form the lower electrode.
금속 산화물 세라믹 층(255)은 기판 위에 증착되어, 전극 및 장벽층(275)을 커버한다. 금속 산화물 세라믹의 조성은 외부로 확산되는 과잉 모빌 스피시의 량을 감소시키도록 맞춰질 수 있다. 금속 산화물 세라믹을 우수한 전기적 특성을 갖는 원하는 층으로 변형시키기 위해 어닐이 수행된다. 도전층(257)은 금속 산화물 세라믹 위에 증착되어 상부 전극을 형성한다. 그 다음에, 웰을 한정하는 금속 산화물 세라믹/전극 인터페이스를 형성하기 위해 어닐이 수행된다.A metal oxide ceramic layer 255 is deposited over the substrate to cover the electrode and barrier layer 275. The composition of the metal oxide ceramics can be tailored to reduce the amount of excess magnetic spin that diffuses outward. Annealing is performed to transform the metal oxide ceramic into the desired layer with good electrical properties. The conductive layer 257 is deposited on the metal oxide ceramic to form the upper electrode. An anneal is then performed to form a metal oxide ceramic / electrode interface defining the well.
선택적으로, 부분적으로 또는 전체적으로 강유전층을 형성하기 위해 금속 산화물 세라믹 증착 후에 프리-어닐이 수행되며, 이 때 필요에 따라, 금속 산화물 세라믹을 강유전층으로 전체적으로 변형하고, 원하는 전기적 특성을 달성하도록 입자의 성장을 촉진시키며, 그리고 웰을 한정하는 금속 산화물 세라믹/전극 인터페이스를 형성하기 위해 상부 전극을 형성한 후에 어닐이 수행된다. 강유전성 메모리 IC를 완성하기 위해 추가의 공정이 수행된다.Alternatively, pre-annealing may be performed after metal oxide ceramic deposition to form a partially or wholly ferroelectric layer, wherein the metal oxide ceramic may be entirely deformed into a ferroelectric layer as needed, Annealing is performed after the upper electrode is formed to promote growth and to form a metal oxide ceramic / electrode interface defining the well. An additional process is performed to complete the ferroelectric memory IC.
본 발명은 그 정신 또는 주요한 특징에서 벗어나지 않고, 다른 여러 가지 형태로 실시될 수 있다. 따라서, 전술한 실시예는 모든 점에서 단순한 예시에 지나지 않으며, 한정적으로 해석해서는 안된다. 본 발명의 범위는 특허 청구범위에 의해서 나타내는 것으로써, 명세서 본문에 의해서는 아무런 구속도 되지 않는다. 또한, 특허청구범위의 균등 범위에 속하는 변형이나 변경은, 모두 본 발명의 청구범위 내에 포함된다.The present invention may be embodied in many other forms without departing from the spirit or essential characteristics thereof. Therefore, the above-described embodiments are merely examples in all respects and should not be construed restrictively. The scope of the present invention is indicated by the appended claims, and there is no restriction by the specification. Modifications and variations falling within the scope of equivalency of the claims are also encompassed within the scope of the present invention.
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| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |