KR20000033521A

KR20000033521A - 기생 캐패시턴스 및 자장의 간섭을 감소시킬 수 있는 집적소자및 그 제조 방법

Info

Publication number: KR20000033521A
Application number: KR1019980050417A
Authority: KR
Inventors: 박민; 유현규; 김천수; 김충환; 김대용
Original assignee: 정선종; 한국전자통신연구원
Priority date: 1998-11-24
Filing date: 1998-11-24
Publication date: 2000-06-15
Anticipated expiration: 2018-11-24
Also published as: KR100319743B1; US6274920B1

Abstract

본 발명은 금속 배선과 기판 사이의 상호 간섭작용을 최소화함으로써 배선을 통해 보다 안정적으로 신호를 전달시킬 수 있고, 인덕터를 이루는 금속 배선과 기판 사이의 기생 캐패시턴스를 감소시키며 기판에서의 자장 간섭작용을 억제시켜 인덕터의 성능을 향상시킬 수 있는 집적 소자 및 그 제조 방법에 관한 것이다. 본 발명에 따른 집적 소자 제조 방법은, 기판을 선택적으로 식각하여 다수의 트렌치를 형성하고, 상기 각 트렌치 측벽 및 바닥의 상기 기판에 불순물을 주입하고, 산화공정을 실시하여 상기 각 트렌치의 측벽 및 바닥의 상기 기판을 산화시켜 산화막을 형성함과 동시에, 주입된 불순물을 확산시켜 상기 다수 트렌치 주변의 상기 기판 내에 불순물 도핑층을 형성한 다음, 전체 구조 상에 유전체막을 형성하여 상기 트렌치의 입구를 메움으로써 상기 트렌치 내에 공기층을 형성하는 과정을 포함한다. 또한, 본 발명에 따른 집적소자는 기판, 기판 내에 형성된 트렌치, 트렌치 주변의 기판 및 트렌치의 입구를 덮는 유전체막, 트렌치 및 유전체막 사이에 형성된 공기층, 트렌치 주변의 기판 내에 형성된 불순물 도핑층, 기판 표면에 형성된 불순물 도핑층을 노출시키는 콘택홀, 콘택홀을 통하여 상기 불순물 도핑층과 연결되는 전극을 포함하는 집적소자를 제공한다.

Description

기생 캐패시턴스 및 자장의 간섭을 감소시킬 수 있는 집적소자 및 그 제조 방법

본 발명은 집적 소자 제조 방법에 관한 것으로서, 특히 기판 변환 기술을 이용하여 금속 배선과 기판 사이의 기생 캐패시턴스를 감소시키며 기판 영향에 의한 자장의 간섭 작용(magnetic coupling)을 억제시킬 수 있는 집적소자 및 그 제조 방법에 관한 것이다.

최근 기판에 인덕터를 집적하는 이른바 집적형 인덕터(Integrated Inductor, 혹은 Monolithic Inductor)의 구현이 가능하게 됨에 따라 능동소자 및 정합회로를 한 칩에 집적하려는 시도가 활발히 전개되고 있다. 일반적으로, RF IC(Radio Frequency Integrated Circuits) 설계에서 임피던스(impedance) 정합을 위해 인덕터를 사용하는데, 정합회로의 성능은 인덕터의 인덕턴스(Inductance)뿐만 아니라 충실도(Quality Factor)에 의해서 결정된다.

집적형 인덕터의 충실도는 기판에 따라 크게 달라진다. 인덕터의 충실도는 금속 배선의 저항, 인덕터를 이루는 금속 배선과 기판간에 존재하는 기생 캐패시턴스(capacitance)에 의한 간섭작용(capacitive coupling)과 관계가 있으며 기생 캐패시턴스가 크면 클수록 인덕터의 충실도는 저하된다. 또한, 인덕터가 형성된 기판 하부에서의 가상 전류(image current)에 의한 자장 간섭작용(magnetic coupling)에 의해서도 인덕터의 충실도가 저하된다. 현재 GaAs 및 실리콘 웨이퍼 위에 집적화된 형태로 사용되는 나선형 인덕터(spiral inductor) 및 캐패시터 등의 수동소자는, 기판의 손실(substrate loss)에 의해 원하지 않는 기생 저항, 기생 캐패시턴스, 기판에서의 자장 간섭작용 (magnetic coupling) 등으로 인해서 나선형 인덕터의 주요 특성 변수인 충실도(Q)가 낮아지고, 자체 공명 진동수(self resonant frequency)(f_ωo)가 낮아져서 RF (Radio Frequency) IC에 적용될 때 문제가 된다. 이러한 문제점을 해결하기 위해서는 기생 저항, 기판의 기생 캐패시턴스 용량 및 자장에 의한 간섭 영향을 감소시켜야 한다.

기판의 기생 캐패시턴스 용량을 감소시키기 위해서는 인덕터를 이루는 금속배선과 기판 사이의 유전체 두께를 증가시키거나, 기판의 성질을 변화시키는 방법 이 있다. 기판에서의 자장의 간섭 작용(magnetic coupling)을 억제시키는 방법은 지금까지 알려져 있지 않으며, 인덕터에 영향을 줄 수 있는 접지점(ground plane)이 기판 표면에서 어느 정도 위치에 있는지를 알지 못하기 때문에 기판 표면에서 어느 정도 영역까지 그 영향이 미치는 지를 알 수가 없다.

도1a는 종래 기술에 따라 형성된 인덕터 소자의 평면도로서, 정방형의 제2 금속 배선(6)과 제1 금속 배선(3)이 비아홀(via hole, 연결 접점)(5)을 통해 연결되어 있는 상태를 보이고 있다.

도1b는 도1a의 A-A'선을 따른 단면도로서, 실리콘 기판(1) 상에 제1 층간절연막(2), 제1 금속배선(3), 제2 층간절연막 및 비아홀(5)을 형성하고, 제2 층간절연막(4) 내에 형성된 비아홀(5)을 통하여 제1 금속 배선(3)과 인덕터를 구성하는 제2 금속배선(6)을 연결한 것을 보이고 있다. 도1b에서 도면 부호 '7'은 인덕터 소자를 보호하는 보호막을 나타낸다.

도1a 및 도1b에 도시한 종래의 인덕터 구조에서 기생 캐패시턴스는 실리콘 기판(1)과 인덕터를 이루는 제2 금속 배선(6) 사이의 유전체 두께 즉, 층간절연막(2, 4)의 두께에 의해서 결정되는데, 층간절연막(2, 4)의 두께를 증가시켜 기생 캐패시턴스를 감소시키는데는 한계가 있다.

한편, GaAs 등의 기판을 사용하는 반도체 소자 제조 공정에서는 기판이 거의 절연체(insulator)와 흡사한 경우이므로 기판에 손실에 따른 상호작용이 없었으나, 전도성을 갖는 실리콘 기판을 사용하였을 때 전술한 바와 같은 기판의 손실에 따른 간섭작용의 영향이 크게 나타난다. 특히, 이러한 기판의 영향은 주파수가 높은 RF 혹은 마이크로파(microwave) 영역의 집적소자(IC)에서 많이 나타나는데, 도1a 및 도1b에 도시한 종래의 인덕터 소자에서는 이러한 기판의 손실에 따른 상호작용 등을 억제할 수 없어 양호한 소자 특성을 얻을 수 없는 문제점이 있다.

상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 금속 배선과 기판 사이의 상호 간섭작용(coupling)을 최소화함으로써 배선을 통해 보다 안정적으로 신호를 전달시킬 수 있는 집적 소자를 제공하는데 그 목적이 있다.

또한, 본 발명은 인덕터를 이루는 금속 배선과 기판 사이의 기생 캐패시턴스를 감소시키며 기판에서의 자장 간섭작용을 억제시켜 인덕터의 성능을 향상시킬 수 있는 집적 소자를 제공하는데 그 다른 목적이 있다.

도1a 및 도1b는 각각 종래 기술에 따른 인덕터의 평면도 및 단면도,

도2a 및 도2b는 각각 본 발명의 제1 실시예에 따른 인덕터의 평면도 및 단면도,

도3a 내지 도3i는 본 발명의 제1 실시예에 따른 인덕터 제조 공정 단면도,

도4a 및 도4b는 각각 본 발명의 제2 실시예에 따른 인덕터의 평면도 및 단면도,

도5a 및 도5b는 각각 본 발명의 제3 실시예에 따른 인덕터의 평면도 및 단면도,

도6a 및 도6b는 본 발명의 제3 실시예에 따른 인덕터 제조 공정 단면도,

도7은 본 발명의 제3 실시예에 따라 형성된 인덕터의 특성 향상 원리를 설명하기 위한 단면도.

* 도면의 주요 부분에 대한 도면 부호의 설명

10a, 10b, 30, 50: 실리콘 기판 11, 14, 32, 52: 산화막

12, 57: 감광막 패턴 13, 13A, 31, 51: 도핑층

15, 33, 53: 공기층

16, 17, 18, 20, 34, 35, 36, 38, 54: 유전체막

19, 22, 37, 40, 59b, 62: 금속배선 21, 39, 61: 비아홀

23, 41, 63: 보호막 58: 트렌치 전극

59a: 전원공급선

상기와 같은 목적을 달성하기 위한 본 발명은 기판을 선택적으로 식각하여 상기 기판 내에 다수의 트렌치를 형성하는 제1 단계; 상기 각 트렌치 측벽 및 바닥의 상기 기판에 불순물을 주입하는 제2 단계; 산화공정을 실시하여 상기 각 트렌치 측벽 및 바닥의 상기 기판을 산화시켜 산화막을 형성함과 동시에, 상기 제4 단계에서 주입된 불순물을 확산시켜 상기 다수 트렌치 주변의 상기 기판 내에 불순물 도핑층을 형성하는 제3 단계; 및 상기 제3 단계가 완료된 전체 구조 상에 유전체막을 형성하여 상기 트렌치의 입구를 메움으로써 상기 트렌치 내에 공기층을 형성하는 제4 단계를 포함하는 집적소자 제조 방법을 제공한다.

또한, 상기 목적을 달성하기 위한 본 발명은 상기 기판 내에 형성된 트렌치; 상기 트렌치 주변의 상기 기판 및 상기 트렌치의 입구를 덮는 유전체막; 상기 트렌치 및 상기 유전체막 사이에 형성된 공기층; 상기 트렌치 주변의 상기 기판 내에 형성된 불순물 도핑층; 상기 기판 표면에 형성된 상기 불순물 도핑층을 노출시키는 콘택홀; 및 상기 콘택홀을 통하여 상기 불순물 도핑층과 연결되는 전극을 포함하는 집적소자를 제공한다.

본 발명은 RF IC에 적용되는 나선형 인덕터(spiral inductor)에서 기판 손실 (substrate loss)에 의한 기생 캐패시턴스 용량의 감소 및 자장의 간섭 작용을 줄이기 위해서 나선형 인덕터 코일 금속 배선과 중첩되는 기판 부분에 트렌치 (trench)를 형성하여 기판 손실을 최대한 억제하고 기판의 성질을 변환시킴으로써 기판 손실 및 자장의 간섭 작용에 의한 인덕터 성능 저하를 방지하는데 그 특징이 있다.

이하, 본 발명의 바람직한 실시예를 첨부 도면을 참조하여 보다 상세하게 설명한다.

도2a는 본 발명의 제1 실시예에 따른 인덕터의 평면도이고, 도2b는 도2a의 A-A'선을 따른 단면도로서, 인덕터를 이루는 제2 금속배선(22)과 중첩되는 기판에 그 측벽 및 바닥이 산화막(14)으로 이루어지는 다수의 트렌치 및 다수의 트렌치 주변의 기판에 기판과 반대 도전형의 도핑층(13A)을 형성하고, 각 트렌치 입구를 제1 유전체막(16)으로 메워 각 트렌치 내부에 공기층(15)이 형성되도록 하고, 평탄화를 위하여 SOG(spin on glass)로 제2 유전체막(17)을 형성한 다음, 제3 유전체막(18), 제1 금속배선(19), 제4 유전체막(20) 및 비아홀(via hole, 연결접점)(21)을 형성하고, 제4 유전체막(20) 내에 형성된 비아홀(21)을 통하여 제1 금속 배선(19)과 인덕터를 이루는 제2 금속배선(22)을 연결한 것을 보이고 있다. 도2b에서 도면 부호 '23'은 인덕터 소자를 보호하는 보호막을 나타내며, 도2a에서 제1 유전체막(17), 제2 유전체막(17), 제3 유전체막(18), 제4 유전체막(19) 및 보호막(23)은 도면의 간략화를 위하여 생략되었다.

이하, 도3a 내지 도3i를 참조하여 본 발명의 제1 실시예에 따른 인덕터 제조 방법을 보다 상세히 설명한다.

먼저, 도3a에 도시한 바와 같이 p형 또는 n형의 실리콘 기판(10a) 상에 산화막(11)을 형성한다. 상기 산화막(11)은 실리콘 기판(10a)을 건식식각하여 트렌치를 형성할 때 마스크로 사용하기 위한 것이다. 따라서, 상기 산화막(11)은 실리콘 기판과 식각 선택률이 크게 차이나는 다른 물질로도 형성할 수 있다. 본 발명의 일실시예에서는 실리콘 기판(10a)과 식각 선택비(etching selectivity)가 17:1 정도인 산화막(11)을 사용하여 트렌치 형성을 위한 실리콘 기판 식각 공정에서 실리콘 기판(11a)이 산화막(11) 보다 약 17 배 정도 빠르게 식각되도록 한다.

이어서, 인덕터와 중첩되는 영역의 산화막(11) 상에 다수의 트렌치를 정의하는 감광막 패턴(12)을 형성한다.

다음으로, 도3b에 도시한 바와 같이 감광막 패턴(12)을 식각마스크로 이용하여 건식 혹은 습식식각 방법으로 산화막(11)을 식각해서 실리콘 기판(10a)을 노출시킨다.

다음으로, 도3c에 도시한 바와 같이 감광막 패턴(12) 및 산화막(11)을 모두 식각마스크로 사용하여 실리콘 기판(10a)을 건식식각해서 다수의 트렌치를 형성한다. 이때, 건식식각은 HBr, NF₃, SiF₄, H₂O₂등의 혼합 가스 분위기에서 실시하며, 챔버 내의 압력은 100 mtorr 내지 200 mtorr가 되도록하고, RF 전력(power)은 300 W 내지 500 W가 되도록 하며, 80 가우스(Gauss) 내지 100 가우스의 자기장을 인가한다. 이러한 식각조건에서 9000 Å/분 정도의 실리콘 기판의 식각률을 얻을 수 있으며, 산화막(11)에 대한 실리콘 기판(10a)의 식각선택비가 우수하여 원하는 깊이의 트렌치를 형성할 수 있다. 이와 같은 식각으로 이웃하는 트렌치 사이의 실리콘 기판(10b)의 폭(w)이 0.5 ㎛ 내지 2.0 ㎛가 되도록 한다.

이어서, 감광막 패턴(12)을 제거한 후, 각 트렌치의 측벽을 둘러싸는 실리콘 기판(10b) 및 트렌치 바닥의 실리콘 기판(10a)에 불순물을 주입하여 전도성 도핑층(13)을 형성한다. 이때, 실리콘 기판(10a)이 p형일 경우에는 POCL₃를 도핑하여 전도성 도핑층(13)의 형성하며, 좁은 폭을 갖는 트렌치에 불순물이 효과적으로 주입될 수 있도록 하기 위하여 노(furnace) 등의 장치를 이용하여 고열의 분위기에서 주입을 실시한다.

다음으로, 도3d에 도시한 바와 같이 산화막(11)을 제거하고, 도3e에 도시한 바와 같이 이웃하는 트렌치 사이의 실리콘 기판(10b) 및 트렌치 바닥의 실리콘 기판(10a)을 산화시켜 산화막(14)을 형성한다. 상기 산화막(14)은 H₂및O₂분위기의 노(furnace)에서 900 ℃ 내지 1100 °C의 온도조건으로 습식 산화(wet oxidation)를 실시하여 형성한다. 습식산화 공정에서 45 % 내지 50 %의 실리콘 기판이 산화되므로, 각 트렌치의 주변을 모두 산화시키기 위해서는 각 트렌치를 둘러싸는 실리콘 기판 폭(w)의 조절이 중요하다. 이러한 이유로 이전의 공정에서 이웃하는 트렌치 사이의 실리콘 기판(10b)의 폭(w)이 0.5 ㎛ 내지 2.0 ㎛가 되도록 하였다. 부연하면, 이웃하는 트렌치 사이의 실리콘 기판(10b) 폭(W)이 약 1.0 ㎛가 되도록 하고 약 1.2 ㎛ 정도 두께의 산화막(14)을 형성하면, 산화막(14) 형성시 일정량의 실리콘 기판이 소모되므로 이웃하는 트렌치 사이의 실리콘 기판(10b) 전체를 산화막으로 형성할 수 있다.

이와 같이 이웃하는 트렌치 사이의 실리콘 기판(10b) 및 트렌치 바닥의 실리콘 기판(10a)을 산화시킴으로써 인덕터 하부의 실리콘 기판의 손실에 의한 인덕터 특성 저하를 방지할 수 있다.

한편, 산화막(14) 형성을 위한 습식산화 공정이 고온에서 진행되므로 전도성 도핑층(13)의 불순물이 활성화(activation)되고 실리콘 기판(10a)내에 확산 (diffusion)되어서, 도3e에 도시한 바와 같이 다수의 트렌치 주변의 실리콘 기판(10a) 내에 일정 두께의 전도성 도핑층(13A)이 형성된다.

다음으로, 도3f에 도시한 바와 같이 제1 유전체막(16)을 형성하여 각 트렌치의 입구를 채워 트렌치 내부에 공기층(15)이 형성되도록 한다. 이때, 제1 유전체막 (16)은 PECVD(Plasma Enhanced Chemical Vapor Deposition)으로 SiH₄와 O₂등의 가스를 반응시켜 형성하는데, PECVD 방법으로 형성된 제1 유전체막(16)은 패턴의 단차피복성이 좋지 않아서 일정 두께 이상으로 증착하게 되면, 트렌치 내부를 채우기 전에 입구를 메워 트렌치 내부에 공기층(15)이 형성된다.

다음으로, 도3g에 도시한 바와 같이 제1 유전체막(16) 상에 인덕터가 형성되는 부분의 평탄화를 위해서 유전체막의 한 종류인 SOG(Spin-On Glass)막을 코팅하여 열처리해서 제2 유전체막(17)을 형성하고, 제2 유전체막(17) 상에 PECVD 방법으로 제3 유전체막(18)을 증착하여 인덕터의 하부층을 평탄화시킨다. 이러한 공정은 일반적인 반도체 소자 제조 공정에서 PECVD에 의한 산화막, SOG 막 그리고 다시 PECVD에 의한 산화막 등을 순차적으로 형성하여 층간절연막의 평탄화하는 과정과 동일하다.

다음으로, 도3h에 도시한 바와 같이 제3 유전체막(18)상에 제1 금속배선(19)을 형성하고, SiO₂막, SOG막 및 SiO₂막이 적층된 구조의 제4 유전체막(20)을 형성한 후, 제4 유전체막(20)을 선택적으로 식각하여 제1 금속배선을 노출시키는 비아홀(via hole)(21)을 형성한다.

다음으로, 도3i에 도시한 바와 같이 비아홀(21)을 통하여 제1 금속배선(19)과 연결되는 제2 금속배선(22)을 형성하고, 전체 구조 상에 보호막(23)을 형성한다.

전술한 바와 같이 인덕터와 중첩되는 실리콘 기판 영역에 공기층을 형성하고, 공기층 하부에 기판과 반대의 극성을 가진 도핑층(13A)을 형성함으로써, 실리콘 기판의 손실에 기인하는 기생 캐패시턴스의 영향을 줄이며 이에 의한 기판의 간섭 작용 (capacitive coupling)을 억제시킬 수 있다.

전술한 바와 같이 인덕터와 중첩되는 실리콘 기판 영역에 공기층을 형성하고, 공기층 하부에 기판과 반대의 극성을 가진 도핑층(13A)을 형성함으로써, 실리콘 기판의 손실에 기인하는 기생 캐패시턴스의 영향을 줄이며 이에 의한 기판의 간섭 작용(capacitive coupling)을 억제시킬 수 있다.

또한, 공기층(15)의 일부가 인덕터를 이루는 제2 금속 배선과 수직 방향이 되도록 함으로써, 인덕터 하부의 기판에 흐르는 가상 전류(image current)에 의해 유도되는 자장의 간섭 작용(magnetic coupling)을 억제시킬 수 있다.

도4a는 본 발명의 제2 실시예에 따른 인덕터의 평면도이고 도4b는 도4a의 B-B'선을 따른 단면도로서, 인덕터를 이루는 제2 금속배선(40)과 중첩되는 실리콘 기판(30)에 그 측벽 및 바닥이 산화막(32)으로 이루어지며 제2 금속배선(40) 각 부분의 폭 방향과 그 길이 방향이 직교하는 다수의 트렌치를 형성하고, 각 트렌치의 바닥과 트렌치 주변의 기판에 기판과 반대 도전형의 도핑층(31)을 형성하고, 각 트렌치 입구를 제1 유전체막(34)으로 메워 각 트렌치 내부에 공기층(33)이 형성되도록 하고, 평탄화를 위하여 SOG(spin on glass)로 제2 유전체막(35)을 형성한 다음, 적층된 SiO₂/SOG막/SiO₂막으로 이루어지는 제3 유전체막(36), 제1 금속배선(37), 제4 유전체막(38) 및 비아홀(39)을 형성하고, 제4 유전체막(38) 내에 형성된 비아홀(39)을 통하여 제1 금속 배선(37)과 인덕터를 이루는 제2 금속배선(40)을 연결한 것을 보이고 있다. 도4b에서 도면 부호 '41'은 인덕터 소자를 보호하는 보호막을 나타내며, 도4a에서 제1 유전체막(34), 제2 유전체막(35), 제3 유전체막(36) 및 제4 유전체막(38) 및 보호막(41)은 도면의 간략화를 위하여 생략되었다.

전술한 바와 같이 본 발명의 제2 실시예에는 제1 실시예처럼 인덕터와 중첩되는 실리콘 기판 영역에 공기층을 형성하고, 공기층 하부에 기판과 반대의 극성을 가진 도핑층(31)을 형성함으로써, 실리콘 기판의 손실에서 기인하는 기생 캐패시턴스의 영향을 줄이며 이에 의한 기판의 간섭 작용을 억제시킬 수 있을 뿐만 아니라, 제2 금속배선(40)의 각 부분이 공기층(33) 및 도핑층(31)과 직교하게 되므로 인덕터 하부의 기판에 흐르는 가상 전류에 의해 유도되는 자장의 간섭 작용을 보다 효과적으로 억제시킬 수 있다.

도5a는 본 발명의 제3 실시예에 따른 인덕터의 평면도이고, 도5b는 도5a의 C-C'선을 따른 단면도이며, 도6a 및 도6b는 본 발명의 제3 실시예에 따른 인덕터 제조 공정 단면도이다.

도5a는 나선형 구조의 인덕터를 이루는 제2 금속배선(62)과 중첩되는 기판에 그 측벽 및 바닥이 산화막(52)으로 이루어지며 제2 금속배선(62) 각 부분의 폭 방향과 그 길이 방향이 직교하는 다수의 트렌치, 각 트렌치의 바닥과 트렌치 주변의 실리콘 기판 내에 형성되며 기판과 반대 도전형을 갖는 도핑층(51), 각 트렌치 입구를 메워 각 트렌치 내부에 공기층(53)을 형성하는 제1 유전체막(54) 및 평탄화를 위한 제2 유전체막(55) 및 제3 유전체막(56)을 형성한 다음, 제3 유전체막(56), 제2 유전체막(55), 제1 유전체막(54) 및 산화막(52)을 선택적으로 식각하여 실리콘 기판(51) 표면에 형성된 도핑층(51)을 노출시키는 콘택홀을 형성하고, 콘택홀을 통하여 도핑층(51)과 연결되며 전압(V₁)을 인가받는 트렌치 전극(58), 제1 금속배선(59b) 및 트렌치 전극(58)으로 외부전압을 인가하는 전원공급선(59b)을 형성한 다음, 제4 유전체막(60)을 형성하고 제4 유전체막을 선택적으로 식각하여 제1 금속배선(59b)을 노출시키는 비아홀(61)을 형성하고, 비아홀(61)을 통하여 제1 금속배선(59b)과 제2 금속배선(62)을 연결시켜 인덕터를 형성한 것 보이고 있다. 도5b에서 도면 부호 '63'은 인덕터 소자를 보호하는 보호막을 나타내며, 도5a에서 제1 유전체막(54), 제2 유전체막(55), 제3 유전체막(56) 및 제4 유전체막(60) 및 보호막(63)은 도면의 간략화를 위하여 생략되었다.

도6a 및 도6b를 참조하여 본 발명의 제3 실시예에 따른 인덕터 제조 방법을 보다 상세히 설명한다.

먼저, 도6a에 도시한 바와 같이 나선형 구조의 인덕터와 중첩되는 부분의 실리콘 기판(50)을 선택적으로 식각하여 이후에 형성될 제2 금속배선(62) 각 부분의 폭 방향과 그 길이 방향이 직교하는 다수의 트렌치를 형성하고, 각 트렌치의 측벽 및 바닥에 기판과 반대 도전형의 불순물을 주입하여 도핑층을 형성하고, 산화공정을 실시하여 각 트렌치의 측벽 및 바닥이 산화막(52)으로 이루어지도록 함과 동시에 각 트렌치의 바닥과 트렌치 주변의 실리콘 기판(50)에 도핑층(51)을 형성하고, 각 트렌치 입구를 제1 유전체막(54)으로 메워 각 트렌치 내부에 공기층(53)을 형성하고, 평탄화를 위하여 SOG로 제2 유전체막(55)을 형성한 다음, 적층된 SiO₂/SOG막/ SiO₂막으로 이루어지는 제4 유전체막(56)을 형성한다.

이어서, 제4 유전체막(56) 상에 트렌치 전극 영역을 정의하는 감광막 패턴(57)을 형성하고, 감광막 패턴(57)을 식각마스크로 제4 유전체막(56), 제3 유전체막(55), 제2 유전체막(54) 및 산화막(52)을 식각해서 실리콘 기판(50) 표면의 도핑층(51)을 노출시키는 콘택홀을 형성한다.

다음으로, 도6b에 도시한 바와 같이 제1 금속배선을 형성 공정을 실시한다. 이때, 콘택홀을 통하여 도핑층(51)과 연결되는 트렌치 전극(58) 및 트렌치 전극(58)에 외부전압을 인가하는 전원공급선(59a)을 동시에 형성한다. 이어서, 제5 유전체막(60)을 형성 및 식각하여 제1 금속배선을 노출시키는 비아홀을 형성하고, 제5 유전체막(60) 내에 형성된 비아홀을 통하여 제1 금속배선과 제2 금속배선(62)을 연결시켜 인덕터를 형성한 다음, 보호막(63)을 형성한다.

전술한 바와 같이 본 발명의 제3 실시예에는 제1 실시예 및 제2 실시예와 같이 제2 금속배선(62)의 각 부분이 공기층(53) 및 도핑층(51)과 직교하게 되므로 인덕터 하부의 기판에 흐르는 가상 전류에 의해 유도되는 자장의 간섭 작용을 효과적으로 억제시킬 수 있을 뿐만 아니라, 도핑층(51)과 연결되는 트렌치 전극(59a)을 통하여 기판과 반대의 도전형의 도핑층(51)에 전압을 인가하여 공핍층(depletion region)이 형성되도록 하는데 특징이 있다.

도7은 도5b에 나타낸 제3 실시예에 따라 형성된 인덕터에 역전압을 인가하였을 경우, 인덕터의 특성이 향상되는 원리를 설명하기 위한 단면도이다.

실리콘 기판(50)이 P형인 경우, 트렌치 주변의 도핑층(51)과 연결되는 트렌치 전극(58)을 형성하여, 전원공급선(59a)을 통해 역전압(reverse bias)(V1)을 인가하면, 실리콘 기판(50) 내에 X_dp의 폭을 갖는 공핍층(71)이 형성된다.

따라서, 종래의 인덕터 소자가 인덕터를 이루는 제2 금속 배선(62)과 실리콘 기판(50) 표면 사이의 절연막 두께 X₁(72)에 의해 기생 캐패시턴스가 결정되는데 반하여, 본 발명에 따른 인덕터 소자에서는 실리콘 기판(50) 내에 형성된 트렌치 내의 공기층(53) 및 트렌치 바닥의 제1 유전체막(52)으로 이루어지는 유전체층의 두께 Xp(73) 만큼 기생 캐패시턴스를 감소시킬 수 있을 뿐만 아니라, 트렌치 전극(58)으로 역전압을 인가하면 역전압에 의해 실리콘 기판(50) 내에 공핍층(75)이 형성되어 공핍층 두께 X_dp(71) 만큼 기생 캐패시턴스를 더욱 더 감소시킬 수 있다.

따라서, 실리콘 기판 내에 트렌치를 보다 깊게 형성할수록 실리콘 기판 하부에서의 자장의 간섭 작용 및 기생 캐패시턴스에 의한 영향을 더욱 더 감소시킬 수 있다.

참고로, 기생 캐패시턴스는 공핍층(52)의 두께에 반비례하며, P형 기판의 공핍층 두께는 다음의 수학식1과 같은 관계에 있다.

상기 수학식1에서, Φ₀는 다음의 수학식2와 같은 관계에 있다.

상기 수학식1 및 수학식2에서 ε은 실리콘의 비유전율, V_T는 볼쯔만 열전압 상수로 상온에서는 26 mV이며, N_A, N_D및 n_i는 각각 P형 불순물 농도, N 형 불순물 농도, 및 실리콘의 진성 불순물 농도를 나타낸다. 수학식1 및 수학식2로부터 저항이 큰 실리콘 기판을 사용할 경우, 공핍층 두께 X_dp가 증가됨을 알 수 있다.

본 발명에서 n⁺층의 농도 N_D= 1×10²⁰/㎤, 실리콘 기판의 농도 N_A= 7× 10¹²/㎤, n_i= 1.5 × 10¹⁰/㎤ , V_R= - 3V 즉 역전압이 - 3 V 일 때, 공핍층의 두께 X_dp는 약 26.5 ㎛, V_R= - 5 V 인 경우 X_dp는 약 34.7 ㎛이다.

전술한 효과와 더불어 인덕터를 이루는 제2 금속 배선(62)과 수직을 이루며 기판과 반대의 극성을 갖는 도핑층(51) 및 공핍층(75)이 기판 하부의 가상 전류에 의한 자장의 간섭 작용(magnetic coupling)을 억제시킴으로써 실리콘 기판 손실에 의한 인덕터의 성능 저하를 방지하여 특성을 향상시킬 수 있다.

한편, 제2 금속배선(61) 주변에 트렌치 전극(58)을 형성함으로써, 인덕터를 이루는 제1 금속배선(59b)과 제2 금속배선(61) 각각이 트렌치 전극(58)과 중첩됨으로 인한 기생 캐패시턴스의 발생을 억제할 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

상기와 같이 이루어지는 본 발명은 기판 내에 트렌치를 형성하고, 트렌치를 이루는 실리콘 기판 부분을 산화시키고, 트렌치 내부에 공기층을 형성하여 기판을 변환시켜 집적 소자를 형성함으로써, 기판 상에 형성되는 금속배선과 기판 사이의 기생 캐패시턴스를 감소시키고, 기판 하부의 가상 전류(image current) 영향에 의한 자장의 간섭 작용 (magnetic coupling)을 억제시킬 수 있다.

따라서, 본 발명에 따른 기판 구조에 인덕터 소자를 집적함으로써 임피던스 정합회로에 사용하는 인덕터의 성능을 개선시킬 수 있을 뿐만 아니라, 여러 금속배선(transmission line), 패키징을 위한 본딩 패드 부분 (bonding pad) 등과 기판사이의 상호 간섭작용 (Coupling), 즉 캐패시턴스에 의한 간섭 작용 (capacitive coupling) 및 자장의 영향에 의한 간섭 작용 (magnetic coupling)을 최소화함으로써 배선을 통해 신호를 보다 안정적으로 전달할 수 있다.

특히, 본 발명에 따른 기판 상에 나선형 인덕터 소자를 구현할 경우, 주파수 범위가 1 GHz 내지 2 GHz인 영역의 LNA, 믹서(Mixer) 등의 PCS(Personal Communication Service)용 실리콘 RF IC가 가능해지고, 나아가 같은 칩 내에 디지털 IC(digital IC), 아날로그 IC(analog IC), RF IC 등을 집적시킬 수 있다.

Claims

집적소자 제조 방법에 있어서,

기판을 선택적으로 식각하여 상기 기판 내에 다수의 트렌치를 형성하는 제1 단계;

상기 각 트렌치 측벽 및 바닥의 상기 기판에 불순물을 주입하는 제2 단계;

산화공정을 실시하여 상기 각 트렌치 측벽 및 바닥의 상기 기판을 산화시켜 산화막을 형성함과 동시에, 상기 제4 단계에서 주입된 불순물을 확산시켜 상기 다수 트렌치 주변의 상기 기판 내에 불순물 도핑층을 형성하는 제3 단계; 및

상기 제3 단계가 완료된 전체 구조 상에 유전체막을 형성하여 상기 트렌치의 입구를 메움으로써 상기 트렌치 내에 공기층을 형성하는 제4 단계

를 포함하는 집적소자 제조 방법.
제 1 항에 있어서,

상기 제4 단계 후,

상기 기판 표면에 형성된 상기 불순물 도핑층을 노출시키는 콘택홀을 형성하는 제5 단계; 및

상기 콘택홀을 통하여 상기 불순물 도핑층과 연결되는 전극을 형성하는 제6 단계를 더 포함하는 것을 특징으로 하는 집적소자 제조 방법.
제 1 항 또는 제 2 항에 있어서,

상기 제4 단계 후, 또는 상기 제6 단계 후,

상기 다수의 트렌치 영역 상부에 인덕터를 형성하는 것을 특징으로 하는 집적소자 제조 방법.
제 3 항에 있어서,

상기 제2 단계에서,

상기 기판과 반대 도전형의 불순물을 주입하는 것을 특징으로 하는 집적소자 제조 방법.
제 4 항에 있어서,

상기 유전체막을 PECVD(plasma enhanced chemical vapor deposition)법으로 형성하는 것을 특징으로 하는 집적소자 제조 방법.
집적소자에 있어서,

기판;

상기 기판 내에 형성된 트렌치;

상기 트렌치 주변의 상기 기판 및 상기 트렌치의 입구를 덮는 유전체막;

상기 트렌치 및 상기 유전체막 사이에 형성된 공기층;

상기 트렌치 주변의 상기 기판 내에 형성된 불순물 도핑층;

상기 기판 표면에 형성된 상기 불순물 도핑층을 노출시키는 콘택홀; 및

상기 콘택홀을 통하여 상기 불순물 도핑층과 연결되는 전극

을 포함하는 집적소자.
제 6 항에 있어서,

상기 트렌치는 적어도 하나인 것을 특징으로 하는 집적소자.
제 6 항 또는 제 7 항에 있어서,

상기 트렌치 상부에 형성된 인덕터 또는 금속배선을 더 포함하는 것을 특징으로 하는 집적소자.
제 8 항에 있어서,

상기 트렌치는 상기 인덕터의 각 부분과 직교하는 것을 특징으로 하는 집적소자.
제 8 항에 있어서,

상기 트렌치의 측벽 및 바닥은 산화막으로 이루어지는 것을 특징으로 하는 집적 소자.