KR20000003499A

KR20000003499A - Method of fabricating capacitor of semiconductor memory device

Info

Publication number: KR20000003499A
Application number: KR1019980024741A
Authority: KR
Inventors: 안성환; 정중택
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1998-06-29
Filing date: 1998-06-29
Publication date: 2000-01-15
Anticipated expiration: 2018-06-29
Also published as: KR100537195B1

Abstract

본 발명은 식각선택비가 높은 습식식각을 통해 커패시터 하부전극을 마스크공정에 의하지 않고 형성하기 위하여 반도체기판상에 절연막과 희생막 및 상기 희생막에 대한 습식식각비가 큰 소정물질층을 차례로 형성하는 단계와, 상기 물질층과 희생막 및 절연막을 선택적으로 식각하여 커패시터 하부전극을 상기 기판의 소정영역과 접속시키기 위한 콘택홀을 형성하는 단계, 상기 희생막의 측면부를 소정부분만큼 습식식각하는 단계, 상기 반도체기판 전면에 커패시터 하부전극 형성을 위한 도전층을 형성하는 단계, 상기 남아 있는 완전히 소정물질층이 제거될때까지 상기 도전층을 에치백하는 단계 및 상기 남아 있는 희생막을 습식식각에 의해 제거하는 단계를 포함하여 구성되는 반도체 메모리장치의 커패시터 제조방법을 제공한다.The present invention provides a method of forming an insulating film, a sacrificial layer, and a predetermined material layer having a large wet etching ratio with respect to the sacrificial layer in order to form a capacitor lower electrode without a mask process through wet etching having a high etching selectivity. Selectively etching the material layer, the sacrificial layer, and the insulating layer to form a contact hole for connecting a capacitor lower electrode to a predetermined region of the substrate, wet etching a side portion of the sacrificial layer by a predetermined portion; Forming a conductive layer for forming a capacitor lower electrode on the front surface, etching back the conductive layer until the remaining predetermined material layer is completely removed, and removing the remaining sacrificial layer by wet etching. A capacitor manufacturing method of a semiconductor memory device is provided.

Description

Capacitor Manufacturing Method of Semiconductor Memory Device

본 발명은 반도체 메모리장치의 제조방법에 관한 것으로, 특히 고집적 DRAM의 커패시터 형성방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor memory device, and more particularly, to a method of forming a capacitor of a highly integrated DRAM.

반도체 메모리장치가 고집적화되어 감에 따라 커패시터 점유면적도 더욱 작아지게 되고, 이에 따라 좁은 면적에서 소자를 동작시킬 수 있는 최소한의 커패시터 용량을 확보하기 위한 노력이 다방면에서 계속해서 이루어져 왔으나, 집적도가 높으면 높을수록 커패시터 형성공정이 복잡해지고 어려워져 이에 대한 해결방안이 요구되고 있는 실정이다.As semiconductor memory devices become more integrated, the capacitor occupancy becomes smaller, and as a result, efforts to secure the minimum capacitor capacity to operate the device in a small area have been made in various fields. Increasingly, the capacitor formation process is complicated and difficult, so a solution for this is required.

본 발명은 상술한 문제점을 해결하기 위한 것으로, 식각선택비가 높은 습식식각을 통해 커패시터 하부전극을 마스크공정에 의하지 않고 형성함으로써 커패시터 형성공정을 간단화할 수 있는 반도체 메모리장치의 커패시터 제조방법을 제공하는 것을 그 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and to provide a method for manufacturing a capacitor of a semiconductor memory device capable of simplifying a capacitor forming process by forming a capacitor lower electrode through a wet etching with a high etching selectivity without a mask process. For that purpose.

도 1a 내지 도 1f는 본 발명에 의한 DRAM 커패시터 제조방법을 도시한 공정순서도.1A to 1F are process flowcharts showing a DRAM capacitor manufacturing method according to the present invention.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

1.게이트 2.절연막1.gate 2.insulation film

3.희생산화막 4.폴리실리콘층3. Rare production film 4. Polysilicon layer

5.커패시터 하부전극5. Capacitor bottom electrode

상기 목적을 달성하기 위한 본 발명의 반도체 메모리장치의 커패시터 제조방법은 반도체기판상에 절연막과 희생막 및 상기 희생막에 대한 습식식각비가 큰 소정물질층을 차례로 형성하는 단계와; 상기 물질층과 희생막 및 절연막을 선택적으로 식각하여 커패시터 하부전극을 상기 기판의 소정영역과 접속시키기 위한 콘택홀을 형성하는 단계; 상기 희생막의 측면부를 소정부분만큼 습식식각하는 단계; 상기 반도체기판 전면에 커패시터 하부전극 형성을 위한 도전층을 형성하는 단계; 상기 남아 있는 완전히 소정물질층이 제거될때까지 상기 도전층을 에치백하는 단계; 및 상기 남아 있는 희생막을 습식식각에 의해 제거하는 단계를 포함하여 구성된다.According to another aspect of the present invention, there is provided a method of manufacturing a capacitor of a semiconductor memory device, the method including forming an insulating layer, a sacrificial layer, and a predetermined material layer having a large wet etching ratio with respect to the sacrificial layer on a semiconductor substrate; Selectively etching the material layer, the sacrificial layer, and the insulating layer to form a contact hole for connecting the capacitor lower electrode to a predetermined region of the substrate; Wet etching side surfaces of the sacrificial layer by a predetermined portion; Forming a conductive layer for forming a capacitor lower electrode on the front surface of the semiconductor substrate; Etching back the conductive layer until the remaining predetermined material layer is completely removed; And removing the remaining sacrificial layer by wet etching.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

도 1a 내지 도 1f에 본 발명의 일실시예에 의한 DRAM 커패시터 제조방법을 공정순서에 따라 나타내었다.1A to 1F illustrate a method of manufacturing a DRAM capacitor according to an embodiment of the present invention according to a process sequence.

먼저, 도 1a를 참조하면, 반도체기판(100)상에 게이트(1)를 형성하고, 그 전면에 절연막(2)을 형성한 후, 절연막(2)상에 희생산화막(3)을 형성한다. 상기 희생산화막(3)은 습식식각속도가 빠른 물질로 형성하는바, 현재 반도체 제조에 사용되고 있는 물질중 PSG는 HF수용액에서 TEOS나 열산화막에 비해 30배 이상 식각속도가 빠르므로 PSG를 사용하여 희생산화막을 형성하는 것이 바람직하다. 그리고 희생산화막(3)의 두께는 후속공정에서 형성될 커패시터 접속을 위한 콘택홀의 크기보다 두껍게 형성한다. 이어서 상기 희생산화막(3)위에 희생산화막에 대한 습식식각비가 큰 물질로서, 예컨대 폴리실리콘(4)을 증착한다. 이때, 폴리실리콘층은 후속공정에서 제거될 것이므로 1000Å 미만의 두께로 형성하는 것이 바람직하다.First, referring to FIG. 1A, a gate 1 is formed on a semiconductor substrate 100, an insulating film 2 is formed over the entire surface thereof, and then a sacrificial oxide film 3 is formed on the insulating film 2. The sacrificial oxide layer 3 is formed of a material having a high wet etching rate. Among the materials currently used in semiconductor manufacturing, the PSG is sacrificed using PSG because the etching rate is 30 times faster than that of TEOS or thermal oxide in HF solution. It is preferable to form an oxide film. And the thickness of the sacrificial oxide film 3 is formed thicker than the size of the contact hole for the capacitor connection to be formed in a subsequent process. Subsequently, polysilicon 4 is deposited on the sacrificial oxide film 3 as a material having a large wet etching ratio with respect to the sacrificial oxide film. At this time, since the polysilicon layer will be removed in a subsequent process, it is preferable to form a thickness of less than 1000 kPa.

다음에 도 1b를 참조하면, 상기 폴리실리콘층(4)과 희생산화막(3) 및 절연막(2)을 선택적으로 식각하여 커패시터 하부전극을 기판 소정영역과 접속시키기 위한 콘택홀을 형성한다.Next, referring to FIG. 1B, the polysilicon layer 4, the sacrificial oxide film 3, and the insulating film 2 are selectively etched to form contact holes for connecting the capacitor lower electrode to a predetermined region of the substrate.

도 1c를 참조하면, HF용액으로 상기 희생산화막(3)을 습식식각하여 도시된 바와 같은 형태를 얻는다. 이때, 폴리실리콘층(4)은 습식식각에 의해 손상되지 않고 식각시 마스크의 역할을 하게 된다.Referring to FIG. 1C, the sacrificial oxide film 3 is wet-etched with HF solution to obtain a shape as shown. In this case, the polysilicon layer 4 may serve as a mask during etching without being damaged by wet etching.

이어서 도 1d를 참조하면, 상기 기판 전면에 커패시터 하부전극 형성을 위한 도전물질로서 폴리실리콘(5)을 증착하는바, 폴리실리콘은 스텝커버리지가 우수하여 도시된 바와 같은 매립형태를 얻을 수 있다. 이때, 폴리실리콘의 두께는 상기 희생산화막 두께의 1/3 미만의 상기 콘택홀내에 증착될 수 있는 두께로 하는 것이 바람직하다. 너무 두껍게 증착하면 콘택홀이 완전히 폴리실리콘으로 매립되어 하부전극의 표면적이 감소하게 된다.Subsequently, referring to FIG. 1D, polysilicon 5 is deposited as a conductive material for forming a capacitor lower electrode on the front surface of the substrate, and thus polysilicon has excellent step coverage to obtain a buried form as shown. At this time, the thickness of the polysilicon is preferably set to a thickness that can be deposited in the contact hole less than 1/3 of the thickness of the sacrificial oxide film. If deposited too thick, the contact holes are completely filled with polysilicon, reducing the surface area of the lower electrode.

도 1e를 참조하면, 상기 폴리실리콘층(5)을 에치백하여 폴리실리콘패턴(4) 및 그 상부의 폴리실리콘층(5)부위를 제거함으로써 커패시터 하부전극 (5)을 형성한다. 이때, 폴리실리콘층패턴(4)에 비해 하부전극용 폴리실리콘층(5)이 두꺼우면 에치백공정시 안정된 과도식각공정을 행할 수 있다. 에치백공정시 폴리실리콘층패턴(4)이 완전히 제거되도록 한다.Referring to FIG. 1E, the capacitor lower electrode 5 is formed by etching back the polysilicon layer 5 to remove the polysilicon pattern 4 and the polysilicon layer 5 thereon. In this case, when the polysilicon layer 5 for lower electrodes is thicker than the polysilicon layer pattern 4, a stable transient etching process may be performed during the etch back process. The polysilicon layer pattern 4 is completely removed during the etch back process.

도 1f를 참조하면, 상기 하부전극(5) 사이에 남아 있는 희생산화막을 HF 또는 BOE를 이용한 습식식각에 의해 제거하여 더욱 넓은 커패시터 하부전극의 표면적을 확보함으로써 커패시터용량을 증가시킬 수 있도록 한다.Referring to FIG. 1F, the sacrificial oxide film remaining between the lower electrodes 5 is removed by wet etching using HF or BOE to increase the capacitor capacity by securing a surface area of a wider capacitor lower electrode.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.

본 발명에 의하면, DRAM 커패시터의 커패시터용량을 증가시킬 수 있으며, 또한, 큰 용량을 갖는 커패시터를 용이한 공정에 의해 제조할 수 있다.According to the present invention, the capacitor capacity of a DRAM capacitor can be increased, and a capacitor having a large capacity can be manufactured by an easy process.

Claims

Sequentially forming an insulating layer, a sacrificial layer, and a predetermined material layer having a large wet etching ratio with respect to the sacrificial layer on the semiconductor substrate;

Selectively etching the material layer, the sacrificial layer, and the insulating layer to form a contact hole for connecting the capacitor lower electrode to a predetermined region of the substrate;

Wet etching side surfaces of the sacrificial layer by a predetermined portion;

Forming a polysilicon film for forming a capacitor lower electrode on the entire surface of the semiconductor substrate to a thickness at which the contact hole is filled;

Etching back the polysilicon film until the remaining material layer is completely removed; And

Removing the remaining sacrificial layer by wet etching;

Capacitor manufacturing method of a semiconductor memory device comprising a.

The method of claim 1,

And forming the sacrificial layer into PSG.

The method of claim 1,

And forming the sacrificial layer with a thickness larger than that of the contact hole.

The method of claim 1,

And a predetermined material layer acting as a mask during wet etching of the sacrificial layer.

The method of claim 1,

And forming the polysilicon layer thicker than the predetermined material layer.