KR19990065599A - Semiconductor package, manufacturing method thereof and lamination method - Google Patents
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Abstract
본 발명은 반도체 패키지와 그 제조방법 및 그 적층방법에 관한 것으로, 종래에는 패키지에서 발생되는 열이 하나의 서브스트레이트만을 통하여 외부로 방출되도록 되어 패키지의 열방출효과가 미흡하게 되는 것은 물론, 비엘피의 서브스트레이트에 설계된 파인패턴(Fine Patten)으로 인해 소음에 약하다는 문제점이 있었던 바, 본 발명에서는 반도체 칩과 전기적으로 연결되는 인쇄회로기판에 다수개의 비아홀이 형성되고, 그 비아홀의 연통되는 솔더홀이 각각 형성되는 상,하부 서브스트레이트가 상기 인쇄회로기판의 상,하면에 각각 부착되며, 그 서브스트레이트중에서 어느 하나의 서브스트레이트의 솔더홀에 외부단자용 솔더볼을 부착하여 구성함으로써, 패키지의 열방출효과가 현저하게 향상되는 것은 물론 소음에도 강하게 되고, 또한 적층하더라도 경박단소한 패키지를 실현할 수 있게 되는 효과가 있다.The present invention relates to a semiconductor package, a method for manufacturing the same, and a method for laminating the same. In the related art, heat generated from a package is discharged to the outside through only one substrate, so that the heat dissipation effect of the package is insufficient. Since there is a problem in that the noise is weak due to the fine pattern designed on the substrate, in the present invention, a plurality of via holes are formed in the printed circuit board electrically connected to the semiconductor chip, and the solder holes communicating with the via holes are formed. The upper and lower substrates respectively formed are attached to the upper and lower surfaces of the printed circuit board, and the external terminal solder balls are attached to the solder holes of any one of the substrates, so that the heat dissipation effect of the package is achieved. Not only improves remarkably, but also becomes strong against noise, The effect of being able to realize the frivolous chancel package.
Description
본 발명은 열방출을 향상시킨 버텀리드형 패키지에 관한 것으로, 특히 고밀도, 고집적화, 고속처리에 적합한 반도체 패키지와 그 제조방법 및 그 적층방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bottom lid package with improved heat dissipation, and more particularly, to a semiconductor package suitable for high density, high integration, and high speed processing, a manufacturing method thereof, and a lamination method thereof.
일반적으로 고밀도, 고집적화 및 고속처리에 적합한 패키지로는 버텀리드형 패키지(이하, 비엘피로 약칭함)가 주로 사용되고 있는데, 이러한 비엘피 패키지는 동작중에 발생되는 열을 얼마만큼 방열시킬 수 있느냐가 패키지의 신뢰성을 가늠하는 지표가 되고 있다.In general, a package suitable for high density, high integration, and high-speed processing is a bottom lead type package (hereinafter, abbreviated as BLP). The BLP package is a package that can dissipate heat generated during operation. It is an indicator of reliability.
도 1은 종래 비엘피의 일례를 보인 종단면도로서 이에 도시된 바와 같이, 종래의 비엘피는 금속판인 서브스트레이트(1) 상면에 접착제(2)에 의해 인쇄회로기판(3)이 부착되고, 그 인쇄회로기판(3)의 중앙에 형성된 캐비티(미부호)에 반도체 칩(4)이 부착되며, 그 반도체 칩(4)과 인쇄회로기판(3)의 패드(미도시)가 다수개의 와이어(5)로 전기적 연결되고, 그 와이어(5)의 본딩부위를 외부의 충격으로부터 보호하기 위하여 봉지부(6)가 형성되며, 상기 인쇄회로기판(3)의 상면에는 다수개의 외부단자용 솔더볼(7)이 부착되어 있다.1 is a longitudinal cross-sectional view showing an example of a conventional BLP, as shown in the related art, a conventional BLP is attached to a printed circuit board 3 by an adhesive 2 on an upper surface of a substrate 1, which is a metal plate, and a printed circuit thereof. The semiconductor chip 4 is attached to a cavity (unsigned) formed in the center of the substrate 3, and the semiconductor chip 4 and the pads (not shown) of the printed circuit board 3 are formed of a plurality of wires 5. An electrical connection is made, and an encapsulation portion 6 is formed to protect the bonding portion of the wire 5 from external impact. A plurality of external terminal solder balls 7 are attached to the upper surface of the printed circuit board 3. It is.
상기와 같은 종래의 비엘피에 있어서는, 반도체 칩(4)에서 발생되는 열이 하나의 서브스트레이트(1)만을 통해 열전도되어 외부로 방출되는 것이었다.In the conventional BLP as described above, heat generated in the semiconductor chip 4 is thermally conducted through only one substrate 1 and is released to the outside.
그러나, 상기와 같은 종래의 비엘피에 있어서는, 패키지에서 발생되는 열이 하나의 서브스트레이트(1)만을 통하여 외부로 방출되도록 되어 패키지의 열방출효과가 미흡하다는 문제점이 있었다.However, in the conventional BLP as described above, the heat generated in the package is discharged to the outside through only one substrate 1, so that the heat dissipation effect of the package is insufficient.
또한, 비엘피의 서브스트레이트(1)에 설계된 파인패턴(Fine Patten)으로 인해 소음에 약하여 패키지의 신뢰성이 저하되는 문제점도 있었다.In addition, due to the fine pattern (Fine Patten) designed on the substrate 1 of the BLP, there is a problem in that the reliability of the package is lowered due to weakness of the noise.
따라서, 본 발명은 상기와 같은 종래의 비엘피가 가지는 문제점을 감안하여 안출한 것으로, 패키지의 열방출효과가 현저하게 향상되는 것은 물론 소음에 강한 반도체 패키지를 제공하려는데 그 목적이 있다.Accordingly, the present invention has been made in view of the above problems of the conventional BLP, and an object of the present invention is to provide a semiconductor package that is not only remarkably improved in the heat dissipation effect but also resistant to noise.
도 1은 종래 버텀리드형 패키지의 일례를 보인 종단면도.1 is a longitudinal sectional view showing an example of a conventional bottom lid type package.
도 2은 본 발명에 의한 버텀리드형 패키지의 일실시예를 보인 종단면도.Figure 2 is a longitudinal sectional view showing an embodiment of a bottom lid package according to the present invention.
도 3a 내지 도 3f는 본 발명에 의한 버텀리드형 패키지의 일실시예에 대한 제조과정을 보인 종단면도.Figures 3a to 3f is a longitudinal sectional view showing a manufacturing process for one embodiment of a bottom lid package according to the present invention.
도 4a는 본 발명에 의한 버텀리드형 패키지의 일실시예에 대한 평면도.Figure 4a is a plan view of one embodiment of a bottom lid package according to the present invention.
도 4b는 도 4a의 'A'부를 상세히 보인 종단면도.Figure 4b is a longitudinal sectional view showing a detail 'A' of Figure 4a.
도 5a 내지 도 5c는 본 발명에 의한 버텀리드형 패키지의 일실시예에 대한 적층과정을 보인 종단면도.Figures 5a to 5c is a longitudinal sectional view showing a lamination process for one embodiment of a bottom lid package according to the present invention.
도 6은 도 5c의 'B'부를 상세히 보인 종단면도.Figure 6 is a longitudinal cross-sectional view showing a detail 'B' portion of Figure 5c.
도 7은 본 발명에 의한 버텀리드형 패키지의 다른 실시예를 보인 종단면도.Figure 7 is a longitudinal sectional view showing another embodiment of the bottom lid package according to the present invention.
도 8a 내지 도 8e는 본 발명에 의한 버텀리드형 패키지의 다른 실시예에 대한 제조과정을 보인 종단면도.8a to 8e is a longitudinal sectional view showing a manufacturing process for another embodiment of a bottom lid-type package according to the present invention.
도 9a는 본 발명에 의한 버텀리드형 패키지의 다른 실시예에 대한 저면도.Figure 9a is a bottom view of another embodiment of a bottom lid package according to the present invention.
도 9b는 도 9a의 'C'부를 상세히 보인 종단면도.FIG. 9B is a longitudinal sectional view showing the 'C' portion of FIG. 9A in detail; FIG.
도 10a 내지 도 10c는 본 발명에 의한 버텀리드형 패키지의 다른 실시예에 대한 적층과정을 보인 종단면도.10a to 10c is a longitudinal sectional view showing a lamination process for another embodiment of a bottom lid-type package according to the present invention.
도 11은 도 10c의 'D'부를 상세히 보인 종단면도.Figure 11 is a longitudinal cross-sectional view showing a detail 'D' portion of Figure 10c.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
4 : 반도체 칩 5 : 와이어4: semiconductor chip 5: wire
11,21 : 하부 서브스트레이트 11a,21a : 솔더홀11,21: Lower substrate 11a, 21a: Solder hole
13,23 : 인쇄회로기판 15,25 : 상부 서브스트레이트13,23: printed circuit board 15,25: upper substrate
15a,25a : 솔더홀 16,26A,26B : 솔더패드15a, 25a: Solder Hole 16,26A, 26B: Solder Pad
17,27 : 솔더볼 18,28 : 솔더 마스크17,27: solder ball 18,28: solder mask
19,29 : 솔더 패이스트19,29: Solder Paste
이와 같은 본 발명의 목적을 달성하기 위하여, 반도체 칩과 전기적으로 연결되는 인쇄회로기판에 다수개의 비아홀이 형성되고, 그 비아홀의 연통되는 솔더홀이 각각 형성되는 상,하부 서브스트레이트가 상기 인쇄회로기판의 상,하면에 각각 부착되며, 그 서브스트레이트중에서 어느 하나의 서브스트레이트의 솔더홀에 외부단자용 솔더볼을 부착하는 반도체 패키지가 제공된다.In order to achieve the object of the present invention, a plurality of via holes are formed in a printed circuit board electrically connected to a semiconductor chip, and upper and lower substrates each having a solder hole communicating with the via holes are formed on the printed circuit board. The semiconductor package is attached to the upper and lower surfaces of the substrate and attaches solder balls for external terminals to solder holes of any one of the substrates.
이하, 본 발명에 의한 반도체 패키지를 첨부도면에 도시된 일실시예에 의거하여 상세하게 설명한다.Hereinafter, the semiconductor package according to the present invention will be described in detail with reference to the embodiment shown in the accompanying drawings.
도 2은 본 발명에 의한 버텀리드형 패키지의 일실시예를 보인 종단면도이고, 도 3a 내지 도 3f는 본 발명에 의한 버텀리드형 패키지의 일실시예에 대한 제조과정을 보인 종단면도이며, 도 4a는 본 발명에 의한 버텀리드형 패키지의 일실시예에 대한 평면도이고, 도 4b는 도 4a의 'A'부를 상세히 보인 종단면도이며, 도 5a 내지 도 5c는 본 발명에 의한 버텀리드형 패키지의 일실시예에 대한 적층과정을 보인 종단면도이고, 도 6은 도 5c의 'B'부를 상세히 보인 종단면도이다.Figure 2 is a longitudinal cross-sectional view showing an embodiment of a bottom lid package according to the present invention, Figures 3a to 3f is a longitudinal cross-sectional view showing a manufacturing process for one embodiment of a bottom lid package according to the present invention, Figure Figure 4a is a plan view of an embodiment of a bottom lid package according to the present invention, Figure 4b is a longitudinal cross-sectional view showing a detail 'A' of Figure 4a, Figures 5a to 5c is a bottom lid package of the present invention Figure 6 is a longitudinal cross-sectional view showing a lamination process for one embodiment, Figure 6 is a longitudinal cross-sectional view showing the 'B' portion of Figure 5c in detail.
이에 도시된 바와 같이 본 발명에 의한 비엘피(10)는, 금속판의 하부 서브스트레이트(11)와, 그 하부 서브스트레이트(11)의 상면에 접착제(12)로 부착되며 다수개의 비아홀(13a)이 형성된 인쇄회로기판(13)과, 그 인쇄회로기판(13)의 상면에 접착제(14)로 부착됨은 물론 각 비아홀(13a)과 연통되는 솔더홀(15a)이 다수개 형성되는 상부 서브스트레이트(15)와, 상기 인쇄회로기판(13)의 각 비아홀(13a) 상단에 복개되는 솔더패드(16)와, 그 솔더패드(16)의 상면에 부착되는 외부단자용 솔더볼(17)과, 상기 인쇄회로기판(13)의 중앙부에 삽입되어 하부 서브스트레이트(11)의 상면에 부착되는 반도체 칩(4)과, 그 반도체 칩(4)과 인쇄회로기판(13)을 전기적으로 연결되는 와이어(5)와, 그 와이어(5)를 보호하도록 몰딩되는 봉지부(6)을 포함하여 구성된다.As shown therein, the BLP 10 according to the present invention is attached to the lower substrate 11 of the metal plate and the upper surface of the lower substrate 11 with an adhesive 12 and a plurality of via holes 13a are provided. The upper substrate 15 having a plurality of formed printed circuit boards 13 and a plurality of solder holes 15a which are attached to the upper surface of the printed circuit board 13 by an adhesive 14 and communicate with each via hole 13a. ), A solder pad 16 covered on the upper end of each via hole 13a of the printed circuit board 13, an external terminal solder ball 17 attached to an upper surface of the solder pad 16, and the printed circuit. A semiconductor chip 4 inserted into the center of the substrate 13 and attached to the upper surface of the lower substrate 11, and a wire 5 electrically connecting the semiconductor chip 4 and the printed circuit board 13 to each other; And an encapsulation portion 6 molded to protect the wire 5.
도면중 종래와 동일한 부분에 대하여는 동일한 부호를 부여하였다.In the drawings, the same reference numerals are given to the same parts as in the prior art.
도면중 미설명 부호인 18은 솔더 마스크이다.Reference numeral 18 in the drawings denotes a solder mask.
상기와 같은 비엘피를 제조하는 과정은 도 3a 내지 도 3f에 도시된 바와 같다.The process of manufacturing the BLP as described above is as shown in Figures 3a to 3f.
상기 인쇄회로기판(13)의 적정부위에 다수개의 비아홀(13a)을 형성하는 단계와, 그 인쇄회로기판(13)의 상면에 열방출용 상부 서브스트레이트(15)를 부착시키는 단계와, 상기 인쇄회로기판(13)의 각 비아홀(13a)에 대향되는 상부 서브스트레이트(15)의 적정부위를 부식시켜 솔더홀(15a)을 형성하는 단계와, 그 각 솔더홀(15a)의 내주면에 솔더 마스크(18)를 입힌 후에 비아홀(13a)을 오픈시키는 단계와, 상기 인쇄회로기판(13)의 중앙부에 캐비티(미부호)를 형성함과 아울러 그 저면에 하부 서브스트레이트(11)를 부착하는 단계와, 상기 인쇄회로기판(13)의 캐비티에 반도체 칩(4)을 부착함과 아울러 와이어(5)로 그 칩(4)과 인쇄회로기판(13)을 연결시키는 단계와, 그 와이어(5)를 몰딩하여 봉지부(6)를 형성하는 단계와, 상기 인쇄회로기판(13)의 각 비아홀(13a) 상단에 솔더패드(16)를 덮고 솔더볼(17)을 부착하는 단계로 수행한다.Forming a plurality of via holes (13a) at appropriate portions of the printed circuit board (13), attaching an upper substrate (15) for heat dissipation to an upper surface of the printed circuit board (13), and printing Forming a solder hole 15a by corroding an appropriate portion of the upper substrate 15 facing each via hole 13a of the circuit board 13, and forming a solder mask on the inner circumferential surface of each of the solder holes 15a. 18) opening the via hole (13a) after coating, forming a cavity (unsigned) in the center of the printed circuit board 13, and attaching the lower substrate (11) to the bottom thereof; Attaching the semiconductor chip 4 to the cavity of the printed circuit board 13, connecting the chip 4 and the printed circuit board 13 with the wire 5, and molding the wire 5. Forming an encapsulation portion 6 and solder pads on top of each via hole 13a of the printed circuit board 13. Covering the rod 16 and attaching the solder ball 17 is performed.
상기와 같은 과정을 통해 제작되는 단품의 비엘피를 적층하는 과정은 도 5a 내지 도 5c에 도시된 바와 같다.The lamination process of the BLP manufactured by the above process is as shown in Figs. 5a to 5c.
먼저, 상부 서브스트레이트(15)의 솔더홀(15a)에 솔더볼(17)이 각각 부착된 제1 패키지(10A)를 뒤집어 그 패키지(10B)의 하부 서브스트레이트(11)에 솔더홀(11a)를 형성하고, 그 제1 패키지(10A)의 솔더홀(11a) 상단에 솔더 패이스트(19)를 인쇄하는 한편, 상기 상부 서브스트레이트(15)의 솔더홀(15a)에 솔더볼(17)이 각각 부착된 제2 패키지(10B)를 뒤집어 그 솔더볼(17)이 상기 제1 패키지(10A)의 패이스트(19) 상면에 얹히도록 정열한 이후에, 통상적인 리플로우 공정을 통해 제1, 제2 패키지(10A,10B)가 전기적으로 접촉되도록 하는 것이다.First, the first package 10A having the solder balls 17 attached to the solder holes 15a of the upper substrate 15 is turned over, and the solder holes 11a are disposed in the lower substrate 11 of the package 10B. A solder paste 19 is printed on top of the solder hole 11a of the first package 10A, and the solder balls 17 are attached to the solder holes 15a of the upper substrate 15, respectively. The second package 10B and the solder balls 17 are arranged so as to be placed on the upper surface of the paste 19 of the first package 10A, and then the first and second packages are processed through a conventional reflow process. 10A and 10B are in electrical contact.
본 발명에 의한 비엘피의 다른 실시예가 있는 경우는 다음과 같다.Another embodiment of BLP according to the present invention is as follows.
즉, 전술한 일실시예에서는 반도체 칩과 전기적으로 연결되는 인쇄회로기판에 다수개의 비아홀을 형성하고, 그 비아홀의 연통되는 솔더홀이 각각 형성되는 상,하부 서브스트레이트를 상기 인쇄회로기판의 상,하면에 각각 부착하며, 그 서브스트레이트중에서 상부 서브스트레이트의 솔더홀에 외부단자용 솔더볼을 부착하는 것이었으나, 본 발명에서의 비엘피(20)는 도 7에 도시된 바와 같이, 다수개의 솔더홀(21a)이 형성되는 하부 서브스트레이트(21)와, 그 하부 서브스트레이트(21)의 상면에 접착제(22)로 부착되며 솔더홀(21a)과 연통되도록 다수개의 비아홀(23a)이 형성된 인쇄회로기판(23)과, 그 인쇄회로기판(23)의 상면에 접착제(24)로 부착됨은 물론 각 비아홀(23a)과 연통되도록 솔더홀(25a)이 다수개 형성되는 상부 서브스트레이트(25)와, 상기 인쇄회로기판(23)의 각 비아홀(23a) 상단에 복개되는 상부 솔더패드(26A)와, 상기 인쇄회로기판(23)의 각 비아홀(23a) 하단에 복개되는 하부 솔더패드(26B)와, 그 하부 솔더패드(26B)의 저면에 부착되는 외부단자용 솔더볼(27)과, 상기 인쇄회로기판(23)의 중앙부에 삽입되어 하부 서브스트레이트(21)의 상면에 부착되는 반도체 칩(4)과, 그 반도체 칩(4)과 인쇄회로기판(23)을 전기적으로 연결되는 와이어(5)와, 그 와이어(5)를 보호하도록 몰딩되는 봉지부(6)로 구성된다.That is, in the above-described embodiment, a plurality of via holes are formed in the printed circuit board electrically connected to the semiconductor chip, and upper and lower substrates each having a solder hole communicating with the via holes are formed on the printed circuit board. Each of the substrates was attached to the lower surface, and the solder balls for the external terminals were attached to the solder holes of the upper substrate among the substrates. However, in the present invention, the BLP 20 has a plurality of solder holes (as shown in FIG. 7). A printed circuit board on which a lower substrate 21 on which 21a is formed and a plurality of via holes 23a are attached to an upper surface of the lower substrate 21 with an adhesive 22 to communicate with the solder holes 21a. 23), an upper substrate 25 having a plurality of solder holes 25a formed to be attached to the upper surface of the printed circuit board 23 by an adhesive 24 as well as communicating with each via hole 23a, and the printing Circuit board The upper solder pad 26A is covered at the upper end of each via hole 23a of the 23, the lower solder pad 26B is covered at the lower end of each via hole 23a of the printed circuit board 23, and the lower solder pad ( An external terminal solder ball 27 attached to the bottom surface of the substrate 26B, a semiconductor chip 4 inserted into a central portion of the printed circuit board 23 and attached to an upper surface of the lower substrate 21, and the semiconductor chip ( 4) and a wire 5 electrically connected to the printed circuit board 23 and an encapsulation portion 6 molded to protect the wire 5.
도면중 종래와 동일한 부분에 대하여는 동일한 부호를 부여하였다.In the drawings, the same reference numerals are given to the same parts as in the prior art.
도면중 미설명 부호인 28은 솔더 마스크이다.Reference numeral 28 in the figure denotes a solder mask.
이를 위하여는 도 8a 내지 도 8e에 도시된 바와 같이, 상기 인쇄회로기판(23)의 적정부위에 다수개의 비아홀(23a)을 형성하는 단계와, 그 인쇄회로기판(23)의 상면에 열방출용 상부 서브스트레이트(25)를 부착시키는 단계와, 상기 인쇄회로기판(23)의 각 비아홀(23a)에 대향되는 상부 서브스트레이트(25)의 적정부위를 부식시켜 솔더홀(25a)을 형성하는 단계와, 그 각 솔더홀(25a)의 내주면에 솔더 마스크(28)를 입힌 후에 비아홀(23a)을 오픈시키는 단계와, 상기 인쇄회로기판(23)의 중앙부에 캐비티(미부호)를 형성함과 아울러 그 저면에 하부 서브스트레이트(21)를 부착하는 단계와, 상기 인쇄회로기판(23)의 캐비티에 반도체 칩(4)을 부착함과 아울러 와이어(5)로 그 칩(4)과 인쇄회로기판(23)을 연결시키는 단계와, 그 와이어(5)를 몰딩하여 봉지부(6)를 형성하는 단계와, 상기 인쇄회로기판(23)의 각 비아홀(23a)에 대향되는 하부 서브스트레이트(21)의 적정부위를 부식시켜 솔더홀(21a)을 형성하는 단계와, 상기 인쇄회로기판(23)의 각 비아홀(23a) 하단에 솔더패드(26B)를 덮고 솔더볼(27)을 부착하는 단계로 수행한다.To this end, as shown in FIGS. 8A to 8E, forming a plurality of via holes 23a at appropriate portions of the printed circuit board 23 and for dissipating heat on the upper surface of the printed circuit board 23. Attaching the upper substrate 25 and corroding an appropriate portion of the upper substrate 25 facing each via hole 23a of the printed circuit board 23 to form a solder hole 25a; And opening a via hole 23a after applying a solder mask 28 to the inner circumferential surface of each solder hole 25a, and forming a cavity (unsigned) in the center of the printed circuit board 23, Attaching the lower substrate 21 to the bottom surface, attaching the semiconductor chip 4 to the cavity of the printed circuit board 23, and using the wire 5, the chip 4 and the printed circuit board 23. ) Connecting, molding the wire (5) to form the encapsulation (6), Corroding an appropriate portion of the lower substrate 21 facing each via hole 23a of the printed circuit board 23 to form a solder hole 21a, and each via hole of the printed circuit board 23 23a) is performed by covering the solder pad 26B at the bottom and attaching the solder balls 27.
이와 같은 비엘피를 적층하는 과정은 도 10a 내지 도 10c에 도시되어 있다.The process of laminating such BLPs is illustrated in FIGS. 10A to 10C.
먼저, 하부 서브스트레이트(21)의 솔더홀(21a)에 솔더볼(27)이 각각 부착된 제1 패키지(20A)의 상부 서브스트레이트(25)의 솔더홀(25a) 상단에 솔더 패이스트(29)를 인쇄하는 한편, 하부 서브스트레이트(21)의 솔더홀(21a)에 솔더볼(27)이 각각 부착된 제2 패키지(20B)의 솔더볼(27)이 상기 제1 패키지(20A)의 패이스트(29) 상면에 얹히도록 정열한 이후에, 통상적인 리플로우 공정을 통해 제1, 제2 패키지(20A,20B)가 전기적으로 접촉되도록 하는 단계로 수행하는 것이다.First, the solder paste 29 is formed on top of the solder holes 25a of the upper substrate 25 of the first package 20A in which the solder balls 27 are attached to the solder holes 21a of the lower substrate 21, respectively. The solder balls 27 of the second package 20B having the solder balls 27 attached to the solder holes 21a of the lower substrate 21 are printed on the paste 29 of the first package 20A. After arranging on the upper surface, the first and second packages 20A and 20B are electrically contacted through a conventional reflow process.
이상에서 설명한 바와 같이 본 발명에 의한 비엘피는, 반도체 칩과 전기적으로 연결되는 인쇄회로기판에 다수개의 비아홀이 형성되고, 그 비아홀의 연통되는 솔더홀이 각각 형성되는 상,하부 서브스트레이트가 상기 인쇄회로기판의 상,하면에 각각 부착되며, 그 서브스트레이트중에서 어느 하나의 서브스트레이트의 솔더홀에 외부단자용 솔더볼을 부착하여 구성함으로써, 패키지의 열방출효과가 현저하게 향상되는 것은 물론 소음에도 강하게 되고, 또한 적층하더라도 경박단소한 패키지를 실현할 수 있게 되는 효과가 있다.As described above, in the BLP according to the present invention, a plurality of via holes are formed in a printed circuit board electrically connected to a semiconductor chip, and upper and lower substrates having respective solder holes communicating with the via holes are formed in the printed circuit. Attached to the upper and lower surfaces of the substrate, respectively, by attaching a solder ball for the external terminal to the solder hole of any one of the substrates, the heat dissipation effect of the package is significantly improved as well as the noise, In addition, even if laminated, there is an effect that it is possible to realize a light and simple package.
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