KR19990018380A

KR19990018380A - Metal wiring formation method of semiconductor device

Info

Publication number: KR19990018380A
Application number: KR1019970041556A
Authority: KR
Inventors: 김운기; 김동현; 이성호; 권오익
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1997-08-27
Filing date: 1997-08-27
Publication date: 1999-03-15

Abstract

텅스텐 플러그를 형성하는 반도체 장치의 금속 배선 형성 방법에 관하여 개시한다. 본 발명에서는 반도체 기판상에 상기 반도체 기판의 일부를 노출시키는 콘택홀을 갖춘 절연막 패턴을 형성하고, 상기 콘택홀 내부 및 상기 층간 절연막 상부에 텅스텐 막을 형성하고, 상기 콘택홀 내에 텅스텐이 완전히 채워진 상태로 상기 절연막 패턴의 상면이 노출되도록 텅스텐 막을 에치백하여 상기 콘택홀 내부에 텅스텐 플러그를 형성하고, 상기 결과물상에 금속 배선층을 형성한다. 상기 금속 배선층 형성 단계에서는 상기 텅스텐 플러그가 형성된 결과물상에 금속층을 형성하고, 상기 금속층을 패터닝하여 금속 배선층을 형성하고, 상기 결과물상에 노출된 텅스텐 잔류층을 제거한다 .A method for forming a metal wiring in a semiconductor device for forming a tungsten plug is disclosed. In the present invention, an insulating film pattern having a contact hole for exposing a part of the semiconductor substrate is formed on the semiconductor substrate, a tungsten film is formed inside the contact hole and the upper interlayer insulating film, and the tungsten is completely filled in the contact hole. The tungsten film is etched back to expose the top surface of the insulating film pattern to form a tungsten plug in the contact hole, and a metal wiring layer is formed on the resultant. In the forming of the metal wiring layer, a metal layer is formed on the resultant product on which the tungsten plug is formed, the metal layer is patterned to form a metal wiring layer, and the tungsten residual layer exposed on the resultant is removed.

Description

Metal wiring formation method of semiconductor device

본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 텅스텐 플러그를 형성하는 반도체 장치의 금속 배선 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming metal wiring in a semiconductor device for forming a tungsten plug.

반도체 집적 회로의 집적도가 증가함에 따라 금속 배선의 폭이 줄어들고 콘택홀에서는 아스펙트비(aspect ratio)가 계속 증가하고 있다. 이에 따라, 현재 금속 배선의 재료로 사용되고 있는 알루미늄 합금과 같은 금속막은 콘택홀 내에서의 단차 도포성(step coverage)이 불량하거나 보이드(void)와 같은 결함이 발생하게 된다. 그 결과, 금속 배선들 간의 단선 등이 유발되어 집적 회로의 신뢰성이 저하된다.As the degree of integration of semiconductor integrated circuits increases, the width of metal wires decreases, and the aspect ratio of contact holes continues to increase. Accordingly, a metal film such as an aluminum alloy, which is currently used as a material for metal wiring, may have poor step coverage in the contact hole or defects such as voids. As a result, disconnection or the like between the metal wires is caused, thereby lowering the reliability of the integrated circuit.

한편, 반도체 소자에 있어서, 금속 배선과 하부 실리콘 기판의 접합 영역을 전기적으로 연결시키기 위하여 콘택 플러그를 형성한다. 통상적인 텅스텐 플러그 형성 공정에서는 반도체 기판상에 절연막을 형성한 후 상기 절연막에 콘택홀을 형성한다. 그 후, 상기 콘택홀 내부를 채우도록 텅스텐 막을 증착하고, 전면 건식 식각 또는 CMP(Chemical Mechanical Polishing) 등의 방법으로 에치백하여 상기 콘택홀 내에만 텅스텐 막이 남게 함으로써 텅스텐 플러그를 형성한다.In the semiconductor device, on the other hand, a contact plug is formed to electrically connect the junction region of the metal wiring and the lower silicon substrate. In a conventional tungsten plug forming process, an insulating film is formed on a semiconductor substrate, and then contact holes are formed in the insulating film. Thereafter, a tungsten film is deposited to fill the inside of the contact hole, and a tungsten plug is formed by leaving the tungsten film only in the contact hole by etching back through a method such as full dry etching or chemical mechanical polishing (CMP).

도 1은 상기와 같은 방법에 의하여 텅스텐 플러그를 형성한 결과를 도시한 단면도이다.1 is a cross-sectional view showing a result of forming a tungsten plug by the above method.

도 1에서와 같이, 반도체 기판(10)상에서 토폴로지(topology)가 심한 경우에는 상기와 같은 방법으로 텅스텐 플러그(20)를 형성할 때 콘택홀(12) 내부 외에도 토폴로지가 깊은 부분에 A로 표시한 바와 같이 텅스텐 잔류층이 남아 있게 된다. 이와 같은 텅스텐 잔류층(A)을 제거하기 위하여 텅스텐 막의 에치백을 과다하게 해야 하고, 그 결과 콘택홀(12) 내에서는 P로 표시한 만큼의 플러그의 손실이 야기된다. 따라서, 텅스텐 플러그(20)가 콘택홀(12) 내에서 낮게 형성되므로 후속 공정에서 배선층을 형성하기 위한 도전 물질, 예를 들면 알루미늄을 증착할 때 문제로 될 수 있다.As shown in FIG. 1, in the case where the topology is severe on the semiconductor substrate 10, when the tungsten plug 20 is formed in the same manner as described above, A is marked in the deep part of the topology in addition to the inside of the contact hole 12. As is left of the tungsten residual layer. In order to remove such a tungsten residual layer (A), the etch back of the tungsten film must be excessive, and as a result, the loss of the plug as indicated by P in the contact hole 12 is caused. Therefore, since the tungsten plug 20 is formed low in the contact hole 12, it may be a problem when depositing a conductive material, for example, aluminum, to form a wiring layer in a subsequent process.

또한, 상기 텅스텐 잔류층(A)을 제거하지 않고 남겨두는 경우에는 후속 공정에서 배선층을 형성할 때 브리지(bridge) 소스가 되는 문제가 발생한다.In addition, when the tungsten residual layer A is left without being removed, there is a problem of becoming a bridge source when forming a wiring layer in a subsequent process.

본 발명의 목적은 상기와 같은 종래의 문제점을 해결하기 위한 것으로서, 텅스텐 플러그 형성시에 플러그 손실을 최소화할 수 있는 반도체 장치의 배선 형성 방법을 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention is to solve the conventional problems as described above, and to provide a method for forming a wiring of a semiconductor device which can minimize plug loss when forming a tungsten plug.

도 2 및 도 3은 본 발명의 바람직한 실시예에 따른 반도체 장치의 배선 형성 방법을 설명하기 위한 단면도들이다.2 and 3 are cross-sectional views illustrating a wiring forming method of a semiconductor device in accordance with an embodiment of the present invention.

상기 목적을 달성하기 위하여 본 발명에 따른 반도체 장치의 배선 형성 방법에서는 반도체 기판상에 상기 반도체 기판의 일부를 노출시키는 콘택홀을 갖춘 절연막 패턴을 형성하는 단계와, 상기 콘택홀 내부 및 상기 층간 절연막 상부에 텅스텐 막을 형성하는 단계와, 상기 콘택홀 내에 텅스텐이 완전히 채워진 상태로 상기 절연막 패턴의 상면이 노출되도록 텅스텐 막을 에치백하여 상기 콘택홀 내부에 텅스텐 플러그를 형성하는 단계와, 상기 결과물상에 금속 배선층을 형성하는 단계를 포함한다.In order to achieve the above object, in the method for forming a wiring of a semiconductor device according to the present invention, forming an insulating film pattern having a contact hole exposing a part of the semiconductor substrate on a semiconductor substrate, and forming an inside of the contact hole and an upper part of the interlayer insulating film Forming a tungsten film in the contact hole, etching back the tungsten film to expose the top surface of the insulating film pattern with the tungsten fully filled in the contact hole, and forming a tungsten plug in the contact hole; Forming a step.

상기 금속 배선층 형성 단계는 상기 텅스텐 플러그가 형성된 결과물상에 금속층을 형성하는 단계와, 상기 금속층을 패터닝하여 금속 배선층을 형성하는 단계와, 상기 결과물상에 노출된 텅스텐 잔류층을 제거하는 단계를 포함한다.The forming of the metal wiring layer includes forming a metal layer on the resultant product on which the tungsten plug is formed, forming a metal wiring layer by patterning the metal layer, and removing the residual tungsten layer on the resultant product. .

본 발명에 의하면, 텅스텐 플러그의 손실을 최소화하고, 후속의 금속 배선층 형성을 위한 금속 물질의 증착을 용이하게 할 수 있다.According to the present invention, it is possible to minimize the loss of the tungsten plug and to facilitate the deposition of a metal material for subsequent metal wiring layer formation.

다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.Next, a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 2를 참조하면, 하부 구조물(도시 생략)이 형성된 반도체 기판(100)상에 절연막을 소정의 두께로 형성하고, 상기 절연막을 패터닝하여 상기 반도체 기판(100)의 일부를 노출시키는 콘택홀(H)을 형성하여 절연막 패턴(110)을 형성한다. 상기 절연막 패턴(110)은 상기 반도체 기판(100)에 형성된 하부 구조물에 의하여 단차가 형성되어 있다.Referring to FIG. 2, a contact hole H is formed on a semiconductor substrate 100 on which a lower structure (not shown) is formed, and a portion of the semiconductor substrate 100 is exposed by patterning the insulating film. ) Is formed to form the insulating film pattern 110. The insulating layer pattern 110 has a step formed by a lower structure formed on the semiconductor substrate 100.

그 후, 상기 콘택홀(H)을 채우도록 상기 콘택홀(H) 내부 및 상기 층간 절연막(110) 상부에 텅스텐 막을 소정의 두께로 형성하고, 전면 건식 식각 또는 CMP(Chemical Mechanical Polishing) 등의 방법으로 에치백한다. 이 때, 상기 콘택홀(H) 내에 텅스텐이 완전히 채워진 상태로 상기 절연막 패턴(110)의 상면이 노출될 정도만 에치백하여 상기 콘택홀(H) 내부에 텅스텐 플러그(WP)를 형성하고, 단차가 큰 부분, 즉 토폴로지가 깊은 부분에 텅스텐 잔류층(WR)이 남아 있더라도 상기 텅스텐 잔류층(WR)을 남겨둔 상태로 에치백을 완료하며, 오버에칭은 행하지 않는다.Thereafter, a tungsten film is formed to a predetermined thickness inside the contact hole H and on the interlayer insulating layer 110 to fill the contact hole H, and a method such as full dry etching or chemical mechanical polishing (CMP) Etch back. At this time, the tungsten plug WP is formed inside the contact hole H by etching back only to expose the upper surface of the insulating layer pattern 110 while the tungsten is completely filled in the contact hole H. Even if the tungsten residual layer WR remains in a large portion, i.e., the deep topology, the etch back is completed with the tungsten residual layer WR remaining, and no overetching is performed.

도 3을 참조하면, 상기 텅스텐 플러그(WP)가 형성된 결과물상에 금속층(120), 예를 들면 알루미늄층을 증착한다.Referring to FIG. 3, a metal layer 120, for example, an aluminum layer is deposited on a resultant product on which the tungsten plug WP is formed.

그 후, 상기 금속층(120)을 패터닝하여 금속 배선층을 형성한다. 여기서, 도시하지는 않았으나, 상기 금속층(120)을 패터닝하여 금속 배선층이 형성된 후 상기 절연막 패턴(110)상에 남아 있는 텅스텐 잔류층(WR)중 노출된 부분을 제거한다. 이 때, 상기 금속층(120)을 패터닝하기 위한 식각은 염소계 가스를 사용하는 플라즈마 식각에 의하여 행하고, 상기 절연막 패턴(110)상에 남아 있는 텅스텐 잔류층(WR)의 제거를 위한 식각시에는 불소계 가스를 사용하는 플라즈마 식각에 의하여 행한다.Thereafter, the metal layer 120 is patterned to form a metal wiring layer. Although not shown, the metal layer 120 is patterned to remove the exposed portion of the tungsten residual layer WR remaining on the insulating layer pattern 110 after the metal wiring layer is formed. In this case, the etching for patterning the metal layer 120 is performed by plasma etching using a chlorine-based gas, and the fluorine-based gas during etching to remove the tungsten residual layer WR remaining on the insulating film pattern 110. By plasma etching using a.

상기한 바와 같이, 본 발명의 바람직한 실시예에 따르면 텅스텐 플러그를 형성하기 위한 텅스텐층의 에치백 공정시에 텅스텐 잔류층을 완전히 제거하지 않고 남겨둠으로써 텅스텐 플러그의 손실을 최소화하고, 그에 따라 후속의 금속 배선층 형성을 위한 금속 물질의 증착을 용이하게 할 수 있다.As described above, according to a preferred embodiment of the present invention, in the etchback process of the tungsten layer to form the tungsten plug, the loss of the tungsten plug is minimized by leaving the tungsten residual layer completely removed, and thus subsequent The deposition of a metal material for forming a metal wiring layer can be facilitated.

이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.The present invention has been described in detail with reference to preferred embodiments, but the present invention is not limited to the above embodiments, and various modifications can be made by those skilled in the art within the scope of the technical idea of the present invention. Do.

Claims

Forming an insulating film pattern having a contact hole exposing a portion of the semiconductor substrate on the semiconductor substrate, forming a tungsten film in the contact hole and over the interlayer insulating film, and in which the tungsten is completely filled in the contact hole Etching back the tungsten film to expose the top surface of the insulating film pattern to form a tungsten plug in the contact hole, and forming a metal wiring layer on the resultant. .

2. The method of claim 1, wherein the etch back step is performed by any one of a method comprising full dry etching and chemical mechanical polishing (CMP).

The method of claim 1, wherein the forming of the metal wiring layer comprises: forming a metal layer on the resultant tungsten plug, forming the metal wiring layer by patterning the metal layer, and forming a residual tungsten layer on the resultant. And removing the wiring.

The method of forming a wiring of a semiconductor device according to claim 3, wherein said metal layer is an aluminum layer.

The method of claim 3, wherein the forming of the metal wiring layer comprises etching the metal layer by plasma etching using a chlorine-based gas.

The method of claim 3, wherein the removing the tungsten residual layer comprises etching the tungsten residual layer by plasma etching using a fluorine-based gas.