KR19990006208A - ESD test apparatus for semiconductor devices and driving method thereof - Google Patents
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Abstract
본 발명은 반도체 소자를 테스트하는 장치에 관한 것으로써, 보다 구체적으로는 고전압 정전기에 의해 손상된 회로에서 발생하는 누설전류를 측정함과 동시에 다른 테스터와 인터페이스 가능한 ESD 테스터에 관한 것이다.The present invention relates to a device for testing a semiconductor device, and more particularly, to an ESD tester that can interface with other testers while measuring leakage current generated in a circuit damaged by high voltage static electricity.
반도체 소자의 ESD 손상을 검사하는 제1테스터 수단과, 상기 제1테스트 수단에 접속되고, DC 테스트와 기능 테스트를 수행하기 위한 제2테스트 수단과, 상기 제1테스터 수단과 제2테스터 수단을 선택적으로 반도체 소자에 연결하여 반도체 소자를 ESD테스트한 후, 연속적으로 DC테스트와 기능 테스트를 수행하도록 하는 인터페이스 수단으로 반도체 메모리 소자의 테스트 장치를 구성한다. 반도체 소자에 대하여 ESD 테스트를 실시한 후, 상기 인터페이스 수단을 제어하여 동일장치내에서 반도체 소자에 대하여 DC 테스트를 실시하고, 이어서 반도체 소자에 대하여 기능 테스트를 실시한다.A first tester means for inspecting an ESD damage of a semiconductor device, a second test means connected to said first test means, for performing a DC test and a functional test, and said first tester means and a second tester means After the ESD test of the semiconductor device by connecting to the semiconductor device, a test apparatus for the semiconductor memory device is configured as an interface means for continuously performing a DC test and a functional test. After the ESD test is performed on the semiconductor element, the interface means is controlled to perform a DC test on the semiconductor element in the same apparatus, and then a functional test is performed on the semiconductor element.
Description
본 발명은 반도체 소자를 테스트하는 장치에 관한 것으로써, 보다 구체적으로는 고전압 정전기에 의해 손상된 회로에서 발생하는 누설전류를 측정함과 동시에 다른 테스터와 인터페이스 가능한 ESD (Electrostatic Discharge 이하 ESD) 테스터 및 그것의 테스트 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an apparatus for testing a semiconductor device, and more particularly, to an electrostatic discharge (ESD) tester capable of measuring leakage current generated in a circuit damaged by high voltage static electricity and interfacing with another tester and its It is about a test method.
일반적으로 반도체 소자는 수 볼트 내외의 전압으로 동작하도록 설계되어 진다. 그러나, 동작중에 도중 반도체 소자의 외부에서 발생한 높은 순간 전압, 예를 들어 사용자의 몸, 반도체 소자를 사용하는 기기 또는 완전하게 접지되지 않은 테스트기로부터 발생되는 정전기로 인한 전압이 반도체 소자의 내부로 인가되어진다. 즉, 외부로부터 순간적으로 인가되어지는 수백까지 수천 볼트의 고전압 정전기로 인해 반도체 소자 내부가 파괴되는 현상이 발생한다.In general, semiconductor devices are designed to operate at voltages of about a few volts. However, during operation, a high instantaneous voltage generated outside the semiconductor device, for example, due to static electricity generated from the user's body, a device using the semiconductor device, or a tester that is not completely grounded, is applied to the inside of the semiconductor device. Lose. That is, the inside of the semiconductor device is destroyed by the high voltage static electricity of several thousand volts up to several hundred instantaneously applied from the outside.
상기한 정전기로 인한 손상을 방지하기 위하여 반도체 소자 내부에 정전기방지용 회로를 구비한다.An antistatic circuit is provided inside the semiconductor device to prevent damage due to the static electricity.
즉, 정전기로 인한 반도체 소자의 손상을 검출하기 위한 ESD 테스트가 제안되었다.That is, an ESD test for detecting damage to a semiconductor device due to static electricity has been proposed.
종래의 ESD 테스트 방법은 반도체 소자 내부에 ESD 스트레스를 인가하여, ESD 스트레스에 의해 발생한 누설 전류를 검출함으로써 인가된 소정 레벨에 대한 반도체 소자의 불량 여부를 판정한다.The conventional ESD test method applies an ESD stress inside the semiconductor device to determine whether the semiconductor device is defective to a predetermined level by detecting a leakage current caused by the ESD stress.
이러한 종래의 ESD 테스트를 위하여 사용되어지는 테스터는 도1에 도시된 바와 같이 반도체 소자에 가하고자 하는 전압을 생성하는 전압원(110)과, 상기 전압원(110)의 전압을 충전하기 위한 콘덴서(C11)와 상기 전압원(110) 사이에서 절환되며, 상기 충전된 전압을 순간적으로 테스트할 반도체 소자(DEVICE UNDER TEST : 이하 DUT)에 인가하기 위한 제1스위칭 수단(SW11)과, 반도체 소자(DUT) 및 콘덴서(C11)에 병렬로 접속되며, 반도체 소자(DUT)에 전압이 인가된 소정 시간 후, 반도체 소자에 인가되는 전압을 차단하기 위한 제2스위치(SW12)로 구성된다.The tester used for the conventional ESD test includes a voltage source 110 generating a voltage to be applied to a semiconductor device as shown in FIG. 1, and a capacitor C11 for charging the voltage of the voltage source 110. And switching between the voltage source 110 and a first switching means SW11 for applying the charged voltage to a semiconductor device to be instantaneously tested (DUT), a semiconductor device (DUT) and a capacitor. It is connected to the C11 in parallel, and consists of a second switch SW12 for cutting off the voltage applied to the semiconductor element after a predetermined time when the voltage is applied to the semiconductor element DUT.
종래의 ESD 테스터의 반도체 소자(DUT)에 가하고자 하는 전압을 생성하는 전압원(110)으로부터의 전압이 콘덴서(C11)에 인가된다. 이어 ESD용 스트레스를 인가하기 위하여 스위치(S11)의 단자(TO)를 제2접속 단자(T2)로 접속시킨다. 이때, 콘덴서(C11)에 충전된 전압이 ESD 스트레스로서 테스트 대상인 반도체 소자(DUT)에 인가된다. 소정 시간이 경과한 후, 제2스위치(S12)를 클로우즈하여 더이상 반도체 소자로 전압이 인가되지 않도록 한다.The voltage from the voltage source 110 to generate a voltage to be applied to the semiconductor device (DUT) of the conventional ESD tester is applied to the capacitor (C11). Subsequently, the terminal TO of the switch S11 is connected to the second connection terminal T2 in order to apply an ESD stress. At this time, the voltage charged in the capacitor C11 is applied to the semiconductor device DUT under test as an ESD stress. After a predetermined time has elapsed, the second switch S12 is closed so that no voltage is applied to the semiconductor device.
이어 전체 DUT에서 발생한 누설 전류를 측정하므로써 ESD에 의한 반도체 소자(DUT)의 손상을 검출하게 된다.Then, the damage of the semiconductor device (DUT) by the ESD is detected by measuring the leakage current generated in the entire DUT.
또한 도1에 도시되지 않은 다른 검출 시스템을 사용하여 반도체 소자(DUT)의 각 핀에서 검출되는 누설 전류를 측정하도록 한다. 즉, 규정된 전압이나 조건하에서 전원의 공급에 따른 전류의 양을 측정하여 전원의 소모량의 측정을 통한 테스트나 의도한 선로 이외의 경로를 통하여 흐르는 전류를 검출하는 누설 전류 테스트와 같은 DC 테스트를 실시한다.In addition, another detection system not shown in FIG. 1 may be used to measure the leakage current detected at each pin of the semiconductor device DUT. In other words, DC test is performed by measuring the amount of current according to the supply of power under a specified voltage or condition, and a DC test such as a test by measuring the power consumption or a leakage current test that detects a current flowing through a path other than the intended line. do.
또한 DC 테스트가 완료되면, 반도체 소자와 주변 회로가 정상적으로 동작하는지의 여부 및 입력 파라메타들에 대하여 이상이 없는지 등을 파악하는 테스트인, 기능 테스트를 실시하여, 단위 셀 간의 쇼트 및 오픈 상태, 주변 세에 의한 간섭 등을 검출한다.In addition, when the DC test is completed, a functional test is performed to determine whether the semiconductor device and the peripheral circuit are operating normally and whether the input parameters are abnormal. Detects interference caused by
상기와 같이, ESD 테스트를 실시하므로써, 반도체 소자 각 핀들의 누설 전류를 검출하여 ESD 손상이 발생함을 검사할 수 있으나, 누설 전류 검출외의 DC 테스트의 기능 테스트(function test)를 수행하기 위하여는 별도의 시스템을 필요로 한다. 이에 따라 다른 시스템을 사용하여 DC 및 기능 테스트를 하여야 하는 불편함이 존재한다.As described above, by performing the ESD test, it is possible to check that the ESD damage occurs by detecting the leakage current of each pin of the semiconductor device, but to perform a function test of the DC test other than the leakage current detection Needs a system. Accordingly, there is the inconvenience of having to perform DC and functional tests using other systems.
본 발명은 ESD 테스트시, 별도의 시스템으로의 이동없이 누설 전류 측정외의 DC 테스트와 기능 테스트를 수행할 수 있는 반도체 ESD 테스트 장치를 제공하고 그에 따른 반도체 ESD 테스트 장치의 구동방법을 제공하는 것을 목적으로 한다.An object of the present invention is to provide a semiconductor ESD test device that can perform a DC test and a functional test other than leakage current measurement without moving to a separate system during the ESD test, and to provide a method of driving the semiconductor ESD test device accordingly. do.
상기한 본 발명은 ESD 테스트에 DC 테스트와 기능 테스트를 수행할 수 있는 테스터를 추가적으로 인터페이스시키므로써 달성된다.The present invention described above is accomplished by additionally interfacing a tester capable of performing a DC test and a functional test to an ESD test.
또 다른 목적은 ESD 테스트를 수행한 후, 반도체 소자를 ESD 테스트기로부터 분리하여 ESD 테스트에 이어 DC 테스트와 기능 테스트를 연속적으로 실시하므로써 달성된다.Another object is achieved by performing an ESD test, then disconnecting the semiconductor device from the ESD tester, followed by an ESD test followed by a DC test and a functional test.
도1은 종래의 ESD 테스터의 블럭도.1 is a block diagram of a conventional ESD tester.
도2는 본 발명에 따른 반도체 메모리 소자를 테스트하기 위한 테스터기의 블럭도.2 is a block diagram of a tester for testing a semiconductor memory device according to the present invention.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
100: 제1테스터200: 제2테스터100: first tester 200: second tester
210: DC 테스터310: 기능 테스터210: DC tester 310: function tester
311: 전압 인가부312: 기준 전압 인가부311: voltage applying unit 312: reference voltage applying unit
313: 입출력 제어부314: 판별부313: input and output control unit 314: determination unit
INTF: 인터페이스 수단INTF: Interface Means
반도체 소자의 ESD 손상을 검사하는 제1테스터 수단과, 상기 제1테스트 수단에 접속되고, DC 테스트와 기능 테스트를 수행하기 위한 제2테스트 수단과, 상기 제1테스터 수단과 제2테스터 수단을 선택적으로 반도체 소자에 연결하여 반도체 소자를 ESD 테스트한 후, 연속적으로 DC 테스트와 기능 테스트를 수행하도록 하는 인터페이스 수단으로 반도체 메모리 소자의 테스트 장치를 구성한다. 반도체 소자에 대하여 ESD 테스트를 실시한 후, 상기 인터페이스 수단을 제어하여 동일장치내에서 반도체 소자에 대하여 DC 테스트를 실시하고, 이어서 반도체 소자에 대하여 기능 테스트를 실시한다.A first tester means for inspecting an ESD damage of a semiconductor device, a second test means connected to said first test means, for performing a DC test and a functional test, and said first tester means and a second tester means After the ESD test of the semiconductor device by connecting to the semiconductor device, a test device for the semiconductor memory device is configured as an interface means for continuously performing a DC test and a functional test. After the ESD test is performed on the semiconductor element, the interface means is controlled to perform a DC test on the semiconductor element in the same apparatus, and then a functional test is performed on the semiconductor element.
[실시예]EXAMPLE
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도3을 참조하여 설명하면, 반도체 소자에 가하고자 하는 전압을 생성하는 전압원(110)과, 상기 전압원(110)의 전압을 충전하기 위한 충전용 콘덴서(C21)와 상기 콘덴서(C21)의 충전이 완료되면, 충전된 전압을 순간적으로 반도체 소자에 인가하기 위한 제1스위치(SW21)와, 반도체 소자(DUT) 및 상기 콘덴서(C21)에 병렬로 접속되며, 콘덴서(C21)로부터 반도체 소자(DUT)에 전압이 인가된 소정 시간 후, 반도체 소자(DUT)에 인가되는 전압을 차단하기 위한 제2스위치(SW221)로 반도체 소자(DUT)의 ESD 손상에 의한 누설전류를 측정하는 제1테스터(100)를 구성한다.Referring to FIG. 3, a voltage source 110 generating a voltage to be applied to a semiconductor device, a charging capacitor C21 for charging the voltage of the voltage source 110, and charging of the capacitor C21 Upon completion, the first switch SW21 for instantaneously applying the charged voltage to the semiconductor device, the semiconductor device DUT, and the capacitor C21 are connected in parallel, and the capacitor C21 is connected to the semiconductor device DUT. The first tester 100 measures a leakage current due to an ESD damage of the semiconductor device DUT with a second switch SW221 for blocking a voltage applied to the semiconductor device DUT after a predetermined time when the voltage is applied to the semiconductor device DUT. Configure
상기의 ESD 테스트에 이어 연속적으로 DC 테스트를 수행하기 위한 DC 테스터(210)와, 상기 ESD 테스터(100)에 접속되고, DC 테스트에 이어 기능 테스트를 수행하기 위한 기능 테스터(310)를 구비한 제2테스터를 구성한다. 상기 제1테스터기(100)의 ESD 테스트가 완료된 후, 제2테스터(200)를 반도체 소자(DUT)에 선택적으로 접속시키기 위한 인테페이스 수단(INTF)이 구비된다. 상기 인터페이스 수단(INT)은 ESD 테스트가 완료되면 제2테스터(200)를 반도체 소자(DUT)에 선택적으로 접속시키기 위한 제3스위치(SW23)와, 제3스위치(SW23)에 접속되고 DC 테스터(210)를 반도체 소자(DUT)에 접속하기 위한 제1릴레이(REL1)와, 상기 제3스위치(SW23)에 접속되고 기능 테스터기(310)를 반도체 소자(DUT)에 접속하기 위한 제2릴레이(REL2)로 구성된다.A DC tester 210 for continuously performing a DC test following the ESD test and a functional tester 310 connected to the ESD tester 100 and having a functional test following the DC test. 2 Configure the tester. After the ESD test of the first tester 100 is completed, an interface means INTF for selectively connecting the second tester 200 to the semiconductor device DUT is provided. The interface means INT may be connected to the third switch SW23 and the third switch SW23 for selectively connecting the second tester 200 to the semiconductor device DUT when the ESD test is completed. The first relay REL1 for connecting the 210 to the semiconductor device DUT, and the second relay REL2 for connecting the functional tester 310 to the semiconductor device DUT connected to the third switch SW23. It is composed of
또한 상기 기능 테스터(310)는, 반도체 소자(DUT)의 입력과 출력을 제어하기 위한 입출력 제어부(313)와; 상기 입출력 제어부(313)의 제어에 따라 반도체 소자(DUT)로 입력되는 입력신호의 고전위(VIH) 및 저전위(VIL)에 대한 기준 전압을 설정하기 위한 전압 인가부(311)와; 상기 입출력 제어부(313)의 제어에 따라, 상기 전압 인가부(311)의 고전위(VIH) 및 저전위(VIL)를 구분하기 위한 기준 전위(VT)를 생성하여 반도체 메모리 소자(DUT)로 인가하기 위한 기준 전위 신호 인가부(312)와; 반도체 메모리 소자(DUT)로부터 출력이 예상되어지는 고전위 레벨의 최저 전압인 제1비교 전압(VCH) 및 반도체 메모리 소자(DUT)로부터 출력이 예상되어지는 저전위 레벨의 최고 전압인 제2비교 전압(VCL)을 반도체 메모리 소자(DUT)로부터 출력된 신호와 비교하여 패스/페일을 판정하는 판별부(314)로 구성된다.The function tester 310 may include an input / output controller 313 for controlling input and output of a semiconductor device (DUT); A voltage applying unit 311 for setting reference voltages for the high potential VIH and the low potential VIL of the input signal input to the semiconductor device DUT under the control of the input / output controller 313; Under the control of the input / output controller 313, a reference potential VT for distinguishing the high potential VIH and the low potential VIL of the voltage applying unit 311 is generated and applied to the semiconductor memory device DUT. A reference potential signal applying unit 312 for carrying out; The first comparison voltage VCH, which is the lowest voltage of the high potential level expected to be output from the semiconductor memory device DUT, and the second comparison voltage, which is the highest voltage of the low potential level expected to be output from the semiconductor memory device DUT. And a determination unit 314 for determining a pass / fail by comparing the VCL with a signal output from the semiconductor memory element DUT.
동작에 대하여 상세히 설명하면, 우선 ESD 테스트를 실시하기 위하여 반도체 메모리 소자(DUT)에 ESD 스트레스로 인가할 전압의 크기를 설정한다. 전압원(110)으로 설정된 전압을 생성하여, 제1저항(R21)을 통해 제1스위치(SW21)에 인가된다. 이때, 제1스위치(SW21)은 제1단자(T1)에 접속되어 있는 상태로서 콘덴서(C21)로 전압이 충전되기 시작한다. 콘덴서(C21)로의 충전이 완료되면, 상기 제1스위치(SW21)는 제2단자(T2)로 절환되어 콘덴서(C21)에 충전된 전압을 저항(R22)을 통해 반도체 메모리 소자(DUT)로 인가한다. 한편, 노말리 클로우즈 상태인 제2스위치(SW22)는 콘덴서(C21)가 방전하는 동안 오픈되며, 충전이 완료되면 클로우즈 된다. ESD 스트레스로서 가해지는 전압으로 인해 반도체 메모리 소자(DUT)의 일부가 손상되며, ESD 손상 측정기(도시되지 않음)로 손상이 발생된 부위에서 발생한 누설전류를 측정한다.The operation will be described in detail. First, in order to perform an ESD test, a magnitude of a voltage to be applied as an ESD stress to the semiconductor memory device DUT is set. The voltage set as the voltage source 110 is generated and applied to the first switch SW21 through the first resistor R21. At this time, the first switch SW21 is connected to the first terminal T1 and begins to be charged with the capacitor C21. When the charging to the capacitor C21 is completed, the first switch SW21 is switched to the second terminal T2 to apply the voltage charged in the capacitor C21 to the semiconductor memory device DUT through the resistor R22. do. On the other hand, the second switch SW22 in the normally closed state is opened while the capacitor C21 is discharged, and is closed when the charging is completed. A portion of the semiconductor memory device (DUT) is damaged by the voltage applied as the ESD stress, and an ESD damage meter (not shown) measures leakage current generated at the damaged portion.
만약 손상이 발생하지 않았을 경우에는 설정된 전압을 상승시켜 ESD 스트레스를 인가하고 ESD 손상 측정을 소정 회수 동안 반복하여 실시한 후, 페일이 되면 반도체 메모리 소자(DUT)의 페일 판정을 하고 테스트를 종료한다.If the damage does not occur, the set voltage is increased to apply ESD stress, and the ESD damage measurement is repeatedly performed for a predetermined number of times. If a failure occurs, the semiconductor memory device DUT is judged to fail and the test is terminated.
한편 손상이 발생하지 않았을 경우, 제3스위치(SW23)을 클로우즈하여 제2테스터(200)가 반도체 메모리 소자(DUT)에 접속되도록 한다. 이때 제2스위치(SW22)가 클로우즈된 상태이므로 제2의 저항(R22)와 콘덴서(C21)으로 이루어진 폐루프가 형성되며, 반도체 메모리 소자(DUT)는 제2테스터(200)에 접속되어지게 된다.If no damage occurs, the third switch SW23 is closed to allow the second tester 200 to be connected to the semiconductor memory device DUT. At this time, since the second switch SW22 is closed, a closed loop made of the second resistor R22 and the capacitor C21 is formed, and the semiconductor memory device DUT is connected to the second tester 200. .
이어 제1릴레이(REL1)를 제어하여 DC 테스터(210)를 클로우즈된 제3스위치(SW23)를 통해 반도체 메모리 소자(DUT)에 접속한 후, 반도체 메모리 소자(DUT)의 각 핀에 대한 DC 테스트를 실시한다. 이에 따라 동일한 장치를 사용하여 ESD테스트에 이어 연속적으로 DC테스트의 실시가 가능하다. 따라서 종래의 경우에서 발생하던 문제점, 즉 DC 테스트를 위하여 장치를 교체하여야 하는 불편함이 제거되므로 테스트에 소요되는 시간을 줄이게 된다.Subsequently, the DC tester 210 is connected to the semiconductor memory device DUT through the closed third switch SW23 by controlling the first relay REL1 and then DC test of each pin of the semiconductor memory device DUT. Is carried out. This allows the DC test to be performed continuously following the ESD test using the same device. Therefore, the problem occurring in the conventional case, that is, the inconvenience of having to replace the device for the DC test is eliminated, thereby reducing the time required for the test.
DC 테스트가 완료되면, 제1릴레이(REL1)를 절환하고, 제2릴레이(REL2)를 제어하여 기능 테스터(310)를 제3스위치(SW23)를 통해 반도체 메모리 소자(DUT)에 접속한다.When the DC test is completed, the first relay REL1 is switched and the second relay REL2 is controlled to connect the function tester 310 to the semiconductor memory device DUT through the third switch SW23.
기능 테스터(310)내의 입출력 제어부(313)의 제어에 따라 반도체 메모리 소자(DUT)의 입출력을 제어한 상태에서 반도체 메모리 소자(DUT)의 기능 테스트를 실시한다. 우선 전압 인가부(311)로 반도체 메모리 소자(DUT)에 입력되어질 전압으로서 고전위(VIH) 또는 저전위(VIL)를 설정하고, 설정된 고전위(VIH) 또는 저전위(VIL)를 소정의 프로그램에 따라 반도체 메모리 소자(DUT)에 인가하도록 한다. 또한 기준 전압 인가부(312)는 반도체 메모리 소자(DUT)로 인가되는 상기 고전위(VIH)와 저전위(VIL)에 대하여 고저를 판정하기 위한 기준전압을 설정하여 반도체 메모리 소자(DUT)로 인가한다.The function test of the semiconductor memory device DUT is performed under the control of the input / output control unit 313 in the function tester 310 while the input / output of the semiconductor memory device DUT is controlled. First, the high potential VIH or the low potential VIL is set as a voltage to be input to the semiconductor memory device DUT by the voltage applying unit 311, and the predetermined high potential VIH or the low potential VIL is set to a predetermined program. Accordingly, the semiconductor memory device is applied to the semiconductor memory device DUT. In addition, the reference voltage applying unit 312 sets a reference voltage for determining a high and low level for the high potential VIH and the low potential VIL applied to the semiconductor memory device DUT, and applies the reference voltage to the semiconductor memory device DUT. do.
한편 기능 테스트의 결과를 출력하기 위한 판별부(314)는 반도체 메모리 소자(DUT)로부터 출력되는 신호와 제1 및 제2비교 전압(VCH, VCL)을 비교한다.The determination unit 314 for outputting a result of the functional test compares the signal output from the semiconductor memory device DUT with the first and second comparison voltages VCH and VCL.
즉, 제1비교기(COMP1)는 반도체 메모리 소자(DUT)로부터 출력되어지는 신호를 제1입력으로 하고, 제1비교 전압(VCH)를 입력으로 하여 입력된 두 신호를 비교한다. 또한 제2비교기(COMP2)는 반도체 메모리 소자(DUT)로부터 출력되어지는 신호를 제1입력으로 하고, 제2비교 전압(VCH)를 입력으로 하여 입력된 두 신호를 비교한다. 두 비교기는 출력에 있어서 정상 상태일 경우에는 반도체 메모리 소자에 입력된 데이터 값과 동일한 레벨의 출력을 출력한다. 또한 정상적인 동작이 수행되지 않았을 경우에는 반도체 메모리 소자에 입력된 데이터 값과 상이한 레벨의 출력을 출력하게 된다. 이에 따라 패스/페일을 판정하게 된다.That is, the first comparator COMP1 compares the two input signals using the signal output from the semiconductor memory device DUT as the first input and the first comparison voltage VCH as the input. In addition, the second comparator COMP2 compares the two input signals using the signal output from the semiconductor memory device DUT as a first input and the second comparison voltage VCH as an input. The two comparators output an output at the same level as the data value input to the semiconductor memory device when the output is in a normal state. In addition, when the normal operation is not performed, an output having a different level from the data value input to the semiconductor memory device is output. This determines the pass / fail.
본 발명에 따르면, ESD 테스트에 이어 DC 테스트를 동일한 장치내에서 수행할 수 있으며, DC 테스트에 이어 연속적으로 기능 테스트를 실시할 수 있으므로 장치의 교체없이 ESD 테스트와 DC 테스트 및 기능 테스트를 한 장치내에서 실시할 수 있게 된다. 따라서 테스트 장치를 교체하는 불편함을 제거하고, 테스트를 수행하는데 요구되어지는 시간을 절약할 수 있게 된다.According to the present invention, the DC test can be performed in the same device following the ESD test, and the functional test can be performed continuously after the DC test, so that the ESD test, the DC test, and the functional test can be performed without replacing the device. It can be done in. This eliminates the inconvenience of replacing the test device and saves the time required to perform the test.
상기한 구성에 따라 다른 장치로의 교체 없이 ESD 테스트에 이어 다른 반도체 테스트를 실시하도록 하므로써, ESD 테스트 시작에서 종료까지의 테스트가, 테스트 장치의 교체없이 진행되므로써 장치 교체로 인한 시간 소비를 줄일 수 있게 된다.According to the above configuration, by performing another semiconductor test after the ESD test without replacing the other device, the test from the start to the end of the ESD test can be performed without replacing the test device, thereby reducing the time consumption of the device replacement. do.
Claims (8)
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