KR19990001459A - Chip scale package - Google Patents
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Abstract
본 발명은 칩 스케일 패키지에 관한 것으로, 반도체 칩이 전기적으로 연결된 다이 패드리스 리드 프레임의 아웃 리드에 단차를 형성하고 아웃 리드의 측단면이 몰딩 컴파운드의 외측면 이상으로 노출하지 않도록 몰딩함으로써 칩 스케일 패키지의 제조 공정 단순화, 공정 시간의 단축, 실장면적의 최소화, 원가절감, 및 생산성 향상을 기대할 수 있다.The present invention relates to a chip scale package, wherein the chip scale package is formed by forming a step in the out lead of the die padless lead frame to which the semiconductor chip is electrically connected and molding so that the side cross section of the out lead is not exposed beyond the outer side of the molding compound. Simplifies the manufacturing process, shortens the process time, minimizes the mounting area, reduces costs, and improves productivity.
Description
본 발명은 칩 스케일 패키지(chip scale package)에 관한 것으로, 더욱 상세하게는 제조 비용을 줄이고 실장면적을 최소화할 수 있도록 한 칩 스케일 패키지에 관한 것이다.TECHNICAL FIELD The present invention relates to a chip scale package, and more particularly, to a chip scale package capable of reducing manufacturing costs and minimizing a mounting area.
최근, 전자 기기와 정보 기기의 메모리 용량이 대량화함에 따라 DRAM, SRAM과 같은 반도체 메모리 소자는 고집적화되면서 칩 사이즈가 점점 증대하고 있다. 반면에, 상기 반도체 칩을 내장하는 반도체 칩 패키지는 전자 기기와 정보 기기의 경량화 추세로 인하여 경박단소화되고 있으며, 또한 고신뢰성이 더욱 요구되고 있다. 이에 따라 패키징 기술은 전기적 열적 특성이 우수하고 고밀도 실장이 가능한 플립 칩 본딩, 다핀 대응용 볼 그리드 어레이 등으로 발전하고 있는 바, 이를 충족시키는 패키지 타입들 가운데 하나인 칩 스케일 패키지는 볼 그리드 어레이(ball grid array)의 장점을 살려 다핀 대응이 가능하고 전기적 특성이 우수할 뿐만 아니라 패키지 크기도 다이 사이즈에 가깝게 소형화하여 고밀도 실장이 용이하며 멀티 칩 모듈의 적용이 가능하다.In recent years, as the memory capacities of electronic devices and information devices have increased in mass, semiconductor memory devices such as DRAM and SRAM have been highly integrated, and chip sizes have gradually increased. On the other hand, the semiconductor chip package incorporating the semiconductor chip is light and short due to the light weight of electronic devices and information devices, and further high reliability is required. As a result, packaging technology has evolved into a flip chip bonding, a high-density mounting flip chip bonding, a multi-pin ball grid array, and a chip scale package, which is one of the package types that meets this requirement, is a ball grid array (ball). By utilizing the advantages of grid array, it is possible to cope with multi-pin and excellent electrical characteristics, and the package size can be miniaturized close to the die size for easy high-density mounting and application of multi-chip module.
이하 첨부된 도면을 참조하여 종래의 기술에 의해 제조된 칩 스케일 패키지 구조를 살펴보면 다음과 같다.Hereinafter, a chip scale package structure manufactured according to the related art will be described with reference to the accompanying drawings.
도 1은 종래의 기술에 의한 칩 스케일 패키지의 구조를 나타낸 단면도이고, 도 2는 종래의 기술에 의한 다른 칩 스케일 패키지의 구조를 나타낸 일부절개 사시도이며, 3은 종래의 기술에 의한 또 다른 칩 스케일 패키지의 구조를 나타낸 단면도이다.1 is a cross-sectional view showing the structure of a chip scale package according to the prior art, Figure 2 is a partial cutaway perspective view showing the structure of another chip scale package according to the prior art, 3 is another chip scale according to the prior art A cross-sectional view showing the structure of a package.
먼저 도 1에 도시된 칩 스케일 패키지는 폴리이미드 필름상(3)에 플렉서블 패턴(5)이 형성되어 있고, 반도체 칩(1)은 완충제인 일래스토머(elastomer)(2)를 개재하여 플렉서블 패턴(5)의 리드(7)상에 전기적으로 결합되어 있으며, 폴리이미드 필름(3) 하부면에는 폴리이미드 필름(3)상에 형성된 관통홀을 통해 플렉서블 패턴(5)과 전기적으로 도통할 수 있도록 솔더 범프(4)가 형성되어 있는 한편, 반도체 칩1)의 테두리를 감싸고 있는 폴리이미드 필름(3)에 외측에 반도체 칩(1)을 외부충격으로부터 보호할 수 있도록 핸들링 링(handling ling)(6)이 형성되어 있는 구조를 갖고 있다.First, in the chip scale package shown in FIG. 1, a flexible pattern 5 is formed on a polyimide film 3, and the semiconductor chip 1 is a flexible pattern via an elastomer 2 that is a buffer. (5) is electrically coupled to the lead (7), the lower surface of the polyimide film (3) to be electrically connected to the flexible pattern (5) through the through hole formed on the polyimide film (3) A solder bump 4 is formed, and a handling ring 6 to protect the semiconductor chip 1 from external impact on the outside of the polyimide film 3 surrounding the edge of the semiconductor chip 1. ) Is formed.
또한, 도 2에 도시된 칩 스케일 패키지는 반도체 칩(21)에 형성된 본딩 패드(24)상에 솔더 범프(25)와 전기적으로 연결할 수 있도록 회로패턴(24)이 형성되어 있고, 반도체 칩(21)의 테두리면과 회로패턴(24)이 형성된 반도체 칩(21)면을 포함해 솔더 범프(25)가 노출되도록 몰딩 컴파운드(22)에 의해 몰딩되어 있는 구조를 갖고 있다.In addition, in the chip scale package illustrated in FIG. 2, a circuit pattern 24 is formed on the bonding pad 24 formed on the semiconductor chip 21 so as to be electrically connected to the solder bumps 25. ) Is molded by the molding compound 22 so as to expose the solder bumps 25, including the edge surface of the semiconductor layer and the semiconductor chip 21 surface on which the circuit pattern 24 is formed.
또한, 도 3에 도시된 칩 스케일 패키지는 세라믹계열 중의 하나인 알루미나(alumina)로 이루어진 기판(34)상에 소정의 도전성 패턴(32)이 형성되어 있고, 도전성 패턴(32)은 골드 범프(33)를 개재하여 반도체 칩(31)의 패드(미도시)와 전기적으로 연결되어 있으며, 반도체 칩(31)과 기판(34) 사이에 존재하는 공간부는 열경화성 수지(36)에 의해 몰딩되어 있는 바, 이는 습기 침투 방지 및 반도체 칩의 견고한 고정을 위함이며, 기판(34)의 하부면에 랜드 전극(land electrode)(35)들이 배열되어 있는 구조를 갖고 있다. 여기서 골드 범프(33)에 연결된 도전성 패턴(32)들은 기판의 관통홀(37)내에 형성된 도전층을 통하여 랜드 전극(35)에 전기적으로 연결되어 있다.In addition, in the chip scale package illustrated in FIG. 3, a predetermined conductive pattern 32 is formed on a substrate 34 made of alumina, which is one of ceramic series, and the conductive pattern 32 is a gold bump 33. Bar is electrically connected to the pad (not shown) of the semiconductor chip 31 through the), and the space portion between the semiconductor chip 31 and the substrate 34 is molded by the thermosetting resin 36, This is to prevent moisture penetration and to firmly fix the semiconductor chip, and has a structure in which land electrodes 35 are arranged on the lower surface of the substrate 34. The conductive patterns 32 connected to the gold bumps 33 are electrically connected to the land electrodes 35 through conductive layers formed in the through holes 37 of the substrate.
이와 같이 도 1, 도 2, 도 3에 도시된 칩 스케일 패키지 구조는 열방출력이 뛰어나며, 극저 두께 실현이 가능하며, 플립 칩 프로세스 기술을 이용하여 제작이 가능하다.As described above, the chip scale package structure shown in FIGS. 1, 2, and 3 has excellent thermal output, extremely low thickness, and can be manufactured using flip chip process technology.
그러나, 상기와 같이 도 1에 도시된 칩 스케일 패키지를 제작할 경우, 기존의 패키지 제조 설비 외에 또 다른 패키지 제조 전용 설비가 추가적으로 필요하게 되어 제조 비용이 증가하며, 새로운 기판, 즉 폴리이미드 필름상에 플렉서블 패턴을 형성하고 폴리이미드 필름하부에 플렉서블 패턴과 전기적으로 연결된 솔더 범프가 형성된 기판을 제작할 경우 고가 부재로 인해 제조 비용이 증가하는 문제점이 있었다.However, when the chip scale package shown in FIG. 1 is manufactured as described above, another package manufacturing facility is additionally required in addition to the existing package manufacturing facility, thereby increasing manufacturing cost, and flexible on a new substrate, that is, a polyimide film. When forming a pattern and manufacturing a substrate on which a solder bump is electrically connected to a flexible pattern under a polyimide film, a manufacturing cost increases due to an expensive member.
또한 도 2에 도시된 칩 스케일 패키지를 제작할 경우, 반도체 칩의 본딩 패드와 전기적으로 연결되는 회로패턴을 형성시 절연층 도포, 메탈층 증착, 식각공정 등을 통해 회로패턴이 형성되는 바, 기존의 패키지 제조 공정에 비해 추가적으로 소정의 공정이 더 포함되는 문제점이 있었다.In addition, when manufacturing the chip scale package shown in Figure 2, when forming a circuit pattern electrically connected to the bonding pad of the semiconductor chip, the circuit pattern is formed through the application of an insulating layer, metal layer deposition, etching process, etc. Compared to the package manufacturing process, there was a problem that a predetermined process is further included.
또한 도 3에 도시된 칩 스케일 패키지를 제작할 경우, 도전성 패턴을 형성한 세라믹계의 하나인 알루미나로 이루어진 기판을 사용하게 되는데, 이는 칩 스케일 패키지의 제조 단가 상승을 초래하여 칩 스케일 패키지를 양산하는데 어려운 문제점이 있었다.In addition, when fabricating the chip scale package shown in FIG. 3, a substrate made of alumina, which is one of the ceramic-based ceramics having conductive patterns, is used, which increases the manufacturing cost of the chip scale package, making it difficult to mass produce the chip scale package. There was a problem.
따라서 본 발명의 목적은 기존의 패키지 제조 설비를 이용하여 칩 스케일 패키지의 제조 및 제조 공정을 단축할 수 있고, 저비용으로 칩 스케일 패키지를 제조함에 있어서 신뢰성 보장 및 실장면적을 최소화할 수 있는 칩 스케일 패키지를 제공하는데 있다.Accordingly, an object of the present invention is to reduce the manufacturing and manufacturing process of the chip scale package by using the existing package manufacturing equipment, chip scale package that can guarantee the reliability and minimize the mounting area in manufacturing the chip scale package at low cost To provide.
도 1은 종래의 기술에 의한 칩 스케일 패키지의 구조를 나타낸 단면도.1 is a cross-sectional view showing the structure of a chip scale package according to the prior art.
도 2는 종래의 기술에 의한 다른 칩 스케일 패키지의 구조를 나타낸 일부절개 사시도.Figure 2 is a partially cutaway perspective view showing the structure of another chip scale package according to the prior art.
도 3은 종래의 기술에 의한 또 다른 칩 스케일 패키지의 구조를 나타낸 단면도.Figure 3 is a cross-sectional view showing the structure of another chip scale package according to the prior art.
도 4는 본 발명의 제 1 실시예에 따른 칩 스케일 패키지의 구조를 나타낸 단면도.4 is a cross-sectional view showing the structure of a chip scale package according to a first embodiment of the present invention.
도 5는 본 발명의 제 2 실시예에 따른 칩 스케일 패키지의 구조를 나타낸 단면도.5 is a cross-sectional view showing the structure of a chip scale package according to a second embodiment of the present invention.
도 6은 본 발명의 제 3 실시예에 따른 칩 스케일 패키지의 구조를 나타낸 단면도.6 is a cross-sectional view showing the structure of a chip scale package according to a third embodiment of the present invention.
도 7은 본 발명의 제 4 실시예에 따른 칩 스케일 패키지의 구조를 나타낸 단면도.7 is a cross-sectional view showing the structure of a chip scale package according to a fourth embodiment of the present invention.
도 8은 본 발명의 제 5 실시예에 따른 칩 스케일 패키지의 구조를 나타낸 단면도.8 is a cross-sectional view illustrating a structure of a chip scale package according to a fifth embodiment of the present invention.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
1,21,31,41,51 : 반도체 칩42 : 몰딩 컴파운드45,55 : 리드 프레임1,21,31,41,51: Semiconductor chip 42: Molding compound 45,55: Lead frame
44 : 저저항 금속 와이어70 : 이방성 도전막44: low resistance metal wire 70: anisotropic conductive film
이와 같은 목적을 달성하기 위해서 본 발명은 칩 스케일 패키지에 있어서,In order to achieve the above object, the present invention provides a chip scale package,
반도체 칩과;A semiconductor chip;
상기 반도체 칩을 지지하는 다이패드리스 리드 프레임과;A die padless lead frame supporting the semiconductor chip;
상기 리드 프레임과 상기 반도체 칩을 전기적으로 연결하는 연결수단과;Connecting means for electrically connecting the lead frame and the semiconductor chip;
상기 반도체 칩의 표면과 상기 리드 프레임의 아웃 리드 영역의 이면이 노출되도록 상기 리드 프레임과 상기 반도체 칩 및 상기 연결수단을 밀봉하는 몰딩 컴파운드를 포함하는 것을 특징으로 한다.And a molding compound for sealing the lead frame, the semiconductor chip, and the connecting means to expose the front surface of the semiconductor chip and the back surface of the out lead region of the lead frame.
이하 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 4는 본 발명의 제 1 실시예에 의한 칩 스케일 패키지의 구조를 나타낸 단면도이다.4 is a cross-sectional view showing the structure of a chip scale package according to a first embodiment of the present invention.
도시된 바와 같이, 칩 스케일 패키지는 실장면적을 최소화하기 위해서 다이 패드리스 리드 프레임(die padless lead frame)(45)의 아웃 리드(47) 영역이 하부방향으로 단차가 형성되어 있다. 또한 하부면 중심부분에 본딩 패드(48)들이 배열되어 있는 반도체 칩(41)은 폴리이미드 테이프(43)를 개재하여 다이 패드리스 리드 프레임(45)상에 부착되어 있다. 한편, 반도체 칩(41)의 본딩 패드(48)와 다이 패드리스 리드 프레임(45)의 이너 리드(49)는 전기적으로 도통할 수 있도록 저저항 금속 와이어(44)로 와이어 본딩되며, 반도체 칩(41)의 상부면과 다이 패드리스 리드 프레임(45)의 아웃 리드(47)의 하부면이 노출될 수 있도록 몰딩 컴파운드(42)에 의해 몰딩된다.As shown in the figure, in order to minimize the mounting area of the chip scale package, the step portion of the out lead 47 of the die padless lead frame 45 is formed in a downward direction. In addition, the semiconductor chip 41 in which the bonding pads 48 are arranged in the central portion of the lower surface is attached on the die padless lead frame 45 via the polyimide tape 43. Meanwhile, the bonding pad 48 of the semiconductor chip 41 and the inner lead 49 of the die padless lead frame 45 are wire bonded with a low resistance metal wire 44 so as to be electrically conductive. The upper surface of 41 and the lower surface of the out lead 47 of the die padless lead frame 45 are molded by the molding compound 42 to be exposed.
여기서, 폴리이미드 테이프(43)는 리드 프레임(45)상에 연속적으로 부착되지 않고 소정 간격으로 절단되어 부착되는 바, 이는 고가의 폴리이미드 테이프에 대한 원가 절감 및 높은 흡습력을 갖는 폴리이미드 테이프의 흡습량 감소를 기대할 수 있다.Here, the polyimide tape 43 is not attached to the lead frame 45, but is cut and attached at predetermined intervals, which is a moisture absorption of the polyimide tape having a cost-saving and high moisture absorption power for the expensive polyimide tape It can be expected to reduce the volume.
또한 반도체 칩(41)의 상부면이 몰딩 컴파운드(42)의 외부로 노출되는 것은 반도체 칩의 열방출률 향상을 기대할 수 있으며, 아웃 리드(47)의 측단면이 몰딩 컴파운드(42)의 외측면과 수평이 되도록 몰딩됨으로 패키지의 실장면적을 최소화할 수 있다.In addition, exposure of the upper surface of the semiconductor chip 41 to the outside of the molding compound 42 can be expected to improve the heat dissipation rate of the semiconductor chip, and the side cross-section of the outer lead 47 may be different from that of the molding compound 42. Molding to be horizontal allows the package mounting area to be minimized.
이와 같은 구조의 칩 스케일 패키지는 특별한 전용설비를 구비하지 않고 기존의 패키지 제조 설비만을 이용하여 제작이 가능하고, 다이 패드리스 리드 프레임 사용으로 인해 패키지의 원가 절감 효과를 기대할 수 있으며, 종래의 칩 스케일 패키지의 제조 공정에 비해 공정의 단순화 및 공정 시간을 단축하여 제품의 생산성을 향상시킬 수 있는 한편, 칩 스케일 패키지의 실장면적을 최소화할 수 있는 효과가 있다.The chip scale package having such a structure can be manufactured using only existing package manufacturing equipment without having a special dedicated equipment, and can reduce the cost of the package due to the use of a die padless lead frame. Compared to the manufacturing process of the package, it is possible to improve the productivity of the product by simplifying the process and shortening the process time while minimizing the mounting area of the chip scale package.
도 5는 본 발명의 제 2 실시예에 의한 칩 스케일 패키지의 구조를 나타낸 단면도이다.5 is a cross-sectional view showing the structure of a chip scale package according to a second embodiment of the present invention.
도시된 바와 같이, 칩 스케일 패키지는 제 1 실시예의 폴리이미드 테이프(43)가 제거된 것을 제외하면 제 1 실시예와 동일한 구조를 갖고 있다.As shown, the chip scale package has the same structure as the first embodiment except that the polyimide tape 43 of the first embodiment is removed.
이와 같은 구조의 칩 스케일 패키지 구조 또한 제 1 실시예에서 언급한 바와 같은 동일한 효과를 기대할 수 있다.The chip scale package structure of such a structure can also expect the same effect as mentioned in the first embodiment.
도 6은 본 발명의 제 3 실시예에 의한 칩 스케일 패키지의 구조를 나타낸 단면도이다.6 is a cross-sectional view showing the structure of a chip scale package according to a third embodiment of the present invention.
도시된 바와 같이, 칩 스케일 패키지는 제 1 실시예에 나타낸 폴리이미드 테이프(43)와 저저항 금속 와이어(44)를 제거한 상태에서 반도체 칩(41)과 다이 패드리스 리드 프레임(45) 사이에 개재되어 반도체 칩(41)과 다이 패드리스 리드 프레임(45)을 전기적으로 접속 및 접착하는 이방성 도전막(70)이 사용되며, 반도체 칩(41)과 이방성 도전막(70)간의 전도성을 높이고자 반도체 칩(41)의 본딩 패드(미도시)상에 솔더 범프(72)가 형성되어 있는 것을 제외하면 제 1 실시예와 동일한 구조를 갖고 있다.As shown, the chip scale package is interposed between the semiconductor chip 41 and the die padless lead frame 45 with the polyimide tape 43 and the low resistance metal wire 44 removed in the first embodiment removed. And an anisotropic conductive film 70 for electrically connecting and bonding the semiconductor chip 41 and the die padless lead frame 45 to each other, and to increase the conductivity between the semiconductor chip 41 and the anisotropic conductive film 70. A solder bump 72 is formed on a bonding pad (not shown) of the chip 41, and has the same structure as in the first embodiment.
이와 같은 구조의 칩 스케일 패키지 구조 또한 제 1 실시예에서 언급한 바와 같은 동일한 효과를 기대할 수 있다.The chip scale package structure of such a structure can also expect the same effect as mentioned in the first embodiment.
도 7은 본 발명의 제 4 실시예에 의한 칩 스케일 패키지의 구조를 나타낸 단면도이다.7 is a cross-sectional view showing the structure of a chip scale package according to a fourth embodiment of the present invention.
도시된 바와 같이, 칩 스케일 패키지는 실장면적을 최소화하기 위해서 다이 패드리스 리드 프레임(die padless lead frame)(45)의 아웃 리드(47) 영역이 하부방향으로 단차가 형성되어 있고, 하부면 에지부분에 본딩 패드들이 배열되어 있는 반도체 칩(51)은 폴리이미드 테이프(43)를 개재하여 다이 패드리스 리드 프레임(45)상에 부착되어 있는 한편, 반도체 칩(51)의 본딩 패드(48)에는 다이 패드리스 리드 프레임(45)의 이너 리드(49)와 전기적으로 도통할 수 있도록 저저항 금속 와이어(44)가 와이어 본딩되어 있으며, 반도체 칩(51)의 상부면과 반도체 칩(51)의 하부 방향으로 다이 패드리스 리드 프레임(45)의 아웃 리드(47) 노출될 수 있도록 몰딩 컴파운드(42)에 의해 몰딩되어 있는 구조를 갖고 있다. 이는 하부면 에지부분에 본딩 패드(48)가 배열되는 반도체 칩(51)을 이용하여 제조한 칩 스케일 패키지 구조에 대한 것이다. 물론 상기 제 2 실시예와 동일하게 폴리이미드 테이프(43)를 제거한 상태에서의 칩 스케일 패키지를 제조하는 것 또한 가능하다.As shown, the chip scale package has a stepped portion in the out lead 47 area of the die padless lead frame 45 in a downward direction in order to minimize the mounting area. The semiconductor chip 51 in which the bonding pads are arranged is attached on the die padless lead frame 45 via the polyimide tape 43, while the die is bonded to the bonding pad 48 of the semiconductor chip 51. The low resistance metal wire 44 is wire bonded so as to be electrically connected to the inner lead 49 of the padless lead frame 45, and the upper surface of the semiconductor chip 51 and the lower direction of the semiconductor chip 51 are connected. Therefore, it has a structure molded by the molding compound 42 so that the out lead 47 of the die padless lead frame 45 can be exposed. This is for the chip scale package structure manufactured using the semiconductor chip 51 in which the bonding pads 48 are arranged at the bottom edge. Of course, it is also possible to manufacture a chip scale package with the polyimide tape 43 removed in the same manner as in the second embodiment.
이와 같은 구조의 칩 스케일 패키지 또한 상기에서 언급한 바와 같이 실장면적 최소화, 제품의 제조 원가 절감, 제조 공정의 단축 및 공정 시간 단축을 통해 생산성을 향상시킬 수 있다.As described above, the chip scale package may also improve productivity through minimizing the mounting area, reducing the manufacturing cost of the product, shortening the manufacturing process, and shortening the process time.
도 8은 본 발명의 제 5 실시예에 의한 칩 스케일 패키지의 구조를 나타낸 단면도이다.8 is a cross-sectional view showing the structure of a chip scale package according to a fifth embodiment of the present invention.
도시된 바와 같이, 칩 스케일 패키지 구조는 제 4 실시예에 나타낸 폴리이미드 테이프(43)와 저저항 금속 와이어(44)를 제거한 상태에서 반도체 칩(51)과 다이 패드리스 리드 프레임(45) 사이에 개재되어 반도체 칩(51)과 다이 패드리스 리드 프레임(45)을 전기적으로 접속 및 접착하는 이방성 도전막(70)이 사용되며, 반도체 칩(51)과 이방성 도전막(70)간의 전도성을 높이고자 반도체 칩(51)의 본딩 패드(미도시)상에 솔더 범프(72)가 형성되어 있는 것을 제외하면 제 4 실시예와 동일한 구조를 갖고 있다.As shown, the chip scale package structure is formed between the semiconductor chip 51 and the die padless lead frame 45 with the polyimide tape 43 and the low resistance metal wire 44 removed in the fourth embodiment removed. An anisotropic conductive film 70 is disposed to electrically connect and bond the semiconductor chip 51 and the die padless lead frame 45 to each other, and to increase conductivity between the semiconductor chip 51 and the anisotropic conductive film 70. The solder bump 72 is formed on the bonding pad (not shown) of the semiconductor chip 51, and has the same structure as the fourth embodiment.
이와 같은 구조의 칩 스케일 패키지 구조 또한 상기에서 언급한 바와 같은 동일한 효과를 기대할 수 있다.The chip scale package structure of such a structure can also expect the same effect as mentioned above.
또한, 본딩 패드가 에지부분과 센터부분에 배열된 반도체 칩에 대해 설명하였지만, 반도체 칩의 본딩 패드 배열 위치에 대한 또 다른 변형예로 반도체 칩의 일면에 본딩 패드들이 고르게 분산 배열되는 것을 들수 있는데, 이런 반도체 칩을 사용하여 상기와 같은 구조의 칩 스케일 패키지를 제조하는 것이 가능하다.In addition, although the semiconductor chip in which the bonding pads are arranged at the edge portion and the center portion has been described, another variation of the bonding pad arrangement position of the semiconductor chip is that the bonding pads are evenly distributed on one surface of the semiconductor chip. Using such a semiconductor chip, it is possible to manufacture a chip scale package having the above structure.
이상에서 살펴본 바와 같이, 본 발명은 반도체 칩이 전기적으로 연결된 다이 패드리스 리드 프레임의 아웃 리드에 단차를 형성하고, 반도체 칩의 일면과 아웃 리드의 측단면을 몰딩 컴파운드의 외측면 이상으로 노출되지 않도록 몰딩함으로써 칩 스케일 패키지의 제조 공정 단순화, 공정 시간의 단축, 실장면적의 최소화, 원가절감 및 생산성 향상의 효과를 기대할 수 있다.As described above, the present invention forms a step in the out lead of the die padless lead frame to which the semiconductor chip is electrically connected, so that one side of the semiconductor chip and the side end surface of the out lead are not exposed beyond the outer side of the molding compound. Molding is expected to simplify the manufacturing process of chip scale packages, shorten the process time, minimize the mounting area, reduce costs and improve productivity.
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| KR1019970024803A Ceased KR19990001459A (en) | 1997-06-16 | 1997-06-16 | Chip scale package |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990001459A (en) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0831988A (en) * | 1994-07-20 | 1996-02-02 | Nec Corp | Sealing structure of tape carrier package |
| JPH08125066A (en) * | 1994-10-26 | 1996-05-17 | Dainippon Printing Co Ltd | Resin-sealed semiconductor device, lead frame used therefor, and method of manufacturing resin-sealed semiconductor device |
| JPH0992775A (en) * | 1995-09-22 | 1997-04-04 | Hitachi Cable Ltd | Semiconductor device |
| KR19980027396A (en) * | 1996-10-16 | 1998-07-15 | 문정환 | Multi-Pin Bump Lead Package |
| KR200156932Y1 (en) * | 1996-06-29 | 1999-09-15 | 김영환 | Stacked modular chip size package |
-
1997
- 1997-06-16 KR KR1019970024803A patent/KR19990001459A/en not_active Ceased
Patent Citations (5)
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19970616 |
|
| PG1501 | Laying open of application | ||
| A201 | Request for examination | ||
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 20020611 Comment text: Request for Examination of Application Patent event code: PA02011R01I Patent event date: 19970616 Comment text: Patent Application |
|
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20040527 Patent event code: PE09021S01D |
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| E601 | Decision to refuse application | ||
| PE0601 | Decision on rejection of patent |
Patent event date: 20040930 Comment text: Decision to Refuse Application Patent event code: PE06012S01D Patent event date: 20040527 Comment text: Notification of reason for refusal Patent event code: PE06011S01I |