KR19980073522A

KR19980073522A - 파워다운모드를 지원하는 반도체 메모리 장치와 이를 구비한 컴퓨터 시스템 및 이의 제어방법

Info

Publication number: KR19980073522A
Application number: KR1019970008838A
Authority: KR
Inventors: 이병래
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1997-03-15
Filing date: 1997-03-15
Publication date: 1998-11-05
Also published as: US6065124A

Abstract

본 발명은 파워다운모드시 메모리 제어신호의 입력단이 외부와 전기적으로 차단되어 누설 전류가 발생되지 않는 반도체 메모리 장치와 이를 구비한 컴퓨터 시스템 및 이의 제어방법에 관한 것으로, 파워다운모드시 메모리 제어부(25)로부터 출력되는 메모리 제어신호(27)를 입력받아 메인 메모리(30)로 제공하는 버퍼(80)가 인엑티브 상태가 되어 메모리 제어부(25)와 메인 메모리(30)가 전기적으로 단절된다. 이어 메모리 제어부(25)의 공급 전원을 차단되고, 메인 메모리(30)를 구성하는 DRAM은 셀프리플레쉬 모드를 수행하게 된다.

Description

파워다운모드를 지원하는 반도체 메모리 장치와 이를 구비한 컴퓨터 시스템 및 이의 제어방법

본 발명은 파워다운모드(power down mode)를 지원하는 반도체 메모리 장치(semiconductor memory apparatus)와 이를 구비한 컴퓨터 시스템(computer system) 및 이의 제어방법에 관한 것으로서, 구체적으로는 파워다운모드시 메모리 제어신호의 입력단이 외부와 전기적으로 차단되어 누설 전류(leakage current)가 발생되지 않는 반도체 메모리 장치와 이를 구비한 컴퓨터 시스템 및 이의 제어방법에 관한 것이다.

현재, 컴퓨터 시스템에 사용되는 반도체 메모리 장치의 경우 여러 종류가 사용되고 있다. 특히, DRAM(dynamic random access memory)의 경우 그 특성상 많은 사용을 보이고 있다. DRAM은 일반적으로 다음과 같은 특성을 지니고 있다.

MOS의 축전기에 저장된 전하를 이용하여 0과 1을 나타내는 방식을 사용한다. 축전기는 시간이 지나면 방전되어 그 내용을 잃어버리므로 내용을 유지하기 위해서는 일정한 주기마다 재생 펄스를 공급하여 재생작업을 해 주어야 한다. 이러한 재생 동작을 리플레쉬(refresh) 동작이라 한다. 이와 같이, DRAM을 사용하는 경우에는 해당 장치의 엑세스(access)가 없을 때라도 주기적으로 리플레쉬 동작이 수행 되야 한다. 이 리플레쉬 방법에는 일반적으로 RAS ONLY, CAS-BEFORE-RAS, SELF-REFLESH 등의 방법이 있다. 이러한 DRAM은 집적도가 크고 속도가 빨라 현재 컴퓨터 시스템에서 주기억장치로 가장 많이 사용되고 있다.

한편, 휴대용 컴퓨터(portable computer)는 그 전원 사용량을 감소시키기 위해 '파워다운모드(power down mode)'라 불리는 전원 절약 기능을 일반적으로 구비하고 있다. 휴대용 컴퓨터에 전원이 인가된 상태에서 일정 시간 사용하지 않는 경우 등에 이 파워다운모드가 실행되는데 그 동작을 첨부 도면 도 1을 사용하여 설명하면 다음과 같다.

도 1은 종래의 휴대용 컴퓨터의 계략적인 회로구성을 보여주는 블록도이다.

도 1에 도시된바와 같이, 종래의 휴대용 컴퓨터는 CPU(10)와, 시스템제어부(20)와, 메인 메모리(30)와, 보조메모리(40)와, 입출력부(50)와, 마이컴(60)과, 전원공급부(70)를 포함하여 구성된다. 상기 시스템제어부(20)는 내부의 여러 부분을 제어하기 위한 여러 부분으로 구성되며, 그 중 상기 메인 메모리(30)를 제어하기 위한 메모리 제어부(25)를 포함하여 구성되고 있다. 그리고 상기 전원공급부(70)는 내부에 필요한 전원(VCC1, VCC2, MICOMVCC 등...)을 해당 부분으로 공급하고, 이의 전원공급 제어는 상기 마이컴(60)에 의해 이루어진다.

한편, 이러한 구성을 갖는 휴대용 컴퓨터 시스템에서, 상술한바와 같은 일정한 조건이 만족되면 파워다운모드가 실행된다. 파워다운모드가 실행되면 상기 마이컴(60)은 상기 전원공급부(70)를 제어하여 필요한 부분을 제외하고는 전원 공급을 차단하게 된다.

이때, 파워다운모드는 통상적으로 'SUSPEND_TO_RAM 모드'와 'SUSPEND_TO_DISK 모드'라 불리는 두 가지 방식으로 분류되고 있다. 상기 SUSPEND_TO_RAM 모드의 실행시에는 현재 시스템의 상태를 상기 메인 메모리(30)에 저장하게 되고, SUSPEND_TO_DISK 모드의 실행시에는 그 저장을 보조메모리(40)인 하드디스크에 저장하게 된다.

그런데, SUSPEND_TO_RAM 모드의 실행시에 메인 메모리(30)를 DRAM으로 구성한 경우에는 이 DRAM을 리플레쉬하기 위한 메모리 제어부(25) 부분은 항상 동작 상태에 있어야 한다. 그러나 이 메모리 제어부(25)는 통상 코어 칩(core chip)으로 구성된 시스템 제어부(20) 내에 구성된다. 그러므로 이 부분과 코어 칩의 다른 부분과 전원 분할(power partition)이 되어 있지 않음으로 시스템 제어부(20)에 전원이 인가되어 이로 인하여 전원의 소비가 발생되는 문제점을 가지고 있었다.

이상과 같이 종래에는 DRAM 컨트롤러가 항상 동작 상태에 있어야 하므로 파워다운모드의 수행 중에도 이로 인한 전원 소모가 계속적으로 발생되는 문제점이 있었다.

이런 문제점을 극복하기 위해 상기 시스템 제어부(20)내에서 각 부분을 전원 분할을 실시 해야 하나 이를 완벽하게 구현하기는 대단히 어려운 문제이다. 어느 정도 시스템 제어부(20)에서 메모리 제어부(25)가 다른 부분과 전원 분할이 이루어 진다 하여도 누설 전류가 발생하게 되어 여전히 전원소비는 일어나게 된다. 실질적으로 이러한 문제점까지 감안하여 시스템 제어부(20)를 설계하는 것은 대단히 어려운 문제이다.

한편, DRAM의 경우 일정 시간 동안 엑세스가 없는 경우 내부의 셀프리플레쉬 기능이 동작하여 자체적으로 리플레쉬 되는 기능을 지원하고 있는 DRAM이 있다. 이러한 경우 상기 메모리 제어부(25)의 제어 동작이 별도로 필요하지는 않게 되나 회로의 특성상 DRAM의 각 핀으로부터 누설전류가 발생하게 된다.

본 발명의 목적은 상술한 문제점을 해결하기 위해 제안된 것으로서, 파워다운모드를 지원하는 반도체 메모리를 제공하는데 있다.

본 발명의 다른 목적은, 파워다운모드의 실행시에 메모리 제어부의 전원 공급을 차단하여 전원의 소모가 감소되는 컴퓨터 시스템 및 이의 제어방법을 제공하는데 있다.

도 1은 종래의 휴대용 컴퓨터의 계략적인 회로구성을 보여주는 블록도,

도 2는 본 발명의 제1 실시예에 따른 휴대용 컴퓨터의 회로구성의 블록도,

도 3은 본 발명의 제1 실시예에 따른 휴대용 컴퓨터의 제어방법의 흐름도,

도 4는 본 발명의 제2 실시예에 따른 휴대용 컴퓨터의 회로구성의 블록도,

도 5는 본 발명의 제2 실시예에 따른 메인 메모리의 제어방법의 흐름도.

*도면의 주요 부분에 대한 부호의 설명*

10 : CPU20 : 시스템 제어부

25 : 메모리 제어부27 : 메모리 제어신호

30, 35 : 메인 메모리40 : 보조 메모리

50 : 입출력부60 : 마이컴

62 : 파워다운신호70 : 전원공급부

80, 85 : 버퍼

(구성)

상술한 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 복수의 전원을 공급하는 전원공급부와; 상기 전원공급부로부터 제1 전원을 공급받아 동작되고, 상기 전원공급부의 전원 공급을 제어하는 전원제어부와; 상기 전원공급부로부터 제2 전원을 공급받아 동작되고, 셀프리플레쉬 기능을 구비한 반도체 메모리 장치로 구성된 메인 메모리와; 상기 제2 전원을 공급받아 동작되고, 소정의 메모리 제어신호를 입력받고, 정상 동작시 이를 상기 메인 메모리로 제공하며, 파워다운모드시에 상기 전원제어부의 제어를 받아 상기 메모리 제어신호의 출력을 차단하는 제어신호전달부와; 상기 전원공급부로부터 제3 전원을 공급받아 동작되고, 상기 메모리 제어신호를 제공하여 상기 메인 메모리를 제어하는 메모리 제어부를 포함하고, 상기 파워다운모드시에 상기 전원제어부는 상기 제어신호전달부를 제어하여 상기 메모리 제어부와 상기 메인 메모리를 전기적으로 단절시키고, 상기 전원공급부를 제어하여 상기 제3 전원의 공급을 차단한다.

이 실시예에 있어서, 상기 메인 메모리는 셀프리플레쉬 기능을 구비한 DRAM으로 구성된다.

이 실시예에 있어서, 상기 제어신호전달부는 인엑티브시 입출력단이 하이 인피던스 상태를 유지하는 버퍼로 구성된다.

본 발명의 다른 특징에 의하면, 컴퓨터 시스템은 : 복수의 전원을 공급하는 전원공급부와; 상기 전원공급부로부터 제1 전원을 공급받아 동작되고, 상기 전원공급부의 전원 공급을 제어하는 전원제어부와; 상기 전원공급부로부터 제2 전원을 공급받아 동작되고, 소정의 메모리 제어신호를 입력받아 이에 응답하여 해당되는 동작을 수행하며, 파워다운모드시 상기 전원제어부의 파워다운신호를 입력받아 해당 입출력단이 하이 인피던스 상태로 되는 반도체 메모리 장치로 구성된 메인 메모리와; 상기 전원공급부로부터 제3 전원을 공급받아 동작되고, 상기 메모리 제어신호를 제공하여 상기 메인 메모리를 제어하는 메모리 제어부를 포함한다.

이 실시예에 있어서, 상기 메인 메모리는 상기 메모리 제어신호를 입력받아 내부로 제공하고, 상기 파워다운신호의 입력에 응답하여 상기 메모리 제어신호의 입력을 차단하는 제어신호전달부를 포함한다.

이 실시예에 있어서, 상기 제어신호전달부는 인엑티브시 입력단이 하이 인피던스 상태를 유지하는 버퍼로 구성된다.

이 실시예에 있어서, 상기 메인 메모리는 정상적인 동작을 수행 중 상기 메모리 제어부로부터 소정의 리플레쉬신호가 입력되면, 그 후 소정의 시간 동안 외부로부터 엑세스가 없는가를 판단하는 단계와; 상기 리플레쉬신호가 입력후 소정의 시간 동안 외부로부터 엑세스가 없으면 셀프리플레쉬모드를 수행하여 셀프리플레쉬 동작을 수행하는 단계와; 파워다운신호가 입력되는가 판단하여 입력시 상기 버퍼를 인엑티브 상태로 하여 파워다운모드를 수행하는 단계와; 파워다운모드가 계속되는가를 판단하여 종료되면 상기 버퍼를 엑티브 상태로 하고, 상기 셀프리플레쉬동작을 정지하고 정상 동작을 수행하는 단계로 진행하는 단계를 포함한다.

본 발명의 또 다른 특징에 의하면 : 제1 전원을 공급받고 소정의 메모리 제어신호를 출력하는 메모리 제어부와, 제2 전원을 공급받고 상기 메모리 제어신호를 입력받아 출력하는 제어신호전달부와, 제2 전원을 공급받고 상기 제어신호전달부를 통해 상기 메모리 제어신호를 제공받아 이에 응답하여 해당 동작을 수행하는 메인 메모리와, 상기 제1 내지 제3 전원을 제공하는 전원공급부와, 상기 제3 전원을 공급받고 파워다운모드시 상기 제어신호전달부 및 상기 전원공급부를 제어하는 전원제어부를 포함하는 컴퓨터 시스템의 제어방법은 : 상기 파워다운모드가 시작되면, 시스템 바이오스에 의해 해당되는 레지스터 값이 상기 메인 메모리에 저장되는 단계와; 상기 메모리 제어부로부터 소정의 리플레쉬신호가 상기 메인 메모리로 출력하고 상기 메인 메모리의 DRAM을 엑세스하지 않고 일정시간 대기하여 상기 DRAM이 셀프리플레쉬 동작을 수행하는 단계와; 상기 전원제어부는 파워다운신호를 상기 제어신호전달부로 출력하여 인엑티브 상태로 하여 상기 DRAM과 상기 메모리 제어부를 전기적으로 단절시키는 단계와; 상기 전원제어부는 상기 전원공급부를 제어하여 상기 제1 전원의 공급을 차단하는 단계와; 파워다운모드가 종료되는가를 판단하는 단계와; 파워다운모드 종료시 상기 전원제어부는 상기 전원공급부를 제어하여 상기 제1 전원이 공급되게 하는 단계와; 상기 전원제어부는 상기 제어신호전달부를 엑티브 상태로 하여 상기 DRAM 과 상기 메모리 제어부가 전기적으로 연결되게 하는 단계와; 상기 메모리 제어부가 상기 메인 메모리를 엑세스하여 정상동작 상태로 복귀되는 단계와; 상기 시스템 바이오스에 의해 상기 메인 메모리에 저장된 레지스터 값들은 해당 레지스터에 재 설정하는 단계를 포함한다.

본 발명의 또 다른 특징에 의하면, 소정의 메모리셀블록과, 상기 메모리셀블록을 제어하여 데이터의 기입/독출 동작 및 상기 메모리셀블록의 리플레쉬 동작을 제어하는 제어부를 포함하여 구성된 반도체 메모리 장치는 : 외부로부터 입력되는 소정의 메모리 제어신호를 입력받아 상기 제어부로 제공하고, 소정의 제어신호의 입력에 응답하여 상기 메모리 제어신호의 입력을 차단하고 입력단이 하이 인피던스 상태로 되는 제어신호전달부를 포함한다.

이 실시예에 있어서, 상기 반도체 메모리 장치는 셀프리플레쉬 기능을 구비한 DRAM이다.

(작용)

이상과 같은 본 발명에 의하면, 파워다운모드시 상기 버퍼가 인엑티브되어 메인 메모리의 DRAM과 메모리 제어부가 전기적으로 단절되고, 상기 메모리 제어부의 전원 공급이 차단되어 상기 메모리 제어부의 전원 소모 감소 및 DRAM의 누설 전류가 차단되며, DRAM의 셀프리플레쉬 기능이 동작하여 안전하게 데이터를 유지할 수 있게 된다.

(실시예 1)

이하 본 발명의 제1 실시예를 첨부된 도면에 의거하여 상세히 설명한다.

도 2는 본 발명의 제1 실시예에 따른 휴대용 컴퓨터의 회로구성의 블록도이다.

도 2에서 도 1에 도시된 구성부분과 동일한 기능을 갖는 구성부분은 동일한 참조번호를 병기하고 그 설명은 생략한다.

도 2에 도시된바와 같이, 본 발명의 실시예에 따른 휴대용 컴퓨터는 CPU(10)와, 시스템제어부(20)와, 메인 메모리(30)와, 보조메모리(40)와, 입출력부(50)와, 마이컴(60)과, 전원공급부(70)와 버퍼(80)를 포함하여 구성된다. 상기 메인 메모리(30)는 셀프리플레쉬 기능을 구비한 DRAM으로 구성된다.

상기 시스템 제어부(20)내에 구성된 메모리 제어부(25)로부터 출력되는 메모리 제어신호(27)는 상기 버퍼(80)를 통하여 상기 메인 메모리(30)로 입력된다. 상기 전원공급부(70)는 시스템에 필요한 전원을 공급하는데, 이로부터 제공되고 있는 전원은 다음과 같다.

VCC1은 상기 마이컴(60)과, 상기 메인 메모리(30), 상기 버퍼(80) 외의 부분으로 제공되는 전원이다. MICOMVCC는 상기 마이컴(60)으로 제공되는 전원이며, VCC2는 상기 메인 메모리(30)와 상기 버퍼(80)로 제공되는 전원이다. 상기 VCC1은 파워다운모드시에 그 전원 공급이 차단되어 전원의 소비를 절약하게 되며, 이때, 상기 버퍼(80)는 상기 마이컴(60)에 의해 제어되어 인엑티브(inactive) 상태로 된다. 즉, 상기 버퍼(80)는 상기 마이컴(60)의 제어를 받아 내부 게이트(gate)가 인엑티브 되었을 경우 그 출력단은 하이인피던스(hi-impedance) 상태를 유지하여 상기 메모리 제어부(25)와 상기 메인 메모리(30)를 구성하는 DRAM의 연결이 전기적으로 단절 상태로 된다.

따라서, 파워다운모드가 실행되면 상기 버퍼(80)는 인엑티브되고 상기 전원 VCC1의 공급이 차단되는데 이때 소정의 시간이 경과된 후 상기 메인 메모리(30)를 구성하고 있는 DRAM은 셀프리플레쉬 기능이 동작하여 셀프리플레쉬 동작을 수행한다.

이상과 같이 구성된 휴대용 컴퓨터의 제어방법을 첨부도면 도 3을 참조하여 상세히 설명한다.

도 3은 본 발명의 제1 실시예에 따른 휴대용 컴퓨터의 제어방업의 흐름도이다.

도 3을 참조하여, 단계 S100에서 파워다운모드(SUSPEND_TO_RAM 모드로)가 시작되면, 단계 S110에서는 내부의 시스템 바이오스(SYSTEM BIOS)는 CPU(10), 시스템 제어부(20), 입출력부(50) 내의 내부 레지스터 값을 메인 메모리(30)에 저장한다.

이어 단계 S120에서는 메모리 제어부(25)로부터 CAS-BEFORE-RAS 리플레쉬 신호가 상기 메인 메모리(30)로 출력되고, 상기 메인 메모리(30)의 DRAM을 엑세스하지 않고 일정시간 대기하여 상기 DRAM이 셀프리플레쉬 동작이 수행되게 한다.

이어 단계 S130에서 상기 마이컴(60)은 버퍼(80)의 게이트를 인엑티브 상태로 하여 상기 DRAM과 메모리 제어부(25)를 전기적으로 단절시키고, 단계 S140에서 전원공급부(70)를 제어하여 VCC1의 공급을 차단하고, 단계 S150으로 진행하여 파워다운모드가 종료되는가를 판단한다.

계속해서, 파워다운모드가 종료되고 정상상태로 복구되는 과정은 다음과 같다.

단계 S200에서 상기 마이컴(60)은 상기 전원공급부(70)를 제어하여 VCC1이 공급 되도록 한다. 이어 단계 S210에서는 상기 버퍼(80)의 게이트를 엑티브 상태로 하여 상기 메인 메모리(30)와 상기 메모리 제어부(25)가 전기적으로 연결 되도록 한다.

단계 S220에서는 메모리 제어부(25)가 상기 메인 메모리(30)를 엑세스하면, 상기 DRAM은 정상동작 상태로 복구되고, 단계 S230에서는 시스템 바이오스에 의해서 상기 메인 메모리(30)에 저장된 레지스터 값들은 해당 레지스터에 재설정 된다.

(실시예 2)

다음은 본 발명의 제2 실시예를 첨부 도면 도 4를 참조하여 상세히 설명한다.

도 4는 본 발명의 제2 실시예에 따른 휴대용 컴퓨터의 회로구성의 블록도이다.

도 4에 도시된 휴대용 컴퓨터의 회로구성은 상술한 제1 실시예와 동일한 회로구성은 생략하여 도시하였다. 이 회로 구성은 메모리 제어부(25)를 포함하는 시스템 제어부(20)와, 마이컴(60)과 내부에 버퍼(85)를 포함하는 DRAM으로 구성된 메인 메모리(35)를 포함하여 구성된다.

상기 버퍼(85)는 상기 메모리 제어부(25)로부터 제공되는 메모리 제어신호(RAS#, CAS#, WE#, OE#)(27)를 입력받아 내부로 제공하게 되며, 그 제어는 상기 마이컴(60)에 의해 제어된다. 이러한 구성을 갖고 있을 때, 파워다운모드의 실행시 상기 마이컴(60)은 상기 버퍼(85)를 인엑티브 되도록 제어하고 해당 전원(VCC1)의 공급을 차단한다. 이러한 파워다운모드의 동작은 제1 실시예에서와 동일하다.

이와 같이 파워다운모드가 수행될 때, 상기 메인 메모리(35)의 DRAM 제어를 첨부 도면 도 5를 참조하여 구체적으로 설명한다.

도 5는 본 발명의 제2 실시예에 따른 메인 메모리의 제어방법의 흐름도이다.

도 5를 참조하여, 단계 300에서는 정상적인 동작을 수행하며, 단계 S310에서 상기 메모리 제어부(25)로부터 리플레쉬신호(CAS-BEFORE-RAS)가 입력되면 계속해서 단계 S320으로 진행하여 소정의 일정 시간 동안 외부로부터 엑세스가 없는가를 판단한다. 리플레쉬신호의 입력이 없거나 소정의 일정 시간내에 엑세스가 발생되면 상기 단계 S300으로 진행하여 정상 동작을 계속하게 된다.

일정 시간 동안 엑세스가 발생되지 않으면, 단계 S330으로 진행하여 셀프리플레쉬모드를 수행하여 셀프리플레쉬 동작을 수행한다. 이어 단계 S340으로 진행하여 파워다운신호(62)가 입력되는가 판단한다. 즉, 상기 마이컴(60)으로부터 상기 버퍼(85)를 인엑티브 상태로 하기 위한 파워다운신호(62)가 입력되는가 판단한다.

상기 파워다운신호(62)가 입력되면, 단계 S350으로 진행하여 DRAM 파워다운모드가 수행된다. 즉, 상기 버퍼(85)가 인엑티브상태가 되므로 DRAM의 모든 핀이 하이 인피던스 상태로 된다. 그리고 단계 S360에서는 파워다운모드가 계속되는가를 판단하여 종료되면 상기 단계 S300으로 진행하여 정상 동작이 이루어진다. 즉, 상기 마이컴(60)으로부터 상기 버퍼(85)를 엑티브 시키기 위한 신호가 입력되면, 상기 버퍼(35)는 엑티브상태로 된다.

이상의 제1 및 제2 실시예에서와 같이, 메모리 제어부(25)와 메인 메모리(30, 35)가 파워다운모드시 전기적으로 단절되므로 상기 메모리 제어부(25)의 전원공급을 차단하여 전원의 소모를 더욱 감소 시킬 수 있게 된다.

그리고 이상과 같은 기능을 이용하면, 컴퓨터 시스템의 일반적인 파워오프모드(power off mode)를 대신하여 파워다운모드를 사용하면 시스템의 부팅(booting) 시간보다 훨씬 짧은 시간에 컴퓨터 시스템을 사용할 수 있는 상태로 만들 수 있다.

즉, 이상과 같은 본 발명에 의하면 파워다운모드시에 그 전원의 소비가 극히 적음으로 파워오프모드를 대신하여 파워다운모드를 사용하여도 된다. 이렇게 되면, 한번의 정상적인 부팅으로 컴퓨터 시스템의 사용시 일일이 부팅하는 과정을 수행하지 않아도 된다.

이상과 같은 본 발명에 의하면, 전원의 구성을 종래와 달리하여 DRAM만을 완전히 격리하고 파워다운모드시 메모리 제어부(25)의 전원 공급이 차단되도록 하므로 시스템 제어부(20)의 칩 설계가 용이해지고 전원의 분배를 조정하는 로직(logic)이 간단해 지며, 전원의 소모를 상당히 줄일 수 있는 효과가 있다.

Claims

복수의 전원(VCC1, VCC2, MICOMVCC)을 공급하는 전원공급부(70)와;

상기 전원공급부(70)로부터 제1 전원(MICOMVCC)을 공급받아 동작되고, 상기 전원공급부(70)의 전원 공급을 제어하는 전원제어부(60)와;

상기 전원공급부(70)로부터 제2 전원(VCC2)을 공급받아 동작되고, 셀프리플레쉬 기능을 구비한 반도체 메모리 장치로 구성된 메인 메모리(30)와;

상기 제2 전원(VCC2)을 공급받아 동작되고, 소정의 메모리 제어신호(27)를 입력받고, 정상 동작시 이를 상기 메인 메모리(30)로 제공하며, 파워다운모드시에 상기 전원제어부(60)의 제어를 받아 상기 메모리 제어신호(27)의 출력을 차단하는 제어신호전달부(80)와;

상기 전원공급부(70)로부터 제3 전원(VCC1)을 공급받아 동작되고, 상기 메모리 제어신호(27)를 제공하여 상기 메인 메모리(30)를 제어하는 메모리 제어부(25)를 포함하고,

상기 파워다운모드시에 상기 전원제어부(60)는 상기 제어신호전달부(80)를 제어하여 상기 메모리 제어부(25)와 상기 메인 메모리(30)를 전기적으로 단절시키고, 상기 전원공급부(70)를 제어하여 상기 제3 전원(VCC1)의 공급을 차단하는 컴퓨터 시스템.
제 1 항에 있어서,

상기 메인 메모리(30)는 셀프리플레쉬 기능을 구비한 DRAM으로 구성되는 컴퓨터 시스템.
제 1 항에 있어서,

상기 제어신호전달부(80)는 인엑티브시 입출력단이 하이 인피던스 상태를 유지하는 버퍼로 구성되는 컴퓨터 시스템.
복수의 전원(VCC1, VCC2, MICOMVCC)을 공급하는 전원공급부(70)와;

상기 전원공급부(70)로부터 제1 전원(MICOMVCC)을 공급받아 동작되고, 상기 전원공급부(70)의 전원 공급을 제어하는 전원제어부(60)와;

상기 전원공급부(70)로부터 제2 전원(VCC2)을 공급받아 동작되고, 소정의 메모리 제어신호(27)를 입력받아 이에 응답하여 해당되는 동작을 수행하며, 파워다운모드시 상기 전원제어부(60)의 파워다운신호를 입력받아 해당 입출력단이 하이 인피던스 상태로 되는 반도체 메모리 장치로 구성된 메인 메모리(35)와;

상기 전원공급부(70)로부터 제3 전원(VCC1)을 공급받아 동작되고, 상기 메모리 제어신호(27)를 제공하여 상기 메인 메모리(30)를 제어하는 메모리 제어부(25)를 포함하는 컴퓨터 시스템.
제 4 항에 있어서,

상기 메인 메모리(30)는

상기 메모리 제어신호(27)를 입력받아 내부로 제공하고, 상기 파워다운신호(62)의 입력에 응답하여 상기 메모리 제어신호(27)의 입력을 차단하는 제어신호전달부(85)를 포함하는 셀프리플레쉬 기능을 구비한 DRAM으로 구성되는 컴퓨터 시스템.
제 5 항에 있어서,

상기 제어신호전달부(80)는 인엑티브시 입력단이 하이 인피던스 상태를 유지하는 버퍼로 구성되는 컴퓨터 시스템.
제 4 항에 있어서,

상기 메인 메모리(35)는

정상적인 동작을 수행 중 상기 메모리 제어부(25)로부터 소정의 리플레쉬신호가 입력되면, 그 후 소정의 시간 동안 외부로부터 엑세스가 없는가를 판단하는 단계(S300∼S320)와;

상기 리플레쉬신호가 입력후 소정의 시간 동안 외부로부터 엑세스가 없으면 셀프리플레쉬모드를 수행하여 셀프리플레쉬 동작을 수행하는 단계(S330)와;

파워다운신호(62)가 입력되는가 판단하여 입력시 상기 버퍼(85)를 인엑티브 상태로 하여 파워다운모드를 수행하는 단계(S340, S350)와;

파워다운모드가 계속되는가를 판단하여 종료되면 상기 버퍼(85)를 엑티브 상태로 하고, 상기 셀프리플레쉬동작을 정지하고 정상 동작을 수행하는 단계로 진행하는 단계(S360)를 포함하는 것을 특징으로 하는 컴퓨터 시스템.
제1 전원(VCC1)을 공급받고 소정의 메모리 제어신호(27)를 출력하는 메모리 제어부(25)와, 제2 전원(VCC2)을 공급받고 상기 메모리 제어신호(27)를 입력받아 출력하는 제어신호전달부(80)와, 제2 전원(VCC2)을 공급받고 상기 제어신호전달부(80)를 통해 상기 메모리 제어신호(27)를 제공받아 이에 응답하여 해당 동작을 수행하는 메인 메모리(30)와, 상기 제1 내지 제3 전원(VCC1, VCC2, MICOMVCC)을 제공하는 전원공급부(70)와, 상기 제3 전원(MICOMVCC)을 공급받고 파워다운모드시 상기 제어신호전달부(80) 및 상기 전원공급부(70)를 제어하는 전원제어부(60)를 포함하는 컴퓨터 시스템의 제어방법에 있어서:

상기 파워다운모드가 시작되면, 시스템 바이오스에 의해 해당되는 레지스터 값이 상기 메인 메모리(30)에 저장되는 단계(S100,S110)와;

상기 메모리 제어부(25)로부터 소정의 리플레쉬신호가 상기 메인 메모리(30)로 출력하고 상기 메인 메모리(30)의 DRAM을 엑세스하지 않고 일정시간 대기하여 상기 DRAM이 셀프리플레쉬 동작을 수행하는 단계(S120)와;

상기 전원제어부(60)는 파워다운신호(62)를 상기 제어신호전달부(80)로 출력하여 인엑티브 상태로 하여 상기 DRAM과 상기 메모리 제어부(25)를 전기적으로 단절시키는 단계(S130)와;

상기 전원제어부(60)는 상기 전원공급부(70)를 제어하여 상기 제1 전원(VCC1)의 공급을 차단하는 단계(S140)와;

파워다운모드가 종료되는가를 판단하는 단계(S150)와;

파워다운모드 종료시 상기 전원제어부(60)는 상기 전원공급부(70)를 제어하여 상기 제1 전원(VCC1)이 공급되게 하는 단계(S200)와;

상기 전원제어부(60)는 상기 제어신호전달부(80)를 엑티브 상태로 하여 상기 DRAM 과 상기 메모리 제어부(25)가 전기적으로 연결되게 하는 단계(S210)와;

상기 메모리 제어부(25)가 상기 메인 메모리(30)를 엑세스하여 정상동작 상태로 복귀되는 단계(S220)와;

상기 시스템 바이오스에 의해 상기 메인 메모리(30)에 저장된 레지스터 값들은 해당 레지스터에 재 설정하는 단계(S230)를 포함하는 것을 특징으로 하는 컴퓨터 시스템의 제어방법.
소정의 메모리셀블록과, 상기 메모리셀블록을 제어하여 데이터의 기입/독출 동작 및 상기 메모리셀블록의 리플레쉬 동작을 제어하는 제어부를 포함하여 구성된 반도체 메모리 장치에 있어서:

외부로부터 입력되는 소정의 메모리 제어신호(27)를 입력받아 상기 제어부로 제공하고, 소정의 제어신호(62)의 입력에 응답하여 상기 메모리 제어신호(27)의 입력을 차단하고 입력단이 하이 인피던스 상태로 되는 제어신호전달부(80)를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제 7 항에 있어서,

상기 반도체 메모리 장치는 셀프리플레쉬 기능을 구비한 DRAM인 것을 특징으로 하는 반도체 메모리 장치.