KR19980060871A

KR19980060871A - Row Decoder for Semiconductor Memory Devices

Info

Publication number: KR19980060871A
Application number: KR1019960080238A
Authority: KR
Inventors: 김호기
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1996-12-31
Filing date: 1996-12-31
Publication date: 1998-10-07
Anticipated expiration: 2016-12-31
Also published as: KR100232893B1

Abstract

하이 레벨인 제 1 전위(Vpp)와 접지전위보다 낮은 레벨인 제 2 전위(Vneg)로 바이어스된 전압 변환기(VAR)와, 로우 어드레스 신호를 수신하는 로우 어드레스부(RA)와, 프리챠아지 신호(Vpri)와 연결된 게이트와, 전원전위와 연결된 소오스와, 상기 전압 변환부(VAR)의 입력단과 상기 로우 어드레스부(RA)에 연결된 드레인을 갖는 제 1 PMOS 트랜지스터를 포함하며, 상기 전압 변환기(VAR)의 입력 노드는 상기 제 1 PMOS의 드레인과 연결되고, 출력노드는 상기 워드 라인 드라이버의 입력단에 연결되는 디코더부(5)와; 직렬로 연결된 제 2 PMOS 트랜지스터와 NMOS 트랜지스터를 포함하며, 상기 전압 변환기의 출력 신호를 수신하는 입력단은 상기 제 2 PMOS 트랜지스터와 NMOS 트랜지스터의 공통 게이트인 워드 라인 드라이버로 이루어지는 반도체 메모리 장치용 로우 디코더를 제공하여 구성을 단순화 시킴은 물론 메모리 셀내의 누설 전류를 억제하는 효과를 얻을 수 있다.The voltage converter VAR biased to the first potential Vpp at a high level and the second potential Vneg at a level lower than the ground potential, a row address unit RA for receiving a row address signal, and a precharge signal. A first PMOS transistor having a gate connected to Vpri, a source connected to a power supply potential, an input terminal of the voltage converter VAR, and a drain connected to the row address unit RA; An input node is connected to a drain of the first PMOS, and an output node is connected to an input terminal of the word line driver; A row decoder for a semiconductor memory device includes a second PMOS transistor and an NMOS transistor connected in series, and an input terminal for receiving an output signal of the voltage converter includes a word line driver which is a common gate of the second PMOS transistor and the NMOS transistor. In addition, the configuration can be simplified, and an effect of suppressing leakage current in the memory cell can be obtained.

Description

Row Decoder for Semiconductor Memory Devices

본 발명은 반도체 메모리 장치의 로우 디코더(Row Decoder)에 관한 것으로, 특히 PMOS 트랜지스터를 사용한 워드 라인 드라이버부를 구동시키기 위하여 디코더부와 워드 라인 드라이버부 사이에 네거티브 전압 변환기를 제공하여 전원전위 Vpp와 소정의 네거티브 전압인 Vneg를 워드 라인 드라이버부의 입력전압으로 하는 로우 디코더에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a row decoder of a semiconductor memory device. In particular, a negative voltage converter is provided between a decoder unit and a word line driver unit to drive a word line driver unit using a PMOS transistor. A row decoder having a negative voltage Vneg as an input voltage of a word line driver section.

일반적으로, 로우 디코더의 워드 라인 드라이버부는 NMOS 트랜지스터를 사용하는 워드 라인 드라이버와 PMOS 트랜지스터를 사용한 워드 라인 드라이버부로 대별된다.Generally, the word line driver section of a row decoder is roughly divided into a word line driver using an NMOS transistor and a word line driver section using a PMOS transistor.

도 1 은 NMOS 트랜지스터를 사용한 종래의 워드 라인 드라이버부를 설명하기 위하여 로우 디코더를 개략적으로 도시한 회로도로서, 로우 어드레스를 수신하는 디코더부(1)와, 디코더부(1)의 출력을 수신하여 워드 라인을 구동시키는 워드 라인 드라이버부(2)를 포함하며, 전술한 것처럼, 워드 라인 드라이버부(2)는 NMOS 트랜지스터로 구성된다. 종래의 로우 디코더의 일예를 도시한 도 1 에서는 하이 레벨 전압 인가시에 발생하는 NMOS 트랜지스터의 스레쉬홀드 전압치(Vth) 정도의 전압 강하를 방지하기 위하여 더블 부츠트랩 방법을 사용하고 있다. 즉, 게이트 노드가 전원전위 Vcc로 바이어스된 NMOS 트랜지스터(N1)를 사용하여 노드(n1)에서 더블 부츠트랩 현상이 일어날 수 있게 하였다. 이러한 부츠트랩 현상을 발생시키기 위해서는 로우 디코더 자체내의 신호간 타이밍이 매우 중요하다. 예를 들어, 워드 라인 드라이버부(2)의 구동 트랜지스터(Ndrv)의 게이트에 인가되는 노드(n1)의 전압과 드레인에 인가되는 전압(Vpx)에 있어서, 먼저 노드(n1)의 전위가 Vcc-Vth로 충전된 후에 드레인 인가 전압(Vpx)이 인가되어야만 노드(n1)에서 부츠트랩이 발생하지만, 그렇지 않은 경우에는 노드(n1)에서 부츠트랩 현상이 일어나지 않게되어 워드 라인 드라이버부(2)의 구동 트랜지스터(Ndrv)에 의하여 워드 라인(WL)으로 충분한 전위가 전달되지 못하게 된다. 이러한 문제점을 해결하기 위해서는 로우 디코더 자체 신호간의 타이밍을 정확히 조정하여야 하며 이는 로우 디코더의 동작 순도가 감소되는 원인이 된다. 또한, 구동 트랜지스터(Ndrv)의 소오스 팔로우(source follow) 효과에 의해서도 속도가 감소된다.1 is a circuit diagram schematically showing a row decoder for explaining a conventional word line driver unit using an NMOS transistor. The decoder 1 receives a row address and the output of the decoder unit 1 receives a word line. And a word line driver section 2 for driving the word line driver section. As described above, the word line driver section 2 is composed of an NMOS transistor. In FIG. 1, which illustrates an example of a conventional row decoder, a double bootstrap method is used to prevent a voltage drop about the threshold voltage value Vth of an NMOS transistor generated when a high level voltage is applied. That is, the double bootstrap phenomenon may occur at the node n1 using the NMOS transistor N1 in which the gate node is biased with the power supply potential Vcc. In order to generate such a bootstrap phenomenon, the inter-signal timing in the row decoder itself is very important. For example, in the voltage of the node n1 applied to the gate of the driving transistor Ndrv of the word line driver unit 2 and the voltage Vpx applied to the drain, first, the potential of the node n1 is Vcc−. Boot trap occurs at node n1 only when the drain applied voltage Vpx is applied after being charged to Vth. Otherwise, the bootstrap phenomenon does not occur at node n1, thereby driving the word line driver 2. By the transistor Ndrv, sufficient potential is not transferred to the word line WL. In order to solve this problem, the timing between the row decoders' own signals must be accurately adjusted, which causes a decrease in the operation purity of the row decoders. In addition, the speed is also reduced by the source follow effect of the driving transistor Ndrv.

도 2 는 PMOS 트랜지스터를 사용한 종래의 워드 라인 드라이버부를 설명하기 위하여 로우 디코더를 개략적으로 도시한 회로도이다. 도시된 것처럼, 워드라인을 구동하기 위하여 PMOS 트랜지스터를 구동 트랜지스터(Pdrv)로 사용한 경우에는, 더블 부츠트랩이 필요하지 않으며 소오스 팔로우 효과의 문제점도 없기 때문에, 워드 라인 드라이버부에 NMOS 트랜지스터를 사용한 경우보다 속도가 증가된다는 장점이 있다. 그러나, PMOS형의 구동 트랜지스터(Pdrv)를 사용하는 경우에는 프리챠아지 사이클시에 워드 라인(WL)을 접지전위(Vss)로 방전시키기 위하여 PMOS형의 구동 트랜지스터(Pdrv)와 병렬로 연결되는 NMOS 트랜지스터(N2)가 추가적으로 필요하게 되며, 따라서 NMOS 트랜지스터(N2)를 제어하기 위하여 디코더부(3)에 반전기(A3)를 추가하여야 하는 문제가 있었다.2 is a circuit diagram schematically showing a row decoder in order to explain a conventional word line driver section using a PMOS transistor. As shown in the figure, when the PMOS transistor is used as the driving transistor Pdrv to drive the word line, a double bootstrap is not required and there is no problem of the source follow effect. The advantage is that speed is increased. However, in the case of using the PMOS driving transistor Pdrv, an NMOS connected in parallel with the PMOS driving transistor Pdrv in order to discharge the word line WL to the ground potential Vss during the precharge cycle. Since the transistor N2 is additionally required, an inverter A3 needs to be added to the decoder unit 3 in order to control the NMOS transistor N2.

따라서, 본 발명의 목적은 동작 속도가 느린 NMOS 트랜지스터를 사용한 워드 라인 드라이버부에 대하여 동작 속도의 감소가 상대적으로 적은 PMOS 트랜지스터를 사용한 워드 라인 드라이버부를 보다 개선하여, 종래에 추가되었던 부가적인 NMOS 트랜지스터(N2)와 반전기(A3)를 사용하지 않고서도 그 성능이 더욱 우수한 로우 디코더를 제공하는 것이다. 이를 위하여, 본 발명에서는 PMOS 트랜지스터를 사용한 워드 라인 드라이버부를 구동시키기 위하여 디코더부와 워드 라인 드라이버부 사이에 네거티브 전압 변환기를 제공하기 전원전위 Vpp와 소정의 네거티브 전압인 Vneg를 워드 라인 드라이버부를 입력전압으로 하는 로우 디코더를 제공한다.Accordingly, it is an object of the present invention to further improve the word line driver portion using a PMOS transistor having a relatively small decrease in operating speed relative to the word line driver portion using an NMOS transistor having a slower operating speed, thereby improving additional conventional NMOS transistors. It is possible to provide a row decoder having better performance without using N2) and an inverter A3. To this end, in the present invention, to supply a negative voltage converter between the decoder section and the word line driver section in order to drive the word line driver section using the PMOS transistor, the power supply potential Vpp and the predetermined negative voltage Vneg are converted into the word line driver section as the input voltage. A row decoder is provided.

도 1 은 디코더부와 워드 라인 드라이버로 이루어지며, NMOS 트랜지스터를 구동 트랜지스터로 사용한 종래의 로우 디코더.1 is a conventional row decoder composed of a decoder section and a word line driver, using an NMOS transistor as a driving transistor;

도 2 는 디코더부와 워드 라인 드라이버로 이루어지며, PMOS 트랜지스터를 구동 트랜지스터로 사용한 종래의 로우 디코더.2 is a conventional row decoder composed of a decoder section and a word line driver, using a PMOS transistor as a driving transistor;

도 3 은 PMOS 트랜지스터를 구동 트랜지스터로 사용한 종래의 로우 디코더를 개선한 본 발명의 제 1 실시예인 로우 디코더.Fig. 3 is a row decoder as a first embodiment of the present invention which improves on the conventional row decoder using a PMOS transistor as a driving transistor.

도 4 는 PMOS 트랜지스터를 구동 트랜지스터로 사용한 종래의 로우 디코더를 개선한 본 발명의 제 2 실시예인 로우 디코더.Fig. 4 is a row decoder as a second embodiment of the present invention, which improves on the conventional row decoder using a PMOS transistor as a driving transistor.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

1, 3, 5, 7:디코더부1, 3, 5, 7: decoder section

2, 4, 6, 8:로우 워드 드라이버부2, 4, 6, 8: Low word driver section

상술한 본 발명의 목적과 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.The above and other objects and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3 은 본 발명 로우 디코더의 제 1 실시예를 도시한다.3 shows a first embodiment of the present row decoder.

본 발명의 제 1 실시예인 로우 디코더는 디코더부(5)와 워드 라인 드라이버부(6)를 포함한다. 디코더부(5)는 PMOS 트랜지스터(P51)와 로우 어드레스부(RA)와 전압 변환부(VAR)를 구비하며, PMOS 트랜지스터(P51)의 게이트는 프리챠아지 신호(Vpri)와 연결되며, 소오스는 전원전위(Vcc 또는 Vpp)와 연결되고 드레인은 로우 어드레스부(RA) 및 전압 변환부(VAR)의 입력단과 연결된다. 전압 변환부(VAR)의 바이어스 인가 전압은 하이 레벨인 전원전위(Vpp)와 로우 레벨인 네거티브 전원전위(Vneg)로 이루어진다. 워드 라인 드라이버부(6)는 직렬로 연결된 PMOS 트랜지스터(P)와 NMOS 트랜지스터(N)로 구성되며, 각 트랜지스터는 게이트는 상호 결합되어 디코더부(5)내에 있는 전압 변환부(VAR)의 출력단과 연결된다. 또한, PMOS 트랜지스터(P)의 소오스에는 소정 전위(Vpx)가 인가되며, NMOS 트랜지스터(N)의 소오스는 접지전위(Vss)에 연결된다.The row decoder, which is the first embodiment of the present invention, includes a decoder section 5 and a word line driver section. The decoder unit 5 includes a PMOS transistor P51, a row address unit RA, and a voltage converter VAR. The gate of the PMOS transistor P51 is connected to a precharge signal Vpri, and the source is It is connected to the power supply potential Vcc or Vpp, and the drain is connected to the input terminal of the row address unit RA and the voltage converter VAR. The bias applied voltage of the voltage converter VAR includes a high level power supply potential Vpp and a low level negative power supply potential Vneg. The word line driver unit 6 is composed of a PMOS transistor P and an NMOS transistor N connected in series. Each transistor has a gate coupled thereto and an output terminal of the voltage converter VAR in the decoder unit 5. Connected. In addition, a predetermined potential Vpx is applied to the source of the PMOS transistor P, and the source of the NMOS transistor N is connected to the ground potential Vss.

본 실시예는 다음과 같이 동작한다.This embodiment operates as follows.

디코더부(5)는 로우 어드레스를 입력으로 받으며, 입력된 로우 어드레스에 대응하는 출력을 전압 변환부(VAR)를 통해서 출력시킨다. 디코더부(5)는 워드 라인(WL)의 전위 레벨이되는 Vpp와, PMOS 트랜지스터(P)의 스레쉬홀드 전압(Vth)보다 작은 네거티브 전압인 Vneg 중의 하나를 출력한다. 소정의 로우 어드레스가 로우 어드레스부(RA)에 입력되면 전압 변환기(VAR)의 출력은 최초 Vpp 상태에서 Vneg 상태로 천이하게되며, 따라서 워드 라인 드라이버부의 입력 게이트 노드는 Vneg 상태로 된다. 일반적으로 반도체 장치내의 로직 상태는 전원전위(Vcc)를 하이 상태로 접지전위(Vss )를 로우 상태로 나타내는 반면에, 본 실시예에서는 전압 변환부(VAR)를 사용하여 하이 상태는 Vpp, 로우 상태는 Vneg로 나타낸다, 디코더부(5)의 전압 변환부(VAR) 출력이 하이 상태인 Vpp이면, 워드 라인 드라이버부(6)의 워드 라인(WL)은 접지 전위 상태로 된다. 반면에, 디코더부(5)의 전압 변환부(VAR) 출력이 로우 상태인 Vneg이면, 워드 라인 드라이버부(6)의 PMOS 트랜지스터(P)가 도전 상태가 되어 워드 라인(WL)이 구동된다. 일반적으로, 메모리 장치가 액티브 상태에서 스탠드바이 상태로 되돌아 가는 경우에, 워드 라인 드라이버부(6)의 PMOS 트랜지스터(P)에 인가되는 전압(Vpx)에 접지전위(Vss)로 방전되면서 워드 라인(WL)도 방전되게 된다. 이때, 워드 라인 드라이버부(6)에 입력되는 전압 변환부(VAR)의 출력 전위는 워드 라인(WL)의 전위가 완전히 방전될 수 있도록 Vneg 상태를 유지하게 되며, 따라서 워드 라인(WL)의 전위는 접지전위(Vss)로 완전히 방전된다.The decoder 5 receives a row address as an input and outputs an output corresponding to the input row address through the voltage converter VAR. The decoder 5 outputs one of Vpp, which is the potential level of the word line WL, and Vneg, which is a negative voltage smaller than the threshold voltage Vth of the PMOS transistor P. When a predetermined row address is input to the row address unit RA, the output of the voltage converter VAR transitions from the initial Vpp state to the Vneg state. Thus, the input gate node of the word line driver unit becomes the Vneg state. In general, the logic state in the semiconductor device represents the power supply potential Vcc as the high state and the ground potential Vss as the low state, whereas in the present embodiment, the high state is Vpp and the low state using the voltage converter VAR. Denotes Vneg. If the voltage converter VAR output of the decoder section 5 is Vpp in the high state, the word line WL of the word line driver section 6 is in the ground potential state. On the other hand, if the voltage converter VAR output of the decoder unit 5 is Vneg in the low state, the PMOS transistor P of the word line driver unit 6 becomes a conductive state and the word line WL is driven. In general, when the memory device is returned from the active state to the standby state, the word line is discharged to the voltage Vpx applied to the PMOS transistor P of the word line driver unit 6 at the ground potential Vss. WL) is also discharged. At this time, the output potential of the voltage converter VAR input to the word line driver unit 6 maintains the Vneg state so that the potential of the word line WL can be completely discharged, and thus the potential of the word line WL. Is completely discharged to ground potential (Vss).

상술한 바와같이, 종래의 PMOS 트랜지스터를 사용하는 워드 라인 드라이버부의 경우에는 PMOS 트랜지스터와 병렬로 연결되는 NMOS 트랜지스터와, NMOS 트랜지스터를 제어하기 위한 반전기를 추가로 설치하여야 하였지만, 본 실시예에 있어서는 상기의 부수적인 NMOS 트랜지스터와 반전기를 사용하지 않고서도 워드 라인(WL)을 Vpp 또는 Vss 상태로 충전 또는 방전시킬 수 있다.As described above, in the case of the word line driver section using the conventional PMOS transistor, an NMOS transistor connected in parallel with the PMOS transistor and an inverter for controlling the NMOS transistor were additionally provided. The word line WL can be charged or discharged to either Vpp or Vss without the use of ancillary NMOS transistors and inverters.

도 4 에 본 발명의 제 2 실시예를 도시하였다.4 shows a second embodiment of the present invention.

제 2 실시예가 도 3 의 제 1 실시예와 상이한 점은 워드 라인 드라이버부(6)를 구성하는 NMOS 트랜지스터(N)의 소오스 단자늘 Vneg 상태로 바이어스 시켰다는 것이다. 이렇게 함으로써, 전술한 제 1 실시예와 동일한 동작이 가능함은 물론, 스탠드바이 상태에서 제 1 실시예의 워드 라인(WL) 전위가 접지전위(Vss)였던 반면에 본 실시예에서의 워드 전위는 접지 전위보다 더 낮은 Vneg 상태로 된다. 따라서, 워드 라인에 연결되어 있는 셀 트랜지스터를 통하여 흐르게 되는 누설 전류가 억제되어 셀 트랜지스터에 대한 리프레시 특성이 보다 개선되게 된다.The second embodiment differs from the first embodiment in FIG. 3 by biasing the source terminal Vneg state of the NMOS transistor N constituting the word line driver unit 6. By doing so, the same operation as that of the first embodiment described above is possible, and in the standby state, the word line WL potential of the first embodiment was the ground potential Vss while the word potential in this embodiment is the ground potential. The lower Vneg state. Therefore, the leakage current flowing through the cell transistors connected to the word lines is suppressed, thereby improving the refresh characteristics of the cell transistors.

이상 상세히 설명한 바와 같이, 본 발명에서는 로우 디코더를 구성하는 워드 라인 드라이버부의 구조를 간단히 하였으며, 또한 Vpp와 Vneg로 바이어스된 전압 변환기를 사용하여 전체적인 로우 디코더를 단순화 시킨 것은 물론, 셀 트랜지스터에서의 누설 전류를 억제하여 리프레시 특성이 개선되는 효과를 얻을 수 있다.As described in detail above, the present invention simplifies the structure of the word line driver portion constituting the row decoder, and also simplifies the overall row decoder by using a voltage converter biased with Vpp and Vneg, as well as leakage current in the cell transistor. By suppressing the effect can be obtained that the refresh characteristics are improved.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경 부가등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to various modifications, additions, and the like within the spirit and scope of the present invention, these modifications and changes should be considered to be within the scope of the following claims. something to do.

Claims

A row decoder for a semiconductor memory device comprising a decoder section for receiving a row address signal and a word line driver section for driving a word line of a memory cell;

The decoder unit,

A voltage converter biased to a first potential at a high level and a second potential at a level lower than the ground potential;

A row address section for receiving a row address signal;

A first MOS transistor having a gate connected to a precharge signal, a source connected to a power potential, an input terminal of the voltage converter, and a drain connected to the row address unit;

And the input node of the voltage converter is connected to the drain of the first MOS, and the output node is connected to an input terminal of the word line driver.

2. The word line driver of claim 1, wherein the word line driver includes a second MOS transistor and a third MOS transistor connected in series, and an input terminal for receiving an output signal of the voltage converter is common between the second MOS transistor and the third MOS transistor. A row decoder for a semiconductor memory device, characterized in that it is a gate.

3. The row decoder of claim 2, wherein the first MOS transistor and the second MOS transistor are PMOS transistors, and the third MOS transistor is an NMOS transistor.

4. The row decoder of claim 2 or 3, wherein the source of the third MOS transistor is biased at ground potential.

4. The row decoder of claim 2 or 3, wherein the source of the third MOS transistor is biased to the second potential.