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KR102836415B1 - 로컬 수동 매트릭스 디스플레이 - Google Patents

로컬 수동 매트릭스 디스플레이

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Publication number
KR102836415B1
KR102836415B1 KR1020247009517A KR20247009517A KR102836415B1 KR 102836415 B1 KR102836415 B1 KR 102836415B1 KR 1020247009517 A KR1020247009517 A KR 1020247009517A KR 20247009517 A KR20247009517 A KR 20247009517A KR 102836415 B1 KR102836415 B1 KR 102836415B1
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KR
South Korea
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pixel
emitting diodes
light emitting
light
control circuits
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마디 파로크 바로우기
산디프 찰라사니
시앙 루
아누라그 메타
호필 배
차오하오 왕
라제쉬 벨라유탄
스티븐 이. 몰레사
야서 아지지
영 돈 배
선민 장
하이타오 리
하리 피. 파우델
아나톨레 후앙
타일러 알. 카쿠다
데이비드 에이. 도일
웨이 에이치. 야오
마지드 가르기
바이브하브 디. 파텔
시아 리
용지에 지앙
미툴 구프타
스탠리 비 왕
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애플 인크.
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Abstract

디스플레이는 디스플레이 기판의 표면에 장착된 발광 다이오드들의 어레이에 의해 형성될 수 있다. 발광 다이오드들은 별개의 결정질(crystalline) 반도체 구조물들로부터 형성된 무기 발광 다이오드들일 수 있다. 픽셀 제어 회로들의 어레이는 발광 다이오드들로부터의 광 방출을 제어하는 데 사용될 수 있다. 각각의 픽셀 제어 회로는 하나 이상의 각각의 수동 매트릭스들을 제어하도록 구성될 수 있다. 디스플레이 내의 부분 픽셀 셀들을 제어하기 위해, 부분 픽셀 셀 내의 도너(donor) 픽셀 제어 회로는 픽셀 제어 회로 없이 리셉터 부분 픽셀 셀 내의 픽셀들을 제어할 수 있다. 디스플레이의 비활성 영역의 크기를 완화시키기 위해, 디스플레이에 대한 팬아웃(fanout) 신호 라인들이 디스플레이의 발광 활성 영역에 형성될 수 있다. 팬아웃 신호 라인들은 픽셀 제어 회로들의 행과 발광 활성 영역의 저부 에지 사이에 형성될 수 있다.

Description

로컬 수동 매트릭스 디스플레이
본 출원은, 2022년 8월 24일자로 출원된 미국 특허 출원 제17/894,935호, 2022년 8월 24일자로 출원된 미국 특허 출원 제17/894,942호, 2021년 9월 23일자로 출원된 미국 임시 특허 출원 제63/247,744호, 및 2021년 9월 23일자로 출원된 미국 임시 특허 출원 제63/247,747호의 우선권을 주장하며, 이로써, 이들 출원들은 그 전체가 본원에 참조로 포함된다.
본 발명은 대체적으로 전자 디바이스들에 관한 것으로, 보다 상세하게는 디스플레이들을 갖는 전자 디바이스들에 관한 것이다.
전자 디바이스들은 종종 디스플레이들을 포함한다. 예를 들어, 전자 디바이스는 액정 디스플레이 픽셀들이 사용자에 대한 이미지들을 디스플레이하는 데 사용되는 액정 디스플레이를 가질 수 있다. 액정 디스플레이는 종종 백라이트 조명을 제공하기 위한 발광 다이오드 백라이트 유닛들을 포함한다. 디스플레이 효율은 백라이트 조명을 생성하는 것 및 액정 디스플레이 구조물들을 통해 백라이트 조명을 투과시키는 것에 있어서의 비효율성에 의해 악영향을 받을 수 있다. 액정 디스플레이 구조물들은 또한 제한된 콘트라스트 비들을 나타낸다. 높은 콘트라스트 비들을 발휘하는 유기 발광 다이오드 디스플레이들이 개발되었지만, 이러한 디바이스들은 그들의 유기 발광 다이오드들에서의 비효율성으로 인해 원하는 것보다 더 많은 전력을 소비할 수 있다. 또한 유기 발광 다이오드들이 원하는 수명을 발휘하는 것을 보장하는 것이 어려울 수 있다.
전자 디바이스는 디스플레이를 포함할 수 있다. 디스플레이는 디스플레이 기판의 표면에 장착된 발광 다이오드들의 어레이에 의해 형성될 수 있다. 발광 다이오드들은 별개의 결정질(crystalline) 반도체 구조물들로부터 형성된 무기 발광 다이오드들일 수 있다. 픽셀 제어 회로들의 어레이는 발광 다이오드들로부터의 광 방출을 제어하는 데 사용될 수 있다. 각각의 픽셀 제어 회로는 수동 매트릭스로 배열된 발광 다이오드들의 각각의 세트에 구동 신호들을 공급하는 데 사용될 수 있다.
각각의 픽셀 제어 회로는 하나 이상의 각각의 수동 매트릭스들을 제어하도록 구성될 수 있다. 그러나, 수동 매트릭스들 중 일부는 디스플레이에 대한 경계(예컨대, 활성 영역의 둥근 코너)에 의해 중단될 수 있다. 이러한 중단된 픽셀 그룹들은 부분 픽셀 셀들로 지칭될 수 있다. 부분 픽셀 셀들 중 일부는 여전히 전용 픽셀 제어 회로를 가질 수 있다. 부분 픽셀 셀들 중 일부는 디스플레이에 대한 타겟 경계의 외부에 속하는 그들의 픽셀 제어 회로로 인해 전용 픽셀 제어 회로를 갖지 않을 수 있다.
부분 픽셀 셀들을 제어하기 위해, 픽셀 제어 회로들의 나머지 어레이에 대해 오정렬된 추가적인 픽셀 제어 회로들이 포함될 수 있다. 대안적으로, 부분 픽셀 셀 내의 도너(donor) 픽셀 제어 회로는 픽셀 제어 회로 없이 리셉터 부분 픽셀 셀 내의 픽셀들을 제어할 수 있다. 상이한 열들 내의 애노드 접점들은 도너 픽셀 제어 회로로 하여금 리셉터 부분 픽셀 셀을 제어하게 하도록 전기적으로 연결될 수 있다.
디스플레이의 비활성 영역의 크기를 완화시키기 위해, 디스플레이에 대한 팬아웃(fanout) 신호 라인들이 디스플레이의 발광 활성 영역에 형성될 수 있다. 팬아웃 신호 라인들은 픽셀 제어 회로들의 행과 발광 활성 영역의 저부 에지 사이에 형성될 수 있다. 신호 라인들은 추가적으로 픽셀 제어 회로들의 열과 발광 활성 영역의 측부 에지 사이에 형성될 수 있다.
도 1은 일 실시예에 따른 디스플레이를 갖는 예시적인 전자 디바이스의 사시도이다.
도 2는 일 실시예에 따른 디스플레이를 갖는 예시적인 전자 디바이스의 개략도이다.
도 3은 일 실시예에 따른 예시적인 디스플레이의 도면이다.
도 4는 일 실시예에 따른 픽셀 제어 회로에 의해 제어되는 발광 다이오드들의 예시적인 수동 매트릭스의 개략도이다.
도 5는 일 실시예에 따른 애노드 접점들 및 캐소드 접점들의 그리드를 갖는 발광 다이오드들의 예시적인 수동 매트릭스의 평면도이다.
도 6a는 일 실시예에 따른 2개의 수동 매트릭스들을 제어하는 예시적인 픽셀 제어 회로의 개략도이다.
도 6b는 일 실시예에 따른 4개의 수동 매트릭스들을 제어하는 예시적인 픽셀 제어 회로의 개략도이다.
도 7은 일 실시예에 따른 픽셀 제어 회로들을 갖는 픽셀 셀들을 중단시키는 활성 영역 경계를 갖는 예시적인 디스플레이의 평면도이다.
도 8은 일 실시예에 따른 부분 픽셀 셀들을 제어하는 데 사용되는 추가적인 픽셀 제어 회로들을 갖는 예시적인 디스플레이의 평면도이다.
도 9는 일 실시예에 따른 이웃하는 픽셀 제어 회로에 의해 제어되는 부분 픽셀 셀을 갖는 예시적인 디스플레이의 평면도이다.
도 10은 일 실시예에 따른 도너 수동 매트릭스 내의 애노드 접점들이 리셉터 수동 매트릭스 내의 애노드 접점들에 전기적으로 연결될 수 있는 방법을 보여주는 예시적인 디스플레이의 평면도이다.
도 11은 일 실시예에 따른 픽셀 맵핑 회로부를 갖는 예시적인 디스플레이의 개략도이다.
도 12는 일 실시예에 따른 리셉터 수동 매트릭스가 다수의 도너 픽셀 제어 회로들에 의해 제어될 수 있는 방법을 보여주는 예시적인 디스플레이의 평면도이다.
도 13a는 일 실시예에 따른 둥근 코너 및 노치를 갖는 예시적인 디스플레이의 평면도이다.
도 13b는 일 실시예에 따른 활성 영역 내의 개구를 갖는 예시적인 디스플레이의 평면도이다.
도 14는 일 실시예에 따른 디스플레이의 비활성 영역 내의 팬아웃 신호 라인들을 갖는 예시적인 디스플레이의 평면도이다.
도 15는 일 실시예에 따른 디스플레이의 활성 영역 내의 팬아웃 신호 라인들을 갖는 예시적인 디스플레이의 평면도이다.
도 16은 일 실시예에 따른 활성 영역 내의 팬아웃 신호 라인 영역을 갖는 예시적인 디스플레이의 측단면도이다.
도 17은 일 실시예에 따른 디스플레이의 활성 영역 내의 주변 신호 라인들을 갖는 예시적인 디스플레이의 평면도이다.
도 18a는 일 실시예에 따른, 디스플레이 활성 영역 내의 픽셀의 제1 행이, 픽셀 제어 회로들의 제1 행에 의해 제어되는 픽셀 셀들의 상단과 정렬되는 예시적인 디스플레이의 평면도이다.
도 18b는 일 실시예에 따른, 디스플레이 활성 영역 내의 픽셀의 제1 행이, 픽셀 제어 회로들의 제1 행에 의해 제어되는 픽셀 셀들의 상단과 정렬되지 않는 예시적인 디스플레이의 평면도이다.
도 19는 일 실시예에 따른 상이한 스탬프들에 형성된 픽셀 제어 회로들을 갖는 예시적인 디스플레이의 평면도이다.
디스플레이가 제공될 수 있는 유형의 예시적인 전자 디바이스가 도 1에 도시되어 있다. 도 1의 전자 디바이스(10)와 같은 전자 디바이스는, 랩톱 컴퓨터와 같은 컴퓨팅 디바이스, 임베디드 컴퓨터를 포함하는 컴퓨터 모니터, 태블릿 컴퓨터, 셀룰러 전화, 미디어 플레이어, 또는 다른 핸드헬드 또는 휴대용 전자 디바이스, 더 작은 디바이스, 예컨대 손목시계 디바이스, 펜던트(pendant) 디바이스, 헤드폰 또는 이어피스 디바이스, 안경 또는 사용자의 머리에 착용되는 다른 장비 내의 임베디드 디바이스, 또는 다른 웨어러블 또는 소형 디바이스, 텔레비전 또는 비디오용 다른 디스플레이, 임베디드 컴퓨터를 포함하지 않는 컴퓨터 디스플레이, 게이밍 디바이스, 내비게이션 디바이스, 디스플레이를 갖는 전자 장비가 키오스크(kiosk) 또는 자동차 내에 장착된 시스템과 같은 임베디드 시스템, 이들 디바이스들 중 2개 이상의 기능성을 구현하는 장비, 또는 다른 전자 장비일 수 있다. 도 1에 도시된 디바이스(10)의 구성(예컨대, 디바이스(10)가 셀룰러 전화, 미디어 플레이어, 손목 디바이스, 태블릿 컴퓨터, 또는 다른 휴대용 컴퓨팅 디바이스인 휴대용 디바이스 구성)이 일 예로서 도시되어 있다. 원하는 경우, 디바이스(10)를 위한 다른 구성들이 사용될 수 있다.
디바이스(10)는 하우징(12)과 같은 하우징 구조물들에 장착된 디스플레이(14)와 같은 하나 이상의 디스플레이들을 가질 수 있다. 때때로 케이스로 지칭되는 디바이스(10)의 하우징(12)은 플라스틱, 유리, 세라믹, 탄소-섬유 복합재 및 다른 섬유-기반 복합재, 금속(예를 들어, 기계가공된 알루미늄, 스테인리스 스틸, 또는 다른 금속들), 다른 재료들, 또는 이들 재료들의 조합과 같은 재료들로 형성될 수 있다. 디바이스(10)는 하우징(12)의 대부분 또는 전체가 단일 구조 요소(예컨대, 기계가공된 금속 조각 또는 몰딩된 플라스틱 조각)로부터 형성되는 유니바디 구성(unibody construction)을 사용하여 형성될 수 있거나, 또는 다수의 하우징 구조물들(예컨대, 내부 프레임 요소들에 장착된 외부 하우징 구조물들 또는 다른 내부 하우징 구조물들)로부터 형성될 수 있다.
디스플레이(14)는 터치 센서를 포함하는 터치 감응형 디스플레이일 수 있거나, 터치에 대해 불감응형일 수 있다. 디스플레이(14)에 대한 터치 센서들은 용량성 터치 센서 전극들의 어레이, 저항성 터치 어레이, 음향 터치, 광학 터치 또는 힘-기반 터치 기술들에 기초한 터치 센서 구조물들, 또는 다른 적합한 터치 센서 컴포넌트들로부터 형성될 수 있다. 터치 센서 전극들은 사용자의 손가락 또는 스타일러스로부터의 터치 입력을 캡처하는 데 사용될 수 있고/있거나 지문 데이터를 수집하는 데 사용될 수 있다.
디스플레이(14)는 발광 다이오드 픽셀들의 어레이와 같은 광을 방출하는 픽셀들의 어레이를 포함할 수 있다. 일반적으로, 디스플레이(14)는 유기 발광 다이오드 디스플레이 기술, 플라즈마 디스플레이 기술, 전기영동 디스플레이 기술, 전기습윤 디스플레이 기술, 또는 다른 유형들의 디스플레이 기술과 같은 발광 다이오드 디스플레이 기술, 액정 디스플레이 기술을 사용할 수 있다. 디스플레이(14)가 발광 다이오드들의 어레이 기반인 구성들이 때때로 일례로서 본원에 기술된다. 그러나, 이는 단지 예시적인 것이다. 원하는 경우 다른 유형들의 디스플레이 기술이 디바이스(10)에 포함될 수 있다.
도 1의 전자 디바이스(10)와 같은 전자 디바이스의 개략도가 도 2에 도시된다. 도 2에 도시된 바와 같이, 전자 디바이스(10)는 제어 회로부(16)를 가질 수 있다. 제어 회로부(16)는 디바이스(10)의 동작을 지원하기 위한 저장 및 프로세싱 회로부를 포함할 수 있다. 저장 및 프로세싱 회로부는 하드 디스크 드라이브 저장소, 비휘발성 메모리(예를 들어, 플래시 메모리 또는 솔리드 스테이트 드라이브(solid state drive)를 형성하도록 구성된 다른 전기적 프로그래밍 가능 판독 전용 메모리), 휘발성 메모리(예를 들어, 정적 또는 동적 랜덤 액세스 메모리) 등과 같은 저장소를 포함할 수 있다. 제어 회로부(16) 내의 프로세싱 회로부는 디바이스(10)의 동작을 제어하는 데 사용될 수 있다. 프로세싱 회로는 하나 이상의 마이크로프로세서, 마이크로제어기, 디지털 신호 프로세서, 기저대역 프로세서, 전력 관리 유닛, 음성 코덱 칩, 주문형 집적 회로 등에 기초할 수 있다.
디바이스(10) 내의 입력-출력 회로부, 예컨대 입력-출력 디바이스들(18)은 데이터가 디바이스(10)에 공급되고 데이터가 디바이스(10)로부터 외부 디바이스들에 제공되게 허용하는 데 사용될 수 있다. 입력-출력 디바이스들(18)은 버튼들, 조이스틱들, 스크롤링 휠들, 터치 패드들, 지문 센서들, 키 패드들, 키보드들, 마이크로폰들, 스피커들, 톤 생성기들, 진동기들, 카메라들, 센서들, 발광 다이오드들 및 다른 상태 표시자들, 데이터 포트들 등을 포함할 수 있다. 사용자는 입력-출력 디바이스들(18)을 통해 커맨드들을 공급함으로써 디바이스(10)의 동작을 제어할 수 있고, 입력-출력 디바이스들(18)의 출력 리소스들을 사용하여 디바이스(10)로부터 상태 정보 및 다른 출력을 수신할 수 있다. 입력-출력 디바이스들(18)은 도 1의 디스플레이(14)와 같은 하나 이상의 디스플레이들을 포함할 수 있다.
제어 회로부(16)는 운영 체제 코드 및 애플리케이션들과 같은 디바이스(10) 상의 소프트웨어를 실행하는 데 사용될 수 있다. 디바이스(10)의 동작 동안, 제어 회로부(16) 상에서 실행되는 소프트웨어는 입력-출력 디바이스들(18)에서 디스플레이(14) 상에 이미지들을 디스플레이할 수 있다.
도 3의 예시적인 도면에 도시된 바와 같이, 디스플레이(14)는 기판 층(24)과 같은 층들을 포함할 수 있다. 기판(24)과 같은 층들은 유리 층들, 중합체 층들, 중합체 및 무기 재료들을 포함하는 복합 필름들, 금속 포일들, 실리콘 또는 다른 반도체 재료들과 같은 반도체들, 사파이어와 같은 재료의 층들(예를 들어, 결정질 투명 층들, 세라믹스 등), 또는 다른 재료와 같은 재료의 층들로부터 형성될 수 있다. 기판(24)은 평면형일 수 있거나 또는 다른 형상들(예컨대, 오목한 형상들, 볼록한 형상들, 평면형 및 만곡된 표면 영역들을 갖는 형상들 등)을 가질 수 있다. 기판(24)의 윤곽(예컨대, 위에서 Z-방향을 따라 볼 때)은 원형, 타원형, 직사각형, 정사각형일 수 있고, 직선형 및 만곡된 에지들의 조합을 가질 수 있거나, 또는 다른 적합한 형상들을 가질 수 있다. 도 3의 직사각형 기판 예에 도시된 바와 같이, 기판(24)은 좌측 및 우측 수직 에지들 및 상부 및 하부 수평 에지들을 가질 수 있다.
디스플레이(14)는 사용자를 위한 이미지들을 디스플레이하기 위한 픽셀들(22)의 어레이를 가질 수 있다. 하나 이상의 픽셀들(22)의 세트들은 각각의 픽셀 제어 회로들(20)(때때로 구동 회로들(20) 또는 마이크로드라이버들(20)로 지칭됨)을 사용하여 제어될 수 있다. 픽셀 제어 회로들(20)은 기판(24) 상의 집적 회로들(예컨대, 실리콘 집적 회로들) 및/또는 박막 트랜지스터 회로부를 사용하여 형성될 수 있다. 박막 트랜지스터 회로부는 실리콘(예컨대, 폴리실리콘 박막 트랜지스터들 또는 비정질 실리콘 트랜지스터들)으로부터 형성된 박막 트랜지스터들을 포함할 수 있고/있거나 반도체 산화물들(예컨대, 인듐 갈륨 아연 산화물 트랜지스터들 또는 다른 반도체 산화물 박막 트랜지스터들)에 기초하여 박막 트랜지스터들을 포함할 수 있다. 인듐 갈륨 아연 산화물 트랜지스터들과 같은 반도체 산화물 트랜지스터들은 낮은 누설 전류를 발휘할 수 있고, 따라서 전력 소비를 낮추는 것(예컨대, 디스플레이의 픽셀들에 대한 재생률을 낮춤으로써)이 바람직한 디스플레이(14)에 대한 구성들에서 유리할 수 있다. 원하는 경우, 픽셀 제어 회로들(20)이 각각 실리콘 집적 회로 및 박막 반도체 산화물 트랜지스터들의 세트로부터 형성된 디스플레이(14)에 대한 구성들이 사용될 수 있다.
픽셀들(22)은 어레이(예컨대, 행들 및 열들을 갖는 어레이)로 구조화될 수 있다. 픽셀 제어 회로들(20)은 연관된 어레이(예컨대, 행들 및 열들을 갖는 어레이)로 구조화될 수 있다. 도 3에 도시된 바와 같이, 픽셀 제어 회로들(20)은 픽셀들(22)의 어레이 중에 산재(intersperse)될 수 있다. 픽셀들(22) 및 픽셀 제어 회로들(20)은 직사각형 윤곽들을 갖는 어레이들로 구조화될 수 있거나 또는 다른 적합한 형상들의 윤곽들을 가질 수 있다. 각각의 어레이에는 임의의 적합한 수의 행들 및 열들(예컨대, 10개 이상, 100개 이상, 또는 1000개 이상)이 있을 수 있다.
각각의 픽셀(22)은 발광 다이오드와 같은 발광 컴포넌트로부터 형성될 수 있다. 원하는 경우, 각각의 픽셀은 리던던시(redundancy)를 위해 한 쌍의 발광 다이오드 또는 다른 적합한 수의 발광 다이오드들을 포함할 수 있다. 이러한 유형의 구성에서, 각각의 픽셀 내의 한 쌍의 발광 다이오드는 (예로서) 병렬로 구동될 수 있다. 발광 다이오드들 중 하나가 실패하는 경우, 다른 발광 다이오드는 여전히 광을 생성할 것이다. 대안적으로 또는 추가적으로, 다수의 픽셀 제어 회로들이 각각의 픽셀을 제어하도록 구성될 수 있다. 픽셀 제어 회로 중 하나가 실패하는 경우, 다른 픽셀 제어 회로는 여전히 픽셀을 제어할 것이다.
디스플레이 드라이버 회로부(28)와 같은 디스플레이 드라이버 회로부는 솔더 또는 전도성 접착제를 사용하여 기판(24) 상에 금속 트레이스들과 같은 전도성 경로들에 결합될 수 있다. 디스플레이 드라이버 회로부(28)는 경로(26)를 통해 시스템 제어 회로부와 통신하기 위한 통신 회로부를 포함할 수 있다. 경로(26)는 가요성 인쇄 회로 또는 다른 케이블 상의 트레이스들로부터 형성될 수 있거나, 또는 디바이스(10) 내의 다른 신호 경로 구조물들을 사용하여 형성될 수 있다. 제어 회로부는 디스플레이(14)가 사용되고 있는 전자 디바이스 내의 메인 로직 보드 상에 위치될 수 있다. 동작 동안, 로직 보드 상의 제어 회로부(예컨대, 도 1의 제어 회로부(16))는 디스플레이(14) 상에 디스플레이될 이미지들에 대한 정보를 디스플레이 드라이버 회로부(28)와 같은 회로부에 공급할 수 있다. 디스플레이 픽셀들(22) 상에 이미지들을 디스플레이하기 위해, 디스플레이 드라이버 회로부(28)는 대응하는 이미지 데이터, 제어 신호들, 및/또는 전력 공급 신호들을 신호 라인들(S)에 공급할 수 있다. 신호 라인들은 대응하는 이미지 데이터, 제어 신호들, 및 전력을 픽셀 제어 회로들(20)에 제공한다. 수신된 전력, 이미지 데이터, 및 제어 신호들에 기초하여, 픽셀 제어 회로들(20)은 원하는 세기 레벨들로 광을 생성하도록 픽셀들(22)의 각각의 서브세트에 지시한다.
신호 라인들(S)은 아날로그 및/또는 디지털 제어 신호들(예컨대, 스캔 신호들, 방출 트랜지스터 제어 신호들, 클록 신호들, 디지털 제어 데이터, 전력 공급 신호들 등)을 운반할 수 있다. 일부 경우들에서, 신호 라인이 픽셀 제어 회로들(20)의 각각의 열에 결합될 수 있다. 일부 경우들에서, 신호 라인이 픽셀 제어 회로들(20)의 각각의 행에 결합될 수 있다. 각각의 픽셀 제어 회로(20)는 하나 이상의 신호 라인들에 결합될 수 있다. 회로부(28)는 디스플레이(14)의 상부 에지 상에(도 3에서와 같이), 디스플레이(14)의 하부 에지 상에, 디스플레이(14)의 상부 및 좌측 에지들 상에, 디스플레이의 상부, 좌측, 및 우측 에지들 상에, 또는 디스플레이(14) 내의 임의의 다른 원하는 위치(들) 상에 형성될 수 있다.
회로부(28)와 같은 디스플레이 제어 회로부는 하나 이상의 집적 회로들(예컨대, 타이밍 제어기 집적 회로들 및 연관된 소스 드라이버 회로들 및/또는 게이트 드라이버 회로들과 같은 디스플레이 드라이버 집적 회로들)을 사용하여 구현될 수 있거나, 또는 기판(24) 상에 구현된 박막 트랜지스터 회로부를 사용하여 구현될 수 있다.
픽셀들(22)은 유기 발광 다이오드 픽셀들 또는 액정 디스플레이 픽셀들일 수 있다. 대안적으로, 픽셀들(22)은 개별 무기 발광 다이오드들(때때로 마이크로LED로 지칭됨)로 형성될 수 있다. 픽셀들(22)은 상이한 색상들(예컨대, 적색, 녹색, 청색)의 발광 다이오드들을 포함할 수 있다. 대응하는 신호 라인들은 적색, 녹색, 및 청색 데이터를 운반하는 데 사용될 수 있다. 원하는 경우, 다른 색상들의 픽셀 배열들(예컨대, 4개의 색상 배열들, 백색 픽셀들을 포함하는 배열들, 적색, 녹색, 및 청색 픽셀들 이외의 픽셀들을 갖는 3개의 픽셀 구성들 등)이 사용될 수 있다. 상이한 색상들을 생성하기 위해, 픽셀들(22)의 발광 다이오드들은 상이한 재료들 시스템들(예컨대, 적색 다이오드들에 대한 AlGaAs, 녹색 및 청색 다이오드들에 대해 각각 상이한 양자 우물 구성들을 갖는 GaN 다중 양자 우물 다이오드들)로 구성될 수 있고, 적색, 청색, 및/또는 녹색 발광을 생성하기 위해 상이한 인광 재료들 또는 상이한 양자점 재료들을 사용하여 형성될 수 있거나, 또는 다른 기법들 또는 이들 기법들의 조합들을 사용하여 형성될 수 있다. 픽셀들(22)의 발광 다이오드들은 상향으로 방사할 수 있거나(즉, 픽셀들(22)은 상부 방출 설계를 사용할 수 있음), 또는 기판(24)을 통해 하향으로 방사할 수 있다(즉, 픽셀들(22)은 저부 방출 설계를 사용할 수 있음). 발광 다이오드들은 (예들로서) 약 0.5 내지 10 미크론의 두께를 가질 수 있고, 2 미크론 내지 100 미크론의 측면 치수를 가질 수 있다. 원하는 경우, 다른 두께를 갖고(예컨대, 2 미크론 미만, 2 미크론 초과 등), 다른 측면 치수(예컨대, 10 미크론 미만, 20 미크론 미만, 3 미크론 초과, 15 미크론 초과 등)를 갖는 발광 다이오드들이 또한 사용될 수 있다.
원하는 경우, 디지털 제어 신호들은 회로들(20)에(신호 라인들(S) 상에) 제공될 수 있고, 이는 이어서 디지털 제어 신호들에 기초하여 대응하는 아날로그 발광 구동 신호들을 생성할 수 있다. 디스플레이(14)의 동작 동안, 각각의 픽셀 제어 회로(20)는 디스플레이 드라이버 회로부(28)로부터 그 픽셀 제어 회로에 의해 수신된 제어 신호들에 기초하여 픽셀들(22)의 대응하는 세트에 출력 신호들을 공급할 수 있다.
일례로서, 각각의 픽셀 제어 회로(20)는 LED 픽셀들(22)의 각각의 로컬 수동 매트릭스(30)를 제어할 수 있다. 도 4는 LED 픽셀들(22)의 로컬 수동 매트릭스(30)의 개략도이다. 도 4에 도시된 바와 같이, 각각의 LED(22)의 애노드는 각각의 애노드 접점 라인(A)(때때로 애노드 접점(A) 또는 애노드 라인(A)으로 지칭됨)에 결합된다. 수동 매트릭스 내의 각각의 열의 LED들(22)은 공통 애노드 접점(A)에 연결된다. 각각의 LED(22)의 캐소드는 각각의 캐소드 접점 라인(C)(때때로 캐소드 접점(C) 또는 캐소드 라인(C)으로 지칭됨)에 결합된다. 수동 매트릭스 내의 각각의 행의 LED들(22)은 공통 캐소드 접점(C)에 연결된다.
픽셀 제어 회로(20)는 각각의 애노드 라인(A)에 제공되는 전류 및 전압을 제어할 수 있다. 픽셀 제어 회로(20)는 또한 각각의 캐소드 접점 라인(C)에 제공되는 전압을 제어할 수 있다. 이러한 방식으로, 픽셀 제어 회로(20)는 각각의 발광 다이오드(22)를 통해 전류를 제어하며, 이는 각각의 발광 다이오드에 의해 방출된 광의 세기를 제어한다. 수동 매트릭스의 동작 동안, 픽셀 제어 회로(20)는 픽셀들(22)을 행 단위로 고속으로 스캔하여 각각의 LED(22)로 하여금 원하는 밝기 레벨로 광을 방출하게 할 수 있다. 즉, 제1 행 내의 각각의 픽셀이 원하는 밝기 레벨로 업데이트되고, 이어서 제2 행 내의 각각의 픽셀이 원하는 밝기 레벨 등으로 업데이트된다.
픽셀 제어 회로(20)는 애노드 접점 라인들(A)에 결합된 제1 출력 단자들(32) 및 캐소드 접점 라인들(C)에 결합된 제2 출력 단자들(34)을 가질 수 있다. 픽셀 제어 회로(20)는 일례로서 애노드 접점 라인 당 하나의 출력 단자(32) 및 캐소드 접점 라인당 하나의 출력 단자(34)를 가질 수 있다. 따라서, 도 4에서와 같이 수동 매트릭스를 사용하면, 16개의 출력들(8개의 애노드 출력 단자들 및 8개의 캐소드 출력 단자들)만을 사용하여 픽셀 제어 회로(20)가 64개의 발광 다이오드들을(예컨대, 8 x 8 그리드에서) 제어할 수 있다.
도 5는 픽셀 제어 회로(20)가 각각의 애노드 접점들(A) 및 캐소드 접점들(C)에 전기적으로 연결될 수 있는 방법을 보여주는 수동 매트릭스(30)의 평면도이다. 도 5의 예에서, LED들의 로컬 수동 매트릭스는 8 x 8 어레이이다. 따라서, 중첩 그리드로 배열된 8개의 애노드 접점들(A) 및 8개의 캐소드 접점들(C)이 존재한다. 애노드 접점들은 캐소드 접점들에 직교하여 연장되며, 애노드 접점과 캐소드 접점 사이의 각각의 중첩 포지션은 각각의 LED 픽셀(22)을 정의한다.
도 5에 도시된 바와 같이, 디스플레이는 픽셀 제어 회로(20)의 출력 단자들을 애노드 및 캐소드 접점들에 전기적으로 연결하기 위해 라우팅 라인들(36 및 38)과 같은 라우팅 라인들을 포함할 수 있다. 구체적으로, 픽셀 제어 회로(20)의 출력 단자들(32)을 각각의 애노드 접점들(A)에 연결하기 위해 다수의 라우팅 라인들(36)이 포함된다. 픽셀 제어 회로(20)의 출력 단자들(34)을 각각의 캐소드 접점들(C)에 연결하기 위해 다수의 라우팅 라인들(38)이 포함된다. 라우팅 라인들(36 및 38)을 포함하면 픽셀 제어 회로(20)의 풋프린트 및 포지션이 애노드 및 캐소드 접점들의 포지션으로부터 독립적으로 선택될 수 있다. 일례로서, 라우팅 라인들(36 및 38)은 기판(24)의 하나 이상의 층들 상의 금속 트레이스들(신호 라인들) 및/또는 기판(24)의 하나 이상의 층들을 통과하는 전도성 바이어스에 의해 형성될 수 있다.
각각의 픽셀 제어 회로(20)는 LED 픽셀들의 단일 수동 매트릭스 또는 LED 픽셀들의 다수의 수동 매트릭스들을 제어할 수 있다. 도 6a는 예시적인 픽셀 제어 회로(20)가 LED들(22)의 제1 및 제2 수동 매트릭스들(30)을 제어할 수 있는 방법을 보여주는 개략도이다. 도 6b는 예시적인 픽셀 제어 회로(20)가 LED들(22)의 제1, 제2, 제3, 및 제4 수동 매트릭스들(30)을 제어할 수 있는 방법을 보여주는 개략도이다. 일반적으로, 각각의 픽셀 제어 회로(20)는 임의의 원하는 수의 LED 수동 매트릭스들(30)(예컨대, 1개, 2개, 3개, 4개, 4개 초과 등)을 제어할 수 있다. 각각의 수동 매트릭스(30)는 임의의 원하는 수의 LED들의 행들 및 LED들 열들(예컨대, 1개 초과, 3개 초과, 6개 초과, 10개 초과, 이어서 20개 초과, 50개 초과, 6개 미만, 10개 미만, 이어서 20개 미만, 50개 미만 등)을 포함할 수 있다.
궁극적으로, 각각의 픽셀 제어 회로(20)는 LED 픽셀들의 각각의 서브세트를 제어하도록 구성될 수 있다. 각각의 픽셀 제어 회로에 의해 제어되는 LED 픽셀들의 각각의 서브세트는 픽셀 셀, 수동 매트릭스 셀 등으로 지칭될 수 있다. 각각의 픽셀 셀은 도 4 내지 도 6과 관련하여 도시되고 논의된 바와 같이, 하나 이상의 개별 수동 매트릭스들로 구성될 수 있다.
도 7은 복수의 픽셀 제어 회로들(20) 및 대응하는 픽셀 셀들(40)을 갖는 예시적인 디스플레이의 평면도이다. 각각의 픽셀 셀은 하나 이상의 수동 매트릭스들로 배열된 LED 픽셀들(예컨대, 마이크로LED들)의 어레이를 포함할 수 있다. 각각의 픽셀 제어 회로(20)는 그것의 각각의 픽셀 셀(40) 내의 수동 매트릭스들의 애노드 접점들(A) 및 캐소드 접점들(C)에 신호들을 인가하여 그것의 픽셀 셀(40) 내의 픽셀들에 의해 방출된 광을 제어할 수 있다.
이러한 픽셀 제어 방식은 디스플레이의 발광 영역의 기하학적 구조에 의해 영향을 받을 수 있다. 예를 들어, 각각의 픽셀 제어 회로가 픽셀들의 m x n 셀(m행들 및 n열들을 갖음)을 제어하도록 구성되는 예를 고려한다. 픽셀 제어 회로가 제어할 픽셀들의 연관된 m x n 셀을 갖는 경우, 픽셀 제어 회로는 풀 픽셀 셀을 제어하는 것으로 지칭될 수 있다. 픽셀 제어 회로들이 디스플레이를 가로질러 분포됨으로써 픽셀 제어 회로들의 대부분은 제어할 픽셀들의 연관된 풀 m x n 셀을 가질 수 있다. 그러나, 디스플레이의 기하학적 구조는 일부 픽셀 제어 회로들이 부분 픽셀 셀만을 갖게 할 수 있다. 즉, 픽셀 제어 회로는 그것이 가능한 것보다 더 적은 픽셀들을 제어할 수 있다. 반대로, 일부 LED 픽셀들은 연관된 픽셀 제어 회로(디스플레이의 기하학적 구조로 인해 그러한 LED 픽셀들에 대한 각각의 픽셀 제어 회로가 생략되게 함)를 갖지 않을 수 있다.
디스플레이의 발광 활성 영역은, 예를 들어, 둥근 코너들을 갖는 풋프린트를 가질 수 있다. 도 7은 디스플레이의 활성 영역이 디스플레이의 코너들에서 둥글게 되는 경계(42)를 따르는 방법을 도시한다. 경계(42)(때때로 스플라인(42)으로 지칭됨)는 디스플레이에 대한 타겟 경계일 수 있다. 발광 LED 픽셀들(22)은 둥근 코너에서 경계(42)의 곡률을 근사화하기 위해 포함되고 생략된다.
도 7은 타겟 경계(42)가 픽셀 셀들(40)의 일부를 통해 가로지르는 방법을 도시한다. 이는 이전에 기술된 바와 같이 픽셀 셀들의 일부가 부분 픽셀 셀들이 되게 한다. 예를 들어, 제1 픽셀 제어 회로(20-1)는 풀 픽셀 셀(40-1)을 제어하는 반면, 제2 픽셀 제어 회로(20-2)는 부분 픽셀 셀(40-2)을 제어한다. 부분 픽셀 셀(40-2)은 타겟 경계(42)에 의해 중단된다. 따라서, 픽셀 셀(40-2) 내의 경계(42)의 외부의 픽셀들은 디스플레이로부터 생략될 수 있다.
추가적으로, 타겟 경계의 외부의 픽셀 제어 회로들은 디스플레이로부터 생략될 수 있다. 도 7의 예에서, 픽셀 제어 회로(20-3)를 포함하는 3개의 픽셀 제어 회로들은 타겟 경계(42)의 외부에 포지셔닝된다. 이러한 픽셀 제어 회로들을 포함하면 디스플레이(14)의 비발광 비활성 영역의 크기가 증가할 수 있다. 따라서, 비발광 비활성 영역의 크기를 감소시키기 위해, 이러한 픽셀 제어 회로들(파선들로 표시됨)은 디스플레이로부터 생략될 수 있다. 이는 기판(24)이 타겟 경계(42)와 대략 동일한 형상을 갖도록 절단되게 하고, 소형 비발광 비활성 영역만이 발광 활성 영역의 에지와 기판의 에지 사이에 존재한다.
이러한 픽셀 제어 회로들을 생략하면 전용 픽셀 제어 회로를 갖지 않는 부분 픽셀 셀들을 생성할 수 있다. 도 7은 부분 픽셀 셀(40-3)이 전용 픽셀 제어 회로를 갖지 않는 방법을 도시한다(그것의 대응하는 픽셀 제어 회로(20-3)가 타겟 경계의 외부에 포지셔닝되고 따라서 생략되기 때문임). 유사하게, 부분 픽셀 셀(40-4)은 전용 픽셀 제어 회로를 갖지 않는다(그것의 대응하는 픽셀 제어 회로가 타겟 경계의 외부에 포지셔닝되고 따라서 생략되기 때문임).
디스플레이(14)는 추가적인 컴포넌트들을 포함하여 컷오프 픽셀 제어 회로들을 갖는 부분 픽셀 셀들이 동작 동안 구동되고 원하는 양의 광을 방출하는 것을 보장할 수 있다.
도 8에 도시된 바와 같이, 이러한 부분 픽셀 셀들을 제어하기 위한 제1 옵션은 추가적인 픽셀 제어 회로들을 포함하는 것이다. 부분 픽셀 셀(40-3)은 타겟 경계(42) 내부에서 시프트되는 추가적인 픽셀 제어 회로(20-A1)를 포함할 수 있다. 따라서, 추가적인 픽셀 제어 회로(20-A1)를 포함하기 위해 디스플레이 기판(24) 상에 사용 가능한 충분한 공간이 존재한다. 부분 픽셀 셀(40-4)은 타겟 경계(42) 내부에서 시프트되는 추가적인 픽셀 제어 회로(20-A2)를 포함할 수 있다. 따라서, 추가적인 픽셀 제어 회로(20-A2)를 포함하기 위해 디스플레이 기판(24) 상에 사용 가능한 충분한 공간이 존재한다.
디스플레이의 중심 부분에서, 픽셀 제어 회로들은 X-방향으로 피치(44)를 갖고, Y-방향으로 피치(46)를 가질 수 있다. 피치들(44 및 46)은 픽셀 제어 회로들(집적 회로들에 의해 형성될 수 있음)이 (도 7 및 도 8에 도시된 바와 같이) 균일하게 이격된 행들 및 열들로 배열되도록 디스플레이를 가로질러 균일할 수 있다. 그러나, 추가적인 픽셀 제어 회로들(20-A1 및 20-A2)은 주변 행들 및/또는 열들에 대해 오정렬된다. 즉, 픽셀 제어 회로들(20)의 대부분은 행들 및 열들로 배열된다. 픽셀 제어 회로(20-A1)는 픽셀 제어 회로 열들에 대해 X-방향으로 시프트된다. 픽셀 제어 회로(20-A1)는 픽셀 제어 회로 행들에 대해 Y-방향으로 시프트된다.
도 8에 도시된 바와 같이, 픽셀 제어 회로(20-A1)와 그것의 인접 픽셀 제어 회로들 사이의 간격은 피치들(44 및 46)보다 작다. 유사하게, 픽셀 제어 회로(20-A2)와 그것의 인접 픽셀 제어 회로들 사이의 간격은 피치들(44 및 46)보다 작다. 따라서, 추가적인 픽셀 제어 회로들의 포지션은, 모든 부분 픽셀 셀들이 대응하는 픽셀 제어 회로를 갖는 것을 보장하기 위해 픽셀 제어 회로들의 나머지의 패턴에 대해 수정된다.
도 9는 추가적인 픽셀 제어 회로들 없이 부분 픽셀 셀들을 제어하기 위한 옵션을 도시한다. 도 9에 도시된 바와 같이, 이웃하는 부분 픽셀 셀의 픽셀 드라이버 회로는 부분 픽셀 셀의 픽셀들을 구동하는 데 사용될 수 있다. 일례로서, 각각의 픽셀 제어 회로는 16 x 16 그리드의 픽셀들(하나 이상의 수동 매트릭스들로 배열됨)을 구동한다. 따라서, 픽셀 제어 회로는 16 x 16 그리드의 픽셀들을 위한 출력 단자들 및 16 x 16 그리드의 픽셀들을 구동하기 위한 로직 및 제어 회로부를 갖는다. 그러나, 디스플레이 내의 부분 픽셀 셀들은 풀 16 x 16 그리드의 픽셀들보다 적게 포함할 수 있다.
픽셀 제어 회로(20-1)(정규 픽셀 제어 회로 패턴에 따라 배열됨)를 포함하는 픽셀 셀(40-1)을 고려한다. 픽셀 셀(40-1)은 경계(42)에 의해 중단되고, 따라서 부분 픽셀 셀이다. 부분 픽셀 셀은, 예로서, (풀 16 x 16 픽셀 셀의 256개의 픽셀들 대신에) 150개의 픽셀들만을 포함할 수 있다. 따라서, 픽셀 제어 회로(20-1)는 풀 256개 대신에 제어할 150개의 픽셀들만을 갖는다. 따라서, 픽셀 제어 회로(20-1)는 106개의 픽셀들만큼 저활용되고 있다. 즉, 픽셀 제어 회로(20-1)는 그것의 픽셀 셀 내의 생략된 픽셀들로 인해 106개의 추가 픽셀들을 제어하는 능력을 갖는다. 타겟 경계의 외부의 픽셀들(X1)과 같은 픽셀은 통상적으로 픽셀 제어 회로(20-1)에 의해 구동될 것이다. 그러나, 영역(X1) 내의 픽셀들은, 그들이 경계(42) 외부에 있기 때문에 디스플레이로부터 생략된다.
한편, 부분 픽셀 셀(40-3)은 영역(X2) 내의 픽셀들을 포함하지만 전용 픽셀 제어 회로를 갖지 않는다. 도 8에서와 같이 추가적인 픽셀 제어 회로를 포함하는 대신에, 영역(X2) 내의 픽셀들은, 저활용되는, 이웃하는 픽셀 제어 회로(20-1)에 의해 구동될 수 있다. 부분 픽셀 셀(40-3)은 영역(X2) 내의 106개 미만의 픽셀들(예컨대, 픽셀 제어 회로(20-1)의 저활용양보다 더 적은 픽셀들)을 포함할 수 있다. 따라서, 픽셀 제어 회로(20-1)는 그 자신의 부분 픽셀 셀 내의 픽셀들 외에도 영역(X2) 내의 모든 픽셀들을 제어하는 능력을 갖는다.
이러한 유형의 방식을 사용하면, 저활용되는 픽셀 제어 회로들이 전용 픽셀 제어 회로를 달리 갖지 않는 픽셀들을 제어하는 데 사용되는 경우, 소형 비활성 경계 영역을 유지하면서 디스플레이 내의 픽셀 제어 회로들의 수가 감소되게 할 수 있다.
이러한 개념의 다른 예로서, 픽셀 제어 회로(20-2)(정규 픽셀 제어 회로 패턴에 따라 배열됨)를 포함하는 픽셀 셀(40-2)을 고려한다. 픽셀 셀(40-2)은 경계(42)에 의해 중단되고, 따라서 부분 픽셀 셀이다. 따라서, 픽셀 제어 회로(20-2)는 저활용되고 있다. 즉, 픽셀 제어 회로(20-2)는 그것의 픽셀 셀 내의 생략된 픽셀들로 인해 추가 픽셀들을 제어하는 능력을 갖는다. 타겟 경계의 외부의 픽셀들(Y1)과 같은 픽셀은 통상적으로 픽셀 제어 회로(20-2)에 의해 구동될 것이다. 그러나, 영역(Y1) 내의 픽셀들은, 그들이 경계(42) 외부에 있기 때문에 디스플레이로부터 생략된다.
한편, 부분 픽셀 셀(40-4)은 영역(Y2) 내의 픽셀들을 포함하지만 전용 픽셀 제어 회로를 갖지 않는다. 도 8에서와 같이 추가적인 픽셀 제어 회로를 포함하는 대신에, 영역(Y2) 내의 픽셀들은, 저활용되는, 이웃하는 픽셀 제어 회로(20-2)에 의해 구동될 수 있다. 부분 픽셀 셀(40-4)은 픽셀 제어 회로(20-2)의 저활용양보다 더 적은 픽셀들을 포함할 수 있다. 따라서, 픽셀 제어 회로(20-2)는 그 자신의 부분 픽셀 셀 내의 픽셀들 외에도 영역(Y2) 내의 모든 픽셀들을 제어하는 능력을 갖는다.
도 10은 픽셀 셀 내의 픽셀들이 상이한 이웃하는 픽셀 셀의 픽셀 제어 회로에 의해 제어될 수 있는 방법을 보여주는 예시적인 디스플레이의 평면도이다. 도 10의 예에서, 각각의 픽셀 제어 회로는 4개의 수동 매트릭스들(도 6b에 도시된 바와 유사함)을 제어하도록 구성된다. 이 예에서, 각각의 수동 매트릭스는 8 x 8 그리드이다(예컨대, 도 5에 도시된 바와 유사함). 디스플레이의 중심 부분에서, 각각의 픽셀 제어 회로는 4개의 8 x 8 수동 매트릭스들을 제어할 수 있다.
경계(42)(도 9 참조)를 따라, 하나 이상의 8 x 8 수동 매트릭스들이 중단될 수 있다. 결과는 8개 미만의 풀 행들 및/또는 8개 미만의 풀 열들을 포함하는 부분 수동 매트릭스일 수 있다. 도 10은 디스플레이의 경계에 인접하게, 제1 부분 수동 매트릭스(30-1)(8개의 픽셀들을 포함함) 및 제2 부분 수동 매트릭스(30-2)(31개의 픽셀들을 포함함)가 존재하는 방법을 도시한다. 부분 수동 매트릭스(30-1)는 전용 픽셀 제어 회로(20-1)를 포함하는 픽셀 셀(40-1)의 일부(도 9 참조)일 수 있다. 부분 수동 매트릭스(30-2)는 전용 픽셀 제어 회로를 포함하지 않는 픽셀 셀(40-3)의 일부(도 9 참조)이다. 각각의 부분 수동 매트릭스는 발광 픽셀들(22)을 포함한다. 도 10은 또한 생략된 픽셀들(22')의 풋프린트를 도시한다. 생략된 픽셀들(22')은 수동 매트릭스들(30-1 및 30-2) 중 각각의 하나에 대해 8 x 8 수동 매트릭스를 완료할 것이다. 그러나, 디스플레이의 경계는 픽셀들(22')이 생략되게 한다.
도 10의 픽셀 제어 회로(20-1)는, 부분 수동 매트릭스(30-1) 외에도 수동 매트릭스들(30-3, 30-4, 및 30-5)을 제어할 수 있다. 수동 매트릭스들(30-3 및 30-4) 중 하나 또는 둘 모두는 부분 수동 매트릭스들일 수 있다. 수동 매트릭스(30-5)는 풀 수동 매트릭스(풀 8 x 8 그리드의 발광 픽셀들을 갖음)일 수 있다.
픽셀 제어 회로(20-1)는 수동 매트릭스(30-1)를 구동하도록 구성된 8개의 애노드 출력들(1A 내지 8A)(예컨대, 도 5의 출력 단자들(32)) 및 8개의 캐소드 출력들(1C 내지 8C)(예컨대, 도 5의 출력 단자들(34))을 가질 수 있다. 그러나, 수동 매트릭스(30-1)는 부분 수동 매트릭스이다. 따라서, 픽셀 제어 회로(20-1)의 출력 단자들은 부분 수동 매트릭스(30-1) 외에도 이웃하는 픽셀 셀로부터 부분 수동 매트릭스(30-2)를 구동할 수 있다.
도 10에 도시된 바와 같이, 픽셀 제어 회로(20-1) 내의 캐소드 출력들(1C 내지 6C)은 부분 수동 매트릭스(30-2) 내의 캐소드 접점들(C)에 전기적으로 연결된다. 픽셀 제어 회로(20-1) 내의 캐소드 출력들(7C 내지 8C)은 부분 수동 매트릭스(30-1) 내의 캐소드 접점들에 전기적으로 연결된다. 픽셀 제어 회로(20-1) 내의 각각의 캐소드 출력 단자는 각각의 신호 라우팅 라인(38)에 의해 대응하는 캐소드 접점에 전기적으로 연결될 수 있다. 일례로서, 신호 라우팅 라인들(38)은 기판(24)의 하나 이상의 층들 상의 금속 트레이스들(신호 라인들) 및/또는 기판(24)의 하나 이상의 층들을 통과하는 전도성 바이어스에 의해 형성될 수 있다. 부분 수동 매트릭스(30-2) 내의 캐소드 접점들(C)에 액세스하기 위해, (예컨대, 출력 단자들(1C 내지 6C)에 대한) 신호 라우팅 라인들(38) 중 일부는 픽셀 셀(40-1)의 내부(수동 매트릭스들(30-1, 30-3, 30-4, 및 30-5)을 포함함)로부터 픽셀 셀(40-1)의 주변부를 지나 픽셀 셀(40-1)의 외부까지 라우팅될 수 있다.
도 10에 도시된 바와 같이, 픽셀 제어 회로(20-1) 내의 애노드 출력들(1A 내지 5A)은 부분 수동 매트릭스(30-1) 내의 애노드 접점들(A)에 전기적으로 연결된다. 픽셀 제어 회로(20-1) 내의 애노드 출력들(6A 내지 8A)은 부분 수동 매트릭스(30-2) 내의 애노드 접점들에 전기적으로 연결된다. 픽셀 제어 회로(20-1) 내의 각각의 애노드 출력 단자는 각각의 신호 라우팅 라인(36)에 의해 대응하는 애노드 접점에 전기적으로 연결될 수 있다. 일례로서, 신호 라우팅 라인들(36)은 기판(24)의 하나 이상의 층들 상의 금속 트레이스들(신호 라인들) 및/또는 기판(24)의 하나 이상의 층들을 통과하는 전도성 바이어스에 의해 형성될 수 있다. 부분 수동 매트릭스(30-2) 내의 애노드 접점들(A)에 액세스하기 위해, (예컨대, 출력 단자들(6A 내지 8A)에 대한) 신호 라우팅 라인들(36) 중 일부는 픽셀 셀(40-1)의 내부(수동 매트릭스들(30-1, 30-3, 30-4, 및 30-5)을 포함함)로부터 픽셀 셀(40-1)의 주변부를 지나 픽셀 셀(40-1)의 외부까지 라우팅될 수 있다.
도 10의 예에서, 부분 픽셀 매트릭스(30-1) 내의 픽셀들 중 일부는 부분 픽셀 매트릭스(30-2) 내의 픽셀들 중 일부와 애노드 접점을 공유한다. 따라서, 상호연결 라우팅 라인들(50)은, 매트릭스(30-2) 내의 애노드 접점과 함께 매트릭스(30-1) 내의 애노드 접점에 전기적으로 포함될 수 있다. 일례로서, 상호연결 라우팅 라인들(50)은 기판(24)의 하나 이상의 층들 상의 금속 트레이스들(신호 라인들) 및/또는 기판(24)의 하나 이상의 층들을 통과하는 전도성 바이어스에 의해 형성될 수 있다. 각각의 상호연결 라우팅 라인은 2개의 개별 애노드 접점들을 전기적으로 연결한다. 예를 들어, 제1 애노드 접점은 픽셀 매트릭스(30-1) 내의 가장 좌측 열 상의 제1 및 제2 픽셀들과 중첩한다. 제2 애노드 접점은 픽셀 매트릭스(30-2) 내의 가장 우측 열 상의 하나의 픽셀과 중첩한다. 상호연결 라우팅 라인은 이들 2개의 애노드 접점들을 전기적으로 연결한다. 다른 예로서, 수동 매트릭스(30-1) 내의 최우측(right-most) 애노드 접점은 하나의 픽셀과 중첩한다. 수동 매트릭스(30-2) 내의 제5 애노드 접점(좌측으로부터 우측으로)은 4개의 픽셀들과 중첩한다. 상호연결 라우팅 라인은 이들 2개의 애노드 접점들을 전기적으로 연결한다.
도 10에 도시된 바와 같이, 수동 매트릭스(30-2)의 영역(X2) 내의 픽셀들은 수동 매트릭스(30-1)의 영역(X1) 내의 대응하는 생략된 픽셀들에 대응한다. 픽셀 제어 회로(20-1), 수동 매트릭스(30-1), 및 수동 매트릭스(30-2) 사이의 전기 연결들의 배열은, 영역(X2) 내의 각각의 픽셀이 영역 (X1) 내의 대응하는 생략된 픽셀을 갖도록 선택될 수 있다. 이러한 방식으로, 픽셀 제어 회로는 영역(X1) 내의 픽셀들이 실제로 존재했던 경우에 출력 신호들을 제공할 수 있다. 픽셀 제어 회로(20-1)에 대한 전기적 연결들에 기초하여, 영역(X2) 내의 픽셀(1)은 영역(X1) 내의 픽셀(1')에 대응한다. 즉, 영역(X2) 내의 픽셀(1)은, 그것이 수동 매트릭스(30-1) 내의 행 1, 열 1 포지션에 있는 것처럼 픽셀 제어 회로에 의해 구동된다. 그러나, 픽셀 제어 회로(20-1)가 행 1, 열 1 포지션의 픽셀에 의해 방출된 광을 제어하기 위해 제어 신호들을 출력할 때, 영역(X2) 내의 픽셀(1)은 실제로 광을 방출한다. 픽셀 제어 회로(20-1)에 대한 전기적 연결들에 기초하여, 영역(X2) 내의 픽셀(2)은 영역(X1) 내의 픽셀(2')에 대응한다. 즉, 영역(X2) 내의 픽셀(2)은, 그것이 수동 매트릭스(30-1) 내의 행 1, 열 8 포지션에 있는 것처럼 픽셀 제어 회로에 의해 구동된다. 그러나, 픽셀 제어 회로(20-1)가 행 1, 열 8 포지션의 픽셀에 의해 방출된 광을 제어하기 위해 제어 신호들을 출력할 때, 영역(X2) 내의 픽셀(2)은 실제로 광을 방출한다. 픽셀 제어 회로(20-1)에 대한 전기적 연결들에 기초하여, 영역(X2) 내의 픽셀(3)은 영역(X1) 내의 픽셀(3')에 대응한다. 즉, 영역(X2) 내의 픽셀(3)은, 그것이 수동 매트릭스(30-1) 내의 행 6, 열 8 포지션에 있는 것처럼 픽셀 제어 회로에 의해 구동된다. 그러나, 픽셀 제어 회로(20-1)가 행 6, 열 8 포지션의 픽셀에 의해 방출된 광을 제어하기 위해 제어 신호들을 출력할 때, 영역(X2) 내의 픽셀(3)은 실제로 광을 방출한다. 픽셀 제어 회로(20-1)에 대한 전기적 연결들에 기초하여, 영역(X2) 내의 픽셀(4)은 영역(X1) 내의 픽셀(4')에 대응한다. 즉, 영역(X2) 내의 픽셀(4)은, 그것이 수동 매트릭스(30-1) 내의 행 4, 열 4 포지션에 있는 것처럼 픽셀 제어 회로에 의해 구동된다. 그러나, 픽셀 제어 회로(20-1)가 행 4, 열 4 포지션의 픽셀에 의해 방출된 광을 제어하기 위해 제어 신호들을 출력할 때, 영역(X2) 내의 픽셀(1)은 실제로 광을 방출한다.
따라서, 픽셀 제어 회로(20-1) 내의 구동 방식 및 로직은 디스플레이 내의 다른 픽셀 제어 회로들에 대해 수정될 필요가 없다. 픽셀 제어 회로(20-1)는 디스플레이 내의 다른 픽셀 제어 회로들과 동일한 방식으로 신호들을 출력한다. 그러나, 수정된 전기적 연결들 때문에, 픽셀 제어 회로(20-1)는 부분 수동 매트릭스(30-1) 및 부분 수동 매트릭스(30-2)를 구동 방식으로 제어한다.
보통(예컨대, 도 5에서와 같이 풀 수동 매트릭스를 제어하기 위해), 수동 매트릭스 내의 각각의 애노드 접점은 전체적인 디스플레이 내의 픽셀들 중 하나의 주어진 열 내의 픽셀들과 중첩한다. 도 10에서, 대조적으로, 디스플레이 내의 픽셀들의 별개의 열들 내의 픽셀들과 중첩하는 애노드 접점들은 전기적으로 연결될 수 있다. 애노드 접점들이 전기적으로 연결되기 때문에, 수동 매트릭스는 픽셀들이 동일한 열에 있는 것처럼(도 5에서와 같이) 전기적으로 동작한다. 그러나, 애노드 접점들 사이의 상호연결부 때문에, 수동 매트릭스의 동일한 "열"(전기적으로)로부터의 픽셀들은 디스플레이의 2개의 열들 사이에서 물리적으로 분할된다.
도 10에서, (예컨대, 출력 단자들(1A 내지 5A)에 대한) 애노드 접점들은 다수의 물리적 위치들 사이에서 분할되고, 각각의 캐소드 접점은 상이한 위치들 사이에서 분할되지 않는다. 그러나, 원하는 경우, 캐소드 접점들은 도 10의 애노드 접점들과 동일한 방식으로 상이한 위치들(그리고 상호연결 라우팅 라인들과 전기적으로 연결됨) 사이에서 분할될 수 있다.
도 10에서, 영역(X2) 내의 픽셀들 및 영역(X1) 내의 그것들의 대응하는 픽셀들의 수평 미러링이 존재한다. 즉, 수동 매트릭스(30-1)의 가장 좌측 상의 생략된 픽셀(1')은 수동 매트릭스(30-2)의 가장 우측 상의 실제 픽셀에 맵핑되고, 수동 매트릭스(30-1)의 가장 우측 상의 생략된 픽셀(2')은 수동 매트릭스(30-2)의 가장 좌측 상의 실제 픽셀에 맵핑되는 등 한다. 이러한 방식으로 수평 미러링을 사용하면, 수동 매트릭스들(30-1 및 30-2) 사이의 상호연결 라우팅의 복잡성을 최소화하는 데 유리할 수 있다.
도 10의 예의 픽셀 제어 회로(20-1)가 수동 매트릭스(30-1) 내의 애노드 접점들을 통해 수동 매트릭스(30-2) 내의 애노드 접점들에 신호들을 제공하는 것은 단지 예시적인 것이다. 대신에 반대 배열이 사용될 수 있으며, 픽셀 제어 회로(20-1)는 수동 매트릭스(30-2) 내의 애노드 접점들을 통해 수동 매트릭스(30-1) 내의 애노드 접점들에 신호들을 제공한다.
전자 디바이스는 픽셀 제어 회로들에 의해 제어되는 대응하는 픽셀들에 타겟 픽셀 밝기 값들을 맵핑하도록 구성된 픽셀 맵핑 회로부를 포함할 수 있다. 도 11은 픽셀 맵핑 회로부(52)가 디스플레이 드라이버 회로부(28)에 포함되는 예시적인 디스플레이의 개략도이다. 디스플레이 드라이버 회로부(28)는 (예컨대, 그래픽 처리 장치 또는 다른 디바이스 컴포넌트로부터) 픽셀 데이터를 수신하고, 디스플레이를 위한 디스플레이 패널 상의 픽셀 제어 회로들(20)에, 대응하는 맵핑된 픽셀 데이터를 출력할 수 있다.
픽셀 맵핑 회로부(52)는 디스플레이 상에 디스플레이될 타겟 이미지에 대응하는 픽셀 데이터를 수신할 수 있다. 즉, 수신된 픽셀 데이터는 디스플레이를 가로지르는 물리적 위치들에 대한 타겟 밝기 값들을 포함할 수 있다. 픽셀 맵핑 회로부(52)는 이러한 타겟 밝기 값들을 각각의 픽셀 제어 회로(20)에 대한 특정 명령어들에 맵핑한다.
일례로서, 도 10으로부터의 픽셀들(1 및 1')을 고려한다. 픽셀 맵핑 회로부(52)는 픽셀(1)에 대한 타겟 밝기 값을 수신할 수 있다. 픽셀 맵핑 회로부는 이러한 타겟 밝기 값을 픽셀 제어 회로(20-1)에 의해 제어되는 픽셀(1')에 맵핑할 수 있다. 이어서, 맵핑된 픽셀 데이터가 픽셀들을 동작시키기 위해 픽셀 제어 회로(20-1)에 의해 사용될 때, 픽셀 제어 회로(20-1)는 원하는 밝기로 픽셀(1')을 동작시키기 위해 출력들을 제공한다. 그러나, 수동 매트릭스들(30-1 및 30-2)의 전기적 레이아웃으로 인해, 픽셀(1)은 원하는 밝기로 광을 방출할 것이다. 이러한 유형의 맵핑은 필요에 따라 디스플레이 내의 각각의 픽셀에 대해 수행될 수 있다.
도 9 및 10 내의 예의, 주어진 부분 픽셀 셀 내의 나머지 모든 픽셀들을 제어하는 데 사용되는 하나의 이웃하는 픽셀 셀의 픽셀 제어 회로는 단지 예시적인 것이다. 일반적으로, 부분 픽셀 셀 내의 픽셀들은 이웃 픽셀 셀들로부터의 하나 이상의 픽셀 제어 회로들에 의해 제어될 수 있다. 도 12는 다수의 이웃하는 픽셀 제어 회로들에 의해 제어되는 부분 픽셀 셀의 도면이다.
부분 픽셀 셀(40-3)은 영역(X2) 내의 픽셀들의 제1 서브세트 및 영역(Y2) 내의 픽셀들의 제2 서브세트를 포함하지만, 전용 픽셀 제어 회로를 갖지 않는다. 픽셀 셀(40-1)은 픽셀 제어 회로(20-1)(정규 픽셀 제어 회로 패턴에 따라 배열됨)를 포함한다. 픽셀 셀(40-1)은 경계(42)에 의해 중단되고, 따라서 부분 픽셀 셀이다. 타겟 경계의 외부의 픽셀들(X1)과 같은 픽셀들은 통상적으로 픽셀 제어 회로(20-1)에 의해 구동될 것이다. 그러나, 영역(X1) 내의 픽셀들은, 그들이 경계(42) 외부에 있기 때문에 디스플레이로부터 생략된다. 영역(X2) 내의 픽셀들은, 저활용되는, 이웃하는 픽셀 제어 회로(20-1)에 의해 구동될 수 있다.
픽셀 셀(40-2)은 픽셀 제어 회로(20-2)(정규 픽셀 제어 회로 패턴에 따라 배열됨)를 포함한다. 픽셀 셀(40-2)은 경계(42)에 의해 중단되고, 따라서 부분 픽셀 셀이다. 타겟 경계의 외부의 픽셀들(Y1)과 같은 픽셀들은 통상적으로 픽셀 제어 회로(20-2)에 의해 구동될 것이다. 그러나, 영역(Y1) 내의 픽셀들은, 그들이 경계(42) 외부에 있기 때문에 디스플레이로부터 생략된다. 영역(Y2) 내의 픽셀들은, 저활용되는, 이웃하는 픽셀 제어 회로(20-2)에 의해 구동될 수 있다.
이러한 유형의 방식을 사용하면, 다수의 저활용되는 픽셀 제어 회로들이 단일 부분 픽셀 셀(40-3) 내의 픽셀들을 제어하는 데 사용된다. 이러한 예는 단지 예시적인 것이다. 일반적으로, 전용 픽셀 제어 회로가 없는 임의의 부분 픽셀 셀(때때로 리셉터로 지칭됨)은 임의의 원하는 수의 이웃하는 픽셀 셀들(때때로 도너 픽셀 제어 회로들을 갖는 도너 픽셀 셀들로 지칭됨)로부터의 픽셀 제어 회로들에 의해 제어될 수 있다.
지금까지, 디스플레이에 대한 타겟 경계가 둥근 코너들을 갖는 예가 기술되었다. 둥근 코너들은 도 8 내지 도 12와 관련하여 논의된 구동 기법들 중 임의의 것을 사용하는 부분 픽셀 셀들을 야기할 수 있다. 그러나, 다른 디스플레이 레이아웃들은 또한 도 8 내지 도 12와 관련하여 논의된 구동 기법들 중 임의의 것을 사용하는 부분 픽셀 셀들을 야기할 수 있다.
도 13a는 둥근 코너(54)를 갖는 풋프린트를 갖는 발광 활성 영역(AA)을 갖는 디스플레이의 평면도이다. 디스플레이의 상부 우측 코너(위에서 볼 때)가 도 13a에 도시되어 있다. 그러나, 원하는 경우, 활성 영역의 4개의 모든 코너들은 둥근 코너들일 수 있다. 둥근 코너(54)는 도 8 내지 도 12와 관련하여 논의된 구동 기법들 중 임의의 것을 사용하는 부분 픽셀 셀들을 야기할 수 있다. 또한, 노치(56)는 활성 영역의 상부 에지를 따라 형성된다. 노치(56)는 경계(42)로 하여금 노치를 정의하는 영역(58) 중 하나 이상의 부분들에서 곡률을 갖게 할 수 있다. 노치(56)의 존재는 또한 도 8 내지 도 12와 관련하여 논의된 구동 기법들 중 임의의 것을 사용하는 부분 픽셀 셀들(예컨대, 영역(58) 내의)을 야기할 수 있다.
도 13b는 개구(60)를 갖는 발광 활성 영역(AA)을 갖는 디스플레이의 평면도이다. 일 예로서, 개구는 디스플레이 패널 내의 물리적 구멍일 수 있다. 개구는 발광 활성 영역(AA)에 의해 측방향으로 둘러싸인다. 개구(60)는 도 8 내지 도 12와 관련하여 논의된 구동 기법들 중 임의의 것을 사용하는 부분 픽셀 셀들(예컨대, 개구(60)의 경계에 인접함)을 야기할 수 있다.
일반적으로, 임의의 임의적(arbitrary)인 형상의 풋프린트를 갖는 디스플레이(예컨대, 하나 이상의 만곡된 부분들 및/또는 하나 이상의 선형 부분들을 갖는 경계를 가짐)는 전용 픽셀 제어 회로들을 갖지 않는 부분 픽셀 셀들을 초래할 수 있다. 디스플레이 설계가 전용 픽셀 제어 회로들을 갖지 않는 부분 픽셀 셀들을 야기할 때, 도 8 내지 도 12와 관련하여 논의된 구동 기법들 중 임의의 것이(발광 활성 영역의 정확한 형상에 상관없이) 사용될 수 있다.
픽셀 맵핑 회로부(52)를 사용하여 수정된 픽셀 데이터를 픽셀 제어 회로들(20)에 제공하는 것 외에도, 디스플레이 드라이버 회로부(28)는 디스플레이 내의 생략된 픽셀들에 대한 블랙 페인팅을 수행할 수 있다. 수동 매트릭스(30-1) 내의 생략된 픽셀들(22') 중 일부가 수동 매트릭스(30-2) 내의 물리적 픽셀들에 맵핑되는 도 10의 예를 고려한다. 수동 매트릭스(30-1) 내의 다른 생략된 픽셀들(22')(예컨대, 영역(X1) 외부의 생략된 픽셀들(22'))은 디스플레이 내의 임의의 물리적 픽셀들에 맵핑되지 않는다. 이러한 위치들에 픽셀들이 없기 때문에, 광은 이러한 위치들에서 방출될 수 없다. 따라서, 일부 배열들에서 이러한 생략된 픽셀들은 타겟 밝기 레벨을 수신하지 않을 수 있다(그리고 대응하여 제어 동작들 동안 할당된 랜덤 타겟 밝기 레벨 또는 더미 밝기 레벨을 가질 수 있음). 그러나, 픽셀 제어 회로(20-1)는 (수동 매트릭스 내의 픽셀들 중 일부가 물리적으로 생략되더라도) 풀 8 x 8 수동 매트릭스에 대한 제어 신호들을 생성하도록 여전히 구성될 수 있다. 랜덤 및/또는 비제로(non-zero) 타겟 밝기 값들이 생략된 픽셀들에 사용되는 경우, 활성 영역 내의 픽셀들은, 픽셀 제어 회로(20-1)가 수동 매트릭스를 동작시킬 때 (활성 영역 픽셀들이 켜지도록 의도되지 않더라도) 원치 않게 켜지게 될 수 있다.
원치 않는 광 방출이 발생하는 것을 방지하기 위해, 디스플레이 드라이버 회로부(28)는 디스플레이 내의 각각의 생략된 픽셀에 제로 그레이 레벨을 할당할 수 있다. 제로 그레이 레벨은 동작 동안 꺼져 있는 물리적 발광 다이오드(예컨대, 광이 픽셀에 의해 방출되지 않고 픽셀이 블랙으로 나타나는 경우)에 대응할 수 있다. 이러한 프로세스는 블랙 페인팅으로 지칭될 수 있다. 블랙 페인팅 동안, 각각의 생략된 픽셀은 제로 그레이 레벨을 할당받는다. 이어서, 수정된 픽셀 데이터(생략된 픽셀들에 대해 제로 그레이 레벨들을 갖음)가 픽셀 제어 회로들(20)에 제공될 때, 원치 않는 광 방출이 완화된다. 블랙 페인팅 프로세스는 선택적으로 픽셀 맵핑 회로부(52)에 의해 수행될 수 있다.
디스플레이의 활성 영역의 풋프린트는 디스플레이 내의 부분 픽셀 셀들의 수 및/또는 전용 픽셀 제어 회로들이 없는 디스플레이 내의 부분 픽셀 셀들의 수를 감소시키도록 선택될 수 있다는 점에 유의해야 한다. 일례로서, 디스플레이의 둥근 코너의 곡률 반경의 작은 수정은 대응하는 도너 픽셀 셀들을 필요로 하는 리셉터 픽셀 셀들의 수의 의미있는 감소를 야기할 수 있다. 유사하게, 활성 영역 내의 총 행들과 열들의 수의 작은 수정은 대응하는 도너 픽셀 셀들을 필요로 하는 리셉터 픽셀 셀들의 수의 의미있는 감소를 야기할 수 있다. 일반적으로, 디스플레이의 활성 영역의 크기 및 형상은 원하는 경우 디스플레이 내의 부분 픽셀 셀들의 수 및 배열을 최적화하도록 선택될 수 있다. 픽셀 제어 회로들의 그리드의 위치는 또한 원하는 경우 발광 활성 영역에 대해 중앙에 포지셔닝(X-방향 및 Y-방향 둘 모두로)하여 디스플레이 내의 부분 픽셀 셀들의 수 및 배열을 최적화할 수 있다.
다양한 신호 라인들(예컨대, 데이터 신호 라인들, 글로벌 신호 라인들, 및 전력 공급 라인들)이 디스플레이에 포함되어 픽셀 제어 회로들(20) 및 발광 다이오드들(22)을 동작시킬 수 있다. 도 14는 디스플레이 드라이버 회로부로부터 디스플레이를 위한 신호 라인들에 필요한 신호들을 제공하는 데 사용되는, 팬아웃 신호 라인들을 갖는 예시적인 디스플레이의 평면도이다. 도 14에 도시된 바와 같이, 디스플레이는 행들 및 열들의 어레이로 배열된 픽셀 제어 회로들(20)을 포함하는 발광 활성 영역(AA)을 포함할 수 있다. 이전에 도시되고 논의된 바와 같이, 각각의 픽셀 제어 회로는 발광 다이오드들의 하나 이상의 수동 매트릭스들을 제어한다.
도 14에 도시된 바와 같이, 디스플레이 드라이버 회로부(28)는 패널 테일(24T) 상에 형성될 수 있다. 패널 테일(24T)은 기판(24)의 연장부에 의해 형성될 수 있다. 기판(24)의 연장부는 선택적으로 가요성/굽힘 가능할 수 있다. 패널 테일(24T)은 전자 디바이스(10) 내의 가요성 인쇄 회로 또는 다른 컴포넌트들에 전기적으로 연결될 수 있다. 디스플레이 드라이버 회로부(28)는 패널 테일(24T) 상에 형성될 수 있거나, 패널 테일(24T)에 전기적으로 연결된 가요성 인쇄 회로 상에 형성될 수 있거나, 또는 디바이스(10) 내의 다른 원하는 위치에 형성될 수 있다. 하나의 예시적인 배열에서, 패널 테일(24T)은 디스플레이(14) 아래에 있는 인쇄 회로 기판에 전기적으로 연결되기 위해 구부러질 수 있다(예컨대, 180도 굽힘).
디스플레이 드라이버 회로부(28)는 디스플레이(14) 내의 발광 다이오드들의 어레이를 동작시키는 데 사용되는 다양한 신호들을 픽셀 제어 회로들(20)에 제공할 수 있다. 그러나, 디스플레이 드라이버 회로부(28)(및 테일(24T))의 폭은 디스플레이의 활성 영역의 폭보다 작다. 따라서, 필요에 따라 픽셀 제어 회로들 모두에 신호들을 제공하기 위해, 팬아웃 신호 라인 영역(62)은 디스플레이에 포함된다. 영역(62) 내의 팬아웃 신호 라인들은 디스플레이 드라이버 회로부(28)로부터 디스플레이(14)의 모든 영역들(예컨대, 활성 영역의 전체 폭)로 신호들을 확산시키는 데 사용될 수 있다.
도 14의 예에서, 팬아웃 신호 라인 영역(62)은 발광 활성 영역(AA) 외부의 패널(24T) 상에 형성된다. 도 14는 주변 신호 라인들(예컨대, 전력 공급 라인들)이 영역들(64, 66, 및 68) 내의 활성 영역 외부에 형성될 수 있는 방법을 유사하게 도시한다. 영역(64)은 활성 영역의 우측 에지(활성 영역의 외부)를 따라 연장되고, 영역(66)은 활성 영역의 상부 에지(활성 영역의 외부)를 따라 연장되고, 영역(68)은 활성 영역의 좌측 에지(활성 영역의 외부)를 따라 연장된다. 디스플레이는 이들 영역들 내의 전력 공급 라인들과 같은 임의의 원하는 컴포넌트들을 포함할 수 있다.
도 14에서, 영역들(62, 64, 66, 및 68)은 모두 디스플레이의 발광 활성 영역(AA)의 외부에 포지셔닝된다. 따라서, 기판(24)은 영역들(62, 64, 66, 및 68)을 수용하기에 충분히 큰 비발광 비활성 영역을 가져야 한다. 대안적으로, 영역들(62, 64, 66, 및/또는 68)은 비발광 비활성 영역의 크기를 감소시키기 위해 발광 활성 영역 내부에 포지셔닝될 수 있다.
도 15는 디스플레이의 활성 영역 내의 팬아웃 신호 라인 영역을 갖는 예시적인 디스플레이의 평면도이다. 도 15에 도시된 바와 같이, 팬아웃 신호 라인 영역(62)은 활성 영역(AA)과 적어도 부분적으로 중첩한다. 팬아웃 영역(62) 내의 신호 라인들은 활성 영역(AA) 내의 발광 다이오드들 사이이고/사이이거나 아래에 형성될 수 있고, 이는 도 16에 더욱 상세히 도시되어 있다.
활성 영역으로 시프트될 수 있는 팬아웃 신호 라인 영역(62)의 양을 증가시키기 위해(이로 인해 비활성 영역에 대한 크기 요건들을 감소시킬 수 있음), 픽셀 제어 회로들(20)은 활성 영역 내에 포지셔닝되어 활성 영역의 에지와 픽셀 제어 회로들 사이의 갭을 최대화할 수 있다. 도 15에 도시된 바와 같이, 활성 영역의 하부 에지에 가장 가까운 픽셀 제어 회로들의 행(이는 디스플레이 드라이버 회로부에 인접한 에지이고 따라서 팬아웃 신호 라인 영역임)은 픽셀 제어 회로들과 활성 영역의 하부 에지 사이의 갭(70)을 두고 포지셔닝된다. 갭(70)은 픽셀 제어 회로에 의해 제어되는 수동 매트릭스로부터의 발광 다이오드들의 전체 열을 포함할 수 있다. 각각의 픽셀 제어 회로가 발광 다이오드들의 4개의 8 x 8 수동 매트릭스들을 제어하는 이전의 예를 고려한다. 따라서 갭(70)은 8개의 발광 다이오드들의 피치와 동일하여 발광 다이오드들의 8개의 행들이 픽셀 제어 회로들과 활성 영역의 하부 에지 사이에 개재되는 것을 보장할 수 있다. 이는 픽셀 제어 회로들의 저부 행이 활성 영역의 하부 에지를 따라 모든 발광 다이오드들을 여전히 완전히 제어할 수 있는 동시에 또한 팬아웃 신호 라인 영역(62)을 수용할 수 있는 활성 영역 내의 공간을 최대화하는 것을 보장한다.
활성 영역에 적어도 부분적으로 팬아웃 신호 라인 영역(62)을 형성하는 것 외에도, 하나 이상의 주변 신호 라인들(예컨대, 전력 공급 라인)이 영역(64, 66, 및 68) 내의 활성 영역 내부에 형성될 수 있다. 도 15에서, 영역(64)은 활성 영역의 우측 에지(활성 영역의 내부)를 따라 연장되고, 영역(66)은 활성 영역의 상부 에지(활성 영역의 내부)를 따라 연장되고, 영역(68)은 활성 영역의 좌측 에지(활성 영역의 내부)를 따라 연장된다. 디스플레이는 이들 영역들 내의 전력 공급 라인들과 같은 임의의 원하는 컴포넌트들을 포함할 수 있다.
추가적으로, 하나 이상의 주변 신호 라인들(예컨대, 전력 공급 라인들)이 디스플레이의 둥근 코너들 내의 활성 영역 내부에 형성될 수 있다. 도 15는 둥근 코너 영역들(80-1, 80-2, 80-3, 및 80-4)을 도시한다. 도 15에서, 영역(80-1)은 영역들(68 및 62) 사이의 활성 영역의 하부 좌측 코너(활성 영역의 내부)를 따라 연장되고, 영역(80-2)은 영역들(64 및 62) 사이의 활성 영역의 하부 우측 코너(활성 영역의 내부)를 따라 연장되고, 영역(80-3)은 영역들(68 및 66) 사이의 활성 영역의 상부 좌측 코너(활성 영역의 내부)를 따라 연장되고, 영역(80-4)은 영역들(66 및 64) 사이의 활성 영역의 상부 우측 코너(활성 영역의 내부)를 따라 연장된다. 디스플레이는 이들 영역들 내의 전력 공급 라인들과 같은 임의의 원하는 컴포넌트들을 포함할 수 있다.
도 16은 디스플레이 활성 영역과 적어도 부분적으로 중첩하는 팬아웃 신호 라인 영역(62)을 갖는 예시적인 디스플레이의 측단면도이다. 도 16은 기판(24) 상에 장착된 픽셀 제어 회로(20)를 도시한다. 일 예로서, 픽셀 제어 회로(20)는 접착제 층을 사용하여 기판(24)에 부착될 수 있다. 공통 접착제 층은 다수의 픽셀 제어 회로들을 기재(24)에 부착할 수 있다. 추가적인 유전체 층들(72-0, 72-1, 72-2, 72-3, 72-4, 72-5, 및 72-6)이 기판(24) 상에 형성되고, 선택적으로 기판 층들로 지칭될 수 있다. 금속 층들(M0, M1, M2, M3, 및 M4)을 포함하는 복수의 금속 층들이 또한 유전체 층들 사이의 기판 상에 형성된다. 디스플레이 내의 상이한 금속 층들을 전기적으로 연결하기 위해 다양한 바이어스(74)가 포함될 수 있다.
구체적으로, 유전체 층(72-0)은 기판(24)(픽셀 제어 회로(20)와 동일 평면) 상에 형성된다. 유전체 층(72-0)은 평탄화 층으로 지칭될 수 있다. 금속 층(M0)은 유전체 층(72-0) 상에 형성된다. 유전체 층(72-1)은 금속 층(M0) 상에 형성된다. 금속 층(M1)은 유전체 층(72-1) 상에 형성된다. 유전체 층(72-2)은 금속 층(M1) 상에 형성된다. 금속 층(M2)은 유전체 층(72-2) 상에 형성된다. 유전체 층(72-3)은 금속 층(M2) 상에 형성된다. 금속 층(M3)은 유전체 층(72-3) 상에 형성된다. 유전체 층(72-4)은 금속 층(M3) 상에 형성된다. 금속 층(M4)은 유전체 층(72-4) 상에 형성된다. 유전체 층(72-5)은 금속 층(M4) 상에 형성된다.
활성 영역(AA)에서, 금속 층(M4)은 픽셀 제어 회로들(20)에 의해 제어되는 발광 다이오드들의 수동 매트릭스들에 대해 애노드 접점들(A)을 형성할 수 있다. 발광 다이오드들(22)은 애노드 접점들(A) 및 대응하는 캐소드 접점들(C) 사이에 형성된다. 평탄화 층(72-6)은 캐소드 접점들(C) 상에 형성될 수 있다.
신호 팬아웃 영역(62)에서, 금속 층들(M0 및 M1)은 패턴화되어 전력 및 아날로그 신호들을 전달하기 위한 팬아웃 신호 라인들을 형성할 수 있다. 예를 들어, 금속 층들(M0 및 M1)은 양의 전력 공급 라인들 및 음의 전력 공급 라인들을 포함할 수 있다. 신호 팬아웃 영역(62)에서, 금속 층들(M2 및 M3)은 패턴화되어 디스플레이에 대한 글로벌 신호 라인들을 형성할 수 있다. 글로벌 신호 라인들은, 일례로서, 픽셀 제어 회로들에 클록들 신호들을 전달하는 데 사용될 수 있다. 신호 팬아웃 영역(62)에서, 금속 층(M4)은 패턴화되어 디스플레이에 대한 데이터 신호 라인들을 형성할 수 있다. 데이터 신호 라인들은 타겟 밝기 값들로 발광 다이오드들을 동작시키기 위해 픽셀 제어 회로들에 의해 사용되는 디스플레이 데이터를 전달하는 데 사용될 수 있다(따라서 타겟 이미지를 디스플레이함). 금속 층(M4)을 사용하여 형성된 신호 라인들은 디지털 신호들을 전달하는 디지털 신호 라인들일 수 있다.
금속 층(M4)은 활성 영역에서 애노드 접점들(A)을 형성하는 데 사용된다. 따라서, 금속 층(M4)은 단지 패턴화되어 발광 활성 영역(AA) 외부에 팬아웃 라인들을 형성한다. 금속 층(M4)을 사용하여 형성된 팬아웃 신호 라인들은 발광 활성 영역과 중첩하지 않는다. 대조적으로, 금속 층들(M2 및 M3)은 패턴화되어 디스플레이의 활성 영역 및 비활성 영역 둘 모두에서 팬아웃 라인들을 형성한다. 유사하게, 금속 층들(M0 및 M1)은 패턴화되어 디스플레이의 활성 영역 및 비활성 영역 둘 모두에서 팬아웃 라인들을 형성한다.
영역(62) 내의 팬아웃 신호 라인들은 디스플레이 전체에 걸쳐(예컨대, 픽셀 제어 회로들에) 신호들을 전달하는 디스플레이의 활성 영역에서 추가적인 신호 라인들에 전기적으로 연결될 수 있다. 팬아웃 신호 라인들은 팬아웃 영역 내에서와 동일한 금속 층을 사용하여 패턴화되는 신호 라인들에, 또는 팬아웃 영역에서와 상이한 금속 층을 사용하여 패턴화되는 신호 라인들에 전기적으로 연결될 수 있다(그리고 하나 이상의 바이어스를 사용하여 전기적으로 연결됨).
도 17은 활성 영역 내부에 형성된 주변 신호 라인들을 갖는 예시적인 디스플레이의 평면도이다. 도 17에 도시된 바와 같이, 전력 공급 라인들(76)과 같은 신호 라인들은 픽셀 제어 회로들(20)(예컨대, Y-방향으로 연장되는 픽셀 제어 회로들의 최우측 열) 및 활성 영역의 우측 에지 사이의 영역(64)에서 활성 영역 내부의 활성 영역의 에지를 따라 형성될 수 있다. 글로벌 신호 라인들(78)과 같은 추가적인 신호 라인들이 영역(64)에서 활성 영역 내부의 활성 영역의 에지를 따라 형성될 수 있다. 이 예에서 픽셀 제어 회로(20)(예컨대, Y-방향으로 연장되는 픽셀 제어 회로들의 최우측 열)는 글로벌 신호 라인들(78)과 전력 공급 라인들(76) 사이에 개재된다. 일반적으로, 신호 라인들은 영역(64)에서(도 17에 도시된 바와 같이), 영역(66)에서, 영역(68)에서, 영역(80-1)에서, 영역(80-2)에서, 영역(80-3)에서, 및/또는 영역(80-4)에서, 활성 영역의 에지에 포함될 수 있다.
전력 공급 라인들과 같은 신호 라인들을 수용할 활성 영역의 좌측 및 우측 에지들에 따른 공간의 양을 최대화하기 위해, 픽셀 제어 회로들의 어레이는 활성 영역의 좌측 및 우측 에지들에 대해 중앙에 위치될 수 있다. 이는 신호 라인들을 수용할 활성 영역의 좌측 및 우측 에지들 둘 모두에 동일한 양의 공간을 제공한다.
도 14 및 도 15의 디스플레이의 저부 에지를 따라 형성되는 패널 테일(24T)(대응하는 팬아웃 신호 라인 영역(62)을 갖음)의 예는 단지 예시적인 것이다. 일반적으로, 패널 테일 및 디스플레이 드라이버 회로부는 디스플레이의 임의의 원하는 에지(들)를 따라 형성될 수 있다. 디스플레이 드라이버 회로부 및 패널 테일의 포지션에 관계없이, 팬아웃 신호 라인 영역은 디스플레이 드라이버 회로부 및 패널 테일에 인접하게 포함될 수 있고, 디스플레이의 다른 에지들은 주변 신호 라인들을 포함할 수 있다.
도 7 내지 도 9와 관련하여 이전에 나타낸 바와 같이, 타겟 경계(42)는 픽셀 셀들(40)의 일부를 통해 교차할 수 있다. 이는 픽셀 셀들의 일부가 부분 픽셀 셀들이 되게 한다. 픽셀 셀(40-2) 내의 경계(42)의 외부의 픽셀들은 디스플레이로부터 생략될 수 있다. 추가적으로, 타겟 경계의 외부의 픽셀 제어 회로들은 디스플레이로부터 생략될 수 있다. 이러한 문제들을 완화하기 위해, 추가적인 픽셀 제어 회로들이 포함되어 부분 픽셀 셀들을 제어하거나(도 8에서와 같이), 또는 이웃하는 부분 픽셀 셀의 픽셀 드라이버 회로가 부분 픽셀 셀의 픽셀들을 구동하는 데 사용될 수 있다(도 9에서와 같이).
도 8 및/또는 도 9의 기법들을 사용하는 대신에 또는 그 외에도, 제1 픽셀 행은 원하는 경우 픽셀 제어 회로들의 제1 행에 대해 선택적으로 시프트될 수 있다. 도 18a는 디스플레이 활성 영역 내의 픽셀들의 제1 행이, 픽셀 제어 회로들(20)의 제1 행에 의해 제어되는 픽셀 셀들의 상단과 정렬되는 예시적인 디스플레이의 평면도이다. 도 18a의 거리(102) 내의 픽셀 행들의 수는 각각의 셀(40) 내의 픽셀 행들의 총 수의 절반과 동일하다.
각각의 픽셀 제어 회로가 픽셀들의 총 16개의 행들 및 16개의 열들에 대해, 4개의 8 x 8 수동 매트릭스들을 제어하는 예를 고려한다. 이 경우에, 도 18a의 거리(102)는 8개의 행들의 픽셀들이다. 따라서, 픽셀 제어 회로들의 제1 행은 둥근 코너 영역들 외부에 부분 픽셀 셀들을 갖지 않는다. 픽셀 제어 회로들의 제1(상단) 행의 제어 영역의 상단은 활성 영역에서 픽셀들의 상단 행과 정렬된다.
대조적으로, 도 18b에서, 디스플레이 활성 영역 내의 픽셀들의 제1 행은 픽셀 제어 회로들(20)의 제1 행에 의해 제어되는 픽셀 셀들의 상단과 정렬되지 않는다. 도 18b의 거리(104) 내의 픽셀 행들의 수는 각각의 셀(40) 내의 픽셀 행들의 총 수의 절반보다 작다.
각각의 픽셀 제어 회로가 픽셀들의 총 16개의 행들 및 16개의 열들에 대해, 4개의 8 x 8 수동 매트릭스들을 제어하는 예를 고려한다. 이 경우에, 도 18b의 거리(104)는 6개의 행들(예컨대, 7개 이하)의 픽셀들이다. 따라서, 픽셀 제어 회로들의 제1 행은 둥근 코너 영역들 둘 모두 내에 그리고 활성 영역의 전체 상부 에지(둥근 코너 영역들의 외부)를 따라서 부분 픽셀 셀들을 갖는다. 픽셀 제어 회로들의 제1 행의 제어 영역의 상단은 활성 영역 내의 픽셀들의 상단 행에 대해 시프트된다.
픽셀 제어 회로들에 대해 활성 영역의 포지션을 조정하면(도 18b에서와 같이) 맵핑을 필요로 하는 (둥근 코너 영역에서의 부분 픽셀 셀들 내의) 픽셀들의 전체적인 수를 감소시킬 수 있다(따라서 도 8 및/또는 도 9의 솔루션들에 대한 필요성을 감소시킴).
제조 동안, 픽셀 제어 회로들은 여러 개별 스탬프들에서 질량 전달 어레이(mass transfer array, MTA)에 의해 전달되어 전체 디스플레이에 대한 픽셀 제어 회로들을 형성할 수 있다. 픽셀 제어 회로들의 개별 스탬프들은 별도로 제조될 수 있고, 이어서 조합되어 픽셀 제어 회로들의 단일 통합된 어레이를 형성할 수 있다. 도 19의 예에서, 6개의 상이한 스탬프들(1, 2, 3, 4, 5, 및 6으로 라벨링됨)은 디스플레이(14)에 대한 픽셀 제어 회로들을 형성한다. 각각의 스탬프의 크기 및 중첩은 맵핑을 필요로 하는 (둥근 코너 영역들 내의 부분 픽셀 셀들 내의) 픽셀들의 전체적인 수의 개수를 완화하도록 선택될 수 있다.
도 19에 도시된 바와 같이, 수직 오프셋(106)(예컨대 최상위 스탬프들(1 및 2)에 대한 것) 및/또는 수평 오프셋(108)(예컨대, 최우측 스탬프들(2, 4, 및 6)에 대한 것)은 맵핑을 필요로 하는 픽셀들의 수를 최적화하는 데 사용될 수 있다. 이는 픽셀 제어 회로들의 대부분에 대해, 상이한 인접 스탬프들의 픽셀 제어 회로들 사이(예컨대, 도 19의 스탬프들(1 및 2)의 사이)의 피치(112)보다 작은 수평 피치(110)를 초래할 수 있다. 유사하게, 총 수직 피치(114)는, 픽셀 제어 회로들의 대부분에 대해, 상이한 인접 스탬프들의 픽셀 제어 회로들 사이(예컨대, 도 19의 스탬프들(1 및 3)의 사이)의 피치(116)보다 작을 수 있다.
일 실시예에 따르면, 디스플레이 드라이버 회로부, 행들과 열들로 배열되는 발광 다이오드들의 어레이 및 제어 회로들의 어레이- 제어 회로들 각각은 디스플레이 드라이버 회로부로부터의 신호들에 기초하여 발광 다이오드들의 적어도 하나의 수동 매트릭스를 제어하도록 구성되고, 제1 제어 회로는 복수의 애노드 접점들에 신호들을 제공하고, 복수의 애노드 접점들 중 각각의 애노드 접점은 각각의 단일 열에서 복수의 발광 다이오드들과 중첩하고, 제2 제어 회로는 제1 열에서 적어도 하나의 발광 다이오드와 중첩하는 제1 애노드 접점에 신호를 제공하고, 제1 애노드 접점은 제1 열과 상이한 제2 열에서 적어도 하나의 발광 다이오드와 중첩하는 제2 애노드 접점에 전기적으로 연결됨 -를 포함하는, 전자 디바이스가 제공된다.
다른 실시예에 따르면, 제어 회로들의 어레이는 발광 다이오드들의 어레이와 산재된다.
다른 실시예에 따르면, 제1 제어 회로는 복수의 캐소드 접점들에 신호들을 제공하고, 복수의 캐소드 접점들 중 각각의 캐소드 접점은 각각의 단일 행에서 복수의 발광 다이오드들과 중첩하고, 복수의 애노드 접점들 및 복수의 애노드 접점들은 직교하고, 각각의 발광 다이오드는 복수의 애노드 접점들과 복수의 애노드 접점들 사이의 중첩 지점에 포지셔닝된다.
다른 실시예에 따르면, 제1 제어 회로는 제1 수의 행들 및 제2 수의 열들로 배열되는 발광 다이오드들의 제1 수동 매트릭스의 제어들을 제공한다.
다른 실시예에 따르면, 제1 제어 회로는 제3 수의 행들 및 제4 수의 열들로 배열되는 발광 다이오드들의 제2 수동 매트릭스의 제어들을 제공하고, 제3 수는 제1 수와 상이하다.
다른 실시예에 따르면, 제1 제어 회로는 제3 수의 행들 및 제4 수의 열들로 배열되는 발광 다이오드들의 제2 수동 매트릭스의 제어들을 제공하고, 제4 수는 제2 수와 상이하다.
다른 실시예에 따르면, 제2 제어 회로는 제3 열에서 적어도 하나의 발광 다이오드와 중첩하는 제3 애노드 접점에 신호를 제공하고, 제3 애노드 접점은 제3 열과 상이한 제4 열에서 제4 애노드 접점에 전기적으로 연결된다.
다른 실시예에 따르면, 제1 및 제2 애노드 접점들은 상이한 수들의 발광 다이오드들과 중첩한다.
다른 실시예에 따르면, 제3 및 제4 애노드 접점들은 상이한 수들의 발광 다이오드들과 중첩한다.
다른 실시예에 따르면, 제1 애노드 접점은 발광 다이오드들의 어레이에서 발광 다이오드들 중 적어도 일부의 아래로 연장되는 상호연결 라우팅 라인에 의해 제2 애노드 접점에 전기적으로 연결된다.
다른 실시예에 따르면, 제3 제어 회로는 제3 열에서 적어도 하나의 발광 다이오드와 중첩하는 제3 애노드 접점에 신호를 제공하고, 제3 애노드 접점은 제3 열과 상이한 제4 열에서 제4 애노드 접점에 전기적으로 연결되고, 제2 및 제4 열들은 인접하다.
일 실시예에 따르면, 디스플레이 드라이버 회로부, 발광 영역에서 행들과 열들로 배열되는 발광 다이오드들의 어레이 및 제어 회로들의 어레이- 제어 회로들 각각은 디스플레이 드라이버 회로부로부터의 신호들에 기초하여 발광 다이오드들의 적어도 하나의 수동 매트릭스를 제어하도록 구성되고, 제1 제어 회로는 발광 영역의 외부의 위치들을 포함하는 위치들의 그리드에서 픽셀 밝기 값들을 제어하도록 구성되는 출력들을 갖고, 디스플레이 드라이버 회로부는 발광 영역의 외부의 위치들에서의 픽셀 밝기 값들을 제로 그레이 레벨로 설정하도록 구성됨 -를 포함하는, 전자 디바이스가 제공된다.
다른 실시예에 따르면, 제1 제어 회로에 의해 제어되는 수동 매트릭스는 복수의 애노드 접점들, 및 복수의 캐소드 접점들과 직교하여 연장되는 복수의 캐소드 접점들을 포함하고, 복수의 애노드 접점들은 제1 수의 발광 다이오드들과 중첩하는 제1 애노드 접점 및 제1 수보다 작은 제2 수의 발광 다이오드들과 중첩하는 제2 애노드 접점을 포함한다.
다른 실시예에 따르면, 제어 회로들의 어레이는 제어 회로들의 제1 행을 갖고, 제어 회로들의 제1 행에서의 각각의 제어 회로는 발광 영역의 외부의 위치들을 포함하는 위치들의 그리드에서의 픽셀 밝기 값들을 제어하도록 구성되는 출력들을 갖고, 발광 영역에서의 행들 중 제1 행은 제어 회로들의 제1 행의 위치들의 그리드의 상부 에지에 대해 시프트된다.
다른 실시예에 따르면, 제어 회로들의 어레이는 제1, 제2, 및 제3 스탬프들을 포함하는 복수의 개별 스탬프들 상에 형성되고, 제1 스탬프 상의 제1 및 제2 제어 회로들은 제1 수평 피치에 의해 분리되고, 제1 및 제2 스탬프들 상의 제3 및 제4 제어 회로들은 제1 수평 피치보다 작은 제2 수평 피치에 의해 각각 분리되고, 제1 스탬프 상의 제5 및 제6 제어 회로들은 제1 수직 피치에 의해 분리되고, 제1 및 제3 스탬프들 상의 제7 및 제8 제어 회로들은 제1 수직 피치보다 작은 제2 수직 피치에 의해 각각 분리된다.
일 실시예에 따르면, 디스플레이 드라이버 회로부, 발광 영역에 배열된 발광 다이오드들의 어레이, 제어 회로들의 어레이- 제어 회로들 각각은 디스플레이 드라이버 회로부로부터의 신호들에 기초하여 발광 다이오드들의 적어도 하나의 수동 매트릭스를 제어하도록 구성됨 -, 및 디스플레이 드라이버 회로부에 결합되고 디스플레이 드라이버 회로부로부터 신호들을 수신하는 팬아웃 신호 라인들- 팬아웃 신호 라인들은 발광 영역과 적어도 부분적으로 중첩함 -을 포함하는 전자 디바이스가 제공된다.
다른 실시예에 따르면, 팬아웃 신호 라인들은 제1 패턴화된 금속 층, 제1 패턴화된 금속 층 상에 형성된 제2 패턴화된 금속 층, 제2 패턴화된 금속 층 상에 형성된 제3 패턴화된 금속 층, 제3 패턴화된 금속 층 상에 형성된 제4 패턴화된 금속 층, 및 제4 패턴화된 금속 층 상에 형성된 제5 패턴화된 금속 층을 포함하고, 제1 및 제2 패턴화된 금속 층들로부터 형성된 팬아웃 신호 라인들은 전력 공급 신호들을 전달하고, 제3 및 제4 패턴화된 금속 층들로부터 형성된 팬아웃 신호 라인들은 글로벌 신호들을 전달하고, 제5 패턴화된 금속 층으로부터 형성된 팬아웃 신호 라인들은 데이터 신호들을 전달하고, 제5 패턴화된 금속 층은 발광 다이오드들의 수동 매트릭스들에 대한 애노드 접점들을 형성하는 부분들을 갖고, 제1 및 제2 패턴화된 금속 층들로부터 형성된 팬아웃 신호 라인들은 발광 영역과 적어도 부분적으로 중첩하고, 제3 및 제4 패턴화된 금속 층들로부터 형성된 팬아웃 신호 라인들은 발광 영역과 적어도 부분적으로 중첩하고, 제5 패턴화된 금속 층으로부터 형성된 팬아웃 신호 라인들은 발광 영역과 중첩하지 않는다.
일 실시예에 따르면, 디스플레이 드라이버 회로부, 제3 및 제4 대향 에지들에 의해 연결된 제1 및 제2 대향 에지들을 갖는 발광 다이오드들의 어레이, 행들 및 열들로 배열되는 제어 회로들의 어레이- 제어 회로들 각각은 디스플레이 드라이버 회로부로부터의 신호들에 기초하여 발광 다이오드들의 적어도 하나의 수동 매트릭스를 제어하도록 구성됨 -, 및 디스플레이 드라이버 회로부에 결합되고 디스플레이 드라이버 회로부로부터 신호들을 수신하는 팬아웃 신호 라인들- 팬아웃 신호 라인들은 제어 회로들의 행과 발광 다이오드들의 어레이의 제1 에지 사이에 형성됨 -을 포함하는 전자 디바이스가 제공된다.
다른 실시예에 따르면, 각각의 수동 매트릭스는 주어진 수의 발광 다이오드들의 행들을 포함하고, 주어진 수의 발광 다이오드들의 행들은 제어 회로들의 행과 발광 다이오드들의 어레이의 제1 에지 사이에 개재된다.
일 실시예에 따르면, 디스플레이 드라이버 회로부, 제3 및 제4 대향 에지들에 의해 연결된 제1 및 제2 대향 에지들을 갖는 발광 다이오드들의 어레이, 행들 및 열들로 배열되는 제어 회로들의 어레이- 제어 회로들 각각은 디스플레이 드라이버 회로부로부터의 신호들에 기초하여 발광 다이오드들의 적어도 하나의 수동 매트릭스를 제어하도록 구성되고, 제어 회로들의 어레이는 제3 및 제4 대향 에지들에 대해 중앙에 위치함 -, 및 적어도 제3 에지를 따라 연장되는 전력 공급 라인들- 전력 공급 라인들은 발광 다이오드들의 어레이에 의해 중첩됨 -을 포함하는 전자 디바이스가 제공된다.
전술한 내용은 단지 예시적인 것이며, 설명된 실시예들의 범주 및 기술적 사상을 벗어남이 없이, 당업자에 의해 다양한 수정들이 이루어질 수 있다. 전술한 실시예들은 개별적으로 또는 임의의 조합으로 구현될 수 있다.

Claims (20)

  1. 전자 디바이스로서,
    디스플레이 드라이버 회로부;
    행(row)들 및 열(column)들로 배열되는 발광 다이오드들의 어레이; 및
    제어 회로들의 어레이- 상기 제어 회로들 각각은 상기 디스플레이 드라이버 회로부로부터의 신호들에 기초하여 상기 발광 다이오드들의 적어도 하나의 수동 매트릭스를 제어하도록 구성되고, 제1 제어 회로는 복수의 애노드 접점들에 신호들을 제공하고, 상기 복수의 애노드 접점들 중 각각의 애노드 접점은 각각의 단일 열에서 복수의 발광 다이오드들과 중첩하고, 제2 제어 회로는 제1 열에서 적어도 하나의 발광 다이오드와 중첩하는 제1 애노드 접점에 신호를 제공하고, 상기 제1 애노드 접점은 상기 제1 열과 상이한 제2 열에서 적어도 하나의 발광 다이오드와 중첩하는 제2 애노드 접점에 전기적으로 연결됨 -를 포함하는, 전자 디바이스.
  2. 제1항에 있어서, 상기 제어 회로들의 어레이는 상기 발광 다이오드들의 어레이와 산재되어 있는(interspersed), 전자 디바이스.
  3. 제1항에 있어서, 상기 제1 제어 회로는 복수의 캐소드 접점들에 신호들을 제공하고, 상기 복수의 캐소드 접점들 중 각각의 캐소드 접점은 각각의 단일 행에서 복수의 발광 다이오드들과 중첩하고, 상기 복수의 애노드 접점들 및 상기 복수의 캐소드 접점들은 직교하고, 각각의 발광 다이오드는 상기 복수의 애노드 접점들과 상기 복수의 캐소드 접점들 사이의 중첩 지점에 포지셔닝되는, 전자 디바이스.
  4. 제1항에 있어서, 상기 제1 제어 회로는 제1 수의 행들 및 제2 수의 열들로 배열되는 발광 다이오드들의 제1 수동 매트릭스의 제어들을 제공하는, 전자 디바이스.
  5. 제4항에 있어서, 상기 제1 제어 회로는 제3 수의 행들 및 제4 수의 열들로 배열되는 발광 다이오드들의 제2 수동 매트릭스의 제어들을 제공하고, 상기 제3 수는 상기 제1 수와 상이한, 전자 디바이스.
  6. 제4항에 있어서, 상기 제1 제어 회로는 제3 수의 행들 및 제4 수의 열들로 배열되는 발광 다이오드들의 제2 수동 매트릭스의 제어들을 제공하고, 상기 제4 수는 상기 제2 수와 상이한, 전자 디바이스.
  7. 제1항에 있어서, 상기 제2 제어 회로는 제3 열에서 적어도 하나의 발광 다이오드와 중첩하는 제3 애노드 접점에 신호를 제공하고, 상기 제3 애노드 접점은 상기 제3 열과 상이한 제4 열에서 제4 애노드 접점에 전기적으로 연결되는, 전자 디바이스.
  8. 제7항에 있어서, 상기 제1 및 제2 애노드 접점들은 상이한 수들의 발광 다이오드들과 중첩하는, 전자 디바이스.
  9. 제7항에 있어서, 상기 제3 및 제4 애노드 접점들은 상이한 수들의 발광 다이오드들과 중첩하는, 전자 디바이스.
  10. 제1항에 있어서, 상기 제1 애노드 접점은 상기 발광 다이오드들의 어레이에서 상기 발광 다이오드들 중 적어도 일부의 아래로 연장되는 상호연결 라우팅 라인에 의해 상기 제2 애노드 접점에 전기적으로 연결되는, 전자 디바이스.
  11. 제1항에 있어서, 제3 제어 회로는 제3 열에서 적어도 하나의 발광 다이오드와 중첩하는 제3 애노드 접점에 신호를 제공하고, 상기 제3 애노드 접점은 상기 제3 열과 상이한 제4 열에서 제4 애노드 접점에 전기적으로 연결되고, 상기 제2 및 제4 열들은 인접한, 전자 디바이스.
  12. 전자 디바이스로서,
    디스플레이 드라이버 회로부;
    발광 영역에서 행들 및 열들로 배열된 발광 다이오드들의 어레이; 및
    제어 회로들의 어레이- 상기 제어 회로들 각각은 상기 디스플레이 드라이버 회로부로부터의 신호들에 기초하여 상기 발광 다이오드들의 적어도 하나의 수동 매트릭스를 제어하도록 구성되고, 제1 제어 회로는 상기 발광 영역의 외부의 위치들을 포함하는 위치들의 그리드에서 픽셀 밝기 값들을 제어하도록 구성되는 출력들을 갖고, 상기 디스플레이 드라이버 회로부는 상기 발광 영역의 외부의 위치들에서의 상기 픽셀 밝기 값들을 제로 그레이 레벨로 설정하도록 구성됨 -를 포함하는, 전자 디바이스.
  13. 제12항에 있어서, 상기 제1 제어 회로에 의해 제어되는 상기 수동 매트릭스는 복수의 애노드 접점들, 및 복수의 캐소드 접점들과 직교하여 연장되는 상기 복수의 캐소드 접점들을 포함하고, 상기 복수의 애노드 접점들은 제1 수의 발광 다이오드들과 중첩하는 제1 애노드 접점 및 상기 제1 수보다 작은 제2 수의 발광 다이오드들과 중첩하는 제2 애노드 접점을 포함하는, 전자 디바이스.
  14. 제12항에 있어서, 상기 제어 회로들의 어레이는 제어 회로들의 제1 행을 갖고, 상기 제어 회로들의 제1 행에서의 각각의 제어 회로는 상기 발광 영역의 외부의 위치들을 포함하는 위치들의 그리드에서의 픽셀 밝기 값들을 제어하도록 구성되는 출력들을 갖고, 상기 발광 영역에서의 상기 행들 중 제1 행은 상기 제어 회로들의 제1 행의 상기 위치들의 그리드의 상부 에지에 대해 시프트되는, 전자 디바이스.
  15. 제12항에 있어서, 상기 제어 회로들의 어레이는 제1, 제2, 및 제3 스탬프들을 포함하는 복수의 개별 스탬프들 상에 형성되고, 상기 제1 스탬프 상의 제1 및 제2 제어 회로들은 제1 수평 피치에 의해 분리되고, 상기 제1 및 제2 스탬프들 상의 제3 및 제4 제어 회로들은 상기 제1 수평 피치보다 작은 제2 수평 피치에 의해 각각 분리되고, 상기 제1 스탬프 상의 제5 및 제6 제어 회로들은 제1 수직 피치에 의해 분리되고, 상기 제1 및 제3 스탬프들 상의 제7 및 제8 제어 회로들은 상기 제1 수직 피치보다 작은 제2 수직 피치에 의해 각각 분리되는, 전자 디바이스.
  16. 전자 디바이스로서,
    디스플레이 드라이버 회로부;
    발광 영역에 배열된 발광 다이오드들의 어레이;
    제어 회로들의 어레이- 상기 제어 회로들 각각은 상기 디스플레이 드라이버 회로부로부터의 신호들에 기초하여 상기 발광 다이오드들의 적어도 하나의 수동 매트릭스를 제어하도록 구성됨 -; 및
    상기 디스플레이 드라이버 회로부에 결합되고 상기 디스플레이 드라이버 회로부로부터 상기 신호들을 수신하는 팬아웃 신호 라인들- 상기 팬아웃 신호 라인들은 상기 발광 영역과 적어도 부분적으로 중첩하고, 상기 팬아웃 신호 라인들은 제1 패턴화된 금속 층, 상기 제1 패턴화된 금속 층 상에 형성된 제2 패턴화된 금속 층, 상기 제2 패턴화된 금속 층 상에 형성된 제3 패턴화된 금속 층, 상기 제3 패턴화된 금속 층 상에 형성된 제4 패턴화된 금속 층, 및 상기 제4 패턴화된 금속 층 상에 형성된 제5 패턴화된 금속 층을 포함함 -을 포함하는, 전자 디바이스.
  17. 제16항에 있어서, 상기 제1 및 제2 패턴화된 금속 층들로부터 형성된 팬아웃 신호 라인들은 전력 공급 신호들을 전달하고, 상기 제3 및 제4 패턴화된 금속 층들로부터 형성된 팬아웃 신호 라인들은 글로벌 신호들을 전달하고, 상기 제5 패턴화된 금속 층으로부터 형성된 팬아웃 신호 라인들은 데이터 신호들을 전달하고, 상기 제5 패턴화된 금속 층은 상기 발광 다이오드들의 상기 수동 매트릭스들에 대한 애노드 접점들을 형성하는 부분들을 갖고, 상기 제1 및 제2 패턴화된 금속 층들로부터 형성된 상기 팬아웃 신호 라인들은 상기 발광 영역과 적어도 부분적으로 중첩하고, 상기 제3 및 제4 패턴화된 금속 층들로부터 형성된 상기 팬아웃 신호 라인들은 상기 발광 영역과 적어도 부분적으로 중첩하고, 상기 제5 패턴화된 금속 층으로부터 형성된 상기 팬아웃 신호 라인들은 상기 발광 영역과 중첩하지 않는, 전자 디바이스.
  18. 전자 디바이스로서,
    디스플레이 드라이버 회로부;
    서로 대향하는 제3 및 제4 에지들에 의해 연결된 서로 대향하는 제1 및 제2 에지들을 갖는 발광 다이오드들의 어레이;
    행들 및 열들로 배열되는 제어 회로들의 어레이- 상기 제어 회로들 각각은 상기 디스플레이 드라이버 회로부로부터의 신호들에 기초하여 상기 발광 다이오드들의 적어도 하나의 수동 매트릭스를 제어하도록 구성되고, 각각의 수동 매트릭스는 주어진 수의 발광 다이오드들의 행들을 포함하고, 상기 주어진 수의 발광 다이오드들의 행들은 상기 제어 회로들의 행과 상기 발광 다이오드들의 어레이의 상기 제1 에지 사이에 개재됨(interposed) -; 및
    상기 디스플레이 드라이버 회로부에 결합되고 상기 디스플레이 드라이버 회로부로부터 상기 신호들을 수신하는 팬아웃 신호 라인들- 상기 팬아웃 신호 라인들은 제어 회로들의 행과 상기 발광 다이오드들의 어레이의 상기 제1 에지 사이에 형성됨 -을 포함하는, 전자 디바이스.
  19. 삭제
  20. 전자 디바이스로서,
    디스플레이 드라이버 회로부;
    서로 대향하는 제3 및 제4 에지들에 의해 연결된 서로 대향하는 제1 및 제2 에지들을 갖는 발광 다이오드들의 어레이;
    행들 및 열들로 배열되는 제어 회로들의 어레이- 상기 제어 회로들 각각은 상기 디스플레이 드라이버 회로부로부터의 신호들에 기초하여 상기 발광 다이오드들의 적어도 하나의 수동 매트릭스를 제어하도록 구성되고, 상기 제어 회로들의 어레이는 상기 제3 및 제4 에지들에 대해 중앙에 위치함 -; 및
    적어도 상기 제3 에지를 따라 연장되는 전력 공급 라인들- 상기 전력 공급 라인들은 상기 발광 다이오드들의 어레이에 의해 중첩됨 -을 포함하는, 전자 디바이스.
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