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KR102834552B1 - 캐패시터 및 캐패시터를 포함하는 반도체 소자를 제조하기 위한 방법들 - Google Patents

캐패시터 및 캐패시터를 포함하는 반도체 소자를 제조하기 위한 방법들 Download PDF

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KR102834552B1
KR102834552B1 KR1020210001055A KR20210001055A KR102834552B1 KR 102834552 B1 KR102834552 B1 KR 102834552B1 KR 1020210001055 A KR1020210001055 A KR 1020210001055A KR 20210001055 A KR20210001055 A KR 20210001055A KR 102834552 B1 KR102834552 B1 KR 102834552B1
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이영빈
조철진
최재형
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삼성전자주식회사
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Abstract

캐패시터 제조 방법이 제공된다. 이 캐패시터 제조 방법은 제1 전극을 형성하는 단계, 상기 제1 전극 상에 유전 층을 형성하는 단계, 상기 유전 층 상에 제2 전극을 형성하는 단계, 및 상기 제1 전극과 상기 제2 전극 사이에 작동시에 인가되는 작동 전압 범위 밖의 전압을 인가하거나 작동시에 인가되는 작동 전류 범위 밖의 전류를 인가하는 단계를 포함할 수 있다.

Description

캐패시터 및 캐패시터를 포함하는 반도체 소자를 제조하기 위한 방법들 {methods for fabricating a capacitor and a semiconductor device including the capacitor}
본 개시는 반도체 소자 제조 방법에 관한 것이다. 보다 구체적으로, 본 개시는 캐패시터 및 캐패시터를 포함하는 반도체 소자를 제조하기 위한 방법들에 관한 것이다.
캐패시터는 전하를 저장할 수 있다. 따라서 캐패시터는 반도체 소자 내에서 데이터를 저장하는데 사용될 수 있다. 리텐션(retention) 시간을 확보하기 위해 캐패시터에 저장된 전하의 양, 즉 캐패시턴스가 충분히 커야 한다. 하지만 반도체 소자의 고집적화에 따라 캐패시터의 면적이 감소됨에 따라 캐패시턴스가 감소될 수 있다. 캐패시턴스는 유전 층의 유전율 및 캐패시터의 면적에 비례하며 유전 층의 두께에 반비례할 수 있다. 캐패시터의 캐패시턴스를 증가시키기 위하여 유전 층의 두께를 감소시키는 방안 및 유전 층의 유전율을 증가시키는 방안이 제안되었다.
유전층의 두께를 감소시키는 방안과 관련하여, 유전층의 두께가 감소하면, 누설전류가 증가할 수 있다. 누설전류를 감소시키기 위해 유전층의 두께를 증가시키면 등가산화막두께(Equivalent Oxide Thickness; EOT)가 증가하게 된다.
따라서, 비교적 누설전류가 크게 증가하지 않는 범위에서, 유전층의 유전율을 증가시키기 위한 방안의 연구가 필요하다.
본 개시가 해결하고자 하는 과제는 향상된 캐패시턴스를 가지는 캐패시터 및 이를 포함하는 반도체 소자를 제조하기 위한 방법들을 제공하는 것이다.
본 개시의 실시예들에 따른 캐패시터 제조 방법은 제1 전극을 형성하는 단계, 상기 제1 전극 상에 유전 층을 형성하는 단계, 상기 유전 층 상에 제2 전극을 형성하는 단계, 및 상기 제1 전극과 상기 제2 전극 사이에 작동시에 인가되는 작동 전압 범위 밖의 전압을 인가하거나 작동시에 인가되는 작동 전류 범위 밖의 전류를 인가하는 단계를 포함할 수 있다.
본 개시의 실시예들에 따른 캐패시터 제조 방법은 제1 전극을 형성하는 단계, 상기 제1 전극 상에 유전 층을 형성하는 단계, 상기 유전 층 상에 제2 전극을 형성하는 단계, 및 상기 제1 전극과 상기 제2 전극 사이에 전압 또는 전류를 인가하는 단계를 포함하고, 상기 제1 전극과 상기 제2 전극 사이에 인가되는 전압은 작동시에 인가되는 작동 전압 범위 밖의 최대 전압을 가지는 전압 스윕 또는 전압 펄스의 형태로 인가되거나, 상기 제1 전극과 상기 제2 전극 사이에 인가되는 전압은 작동시에 인가되는 전류 범위 밖의 최대 전류를 가지는 전류 스윕 또는 전류 펄스의 형태로 인가될 수 있다.
본 개시의 실시예들에 따른 캐패시터 제조 방법은 제1 전극을 형성하는 단계, 상기 제1 전극 상에 유전 층을 형성하는 단계, 상기 유전 층 상에 제2 전극을 형성하는 단계, 및 상기 제1 전극과 상기 제2 전극 사이에 작동시에 인가되는 작동 전압 범위 밖의 전압을 인가하거나 작동시에 인가되는 작동 전류 범위 밖의 전류를 인가하는 단계를 포함하고, 상기 제1 전극과 상기 제2 전극 사이에 작동시에 인가되는 작동 전압 범위 밖의 전압을 인가하거나 작동시에 인가되는 작동 전류 범위 밖의 전류를 인가하는 단계는 캐패시턴스를 증가시킬 수 있다.
본 개시의 실시예들에 따르면, 캐패시터가 형성된 후 캐패시터에 높은 전압 또는 높은 전류가 인가될 수 있다. 높은 전압 또는 전류를 인가함으로써 유전 층 내의 결정 상의 비율이 변화되어 유전 층의 유전율이 증가되고 캐피시터의 캐패시턴스가 증가될 수 있다.
도 1은 본 개시의 실시예들에 따른 캐패시터 제조 방법을 나타낸 흐름도이다.
도 2는 본 개시의 실시예들에 따른 캐패시터 제조 방법에 따라 제조된 캐패시터를 나타낸 단면도이다.
도 3a 내지 도 3e는 본 개시의 실시예들에 따른 캐패시터 제조 방법에서 캐패시터에 인가되는 전압 또는 전류를 나타낸 그래프들이다.
도 4a 내지 도 4e는 작동 전압 범위 밖의 최대 전압을 가지는 전압 스윕에 따른 캐패시턴스를 나타낸 그래프들이다.
도 5는 작동 전압 범위 내의 전압 스윕에 따른 캐패시턴스를 나타낸 그래프들이다.
도 6은 최대 전압에 따른 캐패시턴스 증가율을 나타낸 그래프이다.
도 7은 작동 전압 범위 밖의 최대 전압을 가지는 전압 스윕에 따른 누설 전류를 나타낸 그래프들이다.
도 8은 작동 전압 범위 내의 전압 스윕에 따른 누설 전류를 나타낸 그래프들이다.
도 9는 최대 전압에 따른 누설 전류를 나타낸 그래프이다.
도 10a 내지 도 10c는 본 개시의 실시예들에 따른 캐패시터 제조 방법에 따라 제조된 캐패시터들을 나타낸 단면도들이다.
도 11a는 본 개시의 실시예들에 따른 캐패시터를 포함하는 반도체 소자를 제조하는 방법에 따라 제조된 반도체 소자를 나타낸 평면도이다.
도 11b는 도 11a의 Ⅰ-Ⅰ' 선을 따른 본 개시의 실시예들에 따른 캐패시터를 포함하는 반도체 소자를 제조하는 방법에 따라 제조된 반도체 소자의 단면도이다.
도 1은 본 개시의 실시예들에 따른 캐패시터 제조 방법(100)을 나타낸 흐름도이다. 도 2는 본 개시의 실시예들에 따른 캐패시터 제조 방법(100)에 따라 제조된 캐패시터(200)를 나타낸 단면도이다.
도 1 및 도 2를 참조하면, 캐패시터 제조 방법(100)은 제1 전극(210)을 형성하는 단계(110), 제1 전극(210) 상에 유전 층(220)을 형성하는 단계(120), 유전 층(220) 상에 제2 전극(230)을 형성하는 단계(130), 및 제1 전극(210)과 제2 전극(230) 사이에 작동 전압 범위 밖의 전압 또는 작동 전류 범위 밖의 전류를 인가하는 단계(140)를 포함할 수 있다.
제1 전극(210)은 예를 들어, 도핑된 반도체, 금속, 금속 화합물, 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 제1 전극(210)은 티타늄 질화물(TiN), 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 몰리브덴 질화물(MoN), 또는 이들의 조합을 포함할 수 있다. 제1 전극은 예를 들어, 물리적 기상 증착(physical vapor deposition, PVD), 화학적 기상 증착(chemical vapor deposition, CVD), 원자 층 증착(atomic layer deposition, ALD), 전기 도금, 또는 이들의 조합에 의해 형성될 수 있다.
유전 층(220)은 예를 들어 PVD, DVD, ALD, 또는 이들의 조합에 의해 형성될 수 있다. 유전 층(220)은 고유전 물질을 포함할 수 있다. 여기서 고유전 물질은 실리콘 산화물의 유전율보다 높은 유전율을 가지는 물질로 정의된다. 예를 들어, 유전 층(220)은 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 알루미늄 산화물(Al2O3), 란타늄 산화물(La2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 또는 이들의 조합을 포함할 수 있다.
일부 실시예에서, 유전 층(220)은 강유전 물질을 포함할 수 있다. 예를 들어 상기 강유전 물질은 질소(N), 탄탈륨(Ta), 실리콘(Si), 게르마늄(Ge), 란타늄(La), 이트륨(Y), 스칸듐(Sc), 스트론튬(Sr), 알루미늄(Al), 및 가돌리늄(Gd) 중 적어도 하나로 도핑된 Hf1Zr1-xO2 (0≤x≤1)를 포함할 수 있다. 유전 층(220)이 강유전 물질을 포함하는 경우, 작동 전압 범위 밖의 전압 또는 작동 전류 범위 밖의 전류를 인가하는 단계(140)에 의해 유전 층(220)의 유전율이 증가될 수 있다.
일부 실시예에서, 유전 층(220)의 두께(TK)는 약 3nm 내지 약 30nm일 수 있다. 유전 층(220)의 두께(TK)가 약 3nm 미만인 경우, 작동 전압 범위 밖의 전압 또는 작동 전류 범위 밖의 전류를 인가하는 단계(140) 후 캐패시터(200)의 누설 전류가 증가될 수 있다. 유전 층(220)의 두께(TK)가 약 30nm 이상인 경우, 캐패시터(200)의 캐패시턴스가 너무 작을 수 있다.
제2 전극(230)은 예를 들어 PVD, CVD, ALD, 전기 도금, 또는 이들의 조합에 의해 형성될 수 있다. 제2 전극(230)은 예를 들어, 도핑된 반도체, 금속, 금속 화합물, 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 제2 전극(230)은 티타늄 질화물(TiN), 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 몰리브덴 질화물(MoN), 또는 이들의 조합을 포함할 수 있다.
일부 실시예에서, 캐패시터 제조 방법(100)은 유전 층(220)을 결정화하기 위해 유전 층(220)을 열처리하는 단계(미도시)를 더 포함할 수 있다. 열처리하는 단계는 유전 층을 형성하는 단계(120)와 제2 전극을 형성하는 단계(130) 사이 또는 제2 전극을 형성하는 단계(130)와 작동 전압 범위 밖의 전압 또는 작동 전류 범위 밖의 전류를 인가하는 단계(140) 사이에 수행될 수 있다. 열처리 온도는 예를들어 약 400℃ 내지 약 1000℃ 일 수 있다. 열처리를 통해 유전 층(220)을 결정화시킴으로써 유전 층(220) 내에 높은 유전율을 가지는 상, 예를 들어 테트라고날 상(tetragonal phase, T-phase), 및 강유전 성질을 갖는 상, 예를 들어 오르쏘롬빅 상(orthorhombic phase, O-phase) 중 적어도 하나를 형성시킬 수 있다. 따라서 열처리를 통해 유전 층(220)의 유전율이 증가되고 유전 층(220)의 강유전 성질을 증가될 수 있다.
제1 전극(210), 유전 층(220), 및 제2 전극(230)이 형성된 후 제1 전극(210)과 제2 전극(230) 사이에 작동 전압 범위 밖의 전압 또는 작동 전류 범위 밖의 전류가 인가될 수 있다(140). 작동 전압 범위 및 작동 전류 범위는 캐패시터(200)의 제조가 완료된 후 캐패시터(200)가 사용될 때 캐패시터(200)에 인가되는 전압의 범위 및 전류의 범위로 정의된다. 일부 실시예에서, 작동 전압 범위는 약 -0.5 V 내지 약 0.5 V일 수 있다.
작동 전압 범위 밖의 전압 또는 작동 전류 범위 밖의 전류를 인가시키는 단계(140)는 유전 층(220)의 유전율을 증가시킬 수 있다. 따라서 작동 전압 범위 밖의 전압 또는 작동 전류 범위 밖의 전류를 인가시키는 단계(140)는 캐패시터(200)의 캐패시턴스를 증가시킬 수 있다. 예를 들어, 캐패시터(200)의 캐패시턴스는 0% 초과 및 10% 이하만큼 향상시킬 수 있다. 캐패시터(200)가 캐패시턴스가 10%보다 많이 증가되는 경우, 캐패시터(200)에 너무 높은 전압이 인가되어 유전 층(220)이 손상되어 캐패시터(200)의 누설 전류가 급격히 증가될 수 있다.
일부 실시예에서, 작동 전압 범위 밖의 전압 또는 작동 전류 범위 밖의 전류를 인가시키는 단계(140)는 유전 층(220) 내의 특정 결정상(crystal phase)의 비율을 증가시킬 수 있다. 예를 들어, 작동 전압 범위 밖의 전압 또는 작동 전류 범위 밖의 전류를 인가시키는 단계(140)는 오르쏘롬빅 상 및 테트라고날 상 중 적어도 하나의 비율을 증가시킬 수 있다. 오르쏘롬빅 상은 강유전성을 나타내므로 오르쏘롬빅 상의 증가는 작동 전압 범위 밖의 전압 또는 작동 전류 범위 밖의 전류를 인가시키는 단계(140) 후 히스테리시스의 증가를 야기할 수 있다. 테트라고날 상의 증가는 작동 전압 범위 밖의 전압 또는 작동 전류 범위 밖의 전류를 인가시키는 단계(140) 후 유전율의 증가를 야기할 수 있다. 일부 실시예에서, 작동 전압 범위 밖의 전압 또는 작동 전류 범위 밖의 전류를 인가시키는 단계(140) 후에 유전 층(220) 내의 오르쏘롬빅 상의 비율은 30% 내지 100%일 수 있다.
일부 실시예에서, 작동 전압 범위 밖의 전압 또는 작동 전류 범위 밖의 전류를 인가시키는 단계(140)는 캐패시터(200)의 누설 전류를 10배 이상 증가시키지 않을 수 있다. 일부 실시예에서, 작동 전압 범위 밖의 전압 또는 작동 전류 범위 밖의 전류를 인가시키는 단계(140)에 의해 유전 층(220)이 손상되어 캐패시터(200)가 사용될 때 누설 전류가 10배 이상 높아지는 것을 방지하기 위해, 누설 전류의 크기가 소정의 값을 초과하지 않는 조건 하에서 작동 전압 범위 밖의 전압 또는 작동 전류 범위 밖의 전류를 인가시키는 단계(140)가 수행될 수 있다. 예를 들어 상기 소정의 값은 2fA(펨토암페어) 내지 1pA(피코암페어) 일 수 있다. 전압 범위 밖의 전압 또는 작동 전류 범위 밖의 전류를 인가시키는 단계(140)에서 최대 누설 전류의 크기가 2fA 미만인 경우, 캐패시터(200)에 충분히 높은 전압이 충분한 시간 동안 인가되지 않아 캐패시터(200)의 캐패시턴스 증가가 미미할 수 있다. 최대 누설 전류의 크기가 1pA를 초과하는 경우, 유전 층(220)이 손상되어 캐패시터(200)가 사용될 때 누설 전류가 10배 이상 높아질 수 있다.
일부 실시예에서, 유전 층(220)은 강유전 물질을 포함하고, 상기 강유전 물질의 보자 전압(coercive voltage)은 작동 전압 범위 밖에 있고, 작동 전압 범위 밖의 전압 또는 작동 전류 범위 밖의 전류를 인가하는 단계(140)에서, 강유전 물질의 보자 전압보다 큰 전압이 캐패시터(200)에 인가될 수 있다. 따라서, 작동 범위 내의 최대 전압을 가지는 전압 스윕이 인가되었을 때 캐패시터(200)는 히스테리시스를 나타내지 않고, 작동 전압 범위 밖의 최대 전압을 가지는 전압 스윕이 인가되었을 때 캐패시터(200)는 히스테리시스를 나타낼 수 있다.
일부 실시예에서, 작동 전압 범위 밖의 전압 또는 작동 전류 범위 밖의 전류를 인가하는 단계(140)에서, 작동 전압 범위 밖의 최대 전압을 가지는 전압 스윕 또는 전압 펄스 또는 작동 전류 범위 밖의 최대 전류를 가지는 전류 스윕 또는 전류 펄스가 캐패시터(200)에 인가될 수 있다.
일부 실시예에서, 최대 전압은 0.5V 초과 및 5V 이하일 수 있다. 최대 전압이 0.5V 미만인 경우 전압 스윕 또는 전압 펄스의 인가에 의해 캐패시터(200)의 캐패시턴스가 증가되지 않을 수 있다. 최대 전압이 5V를 초과하는 경우, 전압에 의해 유전 층(220)이 손상되어 캐패시터(200)가 사용될 때 누설 전류가 급격히 증가될 수 있다.
일부 실시예에서, 최대 전류는 5pA(피코암페어) 내지 50mA(밀리암페어)일 수 있다. 최대 전류가 5pA 미만인 경우 전류 스윕 또는 전류 펄스의 인가에 의해 캐패시터(200)의 캐패시턴스가 증가되지 않을 수 있다. 최대 전류가 50mA 이상인 경우 전류에 의해 유전 층(220)이 손상되어 캐패시터(200)가 사용될 때 누설 전류가 급격히 증가될 수 있다.
일부 실시예에서, 전압 스윕, 전압 펄스, 전류 스윕, 또는 전류 펄스가 캐패시터(200)에 인가되는 시간은 1 ns(나노초) 내지 1 s(초)일 수 있다. 전압 스윕, 전압 펄스, 전류 스윕, 또는 전류 펄스가 인가되는 시간이 1ns 미만인 경우, 전압 스윕, 전압 펄스, 전류 스윕, 또는 전류 펄스의 인가에 의해 캐패시터(200)의 캐패시턴스가 증가되지 않을 수 있다. 전압 스윕, 전압 펄스, 전류 스윕, 또는 전류 펄스가 인가되는 시간이 1s 초과인 경우, 유전 층(220)이 손상되어 캐패시터(200)가 사용될 때 누설 전류가 급격히 증가될 수 있다.
도 3a 내지 도 3e는 본 개시의 실시예들에 따른 캐패시터 제조 방법에서 캐패시터에 인가되는 전압 또는 전류를 나타낸 그래프들이다.
도 3a는 작동 전압 범위 밖의 최대 전압(M)을 가지는 전압 스윕 또는 전류 스윕의 그래프이다. 전압 스윕 또는 전류 스윕은 시간(W)에 걸쳐 캐패시터에 인가될 수 있다. 예를 들어, 전압 또는 전류는 최소값(-M)으로부터 최대값(M)까지 증가되고, 최대값(M)으로부터 최소값(-M)으로 감소될 수 있다. 그러나, 전압 스윕 그래프의 형상은 도 3a에 도시된 바에 제한되지 않는다. 예를 들어, 전압 또는 전류는 0으로부터 최대값(M)까지 증가되고, 최대값(M)으로부터 최소값(-M)까지 감소되고, 최소값(-M)으로부터 0까지 증가될 수 있다. 다른 실시예에서, 전압 또는 전류는 최대 값(M)으로부터 최소값(-M)으로 감소되고, 최소값(-M)으로부터 최대값(M)까지 증가될 수 있다. 또한 최대값(M)과 최소값(-M)의 절대값들이 반드시 동일할 필요는 없다.
도 3b는 작동 전압 범위 밖의 최대 전압(M)을 가지는 전압 펄스 또는 전류 펄스의 그래프이다. 전압 펄스 또는 전류 펄스는 일정 시간(W)에 걸쳐 캐패시터에 인가될 수 있다. 펄스 그래프의 형상은 도 3b에 도시된 바에 제한되지 않는다. 예를 들어, 도 3c에 도시된 바와 같은 사각 펄스, 도 3d에 도시된 바와 같은 삼각 펄스, 또는 도 3e에 도시된 바와 같은 삼각 함수 펄스가 사용될 수 있다.
이하에서 실험예들 및 그 결과들을 참조하여 본 발명의 기술적 사상이 보다 상세히 설명될 것이다.
<실험예 1>
1) 제1 전극, 유전 층, 및 제2 전극이 차례로 형성되었다.
2) 작동 범위 내(-0.5V 내지 0.5V) 전압 스윕을 캐패시터에 인가하면서 캐패시턴스가 측정되었다. (도 5 0V 선)
3) 최대 전압 1V를 가지는 전압 스윕을 캐패시터에 인가하면서 캐패시턴스가 측정되었다. (도 4a)
4) 작동 범위 내(-0.5V 내지 0.5V) 전압 스윕을 캐패시터에 인가하면서 캐패시턴스가 측정되었다. (도 5 1V 선)
5) 최대 전압 1.5V를 가지는 전 전압 스윕을 캐패시터에 인가하면서 캐패시턴스가 측정되었다. (도 4b)
6) 작동 범위 내(-0.5V 내지 0.5V) 전압 스윕을 캐패시터에 인가하면서 캐패시턴스가 측정되었다. (도 5 1.5V 선)
7) 최대 전압 2V를 가지는 전 전압 스윕을 캐패시터에 인가하면서 캐패시턴스가 측정되었다. (도 4c)
8) 작동 범위 내(-0.5V 내지 0.5V) 전압 스윕을 캐패시터에 인가하면서 캐패시턴스가 측정되었다. (도 5 2V 선)
9) 최대 전압 2.5V를 가지는 전 전압 스윕을 캐패시터에 인가하면서 캐패시턴스가 측정되었다. (도 4d)
10) 작동 범위 내(-0.5V 내지 0.5V) 전압 스윕을 캐패시터에 인가하면서 캐패시턴스가 측정되었다. (도 5 2.5V 선)
11) 최대 전압 3V를 가지는 전 전압 스윕을 캐패시터에 인가하면서 캐패시턴스가 측정되었다. (도 4e)
12) 작동 범위 내(-0.5V 내지 0.5V) 전압 스윕을 캐패시터에 인가하면서 캐패시턴스가 측정되었다. (도 5 3V 선)
<실험예 1의 결과>
도 4a 내지 도 4e는 작동 전압 범위 밖의 최대 전압을 가지는 전압 스윕에 따른 캐패시턴스를 나타낸 그래프들이다. 도 5는 작동 전압 범위 내의 전압 스윕에 따른 캐패시턴스를 나타낸 그래프들이다. 도 6은 최대 전압에 따른 캐패시턴스 증가율을 나타낸 그래프이다.
도 4a 내지 도 4e를 참조하면, 도 4a에서 도 4e로 전압 스윕의 최대 전압이 1V에서 3V로 증가될수록 전압-캐패시턴스 곡선의 히스테리시스가 증가되었다. 이는 캐패시터에 인가되는 전압 스윕의 최대 전압이 증가될수록 유전 층은 강유전 특성을 나타낸다는 것 또는 유전 층 내 강유전 상(phase)의 스위칭이 증가된다는 것을 보여준다. 히스테리스의 증가는 유전 층 내의 강유전 성질을 나타내는 오르쏘롬빅 상의 증가에 기인할 수 있다. 즉, 작동 전압 범위 밖의 최대 전압을 가지는 전압 스윕이 인가되었을 때 유전 층 내의 결정의 재분포가 일어나 유전 층 내의 오르쏘롬빅 상의 비율이 증가될 수 있다.
도 5를 참조하면, 작동 전압 범위 밖의 최대 전압을 가지는 전압 스윕이 인가된 후에도 작동 전압 범위 내의 전압 스윕이 인가되었을 때 전압-캐패시턴스 곡선은 히스테리시스를 나타내지 않을 수 있다. 대신, 작동 전압 범위 밖의 최대 전압을 가지는 전압 스윕이 인가되기 전(도 5 0V 선)보다 작동 전압 범위 밖의 최대 전압을 가지는 전압 스윕이 인가된 후(도 5 1V 선, 1.5V 선, 2V 선, 2.5V 선, 및 3V 선) 캐패시턴스가 증가되었다. 이는 작동 전압 범위 밖의 최대 전압을 가지는 전압 스윕이 인가되면 유전 층 내의 결정의 재분포가 일어나 테트라고날 상의 비율이 증가되었기 때문일 수 있다. 테트라고날 상은 고유전을 나타내므로 테트라고날 상의 증가는 캐패시턴스 증가를 설명할 수 있다.
도 6은 도 5에서 0V의 전압이 가해질 때 작동 전압 범위 밖의 최대 전압을 가지는 전압 스윕이 인가되기전 (도 5 0V 선)의 캐패시터의 캐패시턴스를 기준으로 0V의 전압이 가해질 때 작동 전압 범위 밖의 최대 전압이 인가된 후(도 5 1V, 1.5V, 2V, 2.5V, 및 3V) 캐패시터의 캐패시턴스 증가율을 계산한 그래프이다. 도 6을 참조하면, 캐패시터의 캐패시턴스는 최대 전압이 증가할수록 증가할 수 있다.
<실험예 2>
1) 제1 전극, 유전 층, 및 제2 전극이 차례로 형성되었다.
2) 최대 누설 전류가 0.5pA를 초과하지 않는 조건이 설정되었다.
3) 작동 범위 내(-0.5V 내지 0.5V) 전압 스윕을 캐패시터에 인가하면서 누설 전류가 측정되었다. (도 8 0V 선)
4) 최대 전압 1V를 가지는 전압 스윕을 캐패시터에 인가하면서 누설 전류가 측정되었다. (도 7 1V 선)
5) 작동 범위 내(-0.5V 내지 0.5V) 전압 스윕을 캐패시터에 인가하면서 누설 전류가 측정되었다. (도 8 1V 선)
6) 최대 전압 1.5V를 가지는 전압 스윕을 캐패시터에 인가하면서 누설 전류가 측정되었다. (도 7 1.5V 선)
7) 작동 범위 내(-0.5V 내지 0.5V) 전압 스윕을 캐패시터에 인가하면서 누설 전류가 측정되었다. (도 8 1.5V 선)
8) 최대 전압 2V를 가지는 전압 스윕을 캐패시터에 인가하면서 누설 전류가 측정되었다. (도 7 2V 선)
9) 작동 범위 내(-0.5V 내지 0.5V) 전압 스윕을 캐패시터에 인가하면서 누설 전류가 측정되었다. (도 8 2V 선)
10) 최대 전압 2.5V를 가지는 전압 스윕을 캐패시터에 인가하면서 누설 전류가 측정되었다. (도 7 2.5V 선)
11) 작동 범위 내(-0.5V 내지 0.5V) 전압 스윕을 캐패시터에 인가하면서 누설 전류가 측정되었다. (도 8 2.5V 선)
12) 최대 전압 3V를 가지는 전압 스윕을 캐패시터에 인가하면서 누설 전류가 측정되었다. (도 7 3V 선)
13) 작동 범위 내(-0.5V 내지 0.5V) 전압 스윕을 캐패시터에 인가하면서 누설 전류가 측정되었다. (도 8 3V 선)
<실험예 2의 결과>
도 7은 작동 전압 범위 밖의 최대 전압을 가지는 전압 스윕에 따른 누설 전류를 나타낸 그래프들이다. 도 8은 작동 전압 범위 내의 전압 스윕에 따른 누설 전류를 나타낸 그래프들이다. 도 9는 최대 전압에 따른 누설 전류를 나타낸 그래프이다.
도 7을 참조하면, 작동 전압 범위 밖의 최대 전압을 가지는 전압 스윕에 따른 누설 전류는 히스테리시스를 나타낼 수 있다. 즉, 유전 층은 강유전 특성을 나타낼 수 있다. 최대 전압이 1V 에서 3V로 증가됨에 따라 히스테리시스가 증가될 수 있다. 이는 캐패시터에 인가되는 전압 스윕의 최대 전압이 증가될수록 유전 층은 강유전 특성을 나타낸다는 것 또는 유전 층 내 강유전 상(phase)의 스위칭이 증가된다는 것을 보여준다. 히스테리스의 증가는 유전 층 내의 강유전 성질을 나타내는 오르쏘롬빅 상의 증가에 기인할 수 있다. 즉, 작동 전압 범위 밖의 최대 전압을 가지는 전압 스윕이 인가되었을 때 유전 층 내의 결정의 재분포가 일어나 유전 층 내의 오르쏘롬빅 상의 비율이 증가될 수 있다.
도 8을 참조하면, 작동 전압 범위 밖의 최대 전압을 가지는 전압 스윕이 인가된 후에도 작동 전압 범위 내의 전압 스윕이 인가되었을 때 (도 8 1V 선, 1.5V 선, 2V 선, 2.5V 선, 3V 선) 작동 전압 범위 밖의 최대 전압을 가지는 전압 스윕이 인가되기 전(도 8 0V 선)보다 누설 전류가 크게 증가되지 않을 수 있다. 이는 작동 전압 범위 밖의 최대 전압을 가지는 전압 스윕이 인가될 때 누설 전류가 0.5pA 이하로 억제되었기 때문일 수 있다.
도 9는 도 8에서 0V의 전압이 가해질 때 작동 전압 범위 밖의 최대 전압을 가지는 전압 스윕이 인가되기전 (도 8 0V 선)의 캐피시터의 누설 전류 및 도 8에서 0V의 전압이 가해질 때 작동 전압 범위 밖의 최대 전압이 인가된 후(도 5 1V, 1.5V, 2V, 2.5V, 및 3V) 캐패시터의 누설 전류를 나타낸 그래프이다. 도 9에서 0V up은 전압이 -0.5V에서 0.5V로 증가하는 중에 캐패시터에 0V가 인가되었을 때 누설 전류를 의미한다. 0V down은 0.5V에서 -0.5V로 감소하는 중에 캐패시터에 0V가 인가되었을 때 누설 전류를 나타낸다. 도 9를 참조하면, 캐패시터의 누설 전류는 전압 범위 밖의 최대 전압을 가지는 전압 스윕이 인가되기 전(최대 전압 0V)보다 10배 이상 증가하지 않을 수 있다.
도 10a 내지 도 10c는 본 개시의 실시예들에 따른 캐패시터 제조 방법에 따라 제조된 캐패시터들(200A, 200B, 200C)을 나타낸 단면도들이다.
도 10a 내지 도 10c에 도시된 바와 같이 도 1을 참조하여 설명된 캐패시터 제조 방법(100)은 도 2에 도시된 평면형 캐패시터(200) 외에 다양한 형상의 캐패피터들(200A, 200B, 200C)을 제조하는데 사용될 수 있다.
도 10a 를 참조하면, 제1 전극(210)은 필라 형상을 가지도록 형성될 수 있다. 유전 층(220)은 제1 전극(210)의 상면 및 측면을 일정한 두께로 덮도록 형성될 수 있다. 제2 전극(230)는 유전 층(220)을 덮도록 형성될 수 있다. 다음으로, 작동 전압 범위 밖의 전압 또는 작동 전류 범위 밖의 전류가 제1 전극(210)과 제2 전극(230) 사이에 인가될 수 있다.
도 10b를 참조하면, 캐패시터(200B)는 절연 층(240)을 더 포함할 수 있다. 즉, 캐패시터 제조 방법은 제1 전극(210)을 형성하기 전에 절연 층(240)을 형성하는 단계를 더 포함할 수 있다. 절연 층(240) 내에 절연 층(240)을 수직 방향으로 관통하는 홀(240H)이 형성될 수 있다. 제1 전극(210)은 절연 층(240)의 홀(240H)의 내측면을 덮도록 형성될 수 있다. 일부 실시예에서, 제1 전극(210)은 절연 층(240)의 상면의 일부를 더 덮도록 형성될 수 있다. 제1 전극(210)은 바닥부, 바닥부로부터 수직 방향으로 연장되며 절연 층(240)의 홀(240H)의 내측면 상에 위치하는 중간 부, 및 절연 층(240)의 상면 상의 상부를 포함하도록 형성될 수 있다. 유전 층(220)은 제1 전극(210)의 내측면 및 상면 및 절연 층(240)의 상면을 일정한 두께로 덮도록 형성될 수 있다. 제2 전극(230)은 유전 층(220)을 덮도록 형성될 수 있다. 다음으로, 작동 전압 범위 밖의 전압 또는 작동 전류 범위 밖의 전류가 제1 전극(210)과 제2 전극(230) 사이에 인가될 수 있다.
도 10c를 참조하면, 제1 전극(210)은 속이 빈 실린더(hollow cylinder) 형상으로 형성될 수 있다. 예를 들어, 제1 전극(210)은 바닥부 및 바닥부로부터 수직 방향으로 연장되는 측벽부를 포함할 수 있다. 유전 층(220)은 제1 전극(210)의 바닥부의 상면, 및 제1 전극(210)의 측벽부의 내측면. 상면, 및 외측면을 일정한 두께로 덮도록 형성될 수 있다. 제2 전극(230)은 유전 층(220)을 덮도록 형성될 수 있다. 다음으로, 작동 전압 범위 밖의 전압 또는 작동 전류 범위 밖의 전류가 제1 전극(210)과 제2 전극(230) 사이에 인가될 수 있다.
도 11a는 본 개시의 실시예들에 따른 캐패시터를 포함하는 반도체 소자를 제조하는 방법에 따라 제조된 반도체 소자(1000)를 나타낸 평면도이다. 도 11b는 도 11a의 Ⅰ-Ⅰ' 선을 따른 본 개시의 실시예들에 따른 캐패시터를 포함하는 반도체 소자를 제조하는 방법에 따라 제조된 반도체 소자(1000)의 단면도이다.
도 11a 및 도 11b를 참조하면, 일부 실시예에서, 반도체 소자(1000)는 DRAM과 같은 메모리 소자일 수 있으나, 이에 제한되는 것은 아니다. 반도체 소자(1000)는 하부 구조체(LS) 및 하부 구조체(LS) 상의 복수의 캐패시터(CA)를 포함할 수 있다. 캐패시터(CA)는 도 10a 내지 도 10c에 도시된 캐패시터들(200A 내지 200C) 중 하나와 동일할 수 있다.
본 명세서에 설명된 인가 전류 및 누설 전류와 같은 전류 값들은 각각의 캐패시터(CA)에 흐르는 전류로 정의된다. 따라서 본 명세서에 설명된 전류 값들은 반도체 소자(1000)에 흐르는 전류를 반도체 소자(1000)에 포함되는 캐패시터(CA)의 수로 나눈 값이다. 또한, 본 명세서에 설명된 캐패시턴스 값은 하나의 캐패시터(CA)의 캐패시턴스로 정의된다.
일부 실시예에서, 반도체 소자(1000) 내의 복수의 캐패시터(CA)는 제2 전극(230)을 공유할 수 있다. 즉, 복수의 캐패시터(CA)의 제2 전극들(230)은 일체로 형성될 수 있다. 일부 실시예에서, 반도체 소자(1000) 내의 복수의 캐피시터(CA)는 유전 층(220)을 공유할 수 있다. 즉, 복수의 캐피시터(CA)의 유전 층들(220)은 일체로 형성될 수 있다. 그러나, 복수의 캐패시터(CA)의 제1 전극들(210)은 서로 이격될 수 있다. 예를 들어, 하나의 캐패시터(CA)는 대응하는 하나의 제1 전극(210), 유전 층(220)의 부분, 및 제2 전극(230)의 부분을 포함할 수 있다.
하부 구조체(LS)는 복수의 트랜지스터(TR), 복수의 워드 라인(WL) 및 복수의 비트 라인(BL)을 포함할 수 있다. 각각의 트랜지스터(TR)는 각각의 캐패시터(CA)에 연결될 수 있다.
기판(1010) 내에 복수의 활성 영역(ACT)을 정의하는 소자 분리 막(1020)이 형성될 수 있다. 상기 기판(1010)은 Ⅳ족 반도체 물질, Ⅲ-Ⅴ족 반도체 물질 또는 Ⅱ-Ⅵ족 반도체 물질과 같은 반도체 물질을 포함할 수 있다. 상기 Ⅳ족 반도체 물질은 예를 들어 실리콘(Si), 게르마늄(Ge), 또는 실리콘(Si)-게르마늄(Ge)을 포함할 수 있다. 상기 Ⅲ-Ⅴ족 반도체 물질은 예를 들어 갈륨비소(GaAs), 인듐인(InP), 갈륨인(GaP), 인듐비소(InAs), 인듐 안티몬(InSb), 또는 인듐갈륨비소(InGaAs)를 포함할 수 있다. 상기 Ⅱ-Ⅵ족 반도체 물질은 예를 들어 텔루르화 아연(ZnTe), 또는 황화카드뮴(CdS)을 포함할 수 있다. 상기 기판(1010)은 벌크 웨이퍼 또는 에피택시얼층일 수 있다.
상기 소자 분리 막(1020)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합을 포함할 수 있다. 평면적 관점에서, 각각의 활성 영역(ACT)은 제3 방향(D3)으로 장축을 가지는 아일랜드 형태로 형성될 수 있다.
활성 영역(ACT)과 교차하며 제1 방향(D1)으로 연장되는 리세스 내에 게이트 절연 층(1030), 워드 라인(WL), 및 워드 라인 캡핑 층(1040)이 형성될 수 있다. 게이트 절연 층(1030)은 상기 리세스의 바닥 및 측면 상에 형성될 수 있다. 게이트 절연 층(1030)은 워드 라인(WL)과 활성 영역(ACT) 사이에 형성될 수 있다.
게이트 절연 층(1030)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 고유전(high k) 물질 또는 이들의 조합을 포함할 수 있다. 상기 고유전 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate). 또는 이들의 조합을 포함할 수 있다.
워드 라인(WL)은 게이트 절연 층(1030) 상에 상기 리세스의 하부 내에 형성될 수 있다. 각각의 워드 라인(WL)은 도전성 물질을 포함할 수 있다. 각각의 워드 라인(WL)은 예를 들어, 폴리 실리콘, 금속, 금속 질화물, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 워드 라인(WL)은 도핑된 폴리 실리콘, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 또는 이들의 조합을 포함할 수 있다.
워드 라인(WL) 상에 상기 리세스의 상부 내에 워드 라인 캡핑 층(1040)이 형성될 수 있다. 워드 라인 캡핑 층(1040)의 상면은 기판(1010)의 상면과 실질적으로 공면을 이루도록 형성될 수 있다. 워드 라인 캡핑 층(1040)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합을 포함할 수 있다.
워드 라인(WL) 양쪽의 활성 영역(ACT)의 부분들에 불순물을 주입함으로써 제1 소스/드레인 영역(SD1) 및 한 쌍의 제2 소스/드레인 영역(SD2)이 형성될 수 있다. 제1 소스/드레인 영역(SD1)은 각각의 활성 영역(ACT)의 가운데에 위치할 수 있고, 한 쌍의 제2 소스/드레인 영역(SD2)이 각각의 활성 영역(ACT)의 양 끝에 위치할 수 있다. 제1 소스/드레인 영역(SD1)은 한 쌍의 워드 라인(WL) 사이에 위치할 수 있고, 한 쌍의 제2 소스/드레인 영역(SD2)은 한 쌍의 워드 라인(WL)에 의해 서로 이격될 수 있다.
워드 라인(WL)과 제1 소스/드레인 영역(SD1) 및 하나의 제2 소스/드레인 영역(SD2)은 하나의 트랜지스터(TR)를 형성할 수 있다. 두 트랜지스터(TR)는 하나의 제1 소스/드레인 영역(SD1)을 공유할 수 있다. 도 11b에서 트랜지스터(TR)는 매립된 채널을 갖는 트랜지스터(buried channel array transistor, BCAT) 이나, 트랜지스터(TR)는 평면(planar) 구조의 트랜지스터 또는 수직 채널을 갖는 트랜지스터(vertical channel array transistor, VCAT) 등의 다양한 구조의 트랜지스터들 중 하나일 수 있다.
기판(1010) 상에 제1 층간 절연 층(1050)이 형성될 수 있다. 제1 층간 절연 층(1050)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전 (low-k) 물질, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 제1 층간 절연 층(1050)은 고밀도 플라스마(HDP) 산화막, TEOS (tetraethyl ortho silicate), PE-TEOS (plasma enhanced TEOS), O3-TEOS, USG (undoped silicate glass), PSG (phospho silicate glass), BSG (borosilicate glass), BPSG(borophosphosilicate glass), FSG(fluoride silicate glass), SOG(spin on glass), TOSZ (tonen silazene) 또는 이들의 조합을 포함할 수 있다.
또한, 제1 층간 절연 층(150)을 관통하며 비트 라인(BL)을 제1 소스/드레인 영역(SD1)에 연결하는 비트 라인 컨택(BLC)이 형성될 수 있다. 비트 라인 컨택(BLC)은 폴리 실리콘, 금속, 금속 질화물, 금속-반도체 화합물, 또는 이들의 조합을 포함할 수 있다.
비트 라인 컨택(BLC) 상에 비트 라인(BL)이 형성될 수 있다. 비트 라인(BL)은 각각 제2 방향(D2)으로 연장될 수 있다. 비트 라인(BL)은 폴리 실리콘, 금속, 금속 질화물, 금속-반도체 화합물, 또는 이들의 조합을 포함할 수 있다.
비트 라인(BL) 상에는 비트 라인 캡핑 층(1070)이 형성될 수 있다. 비트 라인 캡핑 층(1070)은 예를 들어, 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 층간 절연 층(1060)이 제1 층간 절연 층(1050), 비트 라인(BL) 및 비트 라인 캡핑 층(1070) 상에 형성될 수 있다. 제2 층간 절연 층(1060)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전 물질, 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다. 예를 들어 제2 층간 절연 층(1060)은 고밀도 플라스마(HDP) 산화막, TEOS, PE-TEOS, O3-TEOS, USG, PSG, BSG, BPSG, FSG, SOG, TOSZ 또는 이들의 조합을 포함할 수 있다.
제2 층간 절연 층(1060) 및 제1 층간 절연 층(1050)을 관통하며 복수의 캐패시터(CA)를 복수의 제2 소스/드레인 영역(SD2)에 각각 연결하는 복수의 캐패시터 컨택(CC)이 형성될 수 있다. 캐패시터 컨택(CC)은 도핑된 폴리실리콘, 금속, 금속 화합물, 또는 이들의 조합을 포함할 수 있다.
도 1을 참조하여 설명한 캐패시터 제조 방법(100)에 따라 제2 층간 절연 층(1060) 상에 복수의 캐패시터(CA)가 형성될 수 있다. 이로써 반도체 소자(1000)가 제조될 수 있다.
본 개시에 개시된 실시예들은 본 개시의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 개시의 기술 사상의 범위가 한정되는 것은 아니다. 본 개시의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 본 개시의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 캐패시터 제조 방법, 200, 200A, 200B, 200C: 캐패시터, 210: 제1 전극, 220: 유전 층, 230: 제2 전극, 240: 절연 층, 1000: 반도체 소자, 1010: 기판, 1020: 소자 분리 막, 1030: 게이트 절연 층, 1040: 워드 라인 캡핑 층, 1050: 제1 층간 절연 층, 1060: 제2 층간 절연 층, 1070: 비트 라인 캡핑 층, ACT: 활성 영역, WL: 워드 라인, BL: 비트 라인, BLC: 비트 라인 컨택, SD1: 제1 소스/드레인 영역, SD2: 제2 소스/드레인 영역, CA: 캐패시터, CC: 캐패시터 컨택, LS: 하부 구조체

Claims (10)

  1. 제1 전극을 형성하는 단계;
    상기 제1 전극 상에 유전 층을 형성하는 단계;
    상기 유전 층 상에 제2 전극을 형성하는 단계; 및
    상기 제1 전극과 상기 제2 전극 사이에 작동시에 인가되는 작동 전압 범위 밖의 전압을 인가하거나 작동시에 인가되는 작동 전류 범위 밖의 전류를 인가하는 단계를 포함하는 것을 특징으로 하는 캐패시터 제조 방법.
  2. 제1 항에 있어서,
    상기 제1 전극과 상기 제2 전극 사이에 작동시에 인가되는 작동 전압 범위 밖의 전압을 인가하거나 작동시에 인가되는 작동 전류 범위 밖의 전류를 인가하는 단계는 상기 유전 층의 유전율을 증가시키는 것을 특징으로 하는 캐패시터 제조 방법.
  3. 제1 항에 있어서,
    상기 제1 전극과 상기 제2 전극 사이에 작동시에 인가되는 작동 전압 범위 밖의 전압을 인가하거나 작동시에 인가되는 작동 전류 범위 밖의 전류를 인가하는 단계는 누설 전류의 크기가 소정의 값을 초과하지 않는 조건 하에서 수행되는 것을 특징으로 하는 캐패시터 제조 방법.
  4. 제1 항에 있어서,
    상기 제1 전극과 상기 제2 전극 사이에 작동시에 인가되는 작동 전압 범위 밖의 전압을 인가하거나 작동시에 인가되는 작동 전류 범위 밖의 전류를 인가하는 단계는 유전 층 내의 특정 결정상(crystal phase)의 비율을 증가시키는 것을 특징으로 하는 캐패시터 제조 방법.
  5. 제4 항에 있어서,
    상기 특정 결정상은 오르쏘롬빅 상(orthorhombic phase, O-phase) 및 테트라고날 상(tetragonal phase, T-phase) 중 적어도 하나를 포함하는 것을 특징으로 하는 캐패시터 제조 방법.
  6. 제1 항에 있어서,
    상기 유전 층은 강유전 물질을 포함하고,
    상기 작동 범위 밖의 전압은 상기 상기 강유전 물질의 보자 전압(coercive voltage)보다 큰 것을 특징으로 하는 캐패시터 제조 방법.
  7. 제1 항에 있어서,
    상기 유전 층을 결정화하기 위해 상기 유전 층을 열처리하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터 제조 방법.
  8. 제1 전극을 형성하는 단계;
    상기 제1 전극 상에 유전 층을 형성하는 단계;
    상기 유전 층 상에 제2 전극을 형성하는 단계; 및
    상기 제1 전극과 상기 제2 전극 사이에 전압 또는 전류를 인가하는 단계를 포함하고,
    상기 제1 전극과 상기 제2 전극 사이에 전압 또는 전류를 인가하는 단계는 작동시에 인가되는 작동 전압 범위 밖의 최대 전압을 가지는 전압 스윕 또는 전압 펄스 또는 작동시에 인가되는 작동 전류 범위 밖의 최대 전류를 가지는 전류 스윕 또는 전류 펄스를 인가하는 단계인 것을 특징으로 하는 캐패시터 제조 방법.
  9. 제8 항에 있어서,
    상기 최대 전압은 0.5V 초과 및 5V 이하인 것을 특징으로 하는 캐패시터 제조 방법.
  10. 제8 항에 있어서,
    상기 캐패시터는 상기 작동 전압 범위 내의 최대 전압을 가지는 전압 스윕이 인가되었을 때 히스테리시스를 나타내지 않고,
    상기 캐패시터는 상기 작동 전압 범위 밖의 최대 전압을 가지는 전압 스윕이 인가되었을 때 히스테리시스를 나타내는 것을 특징으로 하는 캐패시터 제조 방법.
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