KR102750323B1 - 고전압에 강한 GaN 반도체 소자의 구조 및 그 제조방법 - Google Patents

Abstract

본 발명은 GaN 반도체 소자 및 그 제조방법에 관한 것으로, 액티브층의 상부에 위치하는 스페이서층을 포함하는 메사 구조와, 메사 구조의 상기 스페이서층의 상부 일부에 배치되는 평면상 트랙 형태의 p-GaN 게이트와, 상기 p-GaN 게이트의 외측에 위치하는 소스 금속층과, 상기 p-GaN 게이트의 내측에 위치하는 드레인 금속층과, 상기 메사 구조의 둘레에 이온주입으로 형성된 아이솔레이션과, 상기 p-GaN 게이트와 상기 드레인 금속층의 사이 영역 상부측에 위치하는 소스 필드 플레이트를 포함할 수 있다.

Description

고전압에 강한 GaN 반도체 소자의 구조 및 그 제조방법{Structure of GaN device for high voltage robustness and its fabrication method}

본 발명은 GaN 반도체 소자의 및 그 제조방법에 관한 것으로, 더 상세하게는 와이드 밴드 갭(WBG, Wide Band Gap) 반도체의 HEMT형 에피 구조를 이용하여 고전압에 강한 고성능 전력반도체를 구현할 수 있는 GaN 반도체 소자의 구조 및 그 제조방법에 관한 것이다.

반도체 전력소자가 출현한 이후 가격이 저렴하고 신뢰성과 안정도가 우월한 Si 반도체를 이용해 대부분의 전력반도체 소자가 개발되고 사용되어 왔다. 그런데 현대와 미래는 친환경과 에너지 효율에 대한 중요도가 높아지면서 전기차, 드론, 로봇산업이 성장하고 있다. 이와 같이 이동성이 심한 응용과 시스템에는 더욱 효율이 높고, 작고, 가벼운 전력반도체가 필요하게 되었다. 그리하여 SiC, GaN, Ga₂O₃와 같은 WBG 반도체 물질을 이용하는 새로운 전력반도체를 개발하여 이용하려는 시도가 매우 활발하다.

종래 GaN 반도체 소자 및 그 제조방법에 대하여 살펴보면 다음과 같다.

미국 공개특허 US2010/0019279 A1(2010. 1. 28, Integrated HEMT and lateral fiel-effect rectifier combinations, and systems)에는 오믹과 쇼트키가 연결된 애노드로 정류기(rectifier)를 만들고, 동시에 동일한 쇼트키를 게이트로 제작하는 GaN HEMT 소자를 제시하였다.

인핸스먼트 모드(Enhancement mode(Normally-off)) 구동을 위해 F^- 이온을 쇼트키 하단부에 이온주입하여 임계전압을 제어하는 방식을 이용한다.

그러나 F^- 이온으로 형성된 쇼트키 게이트가 임계전압을 일부 양(+)의 값으로 이동하게 제어해 주지만, 이로 인해 상호 콘덕턴스(transconductance)가 감소하거나 소자동작의 신뢰성이 충분히 확보할 수 없는 문제를 예측할 수 있다.

또한, 미국 등록특허 US 8,319,256 B2(Nov. 27, 2012, Layout design for a high power GaN-based FET)에는 통상적인 핑거형태의 구조인 소스, 게이트, 드레인을 배치하고 패드 금속으로 연결시키는 구조를 제시하였다.

소스-드레인 사이의 스트래이(stray) 전류를 감소시키거나 액티브 영역외의 아이솔레이션(isolation) 기능을 향상시키는 방안은 포함되어 있지 아니한다.

다만 메사 형태로 GaN 채널(channel)까지 식각하여 활성영역을 정의한다. 게이트와 드레인의 간격을 조절하여 컷오프 주파수(cut-off frequency)는 1~2GHz, 항복전압은 400V까지 조절하는 동작특성을 보인다.

본 발명과 관련된 논문으로 Effect of device layout on the switching of enhancement mode GaN HEMTs(L. Efthymiou, G. Camuso, F. Udrea, M. Chen, K. Terrill, Proceedings of the 30^th Inrenational Symposium on Power Devices & ICs, May 13~17(USA))가 있다.

GaN HEMT 소자에서 전극의 배치가 D-S-D 구조가 오실레이션(oscillation)에 강한 특성을 보였지만 턴온 저항이 다소 증가하는 면이 있음을 보였다.

또한, Recessed-gate structure approach toward normally off high-voltage AlGaN/GaN HEMT for power electronic applications(S. Saito, Y. Takada, I. Omura IEEE Trans. on Electronic Devices 2006)에는 종래에 사용된 리세스 ㄱ게겡게이트 소자에 대하여 기재하고 있다. 트렌치 식각과 마찬가지로 리세스(recess) 식각도 재현성과 균일성에 문제가 있으며, 더욱이 리세스된 면적이 커서 소스-게이트 저항과 게이트-드레인 저항이 증가하여 소자의 성능이 감소하는 문제가 있다.

Leakage current paths in isolated AlGaN/GaN heterostructures(J.Moereke, E. Morvan, W. Vandendaele, F. Allain, A. Torres, M. Charles, M. Plissonnier IEEE Trans. on Semiconductor Manufacturing, Vol. 29,No. 4, Nov. 2016)에는 AlGaN/GaN 헤테로 구조에서 누설전류의 path 종(표면전류, 2DEG 전류, GaN 버퍼전류, 핵형성(Nucleation)층의 전류에 대해 분류하고 열처리 전후에 흐르는 누설전류의 성분에 대해 해석하였다.

Ar 이온을 이온주입으로 생성된 결함들을 400^oC에서 열처리하여 트랩의 밀도를 감소시켜 누설전류가 감소한다.

도면을 참조하여 종래 GaN FET의 구조를 설명하면 다음과 같다.

도 1은 종래 GaN FET의 평면도와 등가회로도이다.

도 1을 참조하면 메사식각이나 이온주입으로 소자의 활성층을 정의하고 소스(100), 게이트(101), 드레인(102)을 제작한다.

이런 소자구조에서는 고전압이 인가되는 조건에 게이트 가장자리에서 스트래이(stray) 전류(104)가 발생하여 게이트 드레인 전류(Igd) 및 드레인 소스 전류(Ids)의 누설전류가 증가하고 항복전압을 높이는데 불리하고 신뢰성이 저하되는 문제를 가진다.

소스 필드 플레이트(SFP: Source Field Plate)(103)를 배치하여 열전자(hot electron)에 의한 트랩(trap) 발생이나 전류 붕괴(currecnt collapse), 임계전압의 변화가 유발되는 정도를 완화시킨다.

그러나 소스 필드 플레이트와 게이트 전극의 사이에서 발생하는 기생 커패시턴스인 소스-게이트 정전용량(Cgs)은 소자의 동작속도를 저하시키게 된다.

상술한 바와 같이, 종래의 기술은 다양한 형태로 진화하고 있다. 이종접합 HEMT 구조의 WBG 반도체를 이용하고 수평형, 수직형, 금속-반도체 접합, 필드 ㅍ프플레이트(field-plate)를 적용하는 시도를 하였다.

그러나 아직도 고주파 및 고전력 신호를 고효율로 동작하는 GaN FET 전력반도체 소자에 대해서는 신뢰성, 고전압 내성, ESD 내성 등과 같이 아직도 많은 기술개발에 의한 성능개선이 요구되고 있다.

본 발명이 해결하고자 하는 기술적 과제는, 앞서 설명한 종래 기술들이 가지는 문제점들을 해소할 수 있는 GaN 반도체 소자의 구조 및 그 제조방법을 제공함에 있다.

특히, 본 발명은 넓은 밴드갭(Wide Band Gap)의 반도체 구조를 이용하여 동일 크기의 소자에서 항복전압을 수 kV까지 증가시킬 수 있으며, 전류의 변동폭을 최소화할 수 있는 GaN 반도체 소자의 구조 및 그 제조방법을 제공함에 목적이 있다.

또한, 본 발명은 동일 항복전압을 가지는 소자의 경우, 종래에 비하여 소자의 크기를 줄일 수 있으며 따라서 최근의 휴대용 기기, 웨어러블 기기에 적용하기 유리하며, 전력 효율을 높여 에너지 절감 및 친환경 전기-전자 제품에 적용할 수 있는 Gan 반도체 소자의 구조 및 그 제조방법을 제공함에 다른 목적이 있다.

상기와 같은 과제를 해결하기 위한 본 발명의 일측면에 따른 GaN 반도체 소자의 구조는, 액티브층의 상부에 위치하는 스페이서층을 포함하는 메사 구조와, 메사 구조의 상기 스페이서층의 상부 일부에 배치되는 평면상 트랙 형태의 p-GaN 게이트와, 상기 p-GaN 게이트의 외측에 위치하는 소스 금속층과, 상기 p-GaN 게이트의 내측에 위치하는 드레인 금속층과, 상기 메사 구조의 둘레에 이온주입으로 형성된 아이솔레이션과, 상기 p-GaN 게이트와 상기 드레인 금속층의 사이 영역 상부측에 위치하는 소스 필드 플레이트를 포함할 수 있다.

본 발명의 실시 예에서, 상기 소스 금속층과 상기 드레인 금속층 각각의 하부에는 소스 이온주입층과 드레인 이온주입층이 위치하며, 소스 이온주입층과 소스 금속층, 드레인 이온주입층과 드레인 금속층은 각각 오믹 접촉을 형성할 수 있다.

본 발명의 실시 예에서, 상기 p-GaN 게이트에는 쇼트키 다이오드가 직렬 연결될 수 있다.

또한, 본 발명의 다른 측면에 따른 GaN 반도체 소자의 제조방법은, a) 액티브층의 상부에 스페이서층, p-GaN 에피층을 순차 형성한 후, p-GaN 에피층, 스페이서층 및 액티브층의 일부를 식각하여 메사 구조를 형성하는 단계와, b) 상기 p-GaN 에피층을 패터닝하여, 평면상 트랙 형상의 p-GaN 게이트를 형성하는 단계와, c) 오믹 접합 구조의 소스와 드레인의 형성한 후, 상기 메사 구조의 둘레에 아이솔레이션을 형성하는 단계와, d) 상기 p-GaN 게이트와 드레인의 사이 영역 상부에 소스 필드 플레이트를 형성하고, 소스 필드 플레이트와 게이트를 연결하는 배선 패턴을 형성하는 단계를 포함할 수 있다.

본 발명의 실시 예에서, 상기 c) 단계의 오믹 접합 구조의 소스 및 드레인 제조는, 이온주입을 통해 소스 이온주입층과 드레인 이온주입층을 형성한 후, 상기 소스 이온주입층과 드레인 이온주입층 상에 오믹 금속인 소스 금속층과 드레인 금속층을 형성할 수 있다.

본 발명의 실시 예에서, 상기 소스 이온주입층은 트랙형 p-GaN 게이트의 외측에 위치하고, 상기 드레인 이온주입층은 p-GaN 게이트의 내측에 위치하도록 제조할 수 있다.

본 발명의 실시 예에서, 상기 c) 단계에서, 상기 아이솔레이션의 제조는, 고에너지의 이온주입과 열처리를 통해 활성화할 수 있다.

본 발명은 밴드갭이 큰(WBG: Wide Band Gap) 이종접합 구조의 반도체에서 운반자의 이동도가 높은 2DEG(Two Dimensional Electron Gas) 채널을 이용하여 종래의 반도체 소자들의 문제점들을 해소할 수 있는 GaN 전력반도체 소자 구조와 그 제조 방법을 제공할 수 있는 효과가 있다.

특히 본 발명은, 넓은 밴드갭의 반도체에 의해 동일한 크기에서 항복전압을 수 kV까지 높게 할 수 있고, 전류의 변동폭을 최소화할 수 있고, 소자의 크기도 최소화 할 수 있어, 최근의 휴대용(portable), 웨어러블(wearable) 기기에 장착하기 유리하고 더욱 전력효율을 높여 에너지 절감 및 친환경 전기-전자 제품으로 발전할 수 있는 효과가 있다.

도 1은 종래 GaN 반도체 소자의 평면도 및 등가회로도이다.
도 2 내지 도 7은 본 발명의 바람직한 실시 예에 따른 GaN 반도체 소자의 제조공정 수순 단면도이다.
도 8은 본 발명 GaN 반도체 소자의 평면도이다.
도 9는 본 발명의 일부 단면도이다.
도 10은 본 발명을 제조하기 위해 설계한 전력소자 칩의 평면배치도 및 등가회로이다.
도 11 내지 도 13은 본 발명과 종래 GaN 반도체 소자의 특성 비교 그래프이다.

이하, 본 발명 GaN 반도체 소자의 구조 및 그 제조방법에 대하여 첨부한 도면을 참조하여 상세히 설명한다.

본 발명의 실시 예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해 제공되는 것이며, 아래에 설명되는 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시 예들로 한정되는 것은 아니다. 오히려, 이들 실시 예는 본 발명을 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.

본 명세서에서 사용된 용어는 특정 실시 예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는"포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.　

본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역 및/또는 부위들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부위들은 이들 용어에 의해 한정되지 않음은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역 또는 부위를 다른 부재, 영역 또는 부위와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역 또는 부위는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역 또는 부위를 지칭할 수 있다.

이하, 본 발명의 실시 예들은 본 발명의 실시 예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시 예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.

도 2 내지 도 7은 본 발명의 바람직한 실시예에 따른 GaN 반도체 소자의 제조공정 수순 단면도이다.

도 2 내지 도 7을 각각 참조하면, 먼저 도 2에 도시한 바와 같이 반도체 기판(1)의 상부에 완충층(2)과 액티브층(3)을 성장시키고, 액티브층(3)의 상부에 스페이서층(4)과 p-GaN 에피층(5)을 순차 성장시킨다.

반도체 기판(1)은 Si, 사파이어(sapphire), SiC, AlN 등 알려진 반도체 웨이퍼를 사용할 수 있다.

그 다음, 액티브층(3)인 도핑되지 않은 GaN층의 형성시 기판(1)의 종류에 따라 격자상수의 차이와 열팽창계수의 차이에 의해 응력이 기판과 에피층 사이에 발생하게 된다. 이러한 응력에 의해 전체적으로 기판까지 휘어지고 심한 경우 크랙이 발생하게 되므로 이를 에피성장의 과정에서 완충층(2)을 성장하여 격자상수와 열팽창계수의 차이에 의한 문제 발생을 최소화한다.

이때 사용하는 완충층(2)은 저온 GaN, Al_yGa_1-yN, GaN/Al_yGa_1-yN 초격자층 등의 구조로 성장하여 이용할 수 있으며, 이들이 복합된 복수 층의 구조로도 제조될 수 있다.

그 다음, undoped-GaN을 성장시켜 액티브층(3)을 형성한다. 액티브층(3)과 응력완화를 위한 완충층(2)의 에피성장은 종래에 알려진 에피기술을 활용할 수 있다.

이어서 연속적으로 액티브층(3)의 상부에는 Al_xGa_1-xN의 스페이서(spacer)층(4)을 성장한다. 여기에서 Al의 함량인 x에 의해 조절되는 Al_xGa_1-xN 에피층을 스페이서층(4)이라고 부르며 이하 간략하게 표기하기 위해 AlGaN으로 기술한다.

스페이서층(4)의 상부에는 p-형 불순물이 10¹⁷~10¹⁹ cm^-3으로 도핑된 p-GaN 에피층(5)을 성장시킨다.

2DEG를 형성시키기 위한 상기 스페이서층(4)에서 Al의 함량(x)은 0.1~0.4 사이에서 제어하고, 두께는 10~40nm로 조절하여 운반자의 채널층인 2DEG의 밀도와 이동도를 조절한다.

이로써 GaN/Al_xGa_1-xN 사이에 GaN측으로 2DEG가 형성되어 소자제작을 위한 HEMT 에피구조가 완성된다.

본 발명에서 2DEG층 전자의 밀도는 >9x10¹² cm^-2, 이동도는 >1900 cm²/Vsec의 수준으로 HEMT 에피구조를 성장시킨다.

그 다음, 도 3에 도시한 바와 같이 상기 p-GaN 에피층(5)과, 그 하부의 스페이서층(4) 및 액티브층(3)의 일부를 식각하여 메사(mesa) 패턴을 형성한다.

메사 패턴의 형성에 사용하는 식각은, BCl₃, Cl₂를 주요 반응가스로 하는 ICP(Inductive Coupled Plasma)를 이용하여 식각한다. 메사 패턴의 높이는 100~500nm의 높이가 되도록 한다.

그 다음, 도 4에 도시한 바와 같이 광사진전사로 PR(Photoresist) 패턴을 형성하고, 이 PR 패턴을 이용하여 상기 p-GaN 에피층(5)을 식각하여 p-GaN 게이트(6)를 형성한다.

여기에서 식각 마스크로 사용하는 패턴으로 포토레지스트는 광사진전사라는 반도체 공정에서 통상적으로 사용하는 공정을 사용한다. 그리고 이하 제조공정 공정단계에서도 동일하게 광사진전사를 이용하며 본 발명에 특이하게 한정되는 기술이 아니고 통상적인 기술의 한 종류이므로 광사진전사와 관련해서는 이하 전 제조공정에서 상세한 설명을 하지 않기로 한다.

그 다음, 도 5와 같이 소스 이온주입층(7)과 드레인 이온주입층(8)을 형성한다.

상기 p-GaN 게이트(6)의 평면 형상은 사각의 윈도우 프레임 형상일 수 있으며, 소스 이온주입층(7)은 p-GaN 게이트(6)의 둘레측 하부의 액티브층(3) 일부까지 주입한다.

이후에 설명되는 바와 같이 p-GaN 게이트(6)는 평면상 사각 윈도우 프레임의 일부는 라운드 형상으로 전체적으로 타원형 형상을 가질 수도 있다.

또한 드레인 이온주입층은 p-GaN 게이트(6)의 안쪽 영역 하부의 액티브층(3)의 일부까지 이온을 주입하여 형성한다.

이때의 이온주입은 n형 이온을 주입한다.

특히 n형 불순물로 Si⁺을 10~30 keV의 낮은 에너지 조건으로 이온주입한다.

그 다음, 절연막(도면 미도시)을 증착하고, 절연막의 패시베이션(passivation)을 이용하여 900~1200℃의 고온에서 1~5 min 열처리하여 이온주입된 Si 불순물(dopant)을 활성화한다.

절연막은 실리콘 산화막(SiO₂) 또는 실리콘질화막(Si₃N₄)인 유전체 박막을 사용하며 두께는 30~200nm 수준으로 조절한다. 절연막은 표면을 안정화하여 전류 붕괴(current collapse) 현상을 해소시키고, 쇼트키(Schottky) 접촉의 특성을 일정하게 유지한다.

넓은 밴드갭(WBG) 반도체 표면의 불안정한 상태는 전기적인 특성이 동작하는 가운데 변화하게 함으로 계면 및 표면에 대한 패시베이션(passivation)과 박막증착에 의한 패시베이션은 안정한 소자를 제작하는데 중요하다.

반도체 표면에 존재하는 원자결합이나 트랩(trap)들은 반도체에 인가되는 전압에 따라 운반자를 포획하거나 방출하는 형상을 일으키게 되고, 그로 인하여 소자에 흐르는 전류밀도가 변화하게 된다.

위의 열처리를 통해 표면을 안정화할 수 있다.

그 다음, 절연층을 증착하고, 광사진전사로 패턴을 형성한 후, 식각을 통해 상기 소스 이온주입층(7)과 드레인 이온주입층(8)의 상부를 노출시키는 윈도우를 형성한다.

윈도우 형성시 오믹접촉되는 영역에 플라즈마에 의한 결함이 생성되는 문제를 해소하기 위하여 ICP(Inductive Coupled Plasma) 건식식각과 습식식각을 조합하여 이용할 수 있다.

그 다음, 금속층을 증착하고, 식각하여 상기 소스 이온주입층(7)의 상부에 위치하는 소스 금속층(9)과 드레인 이온주입층(8)의 상부에 위치하는 드레인 금속층(10)을 형성한다.

상기 소스 금속층(9)은 소스 이온주입층(7)과 오믹 접촉되며, 동일하게 드레인 금속층(10)은 드레인 이온주입층(8)과 오믹 접촉된다.

오믹 접촉을 위한 금속으로 Ti, Ni, Al, Pt, Pd, Mo, Ta 또는 Au 단일층을 사용하거나 Ti/TiN, Ti/Ni/Ti/Al, Ti/Au/TiN과 같이 2개 이상의 복합층을 사용할 수 있다.

상기 소스 금속층(9)과 드레인 금속층(10)을 형성한 후에는 400~900^oC의 고온에서 1~5 min 동안 급속열처리하여 저항이 낮은 오믹접촉을 형성한다.

Au와 같은 금속을 오믹에 이용하는 경우는 위의 공정과는 다르게 리프트 오프(lift-off) 공정을 사용할 수 있다.

리프트 오프 공정을 사용할 때에는 리프트 오프(lift-off)용 PR 패턴을 형성하기 위한 리소그래피를 해야 하고, 오믹금속을 증착하고, 솔벤트 용액으로 증착된 오믹 금속을 리프트 오프시킨다.

오믹 접합을 사용하는 이유로서, 정전류가 흐를 때 발생하는 열을 최소화하려면 접촉저항을 줄여야 하고, 또한 전기적인 충격과 열적인 충격으로부터 소자가 안정한 동작을 하기 위해서 우선적으로 접촉저항이 낮고 물리적으로 안정한 일렉트로 마이그레이션(electro-migration)에 강한 금속접합이 중요하기 때문이다.

그 다음, 도 6에 도시한 바와 같이 고에너지의 이온을 국부적으로 메사 구조의 둘레를 따라 주입하여 아이솔레이션(isolation, 11)을 형성한다.

좀 더 구체적으로, 광사진전사로 형성된 PR 마스크를 이용하여 Ar⁺, P⁺, N⁺, Kr⁺, Fe⁺와 같은 이온을 20keV 이상의 고에너지로 1x10¹⁴ cm^-2 이상의 고밀도로 주입하여 아이솔레이션(11)을 형성한다.

이온주입후에 저온에서 불안정한 경함과 트랩을 안정화하기 위하여 400~800^oC의 온도에서 열처리한다.

그 다음, 도 7에 도시한 바와 같이 다층의 절연층(도면 미도시)을 형성하고 패터닝하여 소스 금속층(9)과 드레인 금속층(10) 각각에 접속되는 배선패턴(12)을 형성함과 아울러 배선패턴(12)의 하부 일부에 위치하는 소스 필드 플레이트(13)를 형성한다.

상기 배선패턴(12)과 소스 필드 플레이트(13)는 알려진 금속접합 및 배선화 단계를 거쳐 제조될 수 있다. 예를 들어 SiO₂ 산화막을 증착하고, 광사진전사로 패턴을 형성하고, 식각하여 배선패턴을 위한 콘택 윈도우(contact window)에 텅스텐 플러그(W-plug)를 CMP(Chemical Mechanical Polishing) 공정으로 형성한 후, 두께가 2~6um인 금속박막을 증착하여 패턴을 만들고 식각하여 배선패턴(12)과 소스 필드 플레이트(13)를 형성할 수 있다.

소스 필드 플레이트(13)는 소스 금속층(9)에 연결되는 배선패턴(12)의 하부에만 위치한다.

소스 금속층(9)에 연결되는 배선패턴(12)은 p-GaN 게이트(6)의 상부를 지나 드레인 금속층(10) 측으로 확장된 구조이며, 소스 필드 플레이트(13)는 p-GaN 게이트(6)와 드레인 금속층(10)의 사이 영역에 위치하는 것으로 한다.

상기 배선패턴(12)과 소스 필드 플레이트(13)를 형성하기 위한 금속재료는, Al, Ti/Al, Ni/Au, Ti/Al/Ni/Au와 같이 다양한 구조의 단일층 또는 다층 구조를 사용할 수 있다.

이때 역시 식각으로 패턴을 형성하는 방식이나 리프트 오프 공정기법을 이용할 수 있다.

도 8은 본 발명 GaN 반도체 소자의 평면 구성도이고, 도 9는 도 8에서 A-A 단면과 B-B단면을 나타내는 단면도이다.

도 8과 도 9에 각각 도시한 바와 같이, p-GaN 게이트(6)는 모서리가 라운드형인 트랙(육상 경기장의 트랙) 구조로 형성되고, 소스 필드 플레이트(13)가 p-GaN 게이트(6)와 드레인 금속층(10)의 사이에 배치된다.

따라서 드레인 금속층(10)에 고전압이 인가되는 경우, 소스 필드 플레이트(13)와 트랙형의 p-GaN 게이트(6)에 의해 일정하고 균일한 전계를 유지할 수 있다.

또한, 본 발명은 p-GaN 게이트(6)의 라운드의 양단 끝 부분에 아이솔레이션(11)이 형성되어 있어, 드레인 전류를 트랙형 p-GaN 게이트(6)의 안쪽 영역으로 구속한다.

따라서 p-GaN 게이트(6) 양단의 가장자리에서 발생할 수 있는 스트래이(stray current)가 거의 제거된다.

또한 메사 구조의 둘레에도 아이솔레이션(11)이 형성되어 있어 절연 성능을 향상시킬 수 있다.

도 10은 본 발명을 제조하기 위해 설계한 전력소자 칩의 평면배치도 및 등가회로이다.

도 10을 참조하면, 게이트에 하나 이상의 쇼트키 다이오드를 직렬로 연결하여 게이트의 임계전압을 조절한다.

게이트와 소스의 사이에는 pn다이오드를 배치하여 게이트 전극을 고전압의 ESD로부터 방호한다.

PN 다이오드는 소스패드의 하단부의 영역에 배치하여 FET 소자의 제조공정에 정합시키고 칩의 면적이 최소가 되도록 조절한다.

도 11은 본 발명과 종래 GaN 반도체 소자의 I-V 특성 비교 그래프이다.

도 11을 참조하면, 종래 GaN 반도체 소자는 일정한 전압 이상이 인가된 포화(saturation) 동작 영역임에도 불구하고 드레인 전류가 조금씩 증가하는 것을 알 수 있다.

이는 게이트 전압의 변조(modulation)와 스트래이(stray) 전류에 의한 성분에 의한 것으로 해석할 수 있으며 회로응용에 있어서 선형성과 신뢰성을 높이는데 불리하다.

이에 대하여 본 발명에 의한 GaN 반도체 소자는 스트래이 전류가 감소하여 포화영역에서 드레인 전류의 선형성이 개량되어 전류 과밀(current crowding)이 감소하고 항복전압이 높아진다.

이렇게 개량된 IV 특성으로 본 발명에 따른 GaN 반도체 소자는 선형성이 우수하여, 장기적 동작이나 고온에서의 동작에 대해 안정성이 크게 향상된다.

도 12는 본 발명과 종래 GaN 반도체 소자의 게이트 바이어스에 대한 트랜스 콘덕턴스를 비교한 그래프이다.

본 발명에 따른 GaN 반도체 소자는 게이트에 배치된 쇼트키 다이오드에 의하여 게이트 바이어스의 증가에 따라 임계전압이 증가하는 방향으로 동작한다.

이에 대하여 종래 GaN 반도체 소자는 임계전압이 변화되지 않는다.

이는 본 발명에서 게이트에 추가된 쇼트키 접합으로 최대 피크치(Gm,max)는 감소하지만 게이트의 구동전압을 높여서 소자 구동전압의 폭이 확대됨을 뜻한다.

따라서 본 발명은 회로설계에 있어서 편의성, 효율성, 안정성을 높여주게 된다.

GaN 반도체 소자에 금속접합으로 형성되는 쇼트키 게이트의 금속 물질은 Ni, Pd, W, Ti, Pt, Mo 내지는 이들이 하나 이상으로 조합된 다층구조를 사용한다. 이와 같이 쇼트키 게이트를 구성하는 금속 물질은 각각 일함수(work function)가 다르므로 그 종류와 조합에 따라 하나의 쇼트키 다이오드에서 0.5~0.7V 정도의 전압의 차이를 발생하도록 제작할 수 있다.

도 13은 본 발명과 종래 GaN 반도체 소자의 ESD 성능을 비교한 그래프이다.

ESD 성능은 각 GaN 반도체 소자의 게이트 단에서 TLP(Transmission Line Pulse) 측정 데이터로서 소자의 ESD I-V 성능을 확인할 수 있다.

종래 GaN 반도체 소자의 경우 Vt(triggering voltage), Ipp(peak pulse current)가 작은 ESD에 약한 특성을 보인다.

그러나 본 발명 GaN 반도체 소자의 경우 다이나믹 저항(Rd)이 크게 감소하여 Ipp가 크게 증가하여 강력한 ESD 내성을 갖는다.

이는 소스-게이트 사이에 배치된 PN 다이오드에 의해 바이패스(by-pass) 효과로 종래 문턱전압에 비하여 더 큰 문턱전압을 가지기 때문이며, ESD를 빠르게 해소시킬 수 있다.

따라서 종래의 기술에 의한 다이나믹 온저항(Ron,pa)에 비해 본 발명에 의한 다이나믹 온저항(Ron,ta)의 값을 크게 감소시킬 수 있다. 이렇게 감소된 다이나믹 온저항은 Ipp를 증가시키고, Vhold(holding voltage)는 감소시켜서 결국 ESD 내성을 키우게 된다.

이처럼 ESD 내성이 강화된 본 발명은 HBM(Human Body Model) 8kV의 수준을 만족시키게 된다. 이러한 부가적 소자의 집적화를 통하여 AEC Q101의 규격을 만족시켜 소비재는 물론 자동차와 같은 산업재에도 활용이 가능한 GaN 소자의 동작을 확보할 수 있다.

본 발명은 상기 실시예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정, 변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.

1:반도체 기판 2:완충층
3:액티브층 4:스페이서층
5:p-GaN 에피층 6:p-GaN 게이트
7:소스 이온주입층 8:드레인 이온주입층
9:소스 금속층 10:드레인 금속층
11:아이솔레이션 12:배선패턴
13:소스 필드 플레이트

Claims (7)

1. 액티브층의 상부에 위치하는 스페이서층을 포함하는 메사 구조;
   메사 구조의 상기 스페이서층의 상부 일부에 배치되는 평면상 트랙 형태의 p-GaN 게이트;
   상기 p-GaN 게이트의 외측에 위치하는 소스 금속층;
   상기 p-GaN 게이트의 내측에 위치하는 드레인 금속층;
   상기 메사 구조의 둘레에 이온주입을 통해 형성하되, 평면상 트랙 형태의 상기 p-GaN 게이트의 라운드 양단 끝부분에 위치하여, 드레인 전류를 평면상 트랙 형태의 p-GaN 게이트 의 안쪽 영역으로 구속하는 아이솔레이션;
   상기 p-GaN 게이트와 상기 드레인 금속층의 사이 영역 상부측에 위치하는 소스 필드 플레이트; 및
   상기 소스 금속층과 상기 소스 필드 플레이트의 상부를 연결하는 배선패턴을 포함하여, 상기 배선패턴의 하부 일부에만 상기 소스 필드 플레이트가 위치하도록 하는 것을 특징으로 하는 GaN 반도체 소자.
2. 제1항에 있어서,
   상기 소스 금속층과 상기 드레인 금속층 각각의 하부에는 소스 이온주입층과 드레인 이온주입층이 위치하며,
   소스 이온주입층과 소스 금속층, 드레인 이온주입층과 드레인 금속층은 각각 오믹 접촉을 형성하는 GaN 반도체 소자.
3. 제1항에 있어서,
   상기 p-GaN 게이트에는 쇼트키 다이오드가 직렬 연결되는 것을 특징으로 하는 GaN 반도체 소자.
4. a) 액티브층의 상부에 스페이서층, p-GaN 에피층을 순차 형성한 후, p-GaN 에피층, 스페이서층 및 액티브층의 일부를 식각하여 메사 구조를 형성하는 단계;
   b) 상기 p-GaN 에피층을 패터닝하여, 평면상 트랙 형상의 p-GaN 게이트를 형성하는 단계;
   c) 오믹 접합 구조의 소스와 드레인의 형성한 후, 상기 메사 구조의 둘레에 아이솔레이션을 형성하여, 평면상 트랙 형태의 상기 p-GaN 게이트의 라운드 양단 끝부분에 위치하여, 드레인 전류를 평면상 트랙 형태의 p-GaN 게이트 의 안쪽 영역으로 구속하는 단계; 및
   d) 상기 p-GaN 게이트와 드레인의 사이 영역 상부에 소스 필드 플레이트를 형성하고, 소스 필드 플레이트와 게이트를 연결하는 배선 패턴을 형성하여, 상기 배선패턴의 하부 일부에만 상기 소스 필드 플레이트가 위치하도록 하는 단계를 포함하는 GaN 반도체 소자 제조방법.
5. 제4항에 있어서,
   상기 c) 단계의 오믹 접합 구조의 소스 및 드레인 제조는,
   이온주입을 통해 소스 이온주입층과 드레인 이온주입층을 형성한 후,
   상기 소스 이온주입층과 드레인 이온주입층 상에 오믹 금속인 소스 금속층과 드레인 금속층을 형성하는 것을 특징으로 하는 GaN 반도체 소자 제조방법.
6. 제5항에 있어서,
   상기 소스 이온주입층은 트랙형 p-GaN 게이트의 외측에 위치하고,
   상기 드레인 이온주입층은 p-GaN 게이트의 내측에 위치하도록 제조하는 것을 특징으로 하는 GaN 반도체 소자 제조방법.
7. 제4항에 있어서,
   상기 c) 단계에서,
   상기 아이솔레이션의 제조는,
   고에너지의 이온주입과 열처리를 통해 활성화하는 것을 특징으로 하는 GaN 반도체 소자 제조방법.
   

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