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KR102759370B1 - 반도체 패키지 및 그의 제조 방법 - Google Patents

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KR102759370B1
KR102759370B1 KR1020200001579A KR20200001579A KR102759370B1 KR 102759370 B1 KR102759370 B1 KR 102759370B1 KR 1020200001579 A KR1020200001579 A KR 1020200001579A KR 20200001579 A KR20200001579 A KR 20200001579A KR 102759370 B1 KR102759370 B1 KR 102759370B1
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semiconductor
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molding resin
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고정민
백승덕
김태형
신인섭
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    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05157—Cobalt [Co] as principal constituent
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    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05164—Palladium [Pd] as principal constituent
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    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
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    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05169—Platinum [Pt] as principal constituent
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    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/0517—Zirconium [Zr] as principal constituent
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    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05173—Rhodium [Rh] as principal constituent
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    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05176—Ruthenium [Ru] as principal constituent
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    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/0518—Molybdenum [Mo] as principal constituent
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    • H01L2224/05181—Tantalum [Ta] as principal constituent
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05681—Tantalum [Ta] as principal constituent
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    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05684—Tungsten [W] as principal constituent
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    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
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    • H01L2224/171—Disposition
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    • H01L2224/17181—On opposite sides of the body
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    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
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    • H01L2224/29199—Material of the matrix
    • H01L2224/2929—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/29386—Base material with a principal constituent of the material being a non metallic, non metalloid inorganic material
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    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3205—Shape
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    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L2224/73101—Location prior to the connecting process on the same surface
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    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81417—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/81424—Aluminium [Al] as principal constituent
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    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81447—Copper [Cu] as principal constituent
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    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81455—Nickel [Ni] as principal constituent
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    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/8146—Iron [Fe] as principal constituent
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    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/832—Applying energy for connecting
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    • H01L2224/83203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H01L2224/83204—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding with a graded temperature profile
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    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
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    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
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Abstract

기판; 상기 기판 위에 적층된 복수의 반도체 장치들; 상기 복수의 반도체 장치들 사이 및 상기 기판과 상기 복수의 반도체 장치들 사이의 언더필 필렛들; 및 상기 복수의 반도체 장치들을 둘러싸는 몰딩 수지를 포함하고, 상기 언더필 필렛들 중 적어도 하나는 상기 몰딩 수지의 측면으로 노출된 반도체 패키지가 제공된다.

Description

반도체 패키지 및 그의 제조 방법 {Semiconductor package and method of manufacturing the same}
본 발명은 반도체 패키지 및 그의 제조 방법에 관한 것으로서, 더욱 구체적으로는 단자의 접촉 불량이 예방될 수 있고, 휨이 최소화될 수 있는 반도체 패키지 및 그의 제조 방법에 관한 것이다.
반도체 장치의 패키징에 사용되는 언더필로서 비전도성 필름(non-conductive film, NCF)가 종종 사용되고 있다. 하지만, 반도체 장치의 크기가 축소되고 두께가 얇아짐에 따라 여러 가지 문제들이 발생하고 있으며, 단자의 접촉 불량이라든지 휨(warpage)과 같은 문제의 해결이 요구되고 있다.
본 발명이 이루고자 하는 첫 번째 기술적 과제는 단자의 접촉 불량이 예방될 수 있고, 휨이 최소화된 반도체 패키지를 제공하는 것이다.
본 발명이 이루고자 하는 두 번째 기술적 과제는 단자의 접촉 불량이 예방될 수 있고, 휨이 최소화된 반도체 패키지의 제조 방법을 제공하는 것이다.
본 발명은 상기 첫 번째 기술적 과제를 이루기 위하여, 기판; 상기 기판 위에 적층된 복수의 반도체 장치들; 상기 복수의 반도체 장치들 사이 및 상기 기판과 상기 복수의 반도체 장치들 사이의 언더필 필렛들; 및 상기 복수의 반도체 장치들을 둘러싸는 몰딩 수지를 포함하고, 상기 언더필 필렛들 중 적어도 하나는 상기 몰딩 수지의 측면으로 노출된 반도체 패키지를 제공한다.
본 발명의 다른 태양은 패키지 기판; 상기 패키지 기판 상에 적층된 인터포저 기판; 상기 인터포저 기판 상에 측방향으로 배열된 제 1 서브 패키지 및 제 2 서브 패키지; 및 상기 제 1 서브 패키지 및 상기 제 2 서브 패키지의 측면을 둘러싸는 제 1 몰딩 수지를 포함하고, 상기 제 1 서브 패키지는 제 1 서브 패키지 기판; 상기 제 1 서브 패키지 기판 상에 적층된 복수의 메모리 장치들; 및 상기 복수의 메모리 장치들 사이 및 상기 제 1 서브 패키지 기판과 상기 복수의 메모리 장치들 사이의 언더필 필렛들을 포함하고, 상기 언더필 필렛들 중 적어도 하나는 상기 복수의 메모리 장치들의 측면으로부터 측방향으로 약 200 ㎛ 내지 약 500 ㎛ 돌출되는 반도체 패키지를 제공한다.
본 발명의 또 다른 태양은 패키지 기판; 상기 패키지 기판 위에 적층된 복수의 반도체 장치들; 상기 복수의 반도체 장치들 사이 및 상기 패키지 기판과 상기 복수의 반도체 장치들 사이의 언더필 필렛들; 및 상기 복수의 반도체 장치들을 둘러싸는 몰딩 수지를 포함하고, 상기 언더필 필렛들의 각각은 상기 복수의 반도체 장치들의 측면의 외측으로 돌출되고, 상기 언더필 필렛들 중 적어도 하나는 상기 몰딩 수지의 측면으로 노출되고, 상기 언더필 필렛들 중 상기 몰딩 수지의 측면으로 노출된 언더필 필렛의 측면은 상기 몰딩 수지의 측면과 실질적으로 동일 평면 상에 위치하고, 상기 복수의 반도체 장치들의 측면과 상기 몰딩 수지의 측면 사이의 거리가 500 마이크로미터(㎛) 이하인 반도체 패키지를 제공한다.
본 발명은 상기 두 번째 기술적 과제를 이루기 위하여, 패키지 기판 상에 제 1 비전도성 필름(non-conductive film, NCF)과 제 1 반도체 칩을 제 1 실장 조건에서 실장하는 단계; 및 상기 제 1 반도체 칩 위에 제 2 비전도성 필름과 제 2 반도체 칩을 제 2 실장 조건에서 실장하는 단계를 포함하고, 상기 제 1 실장 조건 및 상기 제 2 실장 조건은 상기 반도체 패키지의 휨(warpage)을 최소화하도록 결정된 온도, 압력, 및 가압 시간인 반도체 패키지의 제조 방법을 제공한다.
본 발명의 다른 태양은 기판 상에 복수의 제 1 비전도성 필름들(non-conductive film, NCF) 및 이에 대응되는 복수의 제 1 반도체 칩들을 배열하여 제 1 실장 조건에서 실장하는 단계; 상기 복수의 제 1 반도체 칩 위에 각각 대응되는 복수의 제 2 비전도성 필름들 및 복수의 제 2 반도체 칩들을 제 2 실장 조건에서 실장하는 단계; 상기 복수의 제 1 반도체 칩들 및 상기 복수의 제 2 반도체 칩들의 측면을 둘러싸는 몰딩 수지를 형성하는 단계; 및 개별 반도체 패키지로 싱귤레이션(singulation)하는 단계를 포함하고, 상기 복수의 제 1 비전도성 필름 및 복수의 제 2 비전도성 필름 중 적어도 1종은 인접하는 비전도성 필름끼리 실장 후에 서로 접촉하는 것을 특징으로 하는 반도체 패키지의 제조 방법을 제공한다.
본 발명의 실시예들에 따른 반도체 패키지 및 그의 제조 방법을 이용하면 단자의 접촉 불량이 예방될 수 있고, 휨이 최소화될 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 패키지의 측단면도이고, 도 1b는 도 1a의 반도체 패키지를 측면에서 바라본 측면도이다.
도 2는 본 발명의 일 실시예에서 이웃하는 두 언더필 필렛들이 접촉하는 모습을 나타낸 부분 측단면도이다.
도 3a는 본 발명의 다른 실시예에 따른 반도체 패키지의 측단면도이고, 도 3b는 도 3a의 반도체 패키지를 측면에서 바라본 측면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 흐름도이다.
도 5a 내지 도 5g는 본 발명의 일 실시예에 따른 상기 반도체 패키지의 제조 방법을 나타낸 측단면도들이다.
도 6은 제 1 비전도성 필름이 제 1 언더필 필렛으로 전환되었을 때 인접하는 반도체 장치들 및 언더필 필렛들 사이의 관계를 나타낸 측단면도이다.
도 7a 내지 도 7d는 이와 같이 이웃하는 복수의 제 1 반도체 장치들의 하부에서 제 1 비전도성 필름들이 점차로 유동화되어 서로 접촉하게 되는 과정을 나타낸 부분 평면도들이다.
도 8은 반도체 패키지의 휨 특성의 조정을 나타낸 개략도이다.
도 9는 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 측단면도이다.
도 10은 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 측단면도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조 부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
반도체 패키지의 형태가 "크라이(cry) 형태"라 함은 반도체 패키지의 가운데 부분이 상승한 휨(warpage) 형태를 가리키고, 반도체 패키지의 형태가 "스마일(smile) 형태"라 함은 반도체 패키지의 가장자리 부분이 상승한 휨(warpage) 형태를 가리킨다.
도 1a는 본 발명의 일 실시예에 따른 반도체 패키지(100)의 측단면도이다. 도 1b는 상기 반도체 패키지(100)를 측면에서 바라본 측면도이다.
도 1a 및 도 1b를 참조하면, 상기 반도체 패키지(100)는 기판(101) 위에 적층된 복수의 반도체 장치들(110)을 포함할 수 있다.
일부 실시예들에 있어서, 상기 기판(101)은 인쇄 회로 기판(printed circuit board, PCB)일 수 있다. 이 경우 상기 기판(101)은 기판 베이스, 그리고 상면 및 하면에 각각 형성된 상면 패드(106b) 및 하면 패드(106a)를 포함할 수 있다. 상기 상면 패드(106b) 및 하면 패드(106a)는 각각 상기 기판 베이스의 상면 및 하면을 덮는 솔더레지스트층(도시 생략)에 의하여 노출될 수 있다.
상기 기판 베이스는 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 예를 들면, 상기 기판 베이스는 FR4, 사관능성 에폭시(tetrafunctional epoxy), 폴레페닐렌 에테르(polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(epoxy/polyphenylene oxide), BT(bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(cyanate ester), 폴리이미드(polyimide) 및 액정 고분자(liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
상기 상면 패드(106b) 및 하면 패드(106a)는 구리, 알루미늄, 니켈, 스테인레스 스틸 또는 베릴륨구리(beryllium copper)를 포함할 수 있다. 상기 기판 베이스 내에는 상기 상면 패드(106b)와 상기 하면 패드(106a)를 전기적으로 연결되는 내부 배선(도시 생략)이 형성될 수 있다. 상기 상면 패드(106b) 및 상기 하면 패드(106a)는 상기 기판 베이스의 상면 및 하면에 동박(Cu foil)을 입힌 후 패터닝된 회로 배선 중 각각 상기 솔더 레지스트층에 의하여 노출된 부분일 수 있다.
일부 실시예들에 있어서, 상기 기판(101)은 인터포저일 수 있다. 이 경우 상기 기판(101)은 반도체 물질로 이루어진 기판 베이스 및 상기 기판 베이스의 상면 및 하면에 각각 형성된 상면 패드(106b) 및 하면 패드(106a)를 포함할 수 있다. 상기 기판 베이스는 예를 들면, 실리콘 웨이퍼로부터 형성될 수 있다. 또한 상기 기판 베이스의 상면, 하면 또는 내부에는 내부 배선(도시 생략)이 형성될 수 있다. 또한 상기 기판 베이스의 내부에는 상기 상면 패드(106b)와 상기 하면 패드(106a)를 전기적으로 연결하는 관통 비아(103)이 형성될 수 있다.
상기 기판(101)의 하면에는 외부 연결 단자(105)가 부착될 수 있다. 외부 연결 단자(105)는 예를 들면, 상기 하면 패드(106a) 상에 부착될 수 있다. 외부 연결 단자(105)는 예를 들면, 솔더볼 또는 범프일 수 있다. 외부 연결 단자(105)는 반도체 패키지(100)와 외부 장치 사이를 전기적으로 연결할 수 있다.
상기 기판(101) 위에는 복수의 반도체 장치들(110)이 실장될 수 있다. 상기 복수의 반도체 장치들(110)은 상기 기판(101) 위에 순차적으로 적층된 제 1 반도체 장치(110a), 제 2 반도체 장치(110b), 제 3 반도체 장치(110c), 및 제 4 반도체 장치(110d)를 포함할 수 있다.
상기 제 1 내지 제 4 반도체 장치들(110a, 110b, 110c, 110d)은 반도체 기판의 활성면 상에 다양한 반도체 요소들을 가질 수 있다. 일부 실시예들에 있어서, 상기 제 1 내지 제 4 반도체 장치들(110a, 110b, 110c, 110d)의 반도체 기판은 실리콘(Si)을 포함할 수 있다. 일부 다른 실시예들에 있어서, 상기 제 1 내지 제 4 반도체 장치들(110a, 110b, 110c, 110d)의 반도체 기판은 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 일부 실시예들에 있어서, 상기 제 1 내지 제 4 반도체 장치들(110a, 110b, 110c, 110d)의 반도체 기판은 실리콘-온-절연체(silicon-on-insulator, SOI) 구조를 가질 수 있다. 예를 들면, 상기 반도체 기판은 BOX 층(buried oxide layer)을 포함할 수 있다. 일부 실시예들에 있어서, 상기 제 1 내지 제 4 반도체 장치들(110a, 110b, 110c, 110d)의 반도체 기판은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well)을 포함할 수 있다. 일부 실시예들에 있어서, 상기 제 1 내지 제 4 반도체 장치들(110a, 110b, 110c, 110d)의 반도체 기판은 STI (shallow trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.
상기 제 1 내지 제 4 반도체 장치들(110a, 110b, 110c, 110d)에는 다양한 종류의 복수의 개별 소자(individual devices)를 포함하는 반도체 소자들이 형성되어 있을 수 있다. 상기 복수의 개별 소자는 다양한 미세 전자 소자(microelectronic devices), 예를 들면 CMOS 트랜지스터 (complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS image sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다.
일부 실시예들에 있어서, 상기 복수의 개별 소자는 상기 제 1 내지 제 4 반도체 장치들(110a, 110b, 110c, 110d)의 반도체 기판의 상기 도전 영역에 전기적으로 연결될 수 있다. 상기 반도체 소자는 상기 복수의 개별 소자 중 적어도 2개, 또는 상기 복수의 개별 소자와 상기 제 1 내지 제 4 반도체 장치들(110a, 110b, 110c, 110d)의 반도체 기판의 상기 도전 영역을 전기적으로 연결하는 도전성 배선 또는 도전성 플러그를 더 포함할 수 있다. 또한, 상기 복수의 개별 소자는 각각 절연막에 의하여 이웃하는 다른 개별 소자들과 전기적으로 분리될 수 있다.
상기 제 1 내지 제 4 반도체 장치들(110a, 110b, 110c, 110d)의 각각은 예를 들면, 메모리 반도체 칩일 수 있다. 메모리 반도체 칩은 예를 들면, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 반도체 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(ResistiveRandom Access Memory)과 같은 비휘발성 메모리 반도체 칩일 수 있다.
상기 복수의 반도체 장치들(110) 중 적어도 하나는 로직 반도체 칩이고, 나머지는 메모리 반도체 칩일 수 있다. 예를 들면, 복수의 반도체 장치들(110) 중 최하단의 제 1 반도체 장치(110a)는 로직 반도체 칩이고, 나머지 제 2 반도체 장치 내지 제 4 반도체 장치(110b, 110c, 110d)는 메모리 반도체 칩일 수 있다. 예를 들면, 복수의 반도체 장치들(110) 중 최하단의 제 1 반도체 장치(110a)는 나머지 반도체 장치들(110b, 110c, 110d)을 제어하기 위한 콘트롤러 칩일 수 있고, 나머지 반도체 칩(110b, 110c, 110d)은 HBM(High Bandwidth Memory) DRAM 반도체 칩일 수 있다.
도 1a 및 도 1b에서 4 개의 반도체 장치들이 기판(101) 상에 적층되는 것으로 도시되었으나, 통상의 기술자는 상기 기판(101) 상에 적층되는 상기 반도체 장치들의 수가 둘, 셋, 다섯, 또는 그 이상일 수 있음을 이해할 것이다. 복수의 반도체 장치들(110)이 모두 메모리 반도체 장치들인 경우, 상기 반도체 장치들(110)의 수는 2의 배수일 수 있다. 만일 상기 복수의 반도체 장치들(110)이 로직 반도체 장치를 하나 이상 포함하고 나머지가 메모리 반도체 장치인 경우, 상기 복수의 반도체 장치들(110)에 포함되는 메모리 반도체 장치의 수는 2의 배수 일 수 있다. 일부 실시예들에 있어서, 상기 복수의 반도체 장치들(110)에 포함되는 메모리 반도체 장치들은 모두 동종의 메모리 반도체 장치일 수 있다.
상기 복수의 반도체 장치들(110)에 포함되는 제 1 내지 제 4 반도체 장치(110a, 110b, 110c, 110d)는 복수의 관통 전극들(113)을 포함할 수 있다. 상기 복수의 관통 전극들(113)은 예컨대 수십 마이크로미터(㎛)의 피치(pitch)를 가지고 매트릭스 배열로 배치될 수 있다. 상기 복수의 관통 전극들(113)의 각각은 예를 들면 수 ㎛ 내지 수십 ㎛의 직경을 가질 수 있다. 일부 실시예들에 있어서, 상기 복수의 관통 전극들(113)은 약 5 ㎛ 내지 약 15 ㎛의 직경을 가지며, 약 25 ㎛ 내지 약 50 ㎛의 피치를 가지고 배치될 수 있다.
상기 복수의 반도체 장치들(110)에 포함되는 제 1 내지 제 4 반도체 장치들(110a, 110b, 110c, 110d)은 서로 대응되는 관통 전극들(113)에 의하여 서로 전기적으로 연결될 수 있다. 상기 복수의 반도체 장치들(110)에 포함되는 제 1 내지 제 4 반도체 장치들(110a, 110b, 110c, 110d)은 복수의 관통 전극들(113)에 의하여 기판(101)과 전기적으로 연결될 수 있다. 상기 복수의 관통 전극들(113)은 복수의 반도체 장치들(110)을 위한 신호, 전원, 또는 그라운드 중 적어도 하나를 제공할 수 있다.
상기 복수의 반도체 장치들(110)에 포함되는 제 1 내지 제 4 반도체 장치들(110a, 110b, 110c, 110d)의 각각의 하면에는 상기 관통 전극(113)에 연결되는 연결 단자(117)가 부착될 수 있다. 상기 연결 단자(117)는 예를 들면 수십㎛의 직경을 가질 수 있다. 상기 연결 단자(117)의 직경은 관통 전극(113)의 직경보다 크고, 복수의 관통 전극(113)이 배치되는 피치보다 작은 값을 가질 수 있다. 예를 들면, 상기 연결 단자(117)는 약 20 ㎛의 직경을 가질 수 있다.
상기 관통 전극(113)은 스루 실리콘 비아(through silicon via, TSV)로 형성될 수 있다. 상기 관통 전극(113)은 배선 금속층 및 이를 둘러싸는 장벽 금속층을 포함할 수 있다.
상기 배선 금속층은 Cu 또는 W을 포함할 수 있다. 예를 들면, 상기 배선 금속층은 Cu, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuRe, CuW, W, 또는 W 합금으로 이루어질 수 있으나, 이에 제한되는 것은 아니다. 예컨대, 상기 배선 금속층은 Al, Au, Be, Bi, Co, Cu, Hf, In, Mn, Mo, Ni, Pb, Pd, Pt, Rh, Re, Ru, Ta, Te, Ti, W, Zn, Zr 중의 하나 또는 그 이상을 포함할 수 있고, 하나 또는 둘 이상의 적층 구조를 포함할 수 있다.
상기 장벽 금속층은 W, WN, WC, Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, 또는 NiB 중에서 선택되는 적어도 하나의 물질을 포함할 수 있고 단일층 또는 다중층으로 이루어질 수 있다.
그러나 관통 전극(113)의 물질이 상기의 물질에 한정되는 것은 아니다. 상기 장벽 금속층 및 배선 금속층은 물리 기상 증착(physical vapor deposition, PVD) 공정 또는 화학 기상 증착(chemical vapor deposition, CVD) 공정에 의해 형성될 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에 있어서, 관통 전극(113)과 복수의 반도체 장치들(110)의 각각을 이루는 반도체 기판 사이에는 스페이서 절연층이 개재될 수 있다. 상기 스페이서 절연층은 상기 복수의 반도체 장치(110)에 포함되는 제1 내지 제4 반도체 장치들(110a, 110b, 110c, 110d)에 형성된 반도체 소자와 관통 전극(113)이 직접 접촉되는 것을 막아줄 수 있다. 상기 스페이서 절연층은 산화막, 질화막, 탄화막, 폴리머, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 스페이서 절연층을 형성하기 위하여 CVD 공정을 이용할 수 있다. 상기 스페이서 절연층은 저압 CVD(sub-atmospheric CVD) 공정에 의해 형성된 O3/TEOS(ozone/tetra-ethyl ortho-silicate) 기반의 HARP(high aspect ratio process) 산화막으로 이루어질 수 있다.
일 실시예에서 관통 전극(113)은 복수의 반도체 장치들(110)에 포함되는 제1 내지 제4 반도체 장치들(110a, 110b, 110c, 110d)의 활성면과 비활성면 사이를 직접 연결할 수 있으나, 이에 한정되지 않으며, 비아-퍼스트(via-first), 비아-미들(va-middle) 또는 비아-라스트(va-last) 구조 중 어느 하나로 형성될 수 있음은 물론이다. 비아-퍼스트, 비아-미들, 또는 비아-라스트 구조 및 제조 방법에 대해서는 Springer에서 2011년 출간된 Three Dimensional System Integration, CRC Press에서 2012년 출간된 3D Integration for VLSI Systems, Springer에서 2013년 출간된 Designing TSVs for 3D Integrated Circuits 등의 도서를 비롯한 다수의 문헌에 개시된 바, 자세한 설명은 생략하도록 한다.
상기 복수의 반도체 장치들(110)에 포함되는 제1 내지 제4 반도체 장치들(110a, 110b, 110c, 110d)의 하면과 상면에는 각각 상기 관통 전극(113)과 전기적으로 연결되는 하면 패드(115a)와 상면 패드(115b)가 제공될 수 있다. 상기 하면 패드(115a)와 상면 패드(115b)는 상기 관통 전극(113)에 대응되는 위치에 형성되어 상기 관통 전극(113)과 전기적으로 연결될 수 있으나, 이에 제한되지 않는다. 예를 들면, 상기 하면 패드(115a)와 상면 패드(115b)는 상기 관통 전극(113)부터 떨어진 위치에 형성되어, 재배선층을 통하여 상기 관통 전극(113)과 전기적으로 연결될 수도 있다. 상기 하면 패드(115a)와 상면 패드(115b)는 JEDEC 표준과 같은 표준 규약에 의하여 정의될 수 있으며, 수백 nm 내지 수 마이크로미터(㎛)의 두께를 가질 수 있다. 또, 상기 하면 패드(115a)와 상면 패드(115b)는 Al, Cu, Ta, Ti, W, Ni, 및 Au 중의 1종 이상을 포함할 수 있다.
기판(101) 상에는 복수의 반도체 장치들(110)의 측면을 둘러싸는 제 1 몰딩 수지(140)이 제공될 수 있다. 상기 제 1 몰딩 수지(140)는 예를 들면, EMC로 이루어질 수 있다. 일부 실시예들에 있어서, 상기 제 1 몰딩 수지(140)는 상기 복수의 반도체 장치들(110) 중 최상부의 반도체 장치(여기서는, 제 4 반도체 장치(110d))의 상부 표면을 피복하도록 제공될 수 있다. 다른 실시예들에 있어서, 상기 제 1 몰딩 수지(140)는 상기 복수의 반도체 장치들(110) 중 최상부의 반도체 장치(여기서는, 제 4 반도체 장치(110d))의 상부 표면을 노출하도록 제공될 수 있다.
상기 복수의 반도체 장치들(110)의 사이에, 그리고 상기 기판(101)과 상기 복수의 반도체 장치들(110)의 사이에는 언더필 필렛들(120)이 제공될 수 있다.
상기 언더필 필렛들(120)은 상기 제 1 반도체 장치(110a)와 기판(101) 사이의 공간을 메울 수 있다. 또한, 상기 언더필 필렛(120)은 상기 반도체 장치들(110b, 110c, 110d) 사이의 공간을 메울 수 있다. 이와 같이 인더필 필렛(120)을 상기 공간들에 제공하는 이유는, 예를 들면, 각 구성 부품들의 접착 강도를 향상시키거나 및/또는 각 구성 부품들의 변형에 따른 물리적 강도 저하를 방지하기 위한 것일 수 있다. 일부 실시예들에 있어서, 상기 인더필 필렛(120)을 상기 공간들에 제공하는 이유는, 예를 들면, 이물질이나 습기가 침투할 수 있는 공간을 제거하고 전기적 마이그레이션(migration)을 예방하기 위한 것일 수 있다.
상기 언더필 필렛(120)은 패키지 기판(101) 및 상기 제1 내지 제4 반도체 장치들(110a, 110b, 110c, 110d) 사이의 공간들을 충전하면서 상기 제1 내지 제4 반도체 장치들(110a, 110b, 110c, 110d)의 측면의 외측으로 돌출될 수 있다. 구체적으로, 제 1 언더필 필렛(120a)은 상기 기판(101)과 상기 제 1 반도체 장치(110a) 사이의 공간에 배치되고 상기 제 1 반도체 장치(110a)의 측면의 외측으로 돌출될 수 있다. 제 2 언더필 필렛(120b)은 상기 제 1 반도체 장치(110a)와 상기 제 2 반도체 장치(110b) 사이의 공간에 배치되고 상기 제 2 반도체 장치(110b)의 측면의 외측으로 돌출될 수 있다. 제 3 언더필 필렛(120c)은 상기 제 2 반도체 장치(110b)와 상기 제 3 반도체 장치(110c) 사이의 공간에 배치되고 상기 제 3 반도체 장치(110c)의 측면의 외측으로 돌출될 수 있다. 제 4 언더필 필렛(120d)은 상기 제 3 반도체 장치(110c)와 상기 제 4 반도체 장치(110d) 사이의 공간에 배치되고 상기 제 4 반도체 장치(110d)의 측면의 외측으로 돌출될 수 있다.
일부 실시예들에 있어서, 상기 제 1 언더필 필렛(120a) 내지 상기 제 4 언더필 필렛(120d)은 서로 접촉하지 않고 서로 분리되어 있을 수 있다. 일부 실시예들에 있어서, 상기 제 1 언더필 필렛(120a) 내지 상기 제 4 언더필 필렛(120d)의 이웃하는 어느 둘은 계면을 사이에 두고 서로 접촉할 수 있다.
도 2는 본 발명의 일 실시예에서 이웃하는 두 언더필 필렛들이 접촉하는 모습을 나타낸 부분 측단면도이다.
도 2를 참조하면, 세 반도체 장치들(110i, 110j, 110k) 사이의 이웃하는 두 언더필 필렛들(120j, 120k)이 제공된다. 상기 두 언더필 필렛들(120j, 120k)은 상기 반도체 장치들(110i, 110j, 110k)의 측면을 지나 측방향으로 돌출된다. 상기 언더필 필렛들(120j, 120k)은 측방향으로 돌출되면서 측방향 뿐만 아니라 상하 방향으로도 스웰링(swelling)된다.
구체적으로, i번째 반도체 장치(110i) 위에 j번째 언더필 필렛(120j)과 j번째 반도체 장치(110j)를 배치하고 상기 j번째 언더필 필렛(120j)이 j번째 반도체 장치(110j)의 측면보다 외측으로 돌출되도록 가열 및 가압한 후 상기 j번째 언더필 필렛(120j)을 경화시킨다.
이후 상기 j번째 반도체 장치(110j) 위에 k번째 언더필 필렛(120k)과 k번째 반도체 장치(110k)를 배치하고 상기 k번째 언더필 필렛(120k)이 k번째 반도체 장치(110k)의 측면보다 외측으로 돌출되도록 가열 및 가압한다. 상기 가열 및 가압에 의하여 상기 k번째 언더필 필렛(120k)은 상기 k번째 반도체 장치(110k)의 측면으로 돌출하면서 상하로 스웰링이 일어난다. 스웰링이 일정 수준 이상으로 일어나면 먼저 형성된 아래 쪽의 상기 j번째 언더필 필렛(120j)과 접촉하게 된다. 이 때 상기 j번째 언더필 필렛(120j)은 이미 경화된 상태이기 때문에 상기 j번째 언더필 필렛(120j)과 상기 k번째 언더필 필렛(120k) 사이에는 계면(IF)이 형성될 수 있다.
또, 상기 j번째 언더필 필렛(120j)과 상기 k번째 언더필 필렛(120k)이 동시에 유동성을 가지며 접촉에 이르는 것이 아니라, 상기 j번째 언더필 필렛(120j)이 경화된 이후에 상기 k번째 언더필 필렛(120k)이 유동되어 상기 j번째 언더필 필렛(120j)과 접촉하기 때문에 접촉 지점에서 상기 j번째 언더필 필렛(120j)과 상기 k번째 언더필 필렛(120k)의 표면이 소정 각도(θ)를 이루면서 서로 접촉할 수 있다. 상기 각도(θ)는 접촉 지점에서의 접선이 서로 이루는 각도이며, 예각, 직각, 또는 둔각을 이룰수 있고 특별히 한정되지 않는다.
다시 도 1a 및 도 1b를 참조하면, 상기 언더필 필렛(120)은 예를 들면 BPA 에폭시 수지, BPF 에폭시 수지, 지방족 에폭시 수지, 시클로지방족(cycloaliphatic) 에폭시 수지 등일 수 있으며, 추가적으로 실리카, 알루미나, 지르코니아, 티타니아, 세리아, 마그네시아, 실리콘 카바이드, 질화 알루미늄 등의 분말을 무기 필러(filler)로서 더 포함할 수 있다.
일부 실시예들에 있어서, 상기 언더필 필렛(120)에 포함된 제1 내지 제4 언더필 필렛들(120a, 120b, 120c, 120d)은 모두 동종의 언더필 필렛일 수 있다. 다른 실시예들에 있어서, 상기 제1 내지 제4 언더필 필렛들(120a, 120b, 120c, 120d) 중 적어도 둘은 무기 필러의 함량, 무기 필러의 종류, 수지의 종류, 수지의 물리적 특성 등이 상이할 수 있다.
상기 언더필 필렛들(120) 중 적어도 하나는 다른 언더필 필렛(들)보다 측방향으로 더 많이 돌출될 수 있다. 도 1a에 도시된 바와 같이, 제 1 언더필 필렛(120a)은 측방향으로 L1만큼 돌출되고, 제2 내지 제4 언더필 필렛들(120b, 120c, 120d)은 측방향으로 L2만큼 돌출될 수 있다. 이 때, L1은 L2보다 더 클 수 있다. 일부 실시예들에 있어서, L1은 약 500 마이크로미터(㎛) 이하일 수 있다. 일부 실시예들에 있어서, 상기 L1은 약 30 ㎛ 내지 약 450 ㎛, 약 60 ㎛ 내지 약 400 ㎛, 약 100 ㎛ 내지 약 350 ㎛, 또는 약 120 ㎛ 내지 약 300 ㎛일 수 있다.
상기 L1이 너무 크면 반도체 패키지(100)가 차지하는 면적이 과도하게 될 수 있다. 상기 L1이 너무 작으면 공차(tolerance)가 너무 작아 제조가 어려울 수 있다.
상기 언더필 필렛들(120) 중 다른 언더필 필렛(들)보다 측방향으로 더 많이 돌출된 것은 몰딩 수지(140)의 측면에서 외부로 노출될 수 있다. 도 1a에 도시된 바와 같이 제 1 언더필 필렛(120a)은 다른 언더필 필렛들보다 측방향으로 더 많이 연장되면서 몰딩 수지(140)의 측면까지 연장될 수 있다. 도 1a에서는 제 1 언더필 필렛(120a)이 측방향으로 가장 많이 돌출된 예가 도시되었지만 통상의 기술자는 다른 언더필 필렛(120)이 측방향으로 가장 많이 돌출되어 몰딩 수지(140)의 측면에서 노출될 수 있음을 이해할 것이다.
일부 실시예들에 있어서, 상기 제1 내지 제4 언더필 필렛들(120a, 120b, 120c, 120d) 중 적어도 하나는 상기 몰딩 수지(140)의 측면에서 노출되지 않을 수 있다. 일부 실시예들에 있어서, 상기 제1 내지 제4 언더필 필렛들(120a, 120b, 120c, 120d) 중 둘 이상이 상기 몰딩 수지(140)의 측면에서 노출될 수 있다. 일부 실시예들에 있어서, 상기 제 1 언더필 필렛(120a)이 상기 몰딩 수지(140)의 측면에서 노출되고, 상기 제2 내지 제4 언더필 필렛들(120b, 120c, 120d) 중 적어도 하나가 상기 몰딩 수지(140)의 측면에서 노출될 수 있다.
일부 실시예들에 있어서, 상기 몰딩 수지(140)의 측면까지 연장되어 노출된 언더필 필렛(여기서는 제 1 언더필 필렛(120a))은 기판(101)과 직접 접촉될 수 있다. 도 1b에 도시된 바와 같이 노출된 상기 제 1 언더필 필렛(120a)은 상기 몰딩 수지(140)의 측면에서 길이 C에 걸쳐 상기 기판(101)과 접촉할 수 있다.
일부 다른 실시예들에 있어서, 상기 노출된 언더필 필렛은 상기 몰딩 수지(140)의 측면에서 상기 기판(101)과 접촉하지 않을 수 있다.
상기 기판(101)과 상기 제 1 반도체 장치(110a)는 제 1 간격(ha)을 가질 수 있다. 상기 제 1 반도체 장치(110a)와 상기 제 2 반도체 장치(110b)는 제 2 간격(hb)을 가질 수 있다. 상기 제 2 반도체 장치(110a)와 상기 제 3 반도체 장치(110c)는 제 3 간격(hc)을 가질 수 있다. 상기 제 3 반도체 장치(110a)와 상기 제 4 반도체 장치(110d)는 제 4 간격(hd)을 가질 수 있다.
상기 제 1 간격(ha) 내지 상기 제 4 간격(hd)은 모두 동일하지 않을 수 있다. 예를 들면, 복수의 반도체 장치들(110)의 측면으로부터 수평 방향으로 더 많이 돌출된 언더필 필렛이 더 작은 간격을 가질 수 있다. 일부 실시예들에 있어서, 도 1a에 도시된 바와 같이 제 1 언더필 필렛(120a)이 다른 언더필 필렛들보다 수평 방향으로 더 많이 돌출될 수 있으며, 제 1 간격(ha)이 다른 간격들(제 2 간격(hb), 제 3 간격(hc), 및 제 4 간격(hd))보다 더 작을 수 있다.
위에서 설명한 바와 같이 상기 제1 내지 제4 언더필 필렛들(120a, 120b, 120c, 120d) 중 적어도 둘은 무기 필러의 함량, 무기 필러의 종류, 수지의 종류, 수지의 물리적 특성 등이 상이할 수 있다.
상기 제1 내지 제4 언더필 필렛들(120a, 120b, 120c, 120d)은 무기 필러의 함량, 무기 필러의 종류, 수지의 종류, 수지의 물리적 특성 등에 따라 예를 들면 열팽창 계수(coefficient of thermal expansion, CTE), 점도, 유리 전이 온도(glass transition temperature, Tg) 등이 서로 달라질 수 있다.
일부 실시예들에 있어서, 상기 제1 내지 제4 언더필 필렛들(120a, 120b, 120c, 120d)의 각각의 CTE를 조절함으로써 상기 반도체 패키지(100)의 휨을 조절할 수 있다. 한편, 본 발명의 발명자들은 상기 제1 내지 제4 언더필 필렛들(120a, 120b, 120c, 120d)이 수평으로 연장된 정도를 조정함으로써도 상기 반도체 패키지(100)의 휨을 조절할 수 있음을 발견하였다. 즉 상기 제1 내지 제4 언더필 필렛들(120a, 120b, 120c, 120d)의 적어도 둘은 서로 물리적 성질이 상이할 수 있으며, 이들의 각각의 수평 방향으로 연장된 길이 및 돌출된 길이(도 1의 L2)가 상이할 수 있다. 이러한 경우 상기 수평 방향으로 연장된 길이 및 돌출된 길이가 더 큰 언더필 필렛의 물리적 성질이 상기 수평 방향으로 연장된 길이 및 돌출된 길이가 더 작은 언더필 필렛의 물리적 성질에 비하여 전체 반도체 패키지(100)의 휨에 미치는 영향이 더 크다.
도 1a에 도시된 실시예에서, 제 1 언더필 필렛(120a)이 제2 내지 제4 언더필 필렛들(120b, 120c, 120d)에 비하여 수평 방향으로 연장된 길이가 더 길기 때문에 제 1 언더필 필렛(120a)이 제2 내지 제4 언더필 필렛들(120b, 120c, 120d)에 비하여 상기 반도체 패키지(100)의 휨에 더 많은 영향을 미친다.
예를 들면, 상기 제 1 언더필 필렛(120a)의 돌출 길이와 상기 제 2 언더필 필렛(120b)의 돌출 길이가 L2로서 동일할 때 반도체 패키지(100)가 스마일(smile) 형태로 휘어질 수 있다. 이 때 상기 제 1 언더필 필렛(120a)이 상기 제 2 언더필 필렛(120b)에 비하여 더 큰 CTE를 갖는다고 가정한다. 이러한 경우에 있어서, 단순히 상기 제 1 언더필 필렛(120a)이 수평 방향으로 L2보다 더 많이 돌출되도록 함으로써 상기 제 1 언더필 필렛(120a)이 수평 방향으로 수축되는 경향이 더 많이 반영될 수 있고, 그 결과 상기 반도체 패키지(100)가 스마일 형태로 휘어진 정도를 완화하거나 휨(warpage)을 해소할 수 있다. 즉, 다른 변화 없이, 단지 상기 제 1 언더필 필렛(120a)의 수평 방향의 연장 길이를 증가시킴으로써 반도체 패키지(100)의 휨 정도를 조절할 수 있다. 이는 더 큰 CTE를 갖는 상기 제 1 언더필 필렛(120a)의 효과가 증대되기 때문으로 해석할 수 있다.
도 1a에서는 제 1 언더필 필렛(120a)의 돌출 정도가 가장 큰 것으로 도시되었지만, 다른 언더필 필렛, 예컨대, 제 2 언더필 필렛(120b), 제 3 언더필 필렛(120c), 또는 제 4 언더필 필렛(120d)이 수평 방향으로 가장 많이 돌출될 수 있다. 위에서 언급한 바와 같이 제 2 언더필 필렛(120b), 제 3 언더필 필렛(120c), 또는 제 4 언더필 필렛(120d)의 돌출 정도를 증대시킴으로써 그 언더필 필렛의 특성이 반도체 패키지(100)의 휨에 더 많이 기여하도록 할 수 있다.
또한 반도체 패키지(100)의 제조에서 언더필 필렛(120)이 가열 및 가압에 의해 유동성을 갖게 될 때 반도체 장치들(110)의 중심 근처에 위치하는 언더필 필렛(120)의 부분이 외부를 향하여 유동한다. 이 때 유동성을 갖고 외부를 향하여 유동한 언더필 필렛(120)의 부분이 반도체 장치들(110)의 외측 가장자리에 집중되어 반도체 장치들(110)의 정상적인 접속이 저해될 수 있다. 구체적으로, 반도체 장치들(110)의 가장자리의 근처에는 상기 반도체 장치들(110)의 중심 근처 및 상기 중심과 상기 가장자리 사이의 언더필 필렛(120)이 유동되어 집중되며, 집중된 상기 언더필 필렛(120)이 반도체 장치들(110)의 가장자리를 리프트(lift)시킬 수 있다. 그에 의하여 반도체 장치들(110)의 접속이 불량해질 수 있다. 특히 최근의 반도체 장치들(110)은 그 두께가 더 얇아짐에 따라 이러한 리프팅의 영향을 더 많이 받을 수 있다.
더욱이 제2 내지 제4 언더필 필렛(120b, 120c, 120d)은 최하부에 위치하는 반도체 장치(도 1a에서는 제 1 반도체 장치(110a))의 하부에 위치하는 제 1 언더필 필렛(120a)에 비하여 더 용이하게 측방향으로 돌출될 수 있다. 즉, 제2 내지 제4 언더필 필렛(120b, 120c, 120d)은 반도체 장치들(110)의 사이의 공간을 벗어나 유동하면서 측방향 뿐만 아니라 위 쪽 및 아래 쪽으로 이동하는 것이 가능하다. 반면 상기 제 1 언더필 필렛(120a)은 제 1 반도체 장치(120a)와 기판(101) 사이의 공간을 벗어나 유동하면서 측방향 또는 위 쪽으로만 이동하는 것이 가능하여 제2 내지 제4 언더필 필렛(120b, 120c, 120d)에 비하여 유동이 제한받을 수 있고, 그에 따라 수평 방향으로 더 많이 돌출되는 것이 요구될 수 있다.
상기 제 1 언더필 필렛(120a)이 수평 방향으로 충분히 돌출되도록 함으로써 반도체 장치들(110)의 리프팅 문제를 해소하고, 동시에 제 1 언더필 필렛(120a)이 갖는 유동 경로의 제한성도 해소될 수 있다.
일부 실시예들에 있어서, 상기 언더필 필렛들(120) 중 둘 이상이 다른 언더필 필렛(들)보다 측방향으로 더 많이 돌출될 수 있다. 일부 실시예들에 있어서, 상기 언더필 필렛들(120) 중 둘 이상이 상기 몰딩 수지(140)의 측면에서 외부로 노출될 수 있다. 도 3a는 본 발명의 다른 실시예에 따른 반도체 패키지(100a)를 나타낸 측단면도이고 도 3b는 상기 반도체 패키지(100a)를 측면에서 바라본 측면도이다.
도 3a 및 도 3b를 참조하면, 상기 반도체 패키지(100a)는 도 1a 및 도 1b를 참조하여 설명한 반도체 패키지(100)와 대비하여 제 1 언더필 필렛(120a)이 아닌 다른 언더필 필렛, 즉 제 3 언더필 필렛(120c')이 몰딩 수지(140)의 측면까지 연장되어 상기 몰딩 수지(140)의 측면에서 노출되는 점을 제외하면 서로 동일하다. 따라서 이하에서는 이러한 차이점을 중심으로 설명하고, 중복되는 설명은 생략될 수 있다.
상기 제 3 언더필 필렛(120c')은 도 1a의 제 3 언더필 필렛(120c)에 비하여 수평 방향으로 더 돌출된다. 도 3a에서는 제1 내지 제 4 언더필 필렛(120a, 120b, 120c', 120d)들이 서로 접촉하지 않는 것으로 도시되었지만, 상기 제1 내지 제 4 언더필 필렛(120a, 120b, 120c', 120d)들 중 어느 둘은 도 2에 도시된 바와 같이 서로 접촉할 수 있다. 도 3a의 상기 제 3 언더필 필렛(120c')이 도 1의 제 3 언더필 필렛(120c)과 동종의 것을 수평 방향으로 더욱 돌출시킨 것이라면, 제 2 반도체 장치(110b)와 제 3 반도체 장치(110c) 사이의 간격인 제 3 간격(hc')은 도 1a의 제 3 간격(hc)에 비하여 더 작을 수 있다.
도 1a 및 도 1b를 참조하여 설명한 바와 같이, 상기 반도체 패키지(100a)의 휨을 미세하게 제어하기 위하여 제2 내지 제4 언더필 필렛들(120b, 120c', 120d)의 수평 방향의 연장길이도 조절될 수 있다.
예컨대, 도 1a의 반도체 패키지(100)에서와 같이 제 1 언더필 필렛(120a)의 돌출 길이를 조절하여 반도체 패키지의 휨의 제어를 시도할 수 있다. 그러나, 그럼에도 불구하고 도 3a의 반도체 패키지(100a)의 휨이 충분히 제어되지 않을 수 있으며, 이 때 제 3 언더필 필렛(120c')의 돌출 길이를 조절하여 반도체 패키지(100a)의 휨을 더욱 정밀하게 제어할 수 있다.
도 1a를 참조하여 설명한 바와 같이 제 1 언더필 필렛(120a)의 돌출 길이를 더 크게 하였음에도 불구하고 여전히 반도체 패키지가 스마일 형태로 휘어질 수 있다. 이 때 상기 제 3 언더필 필렛(120c')이 상기 제 2 언더필 필렛(120b)에 비하여 더 작은 CTE를 갖고 상기 제 2 언더필 필렛(120b)은 제 1 언더필 필렛(120a)에 비하여 더 작은 CTE를 갖는다고 가정한다. 이러한 경우에 있어서, 단순히 상기 제 3 언더필 필렛(120c')이 수평 방향으로 L2보다 더 많이 돌출되도록 함으로써 상기 제 3 언더필 필렛(120c')이 수평 방향으로 수축되는 특성이 상기 반도체 패키지(100a)에 더 많이 반영될 수 있다. 즉, 제 3 언더필 필렛(120c')의 CTE는 제 1 언더필 필렛(120a)의 CTE보다 더 작으며, 제 1 언더필 필렛(120a)에 비하여 수평 방향으로 덜 수축하는 제 3 언더필 필렛(120c')의 특성이 더 많이 반영된다. 그 결과 상기 반도체 패키지(100a)가 스마일 형태로 휘어진 정도를 완화하거나 휨을 해소할 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 흐름도이다. 도 5a 내지 도 5g는 본 발명의 일 실시예에 따른 상기 반도체 패키지의 제조 방법을 나타낸 측단면도들이다.
도 4 및 도 5a를 참조하면, 기판(101) 상에 복수의 제 1 반도체 장치들(110a)을 배열하고 제 1 실장 조건에서 이들을 실장한다(S110).
도 5a에서는 제 1 반도체 장치(110a)가 하나만 도시되었지만, X 방향 및 Y 방향으로 연장되는 기판(101) 상에 복수의 반도체 장치들(110a)이 예를 들면 격자 형태로 배열되어 실장될 수 있다.
복수의 상기 제 1 반도체 장치(110a)의 각각에는 대응되는 제 1 비전도성 필름들(non-conductive film, NCF)(120a')이 부착될 수 있다. 상기 제 1 비전도성 필름(120a')의 수평 방향(XY 평면의 방향)의 치수는 상기 제 1 반도체 장치(110a)의 치수와 실질적으로 동일할 수 있다. 또, 상기 제 1 비전도성 필름(120a')의 두께(ha')는 연결 단자(117)의 Z 방향의 높이보다 더 두꺼울 수 있다. 이 경우 상기 연결 단자(117)는 상기 제 1 비전도성 필름(120a')에 의하여 둘러싸일 수 있다. 하지만 다른 실시예에서, 상기 연결 단자(117)의 하단 부분은 상기 제 1 비전도성 필름(120a')으로부터 부분적으로 노출될 수 있다.
상기 기판(101)과 상기 제 1 반도체 장치(110a)에 대해서는 도 1a 등을 참조하여 상세하게 설명하였으므로 여기서는 구체적인 설명을 생략한다.
도 5b를 참조하면, 제 1 실장 조건에서 상기 제 1 반도체 장치(110a)를 상기 기판(101) 상에 실장한다. 상기 제 1 실장 조건은 상기 제 1 반도체 장치(110a)가 실장되는 온도, 압력, 및 시간을 포함한다.
일부 실시예들에 있어서, 상기 제 1 실장 조건의 온도는 약 180℃ 내지 약 280℃일 수 있다. 일부 실시예들에 있어서, 상기 제 1 실장 조건의 압력은 약 5 kPa 내지 약 200 kPa일 수 있다. 상기 제 1 실장 조건의 시간은 약 1초 내지 약 100초일 수 있다. 상기 온도, 압력, 및 시간은 밀접하게 상관되며(correlated), 예컨대 특정 실장 조건에서 압력을 다소 낮추는 대신 시간을 다소 증가시킴으로써 실질적으로 동일한 실장 결과를 얻을 수 있다. 또, 예컨대 특정 실장 조건에서 시간을 다소 줄이는 대신 온도를 다소 높임으로써 실질적으로 동일한 실장 결과를 얻을 수 있다. 또, 예컨대 특정 실장 조건에서 온도를 다소 낮추는 대신 압력을 다소 높임으로써 실질적으로 동일한 실장 결과를 얻을 수 있다. 통상의 기술자는 위의 온도, 압력, 및 시간의 실장 조건을 적절히 조절하여 제 1 비전도성 필름(120a')이 유동화되어(fluidized) 수평 방향으로 돌출되는 정도를 제어할 수 있을 것이다.
이후 유동화되어 돌출된 상기 제 1 비전도성 필름(120a')의 온도를 낮추어 제 1 언더필 필렛(120a)을 얻을 수 있다.
도 6은 이와 같이 제 1 비전도성 필름(120a')이 제 1 언더필 필렛(120a)으로 전환되었을 때 인접하는 반도체 장치들 및 언더필 필렛들 사이의 관계를 나타낸 측단면도이다.
도 6을 참조하면, 이웃하는 두 개의 제 1 반도체 장치들(110a) 각각에 대하여 각각의 제 1 언더필 필렛들(120a)이 제공된다. 일부 실시예들에 있어서, 이웃하는 제 1 언더필 필렛들(120a)은 서로 접촉되어 부분적으로 일체화될 수 있다. 추후 제 1 반도체 장치들(110a) 및 제 1 언더필 필렛들(120a)은 몰딩 수지에 의하여 몰딩될 수 있다. 이들이 몰딩 수지에 의하여 몰딩된 후, 분리선(120aSL)을 따라 분리되어 싱귤레이션(singulation)되면 상기 제 1 언더필 필렛(120a)의 측면이 몰딩 수지의 측면에서 노출될 수 있다.
도 7a 내지 도 7d는 이와 같이 이웃하는 복수의 제 1 반도체 장치들(110a1, 110a2, 110a3, 110a4)의 하부에서 제 1 비전도성 필름들(120a'1, 120a'2, 120a'3, 120a'4)이 점차로 유동화되어 서로 접촉하게 되는 과정을 나타낸 부분 평면도들이다.
도 7a를 참조하면, 격자 형태로 배열된 네 개의 제 1 반도체 장치들(110a1, 110a2, 110a3, 110a4)의 부분들이 도시된다. 상기 네 개의 제 1 반도체 장치들(110a1, 110a2, 110a3, 110a4)의 각각은 대응되는 제 1 비전도성 필름들(120a'1, 120a'2, 120a'3, 120a'4)에 의하여 기판(101)에 부착될 수 있다. 상기 제 1 비전도성 필름들(120a'1, 120a'2, 120a'3, 120a'4)의 각각은 양 표면에 접착성을 갖기 때문에 대응되는 제 1 반도체 장치들(110a1, 110a2, 110a3, 110a4)을 기판(101) 상에 부착할 수 있다.
도 7b를 참조하면, 이후 상기 제 1 반도체 장치들(110a1, 110a2, 110a3, 110a4)에 열과 압력을 가하면 상기 제 1 비전도성 필름들(120a'1, 120a'2, 120a'3, 120a'4)의 각각이 유동성을 지니면서 대응되는 제 1 반도체 장치들(110a1, 110a2, 110a3, 110a4)의 하부로부터 측방향으로 돌출되기 시작한다.
이 때 도 7b에 구체적으로 도시되지는 않았지만 상기 제 1 반도체 장치들(110a1, 110a2, 110a3, 110a4)의 각각과 상기 기판(101) 사이의 간격은 감소할 수 있으며, 상기 제 1 반도체 장치들(110a1, 110a2, 110a3, 110a4)의 각각의 하부의 연결 단자들(117)이 기판(101)의 대응되는 상면 패드(106b)(도 5a 및 도 5b 참조)에 접촉될 수 있다.
도 7c를 참조하면, 가열에 의하여 유동화된 상기 제 1 비전도성 필름들(120a'1, 120a'2, 120a'3, 120a'4)은 지속적으로 인가된 열 및 압력에 의해 계속 유동하여 대응되는 제 1 반도체 장치들(110a1, 110a2, 110a3, 110a4)의 하부로부터 측방향으로 더욱 돌출된다. 나아가, 상기 제 1 비전도성 필름들(120a'1, 120a'2, 120a'3, 120a'4)은 이웃하는 제 1 비전도성 필름들(120a'1, 120a'2, 120a'3, 120a'4)과 합체될(coalesce) 수 있다.
도 6에 도시된 단면은 예컨대 도 7c의 VI-VI'로 절개된 단면에 대응될 수 있다.
도 7c에서는 X 방향 또는 Y 방향으로 이웃하는 제 1 비전도성 필름들(120a'1, 120a'2, 120a'3, 120a'4)이 서로 합체되는 것으로 도시되었지만, 일부 실시예들에서는 대각선 방향에 위치한 제 1 비전도성 필름들(120a'1, 120a'2, 120a'3, 120a'4)이 서로 합체될 수도 있다. 일부 실시예들에 있어서, 네 개의 제 1 비전도성 필름들(120a'1, 120a'2, 120a'3, 120a'4)의 공통적인 코너 부분에는 기판(101)이 여전히 노출될 수 있다.
이후 복수의 제 2 반도체 장치들(110b), 복수의 제 3 반도체 장치들(110c), 및 복수의 제 4 반도체 장치들(110d)이 대응되는 제 1 반도체 장치들(110a1, 110a2, 110a3, 110a4) 위에 유사한 방식으로 순차 적층될 수 있다.
도 7d를 참조하면, 몰딩 수지를 형성한 후 분리선(120aSL)을 따라 싱귤레이션을 하면 개별 반도체 패키지로 분리될 수 있다. 이 때 위에서 설명한 바와 같이 네 개의 제 1 비전도성 필름들(120a'1, 120a'2, 120a'3, 120a'4)의 공통적인 코너 부분('EG'로 표시된 부분)에는 기판(101)이 제 1 비전도성 필름들(120a'1, 120a'2, 120a'3, 120a'4)에 의하여 피복되지 않고 노출될 수 있는데, 이러한 부분은 몰딩 수지가 기판(101)과 직접 접촉할 수 있다.
이러한 부분은 도 1b에 도시된 단면에서도 볼 수 있다. 즉, 도 1b를 다시 참조하면 기판(101)과 제 1 언더필 필렛(120a)이 접촉하는 부분의 외측에서 기판(101)과 몰딩 수지(140)가 서로 접촉하는 것을 볼 수 있다.
도 4 및 도 5c를 참조하면, 복수의 제 1 반도체 장치들(110a)의 각각의 위에 이들에 대응되는 복수의 제 2 반도체 장치들(110b)을 제 2 실장 조건에서 실장할 수 있다(S120).
복수의 상기 제 2 반도체 장치(110b)의 각각에는 대응되는 제 2 비전도성 필름들이 부착될 수 있고, 복수의 상기 제 2 반도체 장치들(110b)이 제 2 실장 조건에서 실장이 완료되면 상기 제 2 비전도성 필름들은 제 2 언더필 필렛(120b)으로 전환될 수 있다.
일부 실시예들에 있어서, 상기 제 2 비전도성 필름들은 상기 제 1 비전도성 필름(120a')과 실질적으로 동일할 수 있다. 다른 일부 실시예들에 있어서, 상기 제 2 비전도성 필름들은 상기 제 1 비전도성 필름(120a')과 적어도 하나의 물성이 상이할 수 있다.
상기 제 1 반도체 장치(110a)와 상기 제 2 반도체 장치(110b) 사이의 간격인 제 2 간격(hb)은 상기 기판(101)과 상기 제 1 반도체 장치(110a) 사이의 간격인 제 1 간격(ha)와 상이할 수 있다. 일부 실시예들에 있어서, 상기 제 2 간격(hb)은 상기 제 1 간격(ha)보다 더 클 수 있다.
도 4 및 도 5d를 참조하면, 복수의 제 2 반도체 장치들(110b)의 각각의 위에 이들에 대응되는 복수의 제 3 반도체 장치들(110c)을 제 3 실장 조건에서 실장할 수 있다(S130).
복수의 상기 제 3 반도체 장치(110c)의 각각에는 대응되는 제 3 비전도성 필름들이 부착될 수 있고, 복수의 상기 제 3 반도체 장치들(110c)이 제 3 실장 조건에서 실장이 완료되면 상기 제 3 비전도성 필름들은 제 3 언더필 필렛(120c)으로 전환될 수 있다.
일부 실시예들에 있어서, 상기 제 3 비전도성 필름들은 상기 제 1 비전도성 필름(120a') 및/또는 상기 제 2 비전도성 필름과 실질적으로 동일할 수 있다. 다른 일부 실시예들에 있어서, 상기 제 3 비전도성 필름들은 상기 제 1 비전도성 필름(120a') 및 상기 제 2 비전도성 필름 중 적어도 하나와 상이한 물성을 적어도 하나 가질 수 있다.
상기 제 2 반도체 장치(110b)와 상기 제 3 반도체 장치(110c) 사이의 간격인 제 3 간격(hc)은 상기 제 1 간격(ha) 및 제 2 간격(hb)중 적어도 하나와 상이할 수 있다. 일부 실시예들에 있어서, 상기 제 3 간격(hc)은 상기 제 1 간격(ha)보다 더 클 수 있다.
도 4 및 도 5e를 참조하면, 복수의 제 3 반도체 장치들(110c)의 각각의 위에 이들에 대응되는 복수의 제 4 반도체 장치들(110d)을 제 4 실장 조건에서 실장할 수 있다(S140).
복수의 상기 제 4 반도체 장치(110d)의 각각에는 대응되는 제 4 비전도성 필름들이 부착될 수 있고, 복수의 상기 제 4 반도체 장치들(110d)이 제 4 실장 조건에서 실장이 완료되면 상기 제 4 비전도성 필름들은 제 4 언더필 필렛(120d)으로 전환될 수 있다.
일부 실시예들에 있어서, 상기 제 4 비전도성 필름들은 상기 제 1 비전도성 필름(120a') 내지 상기 제 3 비전도성 필름과 실질적으로 동일할 수 있다. 다른 일부 실시예들에 있어서, 상기 제 4 비전도성 필름들은 상기 제 1 비전도성 필름(120a') 내지 상기 제 3 비전도성 필름 중 적어도 하나와 상이한 물성을 적어도 하나 가질 수 있다.
상기 제 3 반도체 장치(110c)와 상기 제 4 반도체 장치(110d) 사이의 간격인 제 4 간격(hd)은 상기 제 1 간격(ha) 내지 제 3 간격(hc)중 적어도 하나와 상이할 수 있다. 일부 실시예들에 있어서, 상기 제 4 간격(hd)은 상기 제 1 간격(ha)보다 더 클 수 있다.
상기 제 2 실장 조건, 제 3 실장 조건, 및 제 4 실장 조건은 각각 상기 제 2 반도체 장치(110b), 제 3 반도체 장치(110c), 및 제 4 반도체 장치(110d)가 실장되는 온도, 압력, 및 시간을 포함한다.
일부 실시예들에 있어서, 상기 제1 내지 제3 실장 조건의 온도는 각각 독립적으로 약 180℃ 내지 약 280℃일 수 있다. 일부 실시예들에 있어서, 상기 제1 내지 제3 실장 조건의 압력은 각각 독립적으로 약 5 kPa 내지 약 200 kPa일 수 있다. 상기 제1 내지 제3 실장 조건의 시간은 각각 독립적으로 약 1초 내지 약 100초일 수 있다. 상기 온도, 압력, 및 시간의 상관관계(correlation)는 도 5b를 참조하여 상세하게 설명하였으므로 여기서는 추가적인 설명을 생략한다.
도 5b 내지 도 5e를 참조하여 설명한 단계들에서 이웃하는 제 1 언더필 필렛들(120a)이 서로 접촉하는 것으로 설명하였으나, 반드시 제 1 언더필 필렛들(120a)이 서로 접촉할 필요는 없다. 다른 실시예에서 상기 제 1 언더필 필렛들(120a) 내지 제 4 언더필 필렛들(120d) 중 적어도 하나가 이웃하는 언더필 필렛들끼리 서로 접촉하도록 복수의 상기 제 1 반도체 장치들(110a) 내지 상기 제 4 반도체 장치들(110d)이 실장될 수 있다.
도 4 및 도 5f를 참조하면, 상기 제 1 반도체 장치(110a) 내지 제 4 반도체 장치(110d)의 측면을 둘러싸도록 몰딩 수지(140)를 형성할 수 있다(S150).
일부 실시예들에 있어서, 상기 몰딩 수지(140)는 상기 제 4 반도체 장치(110d)의 상부 표면을 피복할 수 있다. 다른 일부 실시예들에 있어서, 상기 몰딩 수지(140)는 상기 제 4 반도체 장치(110d)의 상부 표면을 노출시킬 수 있다.
상기 몰딩 수지(140)에 대해서는 도 1a 및 도 1b를 참조하여 상세하게 설명하였으므로 여기서는 구체적인 설명을 생략한다.
도 4 및 도 5g를 참조하면, 다이싱을 통해 개별 반도체 패키지(100)로 싱귤레이션할 수 있다(S160).
상기 다이싱 방법은 기계적 쏘잉(sawing) 또는 레이저 쏘잉에 의하여 수행될 수 있으나, 이들에 한정되는 것은 아니다.
싱귤레이션을 수행하면 도 6 및 도 7d에 도시한 바와 같이 분리선(120aSL)을 따라 절단되면서 제 1 언더필 필렛(120a)이 몰딩 수지(140)의 측면에서 노출될 수 있다.
도 8은 반도체 패키지(100)의 휨 특성의 조정을 나타낸 개략도이다.
도 8을 참조하면, 반도체 장치들(110)의 휨 특성이 스마일 형태(즉, U자 모양)를 가질 때, 언더필 필렛들의 휨 특성이 크라이 형태(즉, 뒤집어진 U자 모양)를 갖도록 하여 전체 반도체 패키지(100)는 휨이 최소화되도록 할 수 있다.
반대로, 반도체 장치들(110)의 휨 특성이 크라이 형태(즉, 뒤집어진 U자 모양)를 가질 때, 언더필 필렛들의 휨 특성이 스마일 형태(즉, U자 모양)를 갖도록 하여 전체 반도체 패키지(100)는 휨이 최소화되도록 할 수 있다.
위에서 설명한 제1 내지 제4 실장 조건들의 온도, 압력, 및 시간은 상기 반도체 패키지(100)의 휨이 최소화되도록 결정될 수 있다. 뿐만 아니라, 상기 제1 내지 제4 언더필 필렛(120a, 120b, 120c, 120d)을 형성하기 위한 비전도성 필름들의 물성도 상기 반도체 패키지(100)의 휨이 최소화되도록 결정될 수 있다.
상기 제1 내지 제4 실장 조건들을 조절함으로써 상기 제1 내지 제4 언더필 필렛(120a, 120b, 120c, 120d)의 수평 방향의 돌출 정도를 조절할 수 있으며, 그에 의하여 반도체 장치들(110)의 전기적 접속을 확실하게 하고 또한 상기 반도체 패키지(100)의 휨을 조절할 수 있다.
상기 제1 내지 제4 언더필 필렛(120a, 120b, 120c, 120d)의 수평 방향의 돌출 정도를 조절함으로써 상기 반도체 패키지(100)의 휨을 조절하는 것은 위에서 설명한 바와 같이 수평 방향으로 더 많이 돌출된 언더필 필렛의 물성이 상기 반도체 패키지(100)의 휨에 더 많이 반영된다는 점을 고려하여 수행될 수 있다.
도 9는 본 발명의 일 실시예에 따른 반도체 패키지(1)를 나타낸 측단면도이다.
도 9를 참조하면, 패키지 기판(10) 상에 인터포저 기판(20)이 위치되고, 상기 인터포저 기판(20) 상에 제 1 서브 패키지(100s) 및 제 2 패키지(200)가 측방향으로 배열될 수 있다. 상기 제 1 서브 패키지(100s)와 상기 제 2 서브 패키지(200)는 제 1 몰딩 수지(30)에 의하여 봉지될 수 있다.
상기 제 1 서브 패키지(100s)는 도 1a를 참조하여 설명한 반도체 패키지(100)와 실질적으로 동일할 수 있으며, 여기서는 구체적인 설명을 생략한다. 상기 제 1 서브 패키지(100s)의 제 1 서브 패키지 기판(101s)은 도 1a를 참조하여 설명한 기판(101)과 실질적으로 동일할 수 있다.
상기 제 2 서브 패키지(200)는 제 1 반도체 칩(210)을 포함할 수 있다. 상기 제 1 반도체 칩(210)은 활성면(212)이 인터포저 기판(20)을 향하도록, 인터포저 기판(20) 상에 부착될 수 있다. 제 1 반도체 칩(210)은 활성면(212) 상에 배치된 제 1 연결 단자(216)에 의하여 인터포저 기판(20)과 전기적으로 연결될 수 있다. 제 1 연결 단자(216)는 예를 들면, 솔더볼 또는 범프일 수 있다. 상기 제 2 서브 패키지(200)와 인터포저 기판(20) 사이의 공간을 채우도록 제1 언더필 물질층(230)이 형성될 수 있다. 제 1 언더필 물질층(230)은 예를 들면, 에폭시 수지로 이루어질 수 있다. 제1 언더필 물질(230)은 예를 들면, MUF 방식으로 형성되는 제 1 몰딩 수지(30)의 일부분일 수 있다. 상기 제 2 서브 패키지(200)는 예를 들면, 웨이퍼 레벨 패키지(WLP, Wafer Level Package)일 수 있다.
상기 제 1 반도체 칩(210)은 프로세서 유닛(processor unit)일 수 있다. 상기 제 1 반도체 칩(210)은 예를 들면, MPU(micro-processor unit), 또는 GPU(graphic processor unit)일 수 있다.
상기 제 1 반도체 칩(210)을 이루는 반도체 기판은 예를 들면, 실리콘(Si)을 포함할 수 있다. 또는 상기 제 1 반도체 칩(210)을 이루는 반도체 기판은 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 또는 상기 제 1 반도체 칩(210)을 이루는 반도체 기판은 SOI (silicon on insulator) 구조를 가질 수 있다. 예를 들면, 제 1 반도체 칩(210)을 이루는 반도체 기판은 BOX 층(buried oxide layer)을 포함할 수 있다. 제 1 반도체 칩(210)을 이루는 반도체 기판은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well)을 포함할 수 있다. 제 1 반도체 칩(210)을 이루는 반도체 기판은 STI (shallow trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.
제 1 반도체 칩(210)은 다양한 종류의 복수의 개별 소자 (individual devices)를 포함하는 반도체 소자가 형성될 수 있다. 상기 복수의 개별 소자 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 CMOS 트랜지스터 (complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다. 상기 복수의 개별 소자는 제 1 반도체 칩(210)을 이루는 반도체 기판의 상기 도전 영역에 전기적으로 연결될 수 있다. 상기 반도체 소자는 상기 복수의 개별 소자 중 적어도 2개, 또는 상기 복수의 개별 소자와 제 1 반도체 칩(210)을 이루는 반도체 기판의 상기 도전 영역을 전기적으로 연결하는 도전성 배선 또는 도전성 플러그를 더 포함할 수 있다. 또한, 상기 복수의 개별 소자는 각각 절연막에 의하여 이웃하는 다른 개별 소자들과 전기적으로 분리될 수 있다.
상기 제 1 서브 패키지(100s) 및 상기 제 2 서브 패키지(200)는 인터포저 기판(20) 상에 실장될 수 있다.
상기 인터포저 기판(20)은 반도체 물질로 이루어진 기판 베이스 및 상기 기판 베이스의 상면 및 하면에 각각 형성된 상면 패드 및 하면 패드를 포함할 수 있다. 상기 기판 베이스는 예를 들면, 실리콘 웨이퍼 또는 유리 기판으로부터 형성될 수 있다. 또한 상기 기판 베이스의 상면, 하면 및/또는 내부에는 내부 배선이 형성될 수 있다. 또한 상기 기판 베이스의 내부에는 상기 상면 패드와 상기 하면 패드를 전기적으로 연결하는 관통 비아들이 형성될 수 있다.
상기 인터포저 기판(20)은 연결 단자(25)에 의하여 상기 패키지 기판(10) 상에 실장될 수 있다. 상기 연결 단자(25)는 예를 들면, 솔더볼 또는 범프일 수 있다.
상기 패키지 기판(10)은 예를 들면 인쇄 회로 기판일 수 있다. 상기 패키지 기판(10)은 기판 베이스, 그리고 상면 및 하면에 각각 형성된 상면 패드 및 하면 패드(16)를 포함할 수 있다. 상기 상면 패드 및 하면 패드(16)는 각각 상기 기판 베이스의 상면 및 하면을 덮는 솔더레지스트층에 의하여 노출될 수 있다.
상기 상면 패드 및 상기 하면 패드(16)는 각각 도 1a를 참조하여 설명한 상면 패드(106b) 및 하면 패드(106a)의 구성과 동일한 구성을 가질 수 있으며 여기서는 상세한 설명을 생략한다. 또, 상기 기판 베이스는 도 1a를 참조하여 설명한 기판 베이스의 구성과 동일한 구성을 가질 수 있으며, 여기서는 상세한 설명을 생략한다.
상기 패키지 기판(10)의 하면에는 외부 연결 단자(15)가 부착될 수 있다. 외부 연결 단자(15)는 예를 들면, 상기 하면 패드(16) 상에 부착될 수 있다. 외부 연결 단자(15)는 예를 들면, 솔더볼 또는 범프일 수 있다. 외부 연결 단자(15)는 반도체 패키지(1)와 외부 장치 사이를 전기적으로 연결할 수 있다.
패키지 기판(10) 상에는 제 1 서브 패키지(100s) 및 제 2 서브 패키지(200)의 각각의 측면을 감싸는 제 1 몰딩 수지(30)가 더 형성될 수 있다. 상기 제 1 몰딩 수지(30)는 예를 들면, EMC로 이루어질 수 있다. 상기 제 1 몰딩 수지(30)는 상기 제 1 서브 패키지(100s)의 몰딩 수지와는 별개로 형성될 수 있다.
일부 실시예들에 있어서, 도 9에 도시된 바와 같이 상기 제 1 몰딩 수지(30)가 상기 제 1 서브 패키지(100s)의 상면을 덮을 수 있다. 하지만, 다른 일부 실시예들에 있어서, 상기 제 1 몰딩 수지(30)는 상기 제 1 서브 패키지(100s)의 상면을 덮지 않도록 형성될 수 있다. 예를 들면, 상기 제 1 몰딩 수지(30)는 상기 제 1 서브 패키지(100S) 포함되는 복수의 반도체 장치들(110) 중 최상단의 제 4 반도체 장치(110d)의 상면을 덮지 않도록 형성될 수 있다.
도 9에서는 제 2 서브 패키지(200)의 상면이 제 1 서브 패키지(100S)의 상면과 동일 평면 상에 있지 않은 것으로 도시되었지만, 상기 제 2 서브 패키지(200)의 상면은 상기 제 1 서브 패키지(100S)의 상면과 동일 평면 상에 위치할 수 있다. 이 경우 상기 제 4 반도체 장치(110d)의 상면과 상기 제 1 반도체 칩(210)의 상면은 상기 제 1 몰딩 수지(30)로부터 노출될 수 있다.
상기 제 1 서브 패키지(100s)의 반도체 장치들(110)의 측면을 둘러싸는 제 2 몰딩 수지(140s)는 도 1a를 참조하여 설명한 몰딩 수지(140)에 대응될 수 있으며, 상기 제 2 몰딩 수지(140s)는 상기 제 1 몰딩 수지(30)와 접촉할 수 있다. 또한 상기 제 1 언더필 필렛(120a) 내지 제 4 언더필 필렛(120d) 중 적어도 하나는 상기 제 2 몰딩 수지(140s)와 상기 제 1 몰딩 수지(30) 사이의 계면까지 연장될 수 있다. 일부 실시예들에 있어서, 상기 제 1 언더필 필렛(120a) 내지 제 4 언더필 필렛(120d)은 상기 계면을 향하여 상기 반도체 장치들(110)의 측면으로부터 돌출될 수 있다.
상기 제 1 서브 패키지(100s) 및 상기 제 2 서브 패키지(200)의 위에는 방열 부재(40)가 제공될 수 있다. 상기 방열 부재(40)는 예를 들면, 히트 싱크(heat sink), 히트 스프레더(heat spreader), 히트 파이프(heat pipe), 또는 수냉식 냉각판(liquid cooled cold plate)일 수 있다.
상기 방열 부재(40)는 상기 제 1 서브 패키지(100S), 상기 제 2 서브 패키지(200), 및 제 1 몰딩 수지(30)의 상면을 덮을 수 있다. 일부 실시예들에 있어서, 상기 방열 부재(40)는 상기 제 4 반도체 장치(110d)의 상면, 상기 제 1 반도체 칩(210)의 상면, 및 제 1 몰딩 수지(30)의 상면을 덮을 수 있다.
상기 제 1 서브 패키지(100S) 및 상기 제 2 서브 패키지(200)와 상기 방열 부재 사이에는 열전달 물질층(thermal interface material, TIM)이 제공될 수 있다. 상기 열전달 물질층은 절연 물질로 이루어지거나, 절연 물질을 포함하여 전기적 절연성을 유지할 수 있는 물질로 이루어질 수 있다. 상기 열전달 물질층은 예를 들면, 에폭시 수지를 포함할 수 있다. 상기 열전달 물질층은 예를 들면, 미네랄 오일(mineral oil), 그리스(grease), 갭 필러 퍼티(gap filler putty), 상변화 겔(phase change gel), 상변화물질 패드(phase change material pads) 또는 분말 충전 에폭시(particle filled epoxy)일 수 있다.
도 10은 본 발명의 다른 실시예에 따른 반도체 패키지(1a)를 나타낸 측단면도이다.
도 10의 반도체 패키지(1a)는 도 9의 반도체 패키지(1)와 대비하여 제 1 서브 패키지(100s)의 구성에 있어서 차이가 있고, 다른 구성은 실질적으로 동일하기 때문에 이러한 차이점을 중심으로 설명한다.
상기 제 1 서브 패키지(100s)는 상기 반도체 장치(110)와 제 1 서브 패키지 기판(101s) 사이에 메모리 컨트롤러(110L)를 더 포함할 수 있다. 이 때 상기 메모리 컨트롤러(110L)와 상기 제 1 서브 패키지 기판(101s) 사이에는 제 5 언더필 필렛(120L)이 제공될 수 있다.
이 경우 상기 제 1 언더필 필렛 내지 제 5 언더필 필렛(120a, 120b, 120c, 120d, 120L) 중 적어도 하나는 상기 제 2 몰딩 수지(140s)와 상기 제 1 몰딩 수지(30) 사이의 계면까지 연장될 수 있다. 상기 계면까지 연장되는, 상기 제 1 언더필 필렛 내지 제 5 언더필 필렛(120a, 120b, 120c, 120d, 120L) 중 상기 적어도 하나의 측면은 상기 제 1 서브 패키지 기판(101s)의 측면과 실질적으로 동일 평면 상에 위치할 수 있다.
이상에서 살펴본 바와 같이 본 발명의 실시예들에 대해 상세히 기술되었지만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구 범위에 정의된 본 발명의 정신 및 범위를 벗어나지 않으면서 본 발명을 여러 가지로 변형하여 실시할 수 있을 것이다. 따라서 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.

Claims (20)

  1. 기판;
    상기 기판 위에 적층된 복수의 반도체 장치들;
    상기 복수의 반도체 장치들 사이 및 상기 기판과 상기 복수의 반도체 장치들 사이의 언더필 필렛들; 및
    상기 복수의 반도체 장치들을 둘러싸는 하나의 몰딩 수지;
    를 포함하고,
    상기 언더필 필렛들 중 적어도 하나는 상기 하나의 몰딩 수지의 측면으로 노출된 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 언더필 필렛들은 상기 기판과 상기 복수의 반도체 장치들 사이의 제 1 언더필 필렛을 포함하고,
    상기 제 1 언더필 필렛이 상기 몰딩 수지의 측면으로 노출된 것을 특징으로 하는 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 반도체 장치들의 측면과 상기 몰딩 수지의 측면 사이의 거리가 500 마이크로미터(㎛) 이하인 것을 특징으로 하는 반도체 패키지.
  4. 제 2 항에 있어서,
    상기 복수의 반도체 장치는 상기 제 1 언더필 필렛 위에 순차적으로 적층된 제 1 반도체 장치, 제 2 반도체 장치, 제 3 반도체 장치, 및 제 4 반도체 장치를 포함하고,
    상기 언더필 필렛들은 상기 제 1 반도체 장치와 상기 제 2 반도체 장치 사이의 제 2 언더필 필렛, 상기 제 2 반도체 장치와 상기 제 3 반도체 장치 사이의 제 3 언더필 필렛, 및 상기 제 3 반도체 장치와 상기 제 4 반도체 장치 사이의 제 4 언더필 필렛을 더 포함하고,
    상기 제 2 언더필 필렛, 상기 제 3 언더필 필렛, 및 상기 제 4 언더필 필렛 중 적어도 하나는 상기 몰딩 수지의 측면으로 노출되지 않는 것을 특징으로 하는 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 제 1 언더필 필렛 내지 상기 제 4 언더필 필렛은 각각 무기 입자들을 포함하고, 이들 중 적어도 둘은 무기 입자들의 함량이 상이한 것을 특징으로 하는 반도체 패키지.
  6. 제 4 항에 있어서,
    상기 제 1 언더필 필렛 내지 상기 제 4 언더필 필렛은 각각 상기 복수의 반도체 장치들의 측면으로부터 외측으로 돌출된 것을 특징으로 하는 반도체 패키지.
  7. 제 6 항에 있어서,
    상기 제 2 언더필 필렛 내지 제 4 언더필 필렛 중의 적어도 하나가 상기 몰딩 수지의 측면으로 노출된 것을 특징으로 하는 반도체 패키지.
  8. 제 2 항에 있어서,
    상기 제 1 언더필 필렛은 상기 몰딩 수지의 측면의 노출된 부분에서 상기 기판의 상부 표면과 접촉하는 것을 특징으로 하는 반도체 패키지.
  9. 제 8 항에 있어서,
    상기 기판의 코너 부분에서 상기 기판은 상기 몰딩 수지와 접촉하는 것을 특징으로 하는 반도체 패키지.
  10. 패키지 기판;
    상기 패키지 기판 상에 적층된 인터포저 기판;
    상기 인터포저 기판 상에 측방향으로 배열된 제 1 서브 패키지 및 제 2 서브 패키지; 및
    상기 제 1 서브 패키지 및 상기 제 2 서브 패키지의 측면을 둘러싸는 제 1 몰딩 수지;
    를 포함하고,
    상기 제 1 서브 패키지는:
    제 1 서브 패키지 기판;
    상기 제 1 서브 패키지 기판 상에 적층된 복수의 메모리 장치들; 및
    상기 복수의 메모리 장치들 사이 및 상기 제 1 서브 패키지 기판과 상기 복수의 메모리 장치들 사이의 언더필 필렛들;
    을 포함하고,
    상기 언더필 필렛들 중 적어도 하나는 상기 복수의 메모리 장치들의 측면으로부터 측방향으로 200 ㎛ 내지 500 ㎛ 돌출되는 것을 특징으로 하는 반도체 패키지.
  11. 제 10 항에 있어서,
    상기 제 1 서브 패키지는 상기 복수의 메모리 장치들을 둘러싸는 제 2 몰딩 수지를 더 포함하고,
    상기 언더필 필렛들 중 적어도 하나는 상기 제 1 몰딩 수지와 상기 제 2 몰딩 수지 사이의 계면까지 연장되는 것을 특징으로 하는 반도체 패키지.
  12. 제 11 항에 있어서,
    상기 복수의 메모리 장치는 상기 제 1 서브 패키지 기판 위에 순차적으로 적층된 제 1 메모리 장치, 제 2 메모리 장치, 제 3 메모리 장치, 및 제 4 메모리 장치를 포함하고,
    상기 언더필 필렛들은 상기 제 1 서브 패키지 기판과 상기 제 1 메모리 장치 사이에 제공되는 제 1 언더필 필렛, 상기 제 1 메모리 장치와 상기 제 2 메모리 장치 사이의 제 2 언더필 필렛, 상기 제 2 메모리 장치와 상기 제 3 메모리 장치 사이의 제 3 언더필 필렛, 및 상기 제 3 메모리 장치와 상기 제 4 메모리 장치 사이의 제 4 언더필 필렛을 포함하는 것을 특징으로 하는 반도체 패키지.
  13. 제 12 항에 있어서,
    상기 언더필 필렛들 중 상기 제 1 언더필 필렛이 측방향으로 가장 많이 돌출된 것을 특징으로 하는 반도체 패키지.
  14. 제 12 항에 있어서,
    상기 언더필 필렛들은 상기 복수의 메모리 장치들의 측면으로부터 상기 제 2 몰딩 수지의 측면을 향하여 돌출된 것을 특징으로 하는 반도체 패키지.
  15. 제 12 항에 있어서,
    상기 언더필 필렛들은 실리카, 알루미나, 지르코니아, 티타니아, 세리아, 마그네시아, 실리콘 카바이드, 및 질화 알루미늄으로 구성된 군으로부터 선택된 1종 이상의 무기 입자를 포함하는 것을 특징으로 하는 반도체 패키지.
  16. 제 15 항에 있어서,
    상기 제 1 언더필 필렛 내지 상기 제 4 언더필 필렛 중 적어도 둘은 상기 무기 입자의 조성이 상이한 것을 특징으로 하는 반도체 패키지.
  17. 제 12 항에 있어서,
    상기 제 1 언더필 필렛 내지 상기 제 4 언더필 필렛 중 적어도 두 언더필 필렛들은 계면을 사이에 두고 서로 접촉하는 것을 특징으로 하는 반도체 패키지.
  18. 제 17 항에 있어서,
    상기 계면에서 상기 두 언더필 필렛들은 상기 계면에서 소정 각도를 이루면서 서로 접촉하는 것을 특징으로 하는 반도체 패키지.
  19. 제 11 항에 있어서,
    상기 제 1 몰딩 수지와 상기 제 2 몰딩 수지 사이의 계면까지 연장되는 상기 언더필 필렛들 중 상기 적어도 하나의 측면은 상기 제 1 서브 패키지 기판의 측면과 실질적으로 동일 평면 상에 있는 것을 특징으로 하는 반도체 패키지.
  20. 패키지 기판;
    상기 패키지 기판 위에 적층된 복수의 반도체 장치들;
    상기 복수의 반도체 장치들 사이 및 상기 패키지 기판과 상기 복수의 반도체 장치들 사이의 언더필 필렛들; 및
    상기 복수의 반도체 장치들을 둘러싸는 몰딩 수지;
    를 포함하고,
    상기 언더필 필렛들의 각각은 상기 복수의 반도체 장치들의 측면의 외측으로 돌출되고,
    상기 언더필 필렛들 중 적어도 하나는 상기 몰딩 수지의 측면으로 노출되고, 상기 언더필 필렛들 중 상기 몰딩 수지의 측면으로 노출된 언더필 필렛의 측면은 상기 몰딩 수지의 측면과 실질적으로 동일 평면 상에 위치하고,
    상기 복수의 반도체 장치들의 측면과 상기 몰딩 수지의 측면 사이의 거리가 500 마이크로미터(㎛) 이하인 반도체 패키지.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10923438B2 (en) 2019-04-26 2021-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method for forming the same
US11769752B2 (en) * 2020-07-24 2023-09-26 Micron Technology, Inc. Stacked semiconductor die assemblies with substrate heat sinks and associated systems and methods
KR20230072057A (ko) 2021-11-17 2023-05-24 삼성전자주식회사 언더필을 갖는 반도체 패키지 및 그 형성 방법
US20230268327A1 (en) * 2022-02-18 2023-08-24 Micron Technology, Inc. Semiconductor die assemblies with molded semiconductor dies and associated methods and systems
US20250343161A1 (en) * 2024-05-01 2025-11-06 Marvell Asia Pte Ltd Warpage mitigation in a cluster of multiple high bandwidth memory stacks

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130234320A1 (en) 2012-03-09 2013-09-12 Industrial Technology Research Institute Chip stack structure and method for fabricating the same
US20150130078A1 (en) 2013-11-12 2015-05-14 Ji-Seok HONG Semiconductor chip and semiconductor package having same
US20150214207A1 (en) 2012-08-27 2015-07-30 Ps4 Luxco S.A.R.L. Chip stack, semiconductor devices having the same, and manufacturing methods for chip stack
US20170338206A1 (en) * 2016-05-17 2017-11-23 Samsung Electronics Co., Ltd. Semiconductor package

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3718205B2 (ja) * 2003-07-04 2005-11-24 松下電器産業株式会社 チップ積層型半導体装置およびその製造方法
JP5780228B2 (ja) 2011-11-11 2015-09-16 住友ベークライト株式会社 半導体装置の製造方法
JP2013138177A (ja) * 2011-11-28 2013-07-11 Elpida Memory Inc 半導体装置の製造方法
JP5876000B2 (ja) 2012-06-11 2016-03-02 株式会社新川 ボンディング装置およびボンディング方法
US9373588B2 (en) 2013-09-24 2016-06-21 Intel Corporation Stacked microelectronic dice embedded in a microelectronic substrate
KR101680428B1 (ko) 2014-10-10 2016-11-28 앰코 테크놀로지 코리아 주식회사 반도체 패키지 제조용 ncf 및 이의 제조 방법, ncf를 이용한 반도체 패키지 제조 방법
US9685411B2 (en) 2015-09-18 2017-06-20 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit dies having alignment marks and methods of forming same
KR102579876B1 (ko) 2016-02-22 2023-09-18 삼성전자주식회사 반도체 패키지
KR102521881B1 (ko) * 2016-06-15 2023-04-18 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR20180094667A (ko) * 2017-02-16 2018-08-24 에스케이하이닉스 주식회사 제한된 언더필 필릿을 가지는 적층 패키지 및 제조 방법
KR20180112394A (ko) * 2017-04-03 2018-10-12 에스케이하이닉스 주식회사 반도체 패키지 제조 방법 및 반도체 패키지

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130234320A1 (en) 2012-03-09 2013-09-12 Industrial Technology Research Institute Chip stack structure and method for fabricating the same
US20150214207A1 (en) 2012-08-27 2015-07-30 Ps4 Luxco S.A.R.L. Chip stack, semiconductor devices having the same, and manufacturing methods for chip stack
US20150130078A1 (en) 2013-11-12 2015-05-14 Ji-Seok HONG Semiconductor chip and semiconductor package having same
US20170338206A1 (en) * 2016-05-17 2017-11-23 Samsung Electronics Co., Ltd. Semiconductor package

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