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KR102756813B1 - 표시 장치 및 그 구동 방법 - Google Patents

표시 장치 및 그 구동 방법 Download PDF

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KR102756813B1
KR102756813B1 KR1020200029685A KR20200029685A KR102756813B1 KR 102756813 B1 KR102756813 B1 KR 102756813B1 KR 1020200029685 A KR1020200029685 A KR 1020200029685A KR 20200029685 A KR20200029685 A KR 20200029685A KR 102756813 B1 KR102756813 B1 KR 102756813B1
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심정훈
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삼성디스플레이 주식회사
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Abstract

표시 장치는 복수의 제1 화소들이 배치된 제1 표시 영역, 및 복수의 제2 화소들이 배치된 제2 표시 영역을 포함하는 표시부, 상기 복수의 제1 화소들 및 상기 복수의 제2 화소들에 연결된 각 데이터 라인으로 데이터 신호를 제공하는 데이터 구동부, 상기 복수의 제1 화소들 및 상기 복수의 제2 화소들에 연결된 각 주사 라인으로 주사 신호를 제공하는 주사 구동부, 및 상기 복수의 제1 화소들 및 상기 복수의 제2 화소들에 연결된 각 발광 제어 라인으로 발광 제어 신호를 제공하는 발광 제어부를 포함하되, 상기 복수의 제1 화소들은 상기 제1 표시 영역에서 제1 밀도로 배치되고, 상기 복수의 제2 화소들은 상기 제2 표시 영역에서 상기 제1 밀도 보다 낮은 제2 밀도로 배치되고, 상기 복수의 제2 화소들은 구동 트랜지스터의 게이트 전극과 전기적으로 연결된 노드와 상기 발광 제어 라인 사이에 연결되는 일 부스팅 커패시터를 포함하는 적어도 하나의 서브 화소를 포함한다.

Description

표시 장치 및 그 구동 방법{DISPLAY DEVICE AND METHOD FOR DRIVING THE SAME}
본 발명은 표시 장치 및 그 구동 방법에 관한 것이다.
일반적인 스마트폰과 같은 표시 장치는 적어도 하나 이상의 표시 영역을 포함할 수 있다. 표시 영역은 데이터 출력 장치로서, 입력된 데이터가 표시될 수 있다. 또한, 표시 영역은 터치 센서가 구비되어, 터치 스크린으로 동작될 수 있다. 이러한 표시 영역은 표시 장치의 전면에 채용되어, 각종 정보를 표시할 수 있다.
최근 들어, 이동 단말기 등과 같은 표시 장치에서 표시 영역이 전면의 대부분을 차지하면서 카메라, 근접 센서, 지문 인식 센서, 조도 센서, 근적외선 센서 등이 표시 영역의 적어도 일 영역에 중첩하여 배치될 수 있다.
최근 영상 표시 장치로는 액정 표시 장치(Liquid Crystal Display; LCD), 플라즈마 디스플레이 패널(Plasma Display Panel; PDP), 유기발광 표시 장치(Organic Light Emitting Diode; OLED) 등과 같은 평판 표시 장치가 주로 이용된다.
본 발명이 해결하려는 과제는, 센서 등이 중첩된 표시 영역 내 화소들의 휘도를 쉽게 조절할 수 있는 표시 장치 및 그 구동 방법을 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시 장치는, 복수의 제1 화소들이 배치된 제1 표시 영역, 및 복수의 제2 화소들이 배치된 제2 표시 영역을 포함하는 표시부, 상기 복수의 제1 화소들 및 상기 복수의 제2 화소들에 연결된 각 데이터 라인으로 데이터 신호를 제공하는 데이터 구동부, 상기 복수의 제1 화소들 및 상기 복수의 제2 화소들에 연결된 각 주사 라인으로 주사 신호를 제공하는 주사 구동부, 및 상기 복수의 제1 화소들 및 상기 복수의 제2 화소들에 연결된 각 발광 제어 라인으로 발광 제어 신호를 제공하는 발광 제어부를 포함하되, 상기 복수의 제1 화소들은 상기 제1 표시 영역에서 제1 밀도로 배치되고, 상기 복수의 제2 화소들은 상기 제2 표시 영역에서 상기 제1 밀도 보다 낮은 제2 밀도로 배치되고, 상기 복수의 제2 화소들은 구동 트랜지스터의 게이트 전극과 전기적으로 연결된 노드와 상기 발광 제어 라인 사이에 연결되는 일 부스팅 커패시터를 포함하는 적어도 하나의 서브 화소를 포함한다.
상기 복수의 제1 화소들은 구동 트랜지스터의 게이트 전극이 연결된 노드와 상기 주사 라인 사이에 연결되는 제1 부스팅 커패시터를 포함하는 서브 화소를 적어도 하나 포함하고, 상기 복수의 제2 화소들은 상기 제1 부스팅 커패시터 및 상기 일 부스팅 커패시터인 제2 부스팅 커패시터를 포함하는 서브 화소를 적어도 하나 포함할 수 있다.
상기 제2 화소들의 상기 서브 화소에서, 상기 제2 부스팅 커패시터의 커패시턴스는 상기 제1 부스팅 커패시터의 커패시턴스 보다 클 수 있다.
상기 일 부스팅 커패시터는 상기 발광 제어 라인에 전기적으로 연결된 부재에 형성되는 제1 전극, 및 상기 구동 트랜지스터의 상기 게이트 전극과 전기적으로 연결된 부재에 형성될 수 있다.
상기 표시 장치는, 상기 적어도 하나의 서브 화소는 상기 주사 라인에 전기적으로 연결된 부재에 형성되는 제3 전극, 상기 구동 트랜지스터의 상기 게이트 전극과 전기적으로 연결된 부재에 형성되는 제4 전극을 포함하는 다른 부스팅 커패시터를 더 포함할 수 있다.
상기 제1 전극은 제1 게이트 전극층에 형성되고, 상기 제2 전극은 제1 소스-드레인 전극층에 형성되고, 상기 제1 소스-드레인 전극층은 상기 제1 게이트 전극층 상에 배치될 수 있다.
상기 제1 게이트 전극층은 상기 발광 제어 라인을 포함하고, 상기 제1 소스-드레인 전극층은 상기 노드와 전기적으로 연결되고 상기 발광 제어 라인과 중첩하는 중첩 영역이 정의된 전극 패턴을 포함할 수 있다.
상기 게이트 전극 및 상기 발광 제어 라인은 물리적으로 분리될 수 있다.
상기 복수의 제1 화소들은 상기 일 부스팅 커패시터를 불포함할 수 있다.
상기 표시 장치는, 상기 제1 게이트 전극층 상에 배치되는 제2 게이트 전극층, 및 상기 제1 소스-드레인 전극층 상에 배치되는 제2 소스-드레인 전극층을 더 포함하되, 상기 제1 소스-드레인 전극층은 상기 제2 게이트 전극층 상에 배치될 수 있다.
상기 구동 트랜지스터는 P형 트랜지스터일 수 있다.
상기 표시 장치는, 상기 제2 표시 영역과 중첩하여 배치되는 센서를 더 포함할 수 있다.
상기 제1 밀도는 상기 제2 밀도 보다 4배 내지 16배 높을 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 표시 장치의 구동 방법은, 복수의 제1 화소들이 제1 밀도로 배치된 제1 표시 영역, 및 복수의 제2 화소들이 상기 제1 밀도보다 낮은 제2 밀도로 배치된 제2 표시 영역을 포함하는 표시 장치의 구동 방법에 있어서, 프레임 당, 상기 복수의 제1 화소들 및 상기 복수의 제2 화소들의 각 구동 트랜지스터의 게이트 전극 또는 발광 소자의 애노드가 초기화 전압으로 초기화 되는 구간인 초기화 구간, 상기 초기화 구간 이후, 상기 각 구동 트랜지스터의 제1 전극에 데이터 신호가 기입되는 구간인 데이터 기입 구간, 상기 데이터 기입 구간 이후, 발광 소자의 발광이 시작되기 전 구간인 딜레이 구간, 및 상기 딜레이 구간 이후 상기 복수의 제1 화소들 및 상기 복수의 제2 화소들의 각 발광 소자가 발광하는 발광 구간을 포함하되, 상기 복수의 제1 화소들의 게이트 전극의 전압 레벨은 상기 발광 구간에서, 제1 레벨 감소하고, 상기 복수의 제2 화소들의 게이트 전극의 전압 레벨은 상기 발광 구간에서, 제1 레벨 보다 큰 제2 레벨 감소한다.
상기 복수의 제1 화소들의 게이트 전극의 전압 레벨은 상기 딜레이 구간에서, 제3 레벨 증가하고, 상기 복수의 제2 화소들의 게이트 전극의 전압 레벨은 상기 딜레이 구간에서, 제3 레벨 보다 작은 제4 레벨 증가할 수 있다.
상기 복수의 제1 화소들 및 상기 복수의 제2 화소들은 각각 상기 구동 트랜지스터인 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터, 제4 트랜지스터, 제5 트랜지스터, 및 제6 트랜지스터를 포함하되, 상기 제1 트랜지스터의 제1 전극은 상기 제5 트랜지스터에 접속되고, 제2 전극은 상기 제6 트랜지스터에 접속되고, 게이트 전극은 제1 노드에 접속되고, 상기 제2 트랜지스터는 데이터 라인과 상기 제1 트랜지스터의 상기 제1 전극 사이에 접속되고, 상기 제2 트랜지스터의 게이트 전극은 제1 주사 라인에 접속되고, 상기 제3 트랜지스터는 상기 제1 트랜지스터의 상기 제1 전극과 상기 제1 노드 사이에 접속되고, 상기 제3 트랜지스터의 게이트 전극은 상기 제1 주사 라인에 접속되고, 상기 제4 트랜지스터는 상기 제1 노드와 초기화 전원이 인가되는 초기화 전원 라인 사이에 접속되고, 상기 제4 트랜지스터의 게이트 전극은 제2 주사 라인에 접속되고, 상기 제5 트랜지스터 및 상기 제6 트랜지스터의 각 게이트 전극은 발광 제어 신호가 공급되는 발광 제어 라인에 접속될 수 있다.
상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 상기 제4 트랜지스터, 상기 제5 트랜지스터, 및 상기 제6 트랜지스터는 P형 트랜지스터일 수 있다.
상기 복수의 제2 화소들은 상기 제1 노드와 상기 발광 제어 라인 사이에 연결되는 제1 부스팅 커패시터를 더 포함할 수 있다.
상기 복수의 제1 화소들 및 상기 복수의 제2 화소들은 각각 상기 제1 노드와 상기 제1 주사 라인 사이에 연결되는 제2 부스팅 커패시터를 더 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 또 다른 실시예에 따른 표시 장치는, 표시 장치에 있어서, 복수의 제1 화소들이 배치된 제1 표시 영역, 및 복수의 제2 화소들이 배치된 제2 표시 영역을 포함하는 표시부, 상기 복수의 제1 화소들 및 상기 복수의 제2 화소들에 연결된 각 데이터 라인으로 데이터 신호를 제공하는 데이터 구동부, 상기 복수의 제1 화소들 및 상기 복수의 제2 화소들에 각각 연결된 제1 주사 라인, 제2 주사 라인 및 제3 주사 라인으로 주사 신호들을 제공하는 주사 구동부, 및 상기 복수의 제1 화소들 및 상기 복수의 제2 화소들에 연결된 각 발광 제어 라인으로 발광 제어 신호를 제공하는 발광 제어부를 포함하되, 상기 복수의 제1 화소들은 상기 제1 표시 영역에서 제1 밀도로 배치되고, 상기 복수의 제2 화소들은 상기 제2 표시 영역에서 상기 제1 밀도 보다 낮은 제2 밀도로 배치되고, 상기 복수의 제2 화소들은 상기 각 제2 화소들에 포함된 구동 트랜지스터의 게이트 전극과 전기적으로 연결된 노드와 상기 제1 주사 라인 사이에 연결되는 제1 부스팅 커패시터, 및 상기 노드와 상기 제2 주사 라인 사이에 연결되는 제2 부스팅 커패시터를 포함하는 적어도 하나의 서브 화소를 포함한다.
상기 복수의 제1 화소들 및 상기 복수의 제2 화소들은 각각 상기 구동 트랜지스터인 제1 트랜지스터, 게이트 전극이 상기 제1 주사 라인에 접속되는 제2 트랜지스터, 및 게이트 전극이 상기 제2 주사 라인에 접속되는 제3 트랜지스터를 포함할 수 있다.
상기 제1 트랜지스터, 및 상기 제2 트랜지스터는 P형 트랜지스터이고, 상기 제3 트랜지스터는 N형 트랜지스터일 수 있다.
상기 표시 장치는, 프레임 당, 상기 복수의 제1 화소들 및 상기 복수의 제2 화소들의 각 구동 트랜지스터의 게이트 전극 또는 발광 소자의 애노드가 초기화 전압으로 초기화 되는 구간인 초기화 구간, 상기 초기화 구간 이후, 상기 각 구동 트랜지스터의 제1 전극에 데이터 신호가 기입되는 구간인 데이터 기입 구간, 상기 데이터 기입 구간 이후, 발광 소자의 발광이 시작되기 전 구간인 딜레이 구간, 및 상기 딜레이 구간 이후 상기 복수의 제1 화소들 및 상기 복수의 제2 화소들의 각 발광 소자가 발광하는 발광 구간을 포함하여 구동하되, 상기 복수의 제1 화소들의 게이트 전극의 전압 레벨은 상기 딜레이 구간에서, 제1 레벨 증가하고, 상기 복수의 제2 화소들의 게이트 전극의 전압 레벨은 상기 딜레이 구간에서, 제1 레벨 보다 작은 제2 레벨 감소할 수 있다.
상기 주사 신호들 중 적어도 하나는 상기 초기화 구간이 시작되는 시점에서 게이트-온 레벨로 천이되고, 상기 딜레이 구간이 시작되는 시점에서 게이트-오프 레벨로 천이될 수 있다.
상기 표시 장치는 이동 단말기일 수 있다.
상기 제2 부스팅 커패시터의 커패시턴스는 상기 제1 부스팅 커패시터의 커패시턴스 보다 작을 수 있다.
본 발명의 실시예들에 의하면, 표시 장치는 센서 등이 중첩된 표시 영역을 포함하면서도 화소들의 휘도를 쉽게 조절할 수 있다.
또한, 표시 장치는 센서 등이 중첩된 표시 영역의 화소들 및 비중첩된 표시 영역의 화소들에 동일한 전압 레벨의 데이터 신호를 제공하면서도 화소들의 휘도를 쉽게 조절할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 다양한 실시예에 따른 표시 장치의 전면을 간략히 나타내는 사시도이다.
도 2는 도 1의 표시 장치의 후면을 간략히 나타내는 사시도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치를 간략히 나타내는 평면도이다.
도 4 및 도 5는 도 3의 변형예들이다.
도 6은 도 3의 Ⅰ-Ⅰ’선에 따른 단면도이다.
도 7은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 블록도이다.
도 8은 본 발명의 일 실시예에 따른 제1 표시 영역을 개략적으로 나타낸 평면도이다.
도 9는 도 8의 제1 서브 화소에 포함된 구성 요소들의 전기적 연결 관계를 일 실시예에 따라 나타낸 회로도이다.
도 10은 본 발명의 일 실시예에 따른 제2 표시 영역을 개략적으로 나타낸 평면도이다.
도 11은 도 10의 EA 부분을 확대한 개략적인 평면도이다.
도 12 내지 도 14는 도 11의 변형예들이다.
도 15는 도 10의 제1 서브 화소에 포함된 구성 요소들의 전기적 연결 관계를 일 실시예에 따라 나타낸 회로도이다.
도 16은 본 발명의 일 실시예에 따른 제2 화소 내 일 서브 화소의 레이아웃도이다.
도 17은 도 16의 반도체층의 레이아웃도이다.
도 18은 도 16의 제1 게이트 전극층의 레이아웃도이다.
도 19는 도 16의 제2 게이트 전극층의 레이아웃도이다.
도 20은 도 16의 제1 소스-드레인 전극층의 레이아웃도이다.
도 21은 도 16의 제2 소스-드레인 전극층의 레이아웃도이다.
도 22는 본 발명의 일 실시예에 따른 제2 화소 내 일 서브 화소의 레이아웃도이다.
도 23은 본 발명의 일 실시예에 따른 표시 장치의 구동 방법을 나타내는 타이밍도이다.
도 24는 본 발명의 다른 실시예에 따른 표시 장치를 개략적으로 나타낸 블록도이다.
도 25는 도 24에 도시된 제1 화소의 서브 화소에 포함된 구성 요소들의 전기적 연결 관계를 일 실시예에 따라 나타낸 회로도이다.
도 26은 도 24에 도시된 제2 화소의 서브 화소에 포함된 구성 요소들의 전기적 연결 관계를 일 실시예에 따라 나타낸 회로도이다.
도 27은 도 24에 도시된 표시 장치의 구동 방법을 나타내는 타이밍도이다.
도 28은 도 27의 일 변형예에 따른 타이밍도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하에서, 표시 장치는 스마트폰과 같은 이동 단말기의 형태로 구현되는 것을 기준으로 설명한다. 다만, 이에 제한되지 않고 표시 장치는 발명의 사상을 변경하지 않는 한 노트북, 모니터, TV, 휴대폰, MP3 플레이어, 의료측정기기 및 웨어러블 디바이스와 HMD를 포함하는 각종 스마트 기기 등의 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성 요소에 대해서는 동일하거나 유사한 참조 부호를 사용한다.
도 1은 다양한 실시예에 따른 표시 장치의 전면을 간략히 나타내는 사시도이다. 도 2는 도 1의 표시 장치의 후면을 간략히 나타내는 사시도이다.
도 1에 있어서는 편의를 위하여 표시 장치(100)의 표시 패널(DP)에 메인 홈 화면이 표시된 예를 나타내었다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 표시 장치(100)의 전면(100a)에는 표시 패널(DP)이 배치될 수 있다. 표시 장치(100)의 전면(100a)은 표시 패널(DP)이 배치되어 각종 데이터가 표시되는 표시 영역(DA)과 표시 영역(DA)의 적어도 일측에 제공된 비표시 영역(NDA)을 포함할 수 있다.
표시 장치(100)의 후면(100b)에는 후면 카메라(CAM), 플래시(FLA), 스피커(SPK) 등이 위치할 수 있다. 또한, 다양한 실시예에 따른 표시 장치(100)의 측면(100c)에는 예를 들어 전원/리셋 버튼, 음량 버튼, 방송 수신을 위한 지상파 DMB 안테나, 하나 또는 복수의 마이크들(MIC) 등이 위치할 수 있다. 또한, 표시 장치(100)의 하단 측면에는 커넥터(CN)가 형성될 수 있다. 커넥터(CN)에는 다수의 전극들이 형성되어 있으며 외부 장치와 유선으로 연결될 수 있다. 표시 장치(100)의 상단 측면에는 이어폰 연결잭(EPJ)이 배치될 수 있다.
상술한 표시 장치(100)는 표시 패널(DP) 내부 아래에, 예를 들어, 센서와 같은 부품을 배치함으로써, 그의 전면(100a) 외관이 미려해지고, 보다 넓은 표시 영역(DA)을 확보할 수 있다. 상기 부품은 광과 관련된 광학 부품일 수 있다. 일 예로, 부품은 외부의 광이 입사되거나 또는 광을 방출하는 광학 부품일 수 있다. 광학 부품은, 일 예로, 지문 스캐너, 이미지 캡쳐 장치, 스트로브, 광 센서, 근접 센서, 인디케이터, 또는 솔라 패널 등을 포함할 수 있다.
표시 패널(DP)은 표시 장치(100)의 전면(100a)의 전체를 차지하도록 대화면으로 배치될 수 있다. 표시 패널(DP)이 표시 장치(100)의 전면(100a)에 전체적으로 배치되는 경우, 상기 표시 장치(100)는, 실질적으로 “full front display”라 명명할 수 있다. 여기서, “full front display”는 표시 장치(100)의 전면(100a)이 전부 표시 영역(DA)일 수 있다.
상술한 표시 패널(DP)은 일 예로서, 유기 발광 표시 패널(Organic Light Emitting Display panel)일 수 있다. 이러한 경우, 상술한 표시 패널(DP)이 채용된 표시 장치(100)는 유기 발광 표시 장치일 수 있다. 실시예에 따라, 표시 패널(DP)은 터치 전극들을 포함하여 터치 스크린으로 구성될 수도 있다.
도 1에 도시된 바와 같이, 표시 패널(DP)에는 메인 홈 화면이 표시될 수 있으며, 이러한 메인 홈 화면은 표시 장치(100)의 전원을 켰을 때, 표시 패널(DP) 상에 표시되는 첫 화면일 수 있다. 이때, 표시 패널(DP)의 상단에는 배터리 충전 상태, 수신 신호의 세기, 현재 시각과 같은 표시 장치(100)의 상태가 표시될 수 있다. 표시 패널(DP)은, 사용자에게 각종 콘텐츠(일 예로, 텍스트, 이미지, 비디오, 아이콘, 또는 심볼 등)을 표시할 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시 장치를 간략히 나타내는 평면도이다. 도 4 및 도 5는 도 3의 변형예들이다. 도 6은 도 3의 Ⅰ-Ⅰ’선에 따른 단면도이다.
도 1 내지 도 6을 참조하면, 표시 장치(100)는 전체 또는 적어도 일부가 가요성(flexibility)을 가질 수 있다. 일 예로, 표시 장치(100)는 전체 영역에서 가요성을 가질 수 있으며, 또는 가요성 영역에 대응하는 영역에서 가요성을 가질 수 있다. 표시 장치(100)의 전체가 가요성을 갖는 경우 표시 장치(100)는 롤러블 표시 장치일 수 있고, 표시 장치(100)의 일부가 가요성을 갖는 경우 표시 장치(100)는 폴더블 표시 장치일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
본 발명의 일 실시예에 있어서, 표시 장치(100)는 표시 패널(DP), 터치 센서(TS), 윈도우(WD), 및 적어도 하나의 센서(SR)를 포함할 수 있다.
표시 패널(DP)은 표시 장치(100)의 전면(front surface)에 배치될 수 있다.
표시 패널(DP)은 전면(일 예로, 영상 표시 면)으로 임의의 시각 정보, 예를 들어, 텍스트, 비디오, 사진 2차원 또는 3차원 영상 등을 표시한다. 표시 패널(DP)의 종류는 영상을 표시하는 것으로서 특별히 한정되는 것은 아니다. 표시 패널(DP)로는 유기 발광 표시 패널(Organic Light Emitting Display panel, OLED panel)과 같은 자발광이 가능한 표시 패널이 사용될 수 있다. 또한, 표시 패널(DP)로는 액정 표시 패널(Liquid Crystal Display panel, LCD panel), 전기 영동 표시 패널(Electro-Phoretic Display panel, EPD panel), 및 일렉트로웨팅 표시 패널(Electro-Wetting Display panel, EWD panel)과 같은 비발광성 표시 패널이 사용될 수 있다. 비발광성 표시 패널이 본 발명의 일 실시예에 따른 표시 장치(100)의 표시 패널(DP)로 사용되는 경우, 표시 장치(100)는 표시 패널(DP)로 광을 공급하는 백라이트 유닛을 구비할 수 있다. 본 발명의 일 실시예에서는 표시 패널(DP)이 유기 발광 표시 패널인 것을 일 예로서 설명한다. 그러나, 표시 패널(DP)의 종류는 이에 한정되는 것은 아니며, 본 발명의 개념에 부합되는 범위(또는 한도) 내에서 다른 표시 패널이 사용될 수 있다. 본 발명의 일 실시예에 있어서, 표시 패널(DP)은 도 1a에 도시된 표시 장치(100)에 채용된 표시 패널(DP)과 동일한 구성일 수 있다.
표시 패널(DP)은 표시 영역(DA)과 표시 영역(DA)의 적어도 일측을 둘러싸는 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)에는 복수의 화소들(PXL1, PXL2)이 배치될 수 있다. 실시예에 따라, 화소들(PXL1, PXL2) 각각은 적어도 하나의 발광 소자를 포함할 수 있다. 실시예에 따라 발광 소자는 유기 발광 다이오드 또는 마이크로 내지 나노 스케일 범위의 크기를 갖는 초소형 무기 발광 다이오드들을 포함한 발광 유닛일 수 있으나, 본 발명이 이에 한정되지 않는다. 표시 패널(DP)은 입력되는 영상 데이터에 대응하여 화소들(PXL1, PXL2)을 구동함으로써 표시 영역(DA)에서 영상을 표시할 수 있다. 표시 영역(DA)은 표시 장치(100)의 전면의 대부분을 차지하도록 대화면으로 배치될 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 적어도 일측을 둘러싸는 영역으로서, 표시 영역(DA)을 제외한 나머지 영역일 수 있다. 실시예에 따라, 비표시 영역(NDA)은 배선 영역, 패드 영역, 및/또는 각종 더미 영역 등을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 표시 영역(DA)은 도 3 내지 도 5에 도시된 바와 같이, 표시 장치(100)의 전면 전체에 배치될 수 있다. 표시 영역(DA)이 표시 장치(100)의 전면 전부에 배치됨에 따라, 전면에는 비표시 영역(NDA)이 배치되지 않거나 매우 협소한 면적으로 배치될 수 있다. 일 예로, 표시 영역(DA)은 표시 장치(100)의 측면 테두리와 접하거나 측면 테두리로부터 소정 간격을 두고 배치될 수 있다. 도 3 내지 도 5에 있어서, 표시 영역(DA)이 표시 장치(100)의 전면에만 배치되는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 표시 영역(DA)은 표시 장치(100)의 측면 테두리의 적어도 일 영역이나 후면의 적어도 일 영역 등에 배치될 수도 있다. 표시 장치(100)의 다수의 면에 배치되는 표시 영역(DA)은 서로 적어도 일부분에서 연결되거나 분리되어 마련될 수도 있다.
본 발명의 일 실시예에 있어서, 표시 장치(100)는 표시 영역(DA)의 적어도 일부와 중첩하여 배치되는 적어도 하나의 센서(SR)를 포함할 수 있다. 센서(SR)는 표시 영역(DA)에 배치되는 화소들(PXL1, PXL2) 및/또는 배선들의 하부에 배치되어, 표시 장치(100)의 전면에 대하여 은폐될 수 있다. 이러한 센서(SR)가 표시 영역(DA)의 하부에 중첩하여 배치되면, 표시 장치(100)의 외관, 특히 표시 영역(DA)에 대응되는 전면의 외관이 미려해지고, 보다 넓은 표시 영역(DA)을 확보할 수 있다.
본 발명의 일 실시예에 있어서, 표시 영역(DA)은 제1 표시 영역(A1)과 제2 표시 영역(A2)으로 구분될 수 있다. 제1 표시 영역(A1)은 센서(SR)와 중첩되지 않는 영역이고, 제2 표시 영역(A2)은 센서(SR)와 중첩되는 영역일 수 있다. 다양한 실시예들에 있어서, 제1 표시 영역(A1)은 제2 표시 영역(A2)보다 큰 크기(또는 면적)를 갖도록 설정될 수 있다.
제2 표시 영역(A2)은 도 3 및 도 5에 도시된 바와 같이 표시 영역(DA)의 내부에 위치하며 제1 표시 영역(A1)에 의해 둘러싸일 수 있다. 도 3에서는 제2 표시 영역(A2)이 대략 원형의 형상을 갖는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제2 표시 영역(A2)은 도 5에 도시된 바와 같이 사각형을 포함한 다각형 형상을 가질 수도 있으며, 타원형 등 다양한 형태를 가질 수 있다. 또한, 제2 표시 영역(A2)은 표시 영역(DA) 내 복수 개 배치될 수도 있다.
표시 영역(DA)은 도 4에 도시된 바와 같이 일 방향, 일 예로, 제2 방향(DR2)을 따라 구획된 제1 표시 영역(A1)과 제2 표시 영역(A2)을 포함할 수 있다. 제1 표시 영역(A1)과 제2 표시 영역(A2)은 서로 인접하여 연결될 수 있다. 실시예에 따라, 제2 표시 영역(A2)은 센서(SR)와 중첩되는 영역보다 넓은 영역을 갖도록 제공(또는 설정)될 수 있다. 예를 들어, 제2 표시 영역(A2)은 도 4에 도시된 바와 같이 표시 장치(100)의 일단(일 예로, 상단부)에 넓게 형성될 수 있다. 도 4에서는, 적어도 하나의 제2 표시 영역(A2)이 표시 장치(100)의 전면 상단부에만 배치되는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제2 표시 영역(A2)은 하나 또는 다수 개가 마련될 수 있으며, 표시 영역(DA) 내이면 어디에나 인접하게 또는 분산되어 배치될 수 있다. 예를 들어, 표시 영역(DA)이 표시 장치(100)의 측면 테두리 및/또는 후면 등에 형성되는 실시예에서, 일부의 제2 표시 영역(A2)은 표시 장치(100)의 측면 테두리 및/또는 후면의 표시 영역(DA) 내에 형성될 수 있다.
제2 표시 영역(A2)에 중첩하여 배치되는 센서(SR)는 광학 부품일 수 있다. 즉, 센서(SR)는 광을 수신하거나 광을 방출하는 부품일 수 있다. 센서(SR)는, 예를 들어, 지문 센서, 이미지 센서, 카메라, 스트로브, 광 센서, 조도 센서, 근접 센서, RGB 센서, 적외선 센서, 인디케이터 및 솔라 패널 등을 포함할 수 있다. 다만, 상기 센서(SR)는 광학 부품으로 한정되지 않으며, 초음파 센서, 마이크로폰, 환경 센서(예를 들어, 기압계, 습도계, 온도계, 방사능 감지 센서, 열 감지 센서 등), 화학 센서(가스 감지 센서, 먼지 감지 센서, 냄새 감지 센서 등) 등 다양한 부품을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 센서(SR)는 제2 표시 영역(A2)과 중첩하는 복수 개의 센서들을 포함할 수 있다. 여기서, 복수 개의 센서들은, 나란하게 배치되는 카메라, 근접 센서, 및 조도 센서를 포함할 수 있다.
상술한 센서(SR)는 브라켓, 케이스 등과 같은 플라스틱 또는 금속 소재로 이루어진 별도의 베이스 기판(BS) 상에 SMD(Surface Mount Device) 방식으로 표시 영역(DA)의 적어도 일 영역, 일 예로, 제2 표시 영역(A2)과 대면하도록(또는 대응하도록) 배치될 수 있다.
제2 표시 영역(A2)은 센서(SR)로 입력된 신호(일 예로, 광 또는 빛)를 투과시킬 수 있다. 신호의 투과율을 향상시키기 위해 제2 표시 영역(A2)의 투과율은 제1 표시 영역(A1)과 비교하여 더 높을 수 있다. 여기서, 제2 표시 영역(A2)의 투과율 및 제1 표시 영역(A1)의 투과율은 각각 단위 면적(또는, 기 설정된 면적, 동일한 면적) 당 광이 투과되는 정도일 수 있다. 예를 들어, 투과율은 표시 패널(DP)의 단위 면적에 입사되는 광에 대한 표시 패널(DP)을 투과하는 광의 비율일 수 있다. 따라서, 상대적으로 높은 투과율을 갖는 제2 표시 영역(A2)은 제1 표시 영역(A1)보다 신호(일 예로, 광 또는 빛)를 더욱 잘 투과시킬 수 있다.
이하에서, 제1 표시 영역(A1)에 배치되는 화소를 제1 화소(PXL1)로 정의하고, 제2 표시 영역(A2)에 배치되는 화소를 제2 화소(PXL2)로 정의한다.
예를 들어, 제2 표시 영역(A2)에서 제2 화소들(PXL2)은 제1 표시 영역(A1)에서 제1 화소들(PXL1)과 비교하여 낮은 밀도(또는, 화소 밀도(pixel density))로 배치될 수 있다. 낮은 밀도로 배치되는 제2 화소들(PXL2)의 간극은 물리적 및/또는 광학적 개구, 일 예로, 투과창을 형성함으로써, 신호(일 예로, 광 또는 빛)를 보다 잘 투과시킬 수 있다.
화소들(PXL1, PXL2) 각각은 광을 방출하는 발광 소자를 포함할 수 있다. 발광 소자는 예를 들어 유기 발광 다이오드일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 발광 소자는 무기 발광 재료를 포함하는 무기 발광 소자 또는 양자점을 이용하여 출사되는 광의 파장을 변화시켜 발광하는 발광 소자(퀀텀닷 디스플레이 소자)일 수도 있다.
상술한 구성들을 포함한 표시 패널(DP) 상에 터치 센서(TS) 및 윈도우(WD)가 배치될 수 있다.
터치 센서(TS)는 터치 전극들을 포함하며 표시 패널(DP)의 영상 표시 면 상에 배치되어 사용자의 터치 입력 및/또는 호버 입력을 수신할 수 있다. 터치 센서(TS)는 사용자의 손이나 이와 유사한 도전체와 같은 별도의 입력 수단의 접촉 및/또는 근접에 의해 터치 커패시턴스를 감지하여 표시 장치(100)의 터치 입력 및/또는 호버 입력을 인식할 수 있다. 여기서, 터치 입력은 사용자의 손이나 별도의 입력 수단에 의해 직접 터치(또는 접촉)되는 것을 의미하고, 호버 입력은 사용자의 손이나 별도의 입력 수단이 터치 센서(TS)를 포함한 표시 장치(100) 근처에 있지만 터치하지는 않는 것을 의미할 수 있다.
또한, 터치 센서(TS)는 사용자의 터치 동작을 감지하고, 터치 동작에 응답하여 표시 장치(100)에 표시된 객체를 원래 표시된 위치에서 다른 위치로 이동할 수 있다. 여기서, 터치 동작이란, 단일의 싱글 터치, 멀티 터치, 및 터치 제스처 중의 적어도 하나의 터치를 포함할 수 있다. 일 예로, 사용자의 손가락을 터치 센서(TS)의 터치면 상에 터치한 상태에서 일정 거리를 움직여 텍스트나 영상을 확대하거나 축소하는 등의 특정 제스처 등을 포함한 다양한 터치 동작이 있을 수 있다.
윈도우(WD)는 표시 패널(DP)을 포함한 표시 장치(100)의 최상단에 배치되는 부재로서, 실질적으로 투명한 투광성 기판일 수 있다. 윈도우(WD)는 표시 패널(DP)로부터의 영상을 투과시킴과 동시에 외부의 충격을 완화시킴으로써, 외부의 충격에 표시 패널(DP)이 파손되거나 동작하는 것을 방지할 수 있다. 여기서, 외부의 충격이라 함은, 압력, 스트레스 등으로 표현할 수 있는 외부로부터의 힘으로써, 표시 패널(DP)에 결함을 일으킬 수 있는 힘을 의미할 수 있다. 이러한 윈도우(WD)는 경성 또는 가요성의 기재를 포함할 수 있으며, 윈도우(WD)의 구성 물질이 특별히 한정되는 것은 아니다.
도 7은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 블록도이다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 표시 장치(100)는 타이밍 제어부(11), 데이터 구동부(12), 주사 구동부(13), 표시부(15), 전원 공급부(16) 및 발광 제어부(17)를 포함할 수 있다.
타이밍 제어부(11)는 각 프레임에 대한 계조 값들, 제어 신호 등을 데이터 구동부(12)에 제공할 수 있다. 또한, 타이밍 제어부(11)는 클록 신호, 제어 신호 등을 주사 구동부(13)에 제공할 수 있다.
데이터 구동부(12)는 타이밍 제어부(11)로부터 수신한 계조 값들, 제어 신호 등을 이용하여 데이터 라인들(D1~Dm)로 제공할 데이터 전압들을 생성할 수 있다. 예를 들어, 데이터 구동부(12)는 클록 신호를 이용하여 계조 값들을 샘플링하고, 계조 값들에 대응하는 데이터 전압들을 화소 행(예를 들어, 동일한 주사 라인에 연결된 화소들) 단위로 데이터 이용하여 데이터 라인들(D1~Dm)에 인가할 수 있다. m은 자연수일 수 있다.
주사 구동부(13)는 타이밍 제어부(11)로부터 클록 신호, 주사 시작 신호 등을 수신하여 주사 라인들(G11, Gn1, G12, Gn2, G13, Gn3)에 제공할 주사 신호들을 생성할 수 있다. 여기서 n은 자연수일 수 있다.
도시하진 않았지만, 주사 구동부(13)는 복수의 서브 주사 구동부들을 포함할 수 있다. 예를 들어, 제1 서브 주사 구동부는 제1 주사 라인들(G11, Gn1)에 대한 주사 신호들을 제공하고, 제2 서브 주사 구동부는 제2 주사 라인들(G12, Gn2)에 대한 주사 신호들을 제공하고, 제3 서브 주사 구동부는 제3 주사 라인들(G13, Gn3)에 대한 주사 신호들을 제공할 수 있다. 각각의 서브 주사 구동부들은 시프트 레지스터 형태로 연결된 복수의 주사 스테이지 회로들을 포함할 수 있다. 예를 들어, 주사 시작 라인으로 공급되는 주사 시작 신호의 턴-온 레벨의 펄스를 다음 주사 스테이지 회로로 순차적으로 전달하는 방식으로 주사 신호들을 생성할 수 있다.
발광 제어부(17)는 타이밍 제어부(11)로부터 클록 신호, 발광 중지 신호 등을 수신하여 발광 제어 라인들(E1~En)에 제공할 발광 제어 신호들을 생성할 수 있다. 예를 들어, 발광 제어부(17)는 발광 제어 라인들(E1~En)에 순차적으로 게이트-오프 레벨의 펄스를 갖는 발광 제어 신호들을 제공할 수 있다. 예를 들어, 발광 제어부(17)는 시프트 레지스터 형태로 구성될 수 있고, 클록 신호의 제어에 따라 발광 중지 신호의 게이트-오프 레벨의 펄스를 다음 스테이지 회로로 순차적으로 전달하는 방식으로 발광 제어 신호들을 생성할 수 있다.
표시부(15)는 화소들(PXL1, PXL2)을 포함한다. 표시부(15)는 앞서 설명한 것과 같이, 제1 화소들(PXL1)이 배치된 영역으로 정의되는 제1 표시 영역(A1) 및 제2 화소들(PXL2)이 배치된 영역으로 정의되는 제2 표시 영역(A2)을 포함할 수 있다.
일 실시예로, 각각의 제1 화소(PXL1)는 대응하는 데이터 라인(Dj; 도 9 참조), 주사 라인(Gi1, Gi2, Gi3; 도 9 참조) 및 발광 제어 라인(Ei; 도 9 참조)에 연결될 수 있다. 각각의 제2 화소(PXL2)는 대응하는 데이터 라인(Dq; 도 15 참조), 주사 라인(Gp1, Gp2, Gp3; 도 15 참조) 및 발광 제어 라인(Ep; 도 15 참조)에 연결될 수 있다.
전원 공급부(16)는 외부 입력 전압을 수신하고, 외부 입력 전압을 변환함으로써 전원 전압을 출력단에 제공할 수 있다. 예를 들어, 전원 공급부(16)는 외부 입력 전압에 기초하여 고전원 전압(ELVDD) 및 저전원 전압(ELVSS)을 발생한다. 본 명세서에서 고전원 전압(ELVDD) 및 저전원 전압(ELVSS)은 서로 상대적인 전압 레벨을 갖는 전원일 수 있다. 전원 공급부(16)는 화소들(PXL1, PXL2)마다 구동 트랜지스터의 게이트 전극을 초기화 하거나 발광 소자(OLED; 도 9 참조)의 애노드(anode)를 초기화 하는 초기화 전압(Vint)을 제공할 수 있다.
전원 공급부(16)는 배터리 등으로부터 외부 입력 전압을 수신하고, 외부 입력 전압을 부스팅(boosting)하여 외부 입력 전압보다 더 높은 전압인 전원 전압을 생성할 수 있다. 예를 들어, 전원 공급부(16)는 PMIC(power management integrated chip)로 구성될 수 있다. 예를 들어, 전원 공급부(16)는 외부(external) DC/DC IC로 구성될 수 있다.
도 8은 본 발명의 일 실시예에 따른 제1 표시 영역을 개략적으로 나타낸 평면도이다. 도 9는 도 8의 제1 서브 화소에 포함된 구성 요소들의 전기적 연결 관계를 일 실시예에 따라 나타낸 회로도이다.
도 9에 있어서, 제1 표시 영역(A1)의 i번째 수평 화소 행에 배치된 i번째 주사 라인들(Gi1, Gi2, Gi3), i번째 발광 제어 라인(Ei), 및 j번째 수직 화소 열에 배치된 j번째 데이터 라인(Dj)에 접속되며 7개의 트랜지스터들을 포함하는 능동형 하나의 서브 화소, 일 예로 도 9의 제1 서브 화소(SP1)를 도시하였다.
도 8 및 도 9를 참조하면, 제1 표시 영역(A1)은 표시 영역(DA)의 일 영역으로, 복수의 제1 화소들(PXL1)이 배치될 수 있다.
각각의 제1 화소(PXL1)는 적어도 1개의 서브 화소를 포함할 수 있다. 일 예로, 제1 화소(PXL1)는 4개의 서브 화소들(SP1, SP2, SP3, SP4)을 포함할 수 있다. 제1 서브 화소(SP1) 및 제3 서브 화소(SP3)는 적색 광을 방출하는 적색 화소(R)이거나 청색 광을 방출하는 청색 화소(B)일 수 있고, 제2 서브 화소(SP2) 및 제4 서브 화소(SP4)는 녹색 광을 방출하는 녹색 화소(G)일 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라 서브 화소들(SP1, SP2, SP3, SP4) 중 두 서브 화소가 녹색 광을 방출하는 녹색 화소(G)일 수 있으며 나머지 두 서브 화소가 각각 적색 광을 방출하는 적색 화소(R)이거나 또는 청색 광을 방출하는 청색 화소(B)일 수도 있다.
일 실시예로, 적색 화소(R)로 이루어진 제1 서브 화소(SP1)와 청색 화소(B)로 이루어진 제3 서브 화소(SP3)는 제1 방향(DR2), 일 예로, 수평 방향 또는 행 방향으로 교번하여 배치되어 제1 화소 행을 이룰 수 있다. 녹색 화소(G)로 이루어진 제2 서브 화소(SP2) 및 제4 서브 화소(SP4)는 제1 방향(DR1)으로 배치되어 제2 화소 행을 이룰 수 있다. 실시예에 따라, 제1 화소 행의 화소 배열 순서는 서로 달라질 수 있다.
제1 화소 행과 제2 화소 행은 복수 개로 제공되며, 제2 방향(DR2), 일 예로, 수직 방향 또는 열 방향을 따라 교번하여 배치될 수 있다.
제1 표시 영역(A1)에서, 녹색 화소(G)로 이루어진 하나의 제2 서브 화소(SP2)를 중심으로 대각 방향에는 적색 화소(R)로 이루어진 두 개의 제1 서브 화소들(SP1)과 청색 화소(B)로 이루어진 두 개의 제3 서브 화소들(SP3)이 위치할 수 있다. 일 예로, 하나의 제2 서브 화소(SP2)를 중심으로 제3 방향(DR3, 일 예로 제1 방향(DR1)에 경사진 방향)에는 청색 화소(B)로 이루어진 제3 서브 화소(SP3)가 배치되고 제4 방향(DR4, 일 예로 제2 방향(DR2)에 경사진 방향)에는 적색 화소(R)로 이루어진 제1 서브 화소(SP1)가 배치될 수 있다.
적색 화소(R)로 이루어진 제1 서브 화소(SP1)와 청색 화소(B)로 이루어진 제3 서브 화소(SP3)는 녹색 화소(G)로 이루어진 하나의 제2 서브 화소(SP2)를 중앙에 두고 서로 마주볼 수 있다. 서브 화소들(SP1, SP2, SP3, SP4) 각각은 마름모 구조를 가질 수 있으며, 서로 동일하거나 유사한 면적으로 형성되어 있다. 다만, 본 발명이 이에 한정되는 것은 아니며 서브 화소들(SP1, SP2, SP3, SP4)은 서로 상이한 구조를 가질 수 있으며, 서브 화소들(SP1, SP2, SP3, SP4) 중 일부는 발광 면적(또는 크기)이 나머지 서브 화소들보다 작거나 또는 클 수 있다. 도 8에서는 제1 서브 화소(SP1) 및 제3 서브 화소(SP3)가 제2 서브 화소(SP2) 및 제4 서브 화소(SP4)와 상이한 면적(또는 크기)을 갖는 것으로 도시하였다.
본 발명의 일 실시예에 있어서, 제1 표시 영역(A1)은 각각의 제1 화소(PXL1)가 배치되는 제1 화소 영역(PXA1)을 포함할 수 있다. 즉, 제1 표시 영역(A1)에는 복수 개의 제1 화소 영역들(PXA1)이 배치될 수 있다. 이러한, 제1 화소 영역들(PXA1)은 표시 패널(DP)의 해상도에 따라 제1 방향(DR1)과 제2 방향(DR2)을 따라 소정의 개수로 배열될 수 있다. 각각의 제1 화소 영역(PXA1) 내에 포함된 서브 화소들의 조합에 의해 컬러광 및/또는 백색 광이 구현될 수 있다.
제1 표시 영역(A1)에서 제1 및 제2 서브 화소들(SP1, SP2)을 각각 포함한 제1 화소들(PXL1)은 제1 밀도로 배치될 수 있다. 제1 밀도는, 예를 들어, 제1 표시 영역(A1) 내에서 제1 화소들(PXL1)이 조밀하게 배치되어, 제1 표시 영역(A1)의 전체 면적과 제1 화소들(PXL1)이 배치된 면적이 실질적으로 동일한 밀도일 수 있다. 여기서, 제1 밀도는 제1 표시 영역(A1)의 단위 면적 당 제1 화소들(PXL1)의 총 개수(pixel per inch, PPI)로 정의될 수 있다.
서브 화소들(SP1, SP2, SP3, SP4) 각각은 광을 방출하는 발광 소자 및 발광 소자를 구동하기 위한 적어도 하나의 트랜지스터를 포함한 화소 회로를 포함할 수 있다. 서브 화소들(SP1, SP2, SP3, SP4) 각각의 화소 회로는 실질적으로 유사하거나 동일한 구조를 가질 수 있다. 이에 따라, 설명의 편의를 위하여 서브 화소들(SP1, SP2, SP3, SP4) 각각의 화소 회로에 대한 설명은 도 9를 참고하여 제1 서브 화소(SP1)의 화소 회로(PXC)에 대한 설명으로 대신하기로 한다.
제1 화소(PXL1)의 제1 서브 화소(SP1)는, 도 9에 도시된 바와 같이, 발광 소자(OLED) 및 발광 소자(OLED)에 연결되어 발광 소자(OLED)를 구동하는 화소 회로(PXC)를 포함할 수 있다. 여기서, 화소 회로(PXC)는 제1 내지 제7 트랜지스터들(T1~T7), 발광 소자(OLED), 스토리지 커패시터(Cst) 및 제1 부스팅 커패시터(Cb1)를 포함할 수 있다. 다만, 본 발명에서 제1 서브 화소(SP1)의 화소 회로(PXC)에 포함된 구성들은 상술한 실시예에 한정되는 것은 아니다.
제1 트랜지스터(T1, 구동 트랜지스터)의 제1 전극은 제5 트랜지스터(T5)를 경유하여 제1 전원(ELVDD)에 접속되고, 제2 전극은 제6 트랜지스터(T6)를 경유하여 발광 소자(OLED)의 애노드에 접속될 수 있다. 상기 제1 전극은 소스 전극 및 드레인 전극 중 어느 하나에 해당하고, 상기 제2 전극은 소스 전극 및 드레인 전극 중 나머지 하나에 해당한다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이러한 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 제1 전원(ELVDD)으로부터 발광 소자(OLED)를 경유하여 제2 전원(ELVSS)으로 흐르는 전류량을 제어할 수 있다.
제2 트랜지스터(T2, 스위칭 트랜지스터)는 j번째 데이터 라인(Dj)과 제1 트랜지스터(T1)의 제1 전극의 사이에 접속될 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 제2 주사 라인(Gi2)에 접속될 수 있다. 이러한 제2 트랜지스터(T2)는 제2 주사 라인(Gi2)으로 주사 신호가 공급될 때 턴-온되어 j번째 데이터 라인(Dj)과 제1 트랜지스터(T1)의 제1 전극을 전기적으로 접속시킬 수 있다.
제3 트랜지스터(T3, 다이오드 연결 트랜지스터)는 제1 트랜지스터(T1)의 제2 전극과 제1 노드(N1)의 사이에 접속될 수 있다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 제2 주사 라인(Gi2)에 접속될 수 있다. 이러한 제3 트랜지스터(T3)는 제2 주사 라인(Gi2)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)의 제2 전극과 제1 노드(N1)를 전기적으로 접속시킬 수 있다. 따라서, 제3 트랜지스터(T3)가 턴-온 될 때, 제1 트랜지스터(T1)는 다이오드 형태로 접속될 수 있다.
제4 트랜지스터(T4, 게이트 초기화 트랜지스터)는 제1 노드(N1)와 초기화 전원(Vint)이 인가되는 초기화 전원 라인(IPL) 사이에 접속될 수 있다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 제1 주사 라인(Gi1)에 접속될 수 있다. 이러한 제4 트랜지스터(T4)는 제1 주사 라인(Gi1)으로 주사 신호가 공급될 때 턴-온 되어 제1 노드(N1)로 초기화 전원(Vint)의 전압을 공급할 수 있다.
제5 트랜지스터(T5, 제1 발광 트랜지스터)는 제1 전원(ELVDD)이 인가되는 전원 라인(PL)과 제1 트랜지스터(T1)의 사이에 접속될 수 있다. 그리고, 제5 트랜지스터(T5)의 게이트 전극은 i번째 발광 제어 라인(Ei)에 접속될 수 있다. 이러한 제5 트랜지스터(T5)는 i번째 발광 제어 라인(Ei)으로 게이트-오프 전압의 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온될 수 있다.
제6 트랜지스터(T6, 제2 발광 트랜지스터)는 제1 트랜지스터(T1)와 발광 소자(OLED)의 사이에 접속될 수 있다. 그리고, 제6 트랜지스터(T6)의 게이트 전극은 i번째 발광 제어 라인(Ei)에 접속될 수 있다. 이러한 제6 트랜지스터(T6)는 i번째 발광 제어 라인(Ei)으로 게이트-오프 전압의 발광 제어 신호(예를 들어, 하이 레벨 전압)가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온될 수 있다.
제7 트랜지스터(T7, 애노드 초기화 트랜지스터)는 초기화 전원(Vint)이 인가되는 초기화 전원 라인(IPL)과 발광 소자(OLED)의 제1 전극, 예를 들어, 애노드의 사이에 접속될 수 있다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 제3 주사 라인(Gi3)에 접속될 수 있다. 이러한 제7 트랜지스터(T7)는 제3 주사 라인(Gi3)으로 게이트-온 전압(예를 들어, 로우 레벨 전압)의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 발광 소자(OLED)의 애노드로 공급할 수 있다. 여기서, 초기화 전원(Vint)의 전압은 데이터 신호보다 낮은 전압으로 설정될 수 있다. 즉, 초기화 전원(Vint)의 전압은 데이터 신호의 최저 전압 이하로 설정될 수 있다.
스토리지 커패시터(Cst)는 제1 전원(ELVDD)이 인가되는 전원 라인(PL)과 제1 노드(N1)의 사이에 접속될 수 있다. 이러한 스토리지 커패시터(Cst)는 데이터 신호 및 제1 트랜지스터(T1)의 문턱 전압에 대응하는 전압을 저장할 수 있다.
제1 부스팅 커패시터(Cb1)는 제1 노드(N1)와 제2 주사 라인(Gi2) 사이에 접속될 수 있다. 제1 부스팅 커패시터(Cb1)는 제1 노드(N1)에 전기적으로 연결된 전극과 제2 주사 라인(Gi2)이 평면상 중첩하는 영역에서 발생하는 커플링 현상 및 제1 노드(N1)에 전기적으로 연결된 전극과 제2 주사 라인(Gi2)이 평면상 비중첩한 영역에서 프린지 현상에 의해 발생하는 커패시터를 의미할 수 있다. 제1 부스팅 커패시터(Cb1)는 제1 노드(N1)에 전기적으로 연결된 제1 트랜지스터(T1)의 게이트 전극과 제2 주사 라인(Gi2)에 전기적으로 연결된 제2 트랜지스터(T2)의 게이트 전극 사이에 형성될 수도 있다. 또한, 제1 부스팅 커패시터(Cb1)는 제1 노드(N1)에 전기적으로 연결된 제1 트랜지스터(T1)의 게이트 전극과 제2 주사 라인(Gi2)에 전기적으로 연결된 제3 트랜지스터(T3)의 게이트 전극 사이에 형성될 수도 있다.
일 실시예로, 각 트랜지스터들(T1~T7)은 P형(PMOS) 트랜지스터일 수 있다. 트랜지스터들(T1~T7)의 채널들은 폴리 실리콘(poly silicon)으로 구성될 수도 있다. 폴리 실리콘 트랜지스터는 LTPS(low temperature poly silicon) 트랜지스터일 수도 있다. 폴리 실리콘 트랜지스터는 높은 전자 이동도를 가지며, 이에 따른 빠른 구동 특성을 갖는다.
다른 실시예에서, 트랜지스터들(T1~T7)은 N형(NMOS) 트랜지스터들일 수 있다. 이때, 트랜지스터들(T1~T7)의 채널들은 산화물 반도체(oxide semiconductor)로 구성될 수도 있다. 산화물 반도체 트랜지스터는 저온 공정이 가능하며, 폴리 실리콘에 비하여 낮은 전하 이동도를 갖는다. 따라서, 산화물 반도체 트랜지스터들은 턴-오프 상태에서 발생하는 누설 전류 량이 폴리 실리콘 트랜지스터들에 비해 작다.
또 다른 실시예에서 일부 트랜지스터(예, T1, T2, T5, T6, T7)는 P형 트랜지스터이고, 나머지 트랜지스터(예, T3, T4)는 N형 트랜지스터일 수도 있다(도 25 참조).
발광 소자(OLED)의 애노드는 제6 트랜지스터(T6)를 경유하여 제1 트랜지스터(T1)에 접속되고, 캐소드는 제2 전원(ELVSS)에 접속될 수 있다. 이러한 발광 소자(OLED)는 제1 트랜지스터(T1)로부터 공급되는 전류량에 대응하여 소정 휘도의 빛을 생성한다. 발광 소자(OLED)로 전류가 흐를 수 있도록 제1 전원(ELVDD)의 전압 값은 제2 전원(ELVSS)의 전압 값보다 높게 설정될 수 있다.
발광 소자(OLED)는 예를 들어, 유기 발광 다이오드일 수 있다. 발광 소자(OLED)는 적색, 녹색, 및 청색 중 하나로 발광할 수 있다. 그러나 본 발명은 이로써 한정되지 않는다.
한편, 제1 화소들(PXL1) 내 제1 서브 화소(SP1)의 구조가 도 9에 도시된 실시 예에 한정되지는 않는다. 예를 들어, 현재 공지된 다양한 구조의 화소 회로(PXC)가 제1 화소들(PXL1) 내 제1 서브 화소(SP1)에 적용될 수 있음은 물론이다.
도 10은 본 발명의 일 실시예에 따른 제2 표시 영역을 개략적으로 나타낸 평면도이다. 도 11은 도 10의 EA 부분을 확대한 개략적인 평면도이다. 도 12 내지 도 14는 도 11의 변형예들이다. 도 15는 도 10의 제1 서브 화소에 포함된 구성 요소들의 전기적 연결 관계를 일 실시예에 따라 나타낸 회로도이다.
제2 표시 영역(A2)에는 제2 밀도로 제2 화소들(PXL2)이 배치될 수 있다. 제2 밀도는 제1 밀도보다 작게 설정될 수 있다. 여기서, 제2 밀도는 제2 표시 영역(A2)의 단위 면적 당 제2 화소들(PXL2)의 총 개수(pixel per inch, PPI)로 정의될 수 있다. 이하의 실시예에 있어서는, 제1 화소들(PXL1)과 제2 화소들(PXL2)을 포괄하여 명명할 때에는 화소들(PXL1, PXL2)이라고 한다.
제2 표시 영역(A2)에서 제2 화소들(PXL2)이 제1 표시 영역(A1)의 제1 화소들(PXL1) 대비 상대적으로 낮은 밀도로 배치됨에 따라, 제2 표시 영역(A2)의 투과율, 일 예로, 광 투과율은 제1 표시 영역(A1)의 광 투과율보다 높을 수 있다. 일 실시예로, 제1 화소들(PXL1)의 제1 밀도는 제2 화소들(PXL2)의 제2 밀도와 비교하여 약 4배 내지 16배 높을 수 있다.
일 실시예로, 제1 표시 영역(A1) 내 제1 화소들(PXL1)은 각각 동일한 휘도로 발광하고, 제2 표시 영역(A2) 내 제2 화소들(PXL2)은 각각 동일한 휘도로 발광할 수 있다. 다만, 제1 표시 영역(A1)과 제2 표시 영역(A2)에서 가 제1 화소들(PXL1)과 제2 화소들(PXL2)이 서로 상이한 밀도로 배치됨에 따라, 제1 화소들(PXL1)과 제2 화소들(PXL2)은 영역에 따라 상이한 휘도로 발광할 수 있다. 일 예로, 제1 표시 영역(A1) 내 제1 화소들(PXL1)은 제1 휘도로 발광하고, 제2 표시 영역(A2) 내 제2 화소들(PXL2)은 제2 휘도로 발광할 수 있다.
제2 화소들(PXL2)이 제1 화소들(PXL1)에 비해 낮은 밀도로 배치되므로, 사용자에게 제1 표시 영역(A1)과 제2 표시 영역(A2)의 경계가 쉽게 시인되지 않도록 하기 위해, 제2 화소들(PXL2)이 제1 화소들(PXL1)에 비해 높은 휘도로 발광하도록 설정할 수 있다.
일 실시예로, 제1 화소들(PXL1)의 제1 휘도와 제2 화소들(PXL2)의 제2 휘도와의 관계는 밀도 관계와 반비례할 수 있다. 예를 들어, 제2 화소들(PXL2)의 제2 휘도는 제1 화소들(PXL1)의 제1 휘도와 비교하여 약 4배 내지 16배 높을 수 있다.
제2 표시 영역(A2)은 복수의 화소 행 및 복수의 화소 열을 포함할 수 있다. 일 실시예로, 각 화소 행은 제1 방향(DR1)으로 배치된 화소들(또는, 서브 화소들)을 포함한다. 각 화소 열은 제2 방향(DR1)으로 배치된 화소들(또는, 서브 화소들)을 포함한다. 일 화소 행에 화소들(또는, 서브 화소들)은 서로 다른 데이터 라인들에 접속될 수 있다. 각 화소 열에 포함된 화소들(또는, 서브 화소들)은 화소 열마다 동일한 데이터 라인에 접속될 수 있다.
제1 표시 영역(A1)의 제1 화소들(PXL1)의 구성과 제2 표시 영역(A2)의 제2 화소들(PXL2)의 구성은 상이할 수 있다.
일 예로, 제1 표시 영역(A1)의 제1 화소들(PXL1)에 연결된 신호 라인들의 재료와 제2 표시 영역(A2)의 제2 화소들(PLX2)에 연결된 신호 라인들의 재료는 상이할 수 있다. 예를 들어, 제1 표시 영역(A1)의 제1 화소들(PXL1)에 연결된 신호 라인들의 재료는 불투명한 금속으로 구성될 수 있고, 제2 표시 영역(A2)의 제2 화소들(PXL2)에 연결된 신호 라인들의 재료는 투명한 금속으로 구성될 수 있다. 실시예에 따라, 제1 표시 영역(A1) 및 제2 표시 영역(A2)에서 화소들(PXL1, PXL2)에 연결된 신호 라인들은 불투명한 금속 및 투명한 금속 중 하나로 구성되되, 제2 표시 영역(A2)에서 투명한 금속으로 구성되는 신호 라인들의 비율이 제1 표시 영역(A1)에서 투명한 금속으로 구성된 신호 라인들의 비율보다 높을 수 있다. 본 발명의 일 실시예에 있어서, 투명한 금속의 광 투과율은 불투명한 금속, 일 예로, 반사형 금속의 광 투과율보다 높을 수 있다.
다른 예로, 제1 표시 영역(A1)의 제1 화소들(PXL1)에 포함된 발광 소자(OLED)의 애노드의 재료와 제2 표시 영역(A2)의 제2 화소들(PXL2)에 포함된 발광 소자(OLED)의 애노드의 재료는 상이할 수 있다. 예를 들어, 제1 표시 영역(A1)의 제1 화소들(PXL1)에 포함된 발광 소자(OLED)의 애노드의 재료는 불투명한 금속으로 구성될 수 있고, 제2 표시 영역(A2)의 제2 화소들(PXL2)에 포함된 발광 소자(OLED)의 애노드의 재료는 투명한 금속으로 구성될 수 있다.
또 다른 예로, 제1 표시 영역(A1)의 제1 화소들(PXL1)에 포함된 발광 소자들(OLDE)의 캐소드의 비율과 제2 표시 영역(A2)의 제2 화소들(PXL2)에 포함된 발광 소자들(OLED)의 캐소드의 비율은 상이할 수 있다. 예를 들어, 제2 표시 영역(A2)의 제2 화소들(PXL2)에 포함된 발광 소자들(OLED)의 캐소드의 비율은 제1 표시 영역(A1)의 제1 화소들(PXL1)에 포함된 발광 소자들(OLED)의 캐소드의 비율보다 낮을 수 있다.
또 다른 예로, 제1 화소들(PXL1)의 레이아웃(일 예로, 화소 회로(PXC)에 포함된 구성 요소들의 배치 관계)과 제2 화소들(PXL2)의 레이아웃은 상이할 수 있다. 예를 들어, 제2 화소들(PXL2)에 연결된 신호 라인들을 제1 화소들(PXL1)에 연결된 신호 라인들보다 좁게 설계하거나 제2 화소들(PXL2)에 연결된 신호 라인들을 절연층을 사이에 두고 중첩되게 배치할 수 있다. 이에 따라, 제2 표시 영역(A2)에서의 신호 라인들 간의 간격이 확보되면서 상기 신호 라인들이 차지하는 면적이 줄어들어 제2 표시 영역(A2)의 광 투과율이 향상될 수 있다.
제2 화소들(PXL2) 각각은 4개의 서브 화소들(SP1, SP2, SP3, SP4)을 포함할 수 있다. 제1 서브 화소(SP1) 및 제3 서브 화소(SP3)는 적색 광을 방출하는 적색 화소(R)이거나 청색 광을 방출하는 청색 화소(B)일 수 있고, 제2 서브 화소(SP2) 및 제4 서브 화소(SP4)는 녹색 광을 방출하는 녹색 화소(G)일 수 있다. 각각의 제2 화소(PXL2)는 제2 화소 영역(PXA2)에 배치되고, 서브 화소들(SP1, SP2, SP3, SP4) 각각에서 방출되는 광을 조합하여 컬러광 또는 백색 광을 구현할 수 있다. 상술한 실시예에서는, 4개의 서브 화소들(SP1, SP2, SP3, SP4)이 하나의 제2 화소(PXL2)를 구성하는 것으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다.
실시예에 따라, 각각의 제2 화소(PXL2)는, 도 12에 도시된 바와 같이, 제1 방향(DR1)을 따라 동일한 화소 행에 배열된 제1 내지 제3 서브 화소들(SP1~SP3)을 포함할 수 있다. 제1 내지 제3 서브 화소들(SP1~SP3)은 스트라이프 형태의 배열 구조로 각각의 제2 화소 영역(PXA2)에 배치될 수 있다. 제1 서브 화소(SP1)는 적색 광을 방출하는 적색 화소(R)이고, 제2 서브 화소(SP2)는 녹색 광을 방출하는 녹색 화소(G)이며, 제3 서브 화소(SP3)는 청색 광을 방출하는 청색 화소(B)일 수 있다. 이 경우, 제1 내지 제3 서브 화소들(SP1~SP3)은 직사각형 구조를 가질 수 있으며, 서로 동일하거나 유사한 면적(또는 크기)으로 형성될 수 있다.
다른 실시예에 따라, 하나의 제2 화소(PXL2)는, 도 13에 도시된 바와 같이, 4개의 서브 화소들(SP1, SP2, SP3, SP4)을 포함할 수 있다. 제1 서브 화소(SP1)는 적색 광을 방출하는 적색 화소(R)일 수 있으며, 제2 서브 화소(SP2)는 녹색 광을 방출하는 녹색 화소(G)일 수 있으며, 제3 서브 화소(SP3)는 또는 청색 광을 방출하는 청색 화소(B)일 수 있으며, 제4 서브 화소(SP4)는 백색 광을 방출하는 백색 화소(W)일 수 있다. 제1 서브 화소(SP1) 및 제3 서브 화소(SP3)는 제2 방향(DR2)을 따라 반복적으로 배치되어 제1 화소 열을 이룰 수 있다. 제2 서브 화소(SP2) 및 제4 서브 화소(SP4)는 제2 방향(DR2)을 따라 반복적으로 배치되어 제2 화소 열을 이룰 수 있다.
다른 실시예에 따라, 하나의 제2 화소(PXL2)는, 도 14에 도시된 바와 같이, 4개의 서브 화소들(SP1, SP2, SP3, SP4)을 포함할 수 있다. 제1 서브 화소(SP1)는 적색 광을 방출하는 적색 화소(R)일 수 있으며, 제2 서브 화소(SP2) 및 제4 서브 화소(SP4)는 녹색 광을 방출하는 녹색 화소(G)일 수 있으며, 제3 서브 화소(SP3)는 또는 청색 광을 방출하는 청색 화소(B)일 수 있다. 실시예에 따라, 제1 서브 화소(SP1) 및 제3 서브 화소(SP3)는 제2 방향(DR2) 길이가 제1 방향(DR1) 길이보다 긴 형상이고, 제2 서브 화소(SP2) 및 제4 서브 화소(SP4)는 제1 방향(DR1) 길이가 제2 방향(DR2) 길이보다 긴 형상일 수 있으나, 실시예가 형상에 제한되는 것은 아니다. 제1 서브 화소(SP1) 및 제3 서브 화소(SP3)는 제2 방향(DR2)을 따라 반복적으로 배치되어 제1 화소 열을 이룰 수 있다. 제2 서브 화소(SP2) 및 제4 서브 화소(SP4)는 제2 방향(DR2)을 따라 복수개 배치되어 제2 화소 열을 이룰 수 있다. 제1 서브 화소(SP1), 제2 방향(DR2)으로 중첩되는 제2 서브 화소(SP2)와 제4 서브 화소(SP4) 및 제3 서브 화소(SP3)는 제1 방향(DR1)을 따라 반복적으로 배치되어 제1 화소 행을 이룰 수 있다. 실시예에 따라, 제2 서브 화소(SP2)와 제4 서브 화소(SP4)가 정의하는 발광 영역이 하나의 제1 서브 화소(SP1) 및 제3 서브 화소(SP3)와 제1 방향(DR1)으로 중첩될 수 있다. 제1 방향(DR1)으로 중첩하는 제1 서브 화소(SP1), 제2 방향(DR2)으로 중첩되는 제2 서브 화소(SP2)와 제4 서브 화소(SP4)는 동일한 주사 라인들(Gp1, Gp2, Gp3, 도 15 참조)에 접속될 수 있다.
도 15를 참조하면, 제2 화소(PXL2)의 제1 서브 화소(SP1)는 발광 소자(OLED) 및 발광 소자(OLED)에 연결되어 발광 소자(OLED)를 구동하는 화소 회로(PXC)를 포함할 수 있다. 여기서, 화소 회로(PXC)는 제1 내지 제7 트랜지스터들(T1~T7), 발광 소자(OLED), 스토리지 커패시터(Cst), 제1 부스팅 커패시터(Cb1) 및 제2 부스팅 커패시터(Cb2)를 포함할 수 있다. 이하에서, 제2 화소(PXL2) 내 화소 회로(PXC)는 제1 화소(PXL1) 내 화소 회로(PXC) 대비 제2 부스팅 커패시터(Cb2)를 더 포함하는 점을 제외하고 동일하거나 유사한 연결관계를 가지고 있으므로, 이와 중복된 설명은 생략하기로 한다.
제2 부스팅 커패시터(Cb2)는 제1 노드(N1)와 발광 제어 라인(Ep) 사이에 접속될 수 있다. 제2 부스팅 커패시터(Cb2)는 제1 노드(N1)에 전기적으로 연결된 전극과 발광 제어 라인(Ep)이 평면상 중첩하는 영역에서 발생하는 커플링 현상 및 제1 노드(N1)에 전기적으로 연결된 전극과 제2 발광 제어 라인(Ep)이 평면상 비중첩한 영역에서 프린지 현상에 의해 발생하는 커패시터를 의미할 수 있다.
일 실시예로, 제2 화소(PXL2)에서 제2 부스팅 커패시터(Cb2)의 커패시턴스는 제1 부스팅 커패시터(Cb1)의 커패시턴스 보다 클 수 있다.
도 16은 본 발명의 일 실시예에 따른 제2 화소 내 일 서브 화소의 레이아웃도이다. 도 17은 도 16의 반도체층의 레이아웃도이다. 도 18은 도 16의 제1 게이트 전극층의 레이아웃도이다. 도 19는 도 16의 제2 게이트 전극층의 레이아웃도이다. 도 20은 도 16의 제1 소스-드레인 전극층의 레이아웃도이다. 도 21은 도 16의 제2 소스-드레인 전극층의 레이아웃도이다.
도시된 레이아웃은 예시적인 것일 뿐, 실시예가 도시된 레이아웃 형상에 제한되는 것은 아니다. 본 레이아웃도에서 각 트랜지스터(T1~T7)의 위치를 표기하였다.
도 16 내지 도 20을 참조하면, 표시 장치(100)는 트랜지스터들(T1~T7)의 전극을 이루는 제1 및 제2 게이트 전극층(GAT1, GAT2), 제1 및 제2 소스-드레인 전극층(SD1, SD2), 채널을 형성하는 반도체층(ACT) 및 절연층(미도시)을 포함한다. 일 실시예로, P형 트랜지스터인 트랜지스터들(T1~T7)은 게이트 전극이 반도체층(ACT)보다 상부에 배치되는 탑 게이트 형식의 트랜지스터가 적용될 수 있다.
일 실시예로, 각 트랜지스터(T1~T7)를 형성하기 위해, 표시 장치(100)는 차례로 적층된 반도체층(ACT), 제1 게이트 전극층(GAT1), 제2 게이트 전극층(GAT2), 제1 소스-드레인 전극층(SD1) 및 제2 소스-드레인 전극층(SD2)을 포함할 수 있다. 반도체층, 제1 게이트 전극층(GAT1), 제2 게이트 전극층, 제1 소스-드레인 전극층(SD1) 및 제2 소스-드레인 전극층 사이에는 각각 절연층(미도시)이 개재될 수 있다. 또한, 도시하진 않았지만, 제2 소스-드레인 전극층(SD2) 상에 차례로 패시베이션층 및 발광 소자(OLED)가 배치될 수 있다.
표시 장치(100)는 각 트랜지스터(T1~T7)를 형성하기 위해, 반도체층(ACT), 제1 게이트 전극층(GAT1), 제2 게이트 전극층, 제1 소스-드레인 전극층(SD1) 및 제2 소스-드레인 전극층이 평면상 중첩하도록 배치된 일부 영역에서 서로간 물리적으로 연결될 수 있도록, 개재된 절연층을 관통하는 컨택홀들(CNT)을 포함할 수 있다.
표시 장치(100)는 트랜지스터들(T1~T7) 중 일부전극과 발광 소자(OLED)를 전기적으로 연결하기 위해 패시베이션층(미도시)을 관통하는 비아홀들(VIA)을 포함할 수 있다.
먼저, 제2 화소(PXL2)의 제1 서브 화소(SP1)를 기준으로 설명한다.
반도체층(ACT)은 각 서브 화소(SP1, SP2) 별로 서로 분리될 수 있다. 반도체층(ACT)은 평면상 특정한 패턴을 가질 수 있다.
반도체층(ACT)은 다결정 실리콘을 포함할 수 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있다. 상기 결정화 방법의 예로는 RTA(rapid thermal annealing)법, SPC(solid phase crystallization)법, ELA(excimer laser annealing)법, MIC(metal induced crystallization)법, MILC(metal induced lateral crystallization)법, SLS(sequential lateral solidification)법 등을 들 수 있으나, 이에 제한되는 것은 아니다. 다른 예로, 반도체층(ACT)은 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘 등을 포함할 수도 있다.
반도체층(ACT) 상에 제1 게이트 전극층(GAT1)이 배치될 수 있다. 실시예에 따라, 반도체층(ACT)과 제1 게이트 전극층(GAT1) 사이에 절연층이 배치될 수 있다. 제1 게이트 전극층(GAT1)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제1 게이트 전극층(GAT1)은 단일막 또는 다층막일 수 있다.
제1 게이트 전극층(GAT1) 상에 제2 게이트 전극층(GAT2)이 배치될 수 있다. 실시예에 따라, 제1 게이트 전극층(GAT1)과 제2 게이트 전극층(GAT2) 사이에 절연층이 배치될 수 있다. 제2 게이트 전극층(GAT2)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제2 게이트 전극층(GAT2)은 단일막 또는 다층막일 수 있다.
제1 게이트 전극층(GAT1) 및 제2 게이트 전극층(GAT2)은 제1 주사 라인(Gp1), 제2 주사 라인(Gp2), 제3 주사 라인(Gp3), 각 트랜지스터(T1~T7)의 게이트 전극, 발광 제어 라인(Ep) 및 초기화 전원 라인(IPL)을 포함할 수 있다. 즉, 제1 주사 라인(Gp1), 제2 주사 라인(Gp2), 제3 주사 라인(Gp3), 각 트랜지스터(T1~T7)의 게이트 전극, 발광 제어 라인(Ep) 및 초기화 전원 라인(IPL)은 각각 제1 게이트 전극층(GAT1) 및 제2 게이트 전극층(GAT2) 중 적어도 하나에 배치될 수 있다.
일 실시예로, 제1 게이트 전극층(GAT1)은 제1 주사 라인(Gp1), 제2 주사 라인(Gp2), 제3 주사 라인(Gp3), 각 트랜지스터(T1~T7)의 게이트 전극 및 발광 제어 라인(Ep)을 포함하고, 제2 게이트 전극층(GAT2)은 초기화 전원 라인(IPL)을 포함할 수 있다. 이때, 제1 주사 라인(Gp1), 제2 주사 라인(Gp2), 제3 주사 라인(Gp3) 및 발광 제어 라인(Ep)은 제1 게이트 전극층(GAT1)에서 서로 물리적으로 분리되도록 형성될 수 있다.
제2 게이트 전극층(GAT2) 상에 제1 소스-드레인 전극층(SD1)이 배치될 수 있다. 실시예에 따라, 제2 게이트 전극층(GAT2)과 제1 소스-드레인 전극층(SD1) 사이에 절연층이 배치될 수 있다. 제1 소스-드레인 전극층(SD1)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제1 소스-드레인 전극층(SD1)은 단일막 또는 다층막일 수 있다.
제1 소스-드레인 전극층(SD1) 상에 제2 소스-드레인 전극층(SD2)이 배치될 수 있다. 실시예에 따라, 제1 소스-드레인 전극층(SD1)과 제2 소스-드레인 전극층(SD2) 사이에 절연층이 배치될 수 있다. 제2 소스-드레인 전극층(SD2)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제2 소스-드레인 전극층(SD2)은 단일막 또는 다층막일 수 있다.
제1 소스-드레인 전극층(SD1) 및 제2 소스-드레인 전극층(SD2)은 각 트랜지스터(T1~T7)의 제1 전극 및 제2 전극, 제1 부스팅 커패시터(Cb1) 및 제2 부스팅 커패시터(Cb2)의 적어도 일부의 전극을 포함할 수 있다. 즉, 각 트랜지스터(T1~T7)의 제1 전극 및 제2 전극, 제1 부스팅 커패시터(Cb1) 및 제2 부스팅 커패시터(Cb2)의 적어도 일부의 전극은 제1 소스-드레인 전극층(SD1) 및 제2 소스-드레인 전극층(SD2) 중 어느 하나에 형성될 수 있다.
일 실시예로, 제1 소스-드레인 전극층(SD1)은 각 트랜지스터(T1~T7)의 제1 전극, 제2 전극 및 데이터 라인을 포함하고, 제2 소스-드레인 전극층(SD2)은 전원 라인(PL)을 포함할 수 있다. 다만, 각 트랜지스터(T1~T7)의 제1 전극, 제2 전극, 전원라인(PL) 및 데이터 라인이 배치된 층은 이에 제한되는 것은 아니다. 즉, 트랜지스터(T1~T7)의 제1 전극, 제2 전극, 전원라인(PL) 및 데이터 라인은 각각 제1 소스-드레인 전극층(SD1) 및 제2 소스-드레인 전극층(SD2) 중 어느 하나에 배치될 수 있다.
예를 들어, 다른 실시예로, 제1 소스-드레인 전극층(SD1)은 각 트랜지스터(T1~T7)의 제1 전극, 제2 전극 및 전원라인(PL)을 포함하고, 제2 소스-드레인 전극층(SD2)은 데이터 라인을 포함할 수도 있다.
또 다른 실시예로, 제1 소스-드레인 전극층(SD1)은 각 트랜지스터(T1~T7)의 제1 전극, 제2 전극을 포함하고, 제2 소스-드레인 전극층(SD2)은 전원라인(PL) 및 데이터 라인을 포함할 수도 있다.
또 다른 실시예로, 제1 소스-드레인 전극층(SD1)은 각 트랜지스터(T1~T7)의 제1 전극, 제2 전극, 전원라인(PL) 및 데이터 라인을 포함할 수도 있다.
또 다른 실시예로, 제2 소스-드레인 전극층(SD2)은 각 트랜지스터(T1~T7)의 제1 전극, 제2 전극, 전원라인(PL) 및 데이터 라인을 포함할 수도 있다.
한편, 일 실시예로, 제1 소스-드레인 전극층(SD1)은 제1 노드(N1)와 전기적으로 연결되고, 상기 제2 주사 라인(Gp2)과 적어도 일부 중첩되는 제1 중첩 영역(OA1)이 정의된 전극 패턴을 포함할 수 있다. 또한, 제1 소스-드레인 전극층(SD1)은 제1 노드(N1)와 전기적으로 연결되고, 상기 발광 제어 라인(Ep)과 적어도 일부 중첩되는 제2 중첩 영역(OA2)이 정의된 전극 패턴을 포함할 수 있다. 본 명세서에서 “중첩된다”라고 표현하면, 다른 정의가 없는 한 두 구성이 표시 장치(100)의 두께 방향으로 중첩(overlap)되는 것을 의미한다.
실시예에 따라, 제1 중첩 영역(OA1)에 의해 제1 부스팅 커패시터(Cb1)가 형성되고, 제2 중첩 영역(OA2)에 의해 제2 부스팅 커패시터(Cb2)가 형성될 수 있다.
본 실시예에서, 제1 중첩 영역(OA1)과 제2 중첩 영역(OA2)이 정의된 전극 패턴은 제1 소스-드레인 전극층(SD1) 내 동일한 전극 패턴인 것으로 도시했으나, 이에 제한되는 것은 아니다.
일 실시예로, 제1 부스팅 커패시터(Cb1)는 제1 게이트 전극층(GAT1)에 포함된 제1 전극(예, 도 18에서 제2 주사 라인(Gp2)에 전기적으로 연결되는 부재) 및 제1 소스-드레인 전극층(SD1)에 포함된 제2 전극(예, 도 20에서 제1 트랜지스터(T1)의 게이트 전극에 전기적으로 연결되는 부재; 제1 노드(N1)에 전기적으로 연결된 부재; 제1 중첩 영역(OA1)을 포함하는 전극)을 포함할 수 있다.
일 실시예로, 제2 부스팅 커패시터(Cb2)는 제1 게이트 전극층(GAT1)에 포함된 제1 전극(예, 도 18에서 발광 제어 라인(Ep)에 전기적으로 연결되는 부재) 및 제1 소스-드레인 전극층(SD1)에 포함된 제2 전극(예, 도 20에서 제1 트랜지스터(T1)의 게이트 전극에 전기적으로 연결되는 부재; 제1 노드(N1)에 전기적으로 연결된 부재; 제2 중첩 영역(OA2)을 포함하는 전극)을 포함할 수 있다.
다음으로, 제1 화소(PXL1)의 제1 서브 화소(SP1)를 설명한다.
도 22는 본 발명의 일 실시예에 따른 제2 화소 내 일 서브 화소의 레이아웃도이다.
도 16 및 도 22를 참조하면, 제1 화소(PXL1)의 제1 서브 화소(SP1)는 제2 중첩 영역(OA2)을 불포함할 수 있다. 제1 화소(PXL1)의 제1 서브 화소(SP1)의 형상은 제2 중첩 영역(OA2)을 불포함하는 것을 제외하고, 제2 화소(PXL2)의 제1 서브 화소(SP1)의 형상과 유사할 수 있다.
이에 따라, 제2 화소(PXL2)의 각 서브 화소(SP1, SP2)는 제1 부스팅 커패시터(Cb1) 및 제2 부스팅 커패시터(Cb2)를 포함하고, 제1 화소(PXL1)의 각 서브 화소는 제1 부스팅 커패시터(Cb1)를 포함할 수 있다. 다만, 제1 화소(PXL1)의 각 서브 화소(SP1, SP2)에서도 프린지 현상에 의해 제2 부스팅 커패시터(Cb2)가 포함된 것과 유사한 커플링 현상이 발생할 수도 있다.
즉, 제1 화소(PXL1)의 각 서브 화소(SP1, SP2)에서는 제1 노드(N1)와 전기적으로 연결된 전극과 발광 제어 라인(Ep)이 평면상 비중첩하도록 형성되지만, 제1 노드(N1)와 전기적으로 연결된 전극과 발광 제어 라인(Ep) 사이에 프린지 현상에 의한 커플링 현상이 발생할 수도 있다.
이때, 제1 화소(PXL1)에서 제1 부스팅 커패시터(Cb1)의 커패시턴스는 제1 노드(N1)와 전기적으로 연결된 전극과 발광 제어 라인(Ep) 사이의 커패시턴스 보다 클 수 있다.
일 실시예로, 각 화소들(PXL1, PXL2)이 배치된 면적은 화소들(PXL1, PXL2)마다 차이날 수 있다. 각각의 화소(PXL1, PXL2)의 면적은 화소 회로(PXC), 화소 회로(PXC)에 연결된 복수의 신호 라인들(미도시), 및 발광 소자(OLED)를 포함하는 영역의 면적을 의미할 수 있다. 실시예에 따라, 각각의 화소(PXL1, PXL2)의 면적은 발광 소자(OLED)의 발광면의 면적, 일 예로, 광이 방출되는 발광 영역의 크기를 의미할 수 있다. 일 실시예로, 제2 화소(PXL2)의 각 서브 화소의 면적은 제1 화소(PXL1)의 각 서브 화소의 면적보다 작을 수 있다. 이에 따라, 제1 화소(PXL1) 대비, 제2 화소(PXL2)는 화소 회로(PXC) 하부에 배치된 소자들에 대한 투과부가 증가될 수 있다.
도 23은 본 발명의 일 실시예에 따른 표시 장치의 구동 방법을 나타내는 타이밍도이다.
도 23에 있어서, 제5 트랜지스터(T5)와 제6 트랜지스터(T6)가 P형 트랜지스터이므로, 발광 제어 신호(EM)가 제1 전압 레벨(로우 레벨)일 때 게이트-온 신호를 갖고, 제2 전압 레벨(하이 레벨)일 때 게이트-온 신호를 가질 수 있다.
도 23에서는 설명의 편의를 위해, 프레임 당 4개의 구간을 갖는 것으로 구분하였지만, 실시예가 이에 제한되는 것은 아니다.
일 프레임은 초기화 구간(TP1), 데이터 기입 구간(TP2), 딜레이 구간(TP3) 및 발광 구간(TP4)을 포함할 수 있다. 일 프레임의 초기화 구간(TP1) 이전은 이전 프레임의 발광 구간(TP4_pre)에 해당한다.
초기화 구간(TP1)은 제4 트랜지스터 및 제7 트랜지스터가 턴-온 되어 제1 트랜지스터(T1)의 게이트 전극 및/또는 발광 소자의 애노드가 초기화 전압으로 초기화 되는 구간에 해당한다.
초기화 구간(TP1)에서, 제1 트랜지스터(T1)의 게이트 전극의 전압 레벨(VT1G_PXL1, VT1G_PXL2)은 초기화 전압의 전압 레벨로 변동되며, 초기화 구간(TP1) 동안 초기화 전압의 전압 레벨을 유지할 수 있다. 일 실시예로, 제1 화소(PXL1) 및 제2 화소(PXL2)의 각 서브 화소(SP1, SP2) 내 각 제1 트랜지스터(T1)의 게이트 전극의 전압 레벨(VT1G_PXL1, VT1G_PXL2)은 모두 초기화 전압의 전압 레벨과 유사한 전압 레벨을 가질 수 있다.
데이터 기입 구간(TP2)은 제2 트랜지스터(T2)가 턴-온 되어 제1 트랜지스터(T1)의 제1 전극에 데이터 신호가 기입되는 구간에 해당한다.
데이터 기입 구간(TP2)에서, 제1 트랜지스터(T1)의 게이트 전극의 전압 레벨(VT1G_PXL1, VT1G_PXL2)은 스토리지 커패시터의 영향에 따라 데이터 신호가 서서히 충전될 수 있다. 일 실시예로, 제1 화소(PXL1) 및 제2 화소(PXL2)의 각 서브 화소 내 각 제1 트랜지스터(T1)의 게이트 전극의 전압 레벨(VT1G_PXL1, VT1G_PXL2)은 모두 데이터 신호가 충전되며, 서서히 증가할 수 있다.
딜레이 구간(TP3)은 제2 트랜지스터(T2)가 턴-오프 되고, 제5 트랜지스터(T5) 및 제6 트랜지스터(t6)가 턴-오프를 유지하고 있는 구간으로, 데이터 신호 기입이 종료된 후 발광 소자(OLED)의 발광이 시작되기 전의 구간에 해당한다.
딜레이 구간(TP3)에서, 제1 화소(PXL1)의 각 서브 화소(SP1, SP2)에서 제2 트랜지스터(T2)가 턴-오프 되면, 제1 부스팅 커패시터(Cb1)의 영향으로 제1 트랜지스터(T1)의 게이트 전극의 전압 레벨(VT1G_PXL1)이 제1 레벨(V1) 증가할 수 있다.
한편, 딜레이 구간(TP3)에서, 제2 화소(PXL2)의 각 서브 화소(SP1, SP2)에서 제2 트랜지스터(T2)가 턴-오프 되면, 제1 부스팅 커패시터(Cb1) 및 제2 부스팅 커패시터(Cb2)의 영향으로 제1 트랜지스터(T1)의 게이트 전극의 전압 레벨(VT1G_PXL2)이 제1 레벨(V1)보다 작은 제2 레벨(V2) 증가할 수 있다.
발광 구간(TP4)은 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴-온 되어, 발광 소자(OLED)가 발광하는 구간에 해당한다.
발광 구간(TP4)에서, 제1 화소(PXL1)의 각 서브 화소(SP1, SP2)에서 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴-온 되면, 제1 부스팅 커패시터(Cb1)의 영향으로 제1 트랜지스터(T1)의 게이트 전극의 전압 레벨(VT1G_PXL1)이 제3 레벨(V3) 감소할 수 있다.
한편, 발광 구간(TP4)에서, 제2 화소(PXL2)의 각 서브 화소(SP1, SP2)에서 화소에서 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴-온 되면, 제1 부스팅 커패시터(Cb1) 및 제2 부스팅 커패시터(Cb2)의 영향으로 제1 트랜지스터(T1)의 게이트 전극의 전압 레벨(VT1G_PXL2)이 제3 레벨(V3)보다 큰 제4 레벨(V4) 감소할 수 있다.
일 실시예로, 제1 화소(PXL1)에는 상대적으로 제1 부스팅 커패시터(Cb1)의 커패시턴스가 크도록 구성할 수 있다. 이에 따라, 도시된 것과 같이, 제1 트랜지스터(T1)의 게이트 전극의 전압 레벨(VT1G_PXL1)은 상대적으로 높은 전압을 유지할 수 있다.
일 실시예로, 제2 화소(PXL2)에는 상대적으로 제1 부스팅 커패시터(Cb1)의 커패시턴스를 낮추고, 제2 부스팅 커패시터(Cb2)의 커패시턴스를 크도록 구성할 수 있다. 이에 따라, 도시된 것과 같이, 제1 트랜지스터(T1)의 게이트 전극의 전압 레벨(VT1G_PXL2)은 상대적으로 낮은 전압을 유지할 수 있다.
이러한 방식으로 제1 화소(PXL1) 및 제2 화소(PXL2)의 각 제1 트랜지스터(T1)의 게이트 전극의 전압 레벨(VT1G_PXL1, VT1G_PXL2)이 다르도록 조절될 수 있고, 이에 따라, 제1 화소(PXL1) 및 제2 화소(PXL2)에 동일한 전압 레벨의 데이터 신호를 제공하더라도, 제1 화소(PXL1) 및 제2 화소(PXL2)의 각 발광 소자(OLED)에 제공되는 전류 차를 발생시켜 휘도가 조절될 수 있다.
다음으로, 다른 실시예에 따른 표시 장치 및 그 구동 방법에 대해 설명하기로 한다. 이하, 도 1 내지 도 23과 도면상의 동일한 구성 요소에 대해서는 설명을 생략하고, 동일하거나 유사한 참조 부호를 사용하였다.
도 24는 본 발명의 다른 실시예에 따른 표시 장치를 개략적으로 나타낸 블록도이다. 도 25는 도 24에 도시된 제1 화소의 서브 화소에 포함된 구성 요소들의 전기적 연결 관계를 일 실시예에 따라 나타낸 회로도이다. 도 26은 도 24에 도시된 제2 화소의 서브 화소에 포함된 구성 요소들의 전기적 연결 관계를 일 실시예에 따라 나타낸 회로도이다. 도 27은 도 24에 도시된 표시 장치의 구동 방법을 나타내는 타이밍도이다. 도 28은 도 27의 일 변형예에 따른 타이밍도이다.
도 24 내지 도 27을 참조하면, 본 실시예에 따른 표시 장치는 도 7, 도 9, 도 15 및 도 23의 실시예 대비, 제1 화소들(PXL1) 및 제2 화소들(PXL2)의 각 서브 화소(SP1) 내 일부 트랜지스터들이 N형 트랜지스터인 점에서 그 차이가 있다.
전원 공급부(16)는 화소들(PXL1, PXL2)마다 구동 트랜지스터의 게이트 전극을 초기화 하는 제1 초기화 전압(Vint1) 및 발광 소자(OLED)의 애노드(anode)를 초기화 하는 제2 초기화 전압(Vint2)을 제공할 수 있다.
먼저, 제1 화소들(PXL1)의 제1 서브 화소(SP1)를 기준으로 전기적 연결 관계를 설명한다.
제1 트랜지스터(T1, 구동 트랜지스터)의 제1 전극은 제5 트랜지스터(T5)를 경유하여 제1 전원(ELVDD)에 접속되고, 제2 전극은 제6 트랜지스터(T6)를 경유하여 발광 소자(OLED)의 애노드에 접속될 수 있다. 상기 제1 전극은 소스 전극 및 드레인 전극 중 어느 하나에 해당하고, 상기 제2 전극은 소스 전극 및 드레인 전극 중 나머지 하나에 해당한다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이러한 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 제1 전원(ELVDD)으로부터 발광 소자(OLED)를 경유하여 제2 전원(ELVSS)으로 흐르는 전류량을 제어할 수 있다.
제2 트랜지스터(T2, 스위칭 트랜지스터)는 j번째 데이터 라인(Dj)과 제1 트랜지스터(T1)의 제1 전극의 사이에 접속될 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 제2 주사 라인(Gi2)에 접속될 수 있다. 이러한 제2 트랜지스터(T2)는 제2 주사 라인(Gi2)으로 주사 신호가 공급될 때 턴-온되어 j번째 데이터 라인(Dj)과 제1 트랜지스터(T1)의 제1 전극을 전기적으로 접속시킬 수 있다.
제3 트랜지스터(T3, 다이오드 연결 트랜지스터)는 제1 트랜지스터(T1)의 제2 전극과 제1 노드(N1)의 사이에 접속될 수 있다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 제3 주사 라인(Gi3)에 접속될 수 있다. 이러한 제3 트랜지스터(T3)는 제3 주사 라인(Gi3)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)의 제2 전극과 제1 노드(N1)를 전기적으로 접속시킬 수 있다. 따라서, 제3 트랜지스터(T3)가 턴-온 될 때, 제1 트랜지스터(T1)는 다이오드 형태로 접속될 수 있다.
제4 트랜지스터(T4, 게이트 초기화 트랜지스터)는 제1 노드(N1)와 제1 초기화 전원(Vint1)이 인가되는 초기화 전원 라인(IPL) 사이에 접속될 수 있다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 제1 주사 라인(Gi1)에 접속될 수 있다. 이러한 제4 트랜지스터(T4)는 제1 주사 라인(Gi1)으로 주사 신호가 공급될 때 턴-온 되어 제1 노드(N1)로 제1 초기화 전원(Vint1)의 전압을 공급할 수 있다.
제5 트랜지스터(T5, 제1 발광 트랜지스터)는 제1 전원(ELVDD)이 인가되는 전원 라인(PL)과 제1 트랜지스터(T1)의 사이에 접속될 수 있다. 그리고, 제5 트랜지스터(T5)의 게이트 전극은 i번째 발광 제어 라인(Ei)에 접속될 수 있다. 이러한 제5 트랜지스터(T5)는 i번째 발광 제어 라인(Ei)으로 게이트-오프 전압의 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온될 수 있다.
제6 트랜지스터(T6, 제2 발광 트랜지스터)는 제1 트랜지스터(T1)와 발광 소자(OLED)의 사이에 접속될 수 있다. 그리고, 제6 트랜지스터(T6)의 게이트 전극은 i번째 발광 제어 라인(Ei)에 접속될 수 있다. 이러한 제6 트랜지스터(T6)는 i번째 발광 제어 라인(Ei)으로 게이트-오프 전압의 발광 제어 신호(예를 들어, 하이 레벨 전압)가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온될 수 있다.
제7 트랜지스터(T7, 애노드 초기화 트랜지스터)는 제2 초기화 전원(Vint2)이 인가되는 초기화 전원 라인(IPL)과 발광 소자(OLED)의 제1 전극, 예를 들어, 애노드의 사이에 접속될 수 있다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 제2 주사 라인(G(i-1)2)에 접속될 수 있다. 이러한 제7 트랜지스터(T7)는 제2 주사 라인(G(i-1)2)으로 게이트-온 전압(예를 들어, 로우 레벨 전압)의 주사 신호가 공급될 때 턴-온되어 제2 초기화 전원(Vint2)의 전압을 발광 소자(OLED)의 애노드로 공급할 수 있다. 여기서, 제2 초기화 전원(Vint2)의 전압은 데이터 신호보다 낮은 전압으로 설정될 수 있다. 즉, 제2 초기화 전원(Vint2)의 전압은 데이터 신호의 최저 전압 이하로 설정될 수 있다.
스토리지 커패시터(Cst)는 제1 전원(ELVDD)이 인가되는 전원 라인(PL)과 제1 노드(N1)의 사이에 접속될 수 있다. 이러한 스토리지 커패시터(Cst)는 데이터 신호 및 제1 트랜지스터(T1)의 문턱 전압에 대응하는 전압을 저장할 수 있다.
제1 부스팅 커패시터(Cb1)는 제1 노드(N1)와 제3 주사 라인(Gi3) 사이에 접속될 수 있다. 제1 부스팅 커패시터(Cb1)는 제1 노드(N1)와 제3 주사 라인(Gi3)이 평면상 중첩한 경우에 발생하는 커플링 현상이나 제1 노드(N1)와 제3 주사 라인(Gi3)이 평면상 비중첩 하더라도 프린지 현상에 의해 발생하는 커플링 현상에 의해 발생하는 커패시터를 의미할 수 있다. 제1 부스팅 커패시터(Cb1)는 제1 노드(N1)에 전기적으로 연결된 제1 트랜지스터(T1)의 게이트 전극과 제3 주사 라인(Gi3)에 전기적으로 연결된 제2 트랜지스터(T2)의 게이트 전극 사이에 형성될 수도 있다. 또한, 제1 부스팅 커패시터(Cb1)는 제1 노드(N1)에 전기적으로 연결된 제1 트랜지스터(T1)의 게이트 전극과 제3 주사 라인(Gi3)에 전기적으로 연결된 제3 트랜지스터(T3)의 게이트 전극 사이에 형성될 수도 있다.
본 실시예에서, 일부 트랜지스터(예, T1, T2, T5, T6, T7)는 P형 트랜지스터이고, 나머지 트랜지스터(예, T3, T4)는 N형 트랜지스터일 수 있다. 몇몇 실시예에서, N형 트랜지스터인 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 게이트 전극이 반도체층보다 하부에 배치되는 바텀 게이트 형식의 트랜지스터가 적용될 수도 있다.
다음으로, 제2 화소들(PXL2)의 제1 서브 화소(SP1)를 기준으로 전기적 연결 관계를 설명한다. 제2 화소(PXL2) 내 화소 회로(PXC)는 제1 화소(PXL1) 내 화소 회로(PXC) 대비 제2 부스팅 커패시터(Cb2)를 더 포함하는 점을 제외하고 동일하거나 유사한 연결관계를 가지고 있으므로, 이와 중복된 설명은 생략하기로 한다.
제2 부스팅 커패시터(Cb2)는 제1 노드(N1)와 제2 주사 라인(Gp2) 사이에 접속될 수 있다. 제2 부스팅 커패시터(Cb2)는 제1 노드(N1)에 전기적으로 연결된 전극과 제2 주사 라인(Gp2)이 평면상 중첩하는 영역에서 발생하는 커플링 현상 및 제1 노드(N1)에 전기적으로 연결된 전극과 제2 주사 라인(Gp2)이 평면상 비중첩한 영역에서 프린지 현상에 의해 발생하는 커플링 현상에 의해 발생하는 커패시터를 의미할 수 있다.
본 실시예에서, 제1 화소(PXL1)에서 제1 부스팅 커패시터(Cb1)의 커패시턴스는 제1 노드(N1)와 전기적으로 연결된 전극과 제2 주사 라인(Gi2) 사이의 커패시턴스 보다 작을 수 있고, 제2 화소(PXL2)에서 제2 부스팅 커패시터(Cb2)의 커패시턴스는 제1 부스팅 커패시터(Cb1)의 커패시턴스 보다 작을 수 있다. 제2 부스팅 커패시터(Cb2)의 커패시턴스에 따라 제1 화소(PXL1)과 제2 화소(PXL2)의 각 발광소자(OLED)에 제공되는 전류 차를 크게 발생시킬 수 있다. 구체적으로 제2 부스팅 커패시터(Cb2)의 커패시턴스가 작을수록 더 많은 휘도를 발광시킬 수 있게되고 화소 회로(PXC)의 면적이 줄어드는 효과를 얻을 수 있다. 이에 따라, 제1 화소(PXL1) 대비, 제2 화소(PXL2)는 화소 회로(PXC) 하부에 배치된 소자들에 대한 개구율이 증가될 수 있다.
일 실시예로, 제3 주사 라인(Gi3, Gp3)으로 제공되는 주사 신호(GC)는 이전 프레임의 발광 구간(TP4_pre)에서 게이트-오프 신호인 제1 전압 레벨(로우 레벨)이 유지되다, 초기화 구간(TP1)이 시작되는 시점에서 게이트-온 신호인 제2 전압 레벨(하이 레벨)로 천이되고, 딜레이 구간(TP3)이 시작되는 시점에서 게이트-오프 신호인 제1 전압 레벨(로우 레벨)로 천이될 수 있다(도 27 참조).
다른 실시예로, 제3 주사 라인(Gi3, Gp3)으로 제공되는 주사 신호(GC)는 이전 프레임의 발광 구간(TP4_pre)에서 게이트-오프 신호인 제1 전압 레벨(로우 레벨)이 유지되다, 데이터 기입 구간(TP2)이 시작되는 시점에서 게이트-온 신호인 제2 전압 레벨(하이 레벨)로 천이되고, 딜레이 구간(TP3)이 시작되는 시점에서 게이트-오프 신호인 제1 전압 레벨(로우 레벨)로 천이될 수 있다(도 28 참조).
딜레이 구간(TP3)에서, 제1 화소(PXL1)의 각 서브 화소(SP1, SP2)에서 제2 트랜지스터(T2)가 턴-오프 되면, 제1 부스팅 커패시터(Cb1)의 영향으로 제1 트랜지스터(T1)의 게이트 전극의 전압 레벨(VT1G_PXL1)이 제5 레벨(V5) 증가할 수 있다.
한편, 딜레이 구간(TP3)에서, 제2 화소(PXL2)의 각 서브 화소(SP1, SP2)에서 제2 트랜지스터(T2)가 턴-오프 되면, 제1 부스팅 커패시터(Cb1) 및 제2 부스팅 커패시터(Cb2)의 영향으로 제1 트랜지스터(T1)의 게이트 전극의 전압 레벨(VT1G_PXL2)이 제5 레벨(V1)보다 작은 제6 레벨(V2) 감소할 수 있다.
발광 구간(TP4)에서 제1 화소(PXL1) 및 제2 화소(PXL2)의 각 제1 트랜지스터(T1)의 게이트 전극의 전압 레벨(VT1G_PXL1, VT1G_PXL2)은 딜레이 구간(TP3)에서와 유사한 전압 레벨로 유지될 수 있다.
이러한 방식으로 제1 화소(PXL1) 및 제2 화소(PXL2)의 각 제1 트랜지스터(T1)의 게이트 전극의 전압 레벨(VT1G_PXL1, VT1G_PXL2)이 다르도록 조절될 수 있고, 이에 따라, 제1 화소(PXL1) 및 제2 화소(PXL2)에 동일한 전압 레벨의 데이터 신호를 제공하더라도, 제1 화소(PXL1) 및 제2 화소(PXL2)의 각 발광 소자(OLED)에 제공되는 전류 차를 발생시켜 휘도가 조절될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 표시 장치 11: 타이밍 제어부
12: 데이터 구동부 13: 주사 구동부
15: 표시부 16: 전원 공급부
17: 발광 제어부 A1: 제1 표시 영역
A2: 제2 표시 영역 ACT: 반도체층
CNT: 컨택홀들 Cb1: 부스팅 커패시터
Cb2: 부스팅 커패시터 Cst: 스토리지 커패시터
DA: 표시 영역 DP: 표시 패널
Dj, Dq: 데이터 라인 EM: 발광 제어 신호
Ei, Ep: 발광 제어 라인 GAT1: 제1 게이트 전극층
GAT2: 제2 게이트 전극층 IPL: 초기화 전원 라인
N1: 노드 NDA: 비표시 영역
OA: 중첩 영역 PL: 전원 라인
PXC: 화소 회로 PXL1: 제1 화소들
PXL2: 제2 화소들 SD1: 제1 소스-드레인 전극층
SD2: 제2 소스-드레인 전극층 SP1, SP2: 각 서브 화소
SR: 센서 Gi1, Gp1: 제1 주사 라인
Gi2, Gp2: 제2 주사 라인 Gi3, Gp3: 제3 주사 라인
TP1: 초기화 구간 TP2: 데이터 기입 구간
TP3: 딜레이 구간 TP4: 발광 구간
TP4_pre: 이전 프레임의 발광 구간

Claims (26)

  1. 복수의 제1 화소들이 배치된 제1 표시 영역, 및 복수의 제2 화소들이 배치된 제2 표시 영역을 포함하는 표시부;
    상기 복수의 제1 화소들 및 상기 복수의 제2 화소들에 연결된 각 데이터 라인으로 데이터 신호를 제공하는 데이터 구동부;
    상기 복수의 제1 화소들 및 상기 복수의 제2 화소들에 연결된 각 주사 라인으로 주사 신호를 제공하는 주사 구동부; 및
    상기 복수의 제1 화소들 및 상기 복수의 제2 화소들에 연결된 각 발광 제어 라인으로 발광 제어 신호를 제공하는 발광 제어부를 포함하되,
    상기 제2 표시 영역은 상기 제1 표시 영역에 의해 둘러싸이고,
    상기 복수의 제1 화소들은 상기 제1 표시 영역에서 제1 밀도로 배치되고,
    상기 복수의 제2 화소들은 상기 제2 표시 영역에서 상기 제1 밀도 보다 낮은 제2 밀도로 배치되고,
    상기 복수의 제2 화소들은 구동 트랜지스터의 게이트 전극과 전기적으로 연결된 노드와 상기 발광 제어 라인 사이에 연결되는 일 부스팅 커패시터를 포함하는 적어도 하나의 서브 화소를 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 복수의 제1 화소들은 구동 트랜지스터의 게이트 전극이 연결된 노드와 상기 주사 라인 사이에 연결되는 제1 부스팅 커패시터를 포함하는 서브 화소를 적어도 하나 포함하고,
    상기 복수의 제2 화소들은 상기 제1 부스팅 커패시터 및 상기 일 부스팅 커패시터인 제2 부스팅 커패시터를 포함하는 서브 화소를 적어도 하나 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 제2 화소들의 상기 서브 화소에서, 상기 제2 부스팅 커패시터의 커패시턴스는 상기 제1 부스팅 커패시터의 커패시턴스 보다 큰 표시 장치.
  4. 제1 항에 있어서,
    상기 일 부스팅 커패시터는 상기 발광 제어 라인에 전기적으로 연결된 부재에 형성되는 제1 전극, 및 상기 구동 트랜지스터의 상기 게이트 전극과 전기적으로 연결된 부재에 형성되는 제2 전극을 포함하는 표시 장치.
  5. 제4 항에 있어서,
    상기 적어도 하나의 서브 화소는 상기 주사 라인에 전기적으로 연결된 부재에 형성되는 제3 전극, 상기 구동 트랜지스터의 상기 게이트 전극과 전기적으로 연결된 부재에 형성되는 제4 전극을 포함하는 다른 부스팅 커패시터를 더 포함하는 표시 장치.
  6. 제4 항에 있어서,
    상기 제1 전극은 제1 게이트 전극층에 형성되고,
    상기 제2 전극은 제1 소스-드레인 전극층에 형성되고,
    상기 제1 소스-드레인 전극층은 상기 제1 게이트 전극층 상에 배치되는 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 게이트 전극층은 상기 발광 제어 라인을 포함하고,
    상기 제1 소스-드레인 전극층은 상기 노드와 전기적으로 연결되고 상기 발광 제어 라인과 중첩하는 중첩 영역이 정의된 전극 패턴을 포함하는 표시 장치.
  8. 제7 항에 있어서,
    상기 게이트 전극 및 상기 발광 제어 라인은 물리적으로 분리된 표시 장치.
  9. 제7 항에 있어서,
    상기 복수의 제1 화소들은 상기 일 부스팅 커패시터를 불포함하는 표시 장치.
  10. 제6 항에 있어서,
    상기 제1 게이트 전극층 상에 배치되는 제2 게이트 전극층; 및
    상기 제1 소스-드레인 전극층 상에 배치되는 제2 소스-드레인 전극층을 더 포함하되,
    상기 제1 소스-드레인 전극층은 상기 제2 게이트 전극층 상에 배치되는 표시 장치.
  11. 제1 항에 있어서,
    상기 구동 트랜지스터는 P형 트랜지스터인 표시 장치.
  12. 제1 항에 있어서,
    상기 제2 표시 영역과 중첩하여 배치되는 센서를 더 포함하는 표시 장치.
  13. 제1 항에 있어서,
    상기 제1 밀도는 상기 제2 밀도 보다 4배 내지 16배 높은 표시 장치.
  14. 복수의 제1 화소들이 제1 밀도로 배치된 제1 표시 영역, 및 복수의 제2 화소들이 상기 제1 밀도보다 낮은 제2 밀도로 배치된 제2 표시 영역을 포함하는 표시 장치의 구동 방법에 있어서,
    프레임 당,
    상기 복수의 제1 화소들 및 상기 복수의 제2 화소들의 각 구동 트랜지스터의 게이트 전극 또는 발광 소자의 애노드가 초기화 전압으로 초기화 되는 구간인 초기화 구간;
    상기 초기화 구간 이후, 상기 각 구동 트랜지스터의 제1 전극에 데이터 신호가 기입되는 구간인 데이터 기입 구간;
    상기 데이터 기입 구간 이후, 발광 소자의 발광이 시작되기 전 구간인 딜레이 구간; 및
    상기 딜레이 구간 이후 상기 복수의 제1 화소들 및 상기 복수의 제2 화소들의 각 발광 소자가 발광하는 발광 구간을 포함하되,
    상기 복수의 제1 화소들의 게이트 전극의 전압 레벨은 상기 발광 구간에서, 제1 레벨 감소하고,
    상기 복수의 제2 화소들의 게이트 전극의 전압 레벨은 상기 발광 구간에서, 제1 레벨 보다 큰 제2 레벨 감소하는 표시 장치의 구동 방법.
  15. 제14 항에 있어서,
    상기 복수의 제1 화소들의 게이트 전극의 전압 레벨은 상기 딜레이 구간에서, 제3 레벨 증가하고,
    상기 복수의 제2 화소들의 게이트 전극의 전압 레벨은 상기 딜레이 구간에서, 제3 레벨 보다 작은 제4 레벨 증가하는 표시 장치의 구동 방법.
  16. 제14 항에 있어서,
    상기 복수의 제1 화소들 및 상기 복수의 제2 화소들은 각각 상기 구동 트랜지스터인 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터, 제4 트랜지스터, 제5 트랜지스터, 및 제6 트랜지스터를 포함하되,
    상기 제1 트랜지스터의 제1 전극은 상기 제5 트랜지스터에 접속되고, 제2 전극은 상기 제6 트랜지스터에 접속되고, 게이트 전극은 제1 노드에 접속되고,
    상기 제2 트랜지스터는 데이터 라인과 상기 제1 트랜지스터의 상기 제1 전극 사이에 접속되고, 상기 제2 트랜지스터의 게이트 전극은 제1 주사 라인에 접속되고,
    상기 제3 트랜지스터는 상기 제1 트랜지스터의 상기 제1 전극과 상기 제1 노드 사이에 접속되고, 상기 제3 트랜지스터의 게이트 전극은 상기 제1 주사 라인에 접속되고,
    상기 제4 트랜지스터는 상기 제1 노드와 초기화 전원이 인가되는 초기화 전원 라인 사이에 접속되고, 상기 제4 트랜지스터의 게이트 전극은 제2 주사 라인에 접속되고,
    상기 제5 트랜지스터 및 상기 제6 트랜지스터의 각 게이트 전극은 발광 제어 신호가 공급되는 발광 제어 라인에 접속되는 표시 장치의 구동 방법.
  17. 제16 항에 있어서,
    상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 상기 제4 트랜지스터, 상기 제5 트랜지스터, 및 상기 제6 트랜지스터는 P형 트랜지스터인 표시 장치의 구동 방법.
  18. 제16 항에 있어서,
    상기 복수의 제2 화소들은 상기 제1 노드와 상기 발광 제어 라인 사이에 연결되는 제1 부스팅 커패시터를 더 포함하는 표시 장치의 구동 방법.
  19. 제18 항에 있어서,
    상기 복수의 제1 화소들 및 상기 복수의 제2 화소들은 각각 상기 제1 노드와 상기 제1 주사 라인 사이에 연결되는 제2 부스팅 커패시터를 더 포함하는 표시 장치의 구동 방법.
  20. 표시 장치에 있어서,
    복수의 제1 화소들이 배치된 제1 표시 영역, 및 복수의 제2 화소들이 배치된 제2 표시 영역을 포함하는 표시부;
    상기 복수의 제1 화소들 및 상기 복수의 제2 화소들에 연결된 각 데이터 라인으로 데이터 신호를 제공하는 데이터 구동부;
    상기 복수의 제1 화소들 및 상기 복수의 제2 화소들에 각각 연결된 제1 주사 라인, 제2 주사 라인 및 제3 주사 라인으로 주사 신호들을 제공하는 주사 구동부; 및
    상기 복수의 제1 화소들 및 상기 복수의 제2 화소들에 연결된 각 발광 제어 라인으로 발광 제어 신호를 제공하는 발광 제어부를 포함하되,
    상기 복수의 제1 화소들은 상기 제1 표시 영역에서 제1 밀도로 배치되고,
    상기 복수의 제2 화소들은 상기 제2 표시 영역에서 상기 제1 밀도 보다 낮은 제2 밀도로 배치되고,
    상기 복수의 제2 화소들은 상기 각 제2 화소들에 포함된 구동 트랜지스터의 게이트 전극과 전기적으로 연결된 노드와 상기 제1 주사 라인 사이에 연결되는 제1 부스팅 커패시터, 및 상기 노드와 상기 제2 주사 라인 사이에 연결되는 제2 부스팅 커패시터를 포함하는 적어도 하나의 서브 화소를 포함하는 표시 장치.
  21. 제20 항에 있어서,
    상기 복수의 제1 화소들 및 상기 복수의 제2 화소들은 각각 상기 구동 트랜지스터인 제1 트랜지스터, 게이트 전극이 상기 제1 주사 라인에 접속되는 제2 트랜지스터, 및 게이트 전극이 상기 제2 주사 라인에 접속되는 제3 트랜지스터를 포함하는 표시 장치.
  22. 제21 항에 있어서,
    상기 제1 트랜지스터, 및 상기 제2 트랜지스터는 P형 트랜지스터이고,
    상기 제3 트랜지스터는 N형 트랜지스터인 표시 장치.
  23. 제20 항에 있어서,
    상기 표시 장치는,
    프레임 당,
    상기 복수의 제1 화소들 및 상기 복수의 제2 화소들의 각 구동 트랜지스터의 게이트 전극 또는 발광 소자의 애노드가 초기화 전압으로 초기화 되는 구간인 초기화 구간;
    상기 초기화 구간 이후, 상기 각 구동 트랜지스터의 제1 전극에 데이터 신호가 기입되는 구간인 데이터 기입 구간;
    상기 데이터 기입 구간 이후, 발광 소자의 발광이 시작되기 전 구간인 딜레이 구간; 및
    상기 딜레이 구간 이후 상기 복수의 제1 화소들 및 상기 복수의 제2 화소들의 각 발광 소자가 발광하는 발광 구간을 포함하여 구동하되,
    상기 복수의 제1 화소들의 게이트 전극의 전압 레벨은 상기 딜레이 구간에서, 제1 레벨 증가하고,
    상기 복수의 제2 화소들의 게이트 전극의 전압 레벨은 상기 딜레이 구간에서, 제1 레벨 보다 작은 제2 레벨 감소하는 표시 장치.
  24. 제23 항에 있어서,
    상기 주사 신호들 중 적어도 하나는 상기 초기화 구간이 시작되는 시점에서 게이트-온 레벨로 천이되고, 상기 딜레이 구간이 시작되는 시점에서 게이트-오프 레벨로 천이되는 표시 장치.
  25. 제20 항에 있어서,
    상기 표시 장치는 이동 단말기인 표시 장치.
  26. 제20 항에 있어서,
    상기 제2 부스팅 커패시터의 커패시턴스는 상기 제1 부스팅 커패시터의 커패시턴스 보다 작은 표시 장치.
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