[go: up one dir, main page]

KR102703459B1 - 멀티 레벨 구동이 가능한 메모리 소자 - Google Patents

멀티 레벨 구동이 가능한 메모리 소자 Download PDF

Info

Publication number
KR102703459B1
KR102703459B1 KR1020210167630A KR20210167630A KR102703459B1 KR 102703459 B1 KR102703459 B1 KR 102703459B1 KR 1020210167630 A KR1020210167630 A KR 1020210167630A KR 20210167630 A KR20210167630 A KR 20210167630A KR 102703459 B1 KR102703459 B1 KR 102703459B1
Authority
KR
South Korea
Prior art keywords
insulating layer
layer
tunneling
memory device
device capable
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020210167630A
Other languages
English (en)
Other versions
KR20230080156A (ko
Inventor
유영준
김한슬
권오훈
김종윤
강석주
변혜령
Original Assignee
충남대학교 산학협력단
한국과학기술정보연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 충남대학교 산학협력단, 한국과학기술정보연구원 filed Critical 충남대학교 산학협력단
Priority to KR1020210167630A priority Critical patent/KR102703459B1/ko
Priority to US17/882,536 priority patent/US20230170423A1/en
Publication of KR20230080156A publication Critical patent/KR20230080156A/ko
Application granted granted Critical
Publication of KR102703459B1 publication Critical patent/KR102703459B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/68—Floating-gate IGFETs
    • H10D30/687—Floating-gate IGFETs having more than two programming levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • H01L29/4234—
    • H01L29/792—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • H10D30/694—IGFETs having charge trapping gate insulators, e.g. MNOS transistors characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/031—Manufacture or treatment of data-storage electrodes
    • H10D64/035—Manufacture or treatment of data-storage electrodes comprising conductor-insulator-conductor-insulator-semiconductor structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/484—Insulated gate field-effect transistors [IGFETs] characterised by the channel regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/50—Bistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/481—FETs having two-dimensional material channels, e.g. transition metal dichalcogenide [TMD] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/675—Group III-V materials, Group II-VI materials, Group IV-VI materials, selenium or tellurium
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • H10D30/691—IGFETs having charge trapping gate insulators, e.g. MNOS transistors having more than two programming levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/031—Manufacture or treatment of data-storage electrodes
    • H10D64/037—Manufacture or treatment of data-storage electrodes comprising charge-trapping insulators

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 멀티 레벨 구동이 가능한 메모리 소자에 관한 것으로, 게이트 전극, 게이트 전극 상에 형성되는 게이트 절연층, 전하저장층 상에 적층 형성되는 터널링 절연층, 터널링 절연층 상에 적층 형성되는 채널층, 및 채널층 상에 서로 이격되어 형성되는 소스 전극 및 드레인 전극을 포함하고, 터널링 절연층은 게이트 전극 및 드레인 전극 각각에 인가된 전압에 의해 채널층 및 게이트 전극 중 어느 하나로부터 터널링되는 전하를 억제하되, 드레인 전극에 인가된 전압에 따라 터널링 전하의 밀도가 설정되어 다수개의 전류 레벨을 출력 및 저장하는 구성으로 절연층의 두께에 따라 다수의 전류 레벨을 저장 및 출력함에 따라 대량의 정보를 신속하게 처리할 수 있고, 소비 전력을 최적화하여 소자의 효율을 향상시킬 수 있다.

Description

멀티 레벨 구동이 가능한 메모리 소자{MEMORY DEVICE CAPABLE OF DRIVING MULTI-LEVEL}
본 발명은 멀티 레벨 구동이 가능한 메모리 소자에 관한 것으로, 이를 위해 멀티 레벨로 저장 및 출력할 수 있도록 한 기술에 관한 것이다.
종래의 메모리 소자는 소자의 출력 전압에 따라 오프상태(Off-state) 1개와 온상태(On-state) 1개로 0 또는 1의 2진법 기반으로 작동한다. 2진법 기반의 메모리 소자는 각 메모리 마다 출력 전압에 의해 정보 전달이 이루어지기 때문에 많은 양의 정보를 신속하게 전달하기 위해서는 상당한 개수의 메모리가 필요하다.
메모리 소자의 크기를 줄이는 방법을 채택하고 있으나, 소자의 크기를 줄이면서 개수를 늘리는 방법에는 한계가 있어 메모리 소자에서 다양한 구조 변형을 시도하고 있고, 하나의 메모리 소자에서 다진법을 구현하기 위해 소자 형태에 따라 나타나는 전류밀도로 다수의 전류 레벨을 저장 및 출력하는 연구가 진행되었다.
그러나, 종래의 다진법 소자는 두 개의 게이트 전극을 구비하여 소스 전극 및 드레인 전극 각각에 인가된 전압과 두개의 게이트 전극에 인가된 전압을 제어하여 다수의 전류 레벨을 저장 및 출력하나 두 개의 게이트 전극에 의해 소비 전력이 증가하며, 다수의 전류 레벨을 저장 및 출력하는 소자는 두 개의 게이트에 인가된 전압에 따라 결정되기 때문에 다진법 회로라 하더라도 출력될 수 있는 레벨의 수가 제한되는 문제가 있다.
따라서, 소자의 소비 전력을 최적화하면서 전류밀도에 따라 다수개의 전류 레벨을 생성하여 nn개의 멀티 레벨을 저장 및 출력하는 소자의 개발이 필요하다.
대한민국 등록특허 제10-2199607호(2021.01.08)
본 발명은, 하나의 메모리 소자에서 출력하고자 하는 진법에 따라 절연층 두께를 설정하여 터널링 전하에 따른 다수의 전류 레벨을 출력할 수 있는 멀티 레벨 구동이 가능한 메모리 소자를 제공할 수 있다.
본 발명의 일 측면에 따른 멀티 레벨 구동이 가능한 메모리 소자는 게이트 전극; 상기 게이트 전극 상에 형성되는 게이트 절연층; 상기 게이트 절연층 상에 적층 형성되는 터널링 절연층; 상기 터널링 절연층 상에 적층 형성되는 채널층; 및 상기 채널층 상에 서로 이격되어 형성되는 소스 전극 및 드레인 전극을 포함하고, 상기 터널링 절연층은 게이트 전극 및 드레인 전극 각각에 인가된 전압에 의해 상기 채널층 및 게이트 전극 중 어느 하나로부터 터널링되는 전하를 억제하되, 상기 드레인 전극에 인가된 전압에 따라 터널링 전하의 밀도가 설정되어 다수개의 전류 레벨을 출력 및 저장할 수 있다.
바람직하게는, 상기 게이트 전극은 금속류, 금속산화류, 및 실리콘 중 어느 하나일 수 있다.
바람직하게는, 상기 채널층은 n-type, p-type, 및 Ambipolar 중 어느 하나의 특성을 가지는 유기화합물 또는 무기화합물일 수 있다.
바람직하게는, 상기 유기화합물은 탄소, 산소, 질소, 및 수소 중 어느 하나의 원소로 이루어진 벤젠, 나프탈렌 안트라센, 테트라센, 펜타센, 헥사센, 및 헵타센 고리의 물질 중 어느 하나의 군으로부터 선택될 수 있다.
바람직하게는, 상기 무기화합물은 2차원 화합물, 페로브스카이트(Perovskite) 구조의 물질, 및 퀀텀닷(Quantum Dot) 물질 중 어느 하나의 군으로부터 선택될 수 있다.
바람직하게는, 상기 터널링 절연층은 육방정계 물질, 유기화합물, 및 무기산화물 중 어느 하나의 군으로부터 선택될 수 있다.
바람직하게는, 상기 터널링 절연층은 두께가 10 nm 내지 200 nm 일 수 있다.
바람직하게는, 상기 드레인 전극 및 소스 전극 상에 외부의 산소 및 수분으로부터 보호하는 봉지층을 더 포함할 수 있다.
본 발명의 다른 측면에 따른 멀티 레벨 구동이 가능한 메모리 소자는 게이트 전극; 상기 게이트 전극 상에 형성되는 게이트 절연층; 상기 게이트 절연층 상에 적층 형성되어 전하를 저장하는 전하저장층; 상기 전하저장층 상에 적층 형성되는 터널링 절연층; 상기 터널링 절연층 상에 적층 형성되는 채널층; 및 상기 채널층 상에 서로 이격되어 형성되는 소스 전극 및 드레인 전극을 포함하고, 상기 터널링 절연층은 상기 전하저장층 및 상기 채널층 중 적어도 하나가 융합되어 전하저장 융합층 및 채널 융합층을 형성할 수 있다.
바람직하게는, 상기 전하저장층은 상기 채널층으로부터 터널링하는 전하를 수집할 수 있다.
바람직하게는, 상기 전하저장층은 그래핀계 물질, 금속, 금속산화물, 유기화합물, 및 무기화합물 중 어느 하나의 군으로부터 선택될 수 있다.
바람직하게는, 상기 전하저장 융합층 및 채널 융합층 중 어느 하나는 전하의 이동도가 상기 채널층보다 낮고 상기 터널링 절연층보다 높을 수 있다.
본 발명에 따르면, 절연층의 두께에 따라 다수의 전류 레벨을 저장 및 출력함에 따라 대량의 정보를 신속하게 처리할 수 있고, 소비 전력을 최적화하여 소자의 효율을 향상시킬 수 있다.
도 1은 일 실시예에 따른 멀티 레벨 구동이 가능한 메모리 소자의 제1구성도이다.
도 2는 일 실시예에 따른 멀티 레벨 구동이 가능한 메모리 소자의 제2구성도이다.
도 3은 일 실시예에 따른 메모리 소자의 게이트 전압 대비 드레인-소스 전류밀도를 나타낸 제1그래프이다.
도 4는 일 실시예에 따른 메모리 소자의 게이트 전압 대비 드레인-소스 전류밀도를 나타낸 제2그래프이다.
도 5는 일 실시예에 따른 메모리 소자의 게이트 전압 대비 드레인-소스 전류밀도를 나타낸 제3그래프이다.
도 6은 일 실시예에 따른 터널링 절연층의 두께별 전류 곡선을 나타낸 그래프이다.
도 7은 일 실시예에 따른 채널층과 게이트 전극 사이의 터널링 전하의 에너지 밴드를 나타낸 도이다.
이하에서는 본 발명에 따른 멀티 레벨 구동이 가능한 메모리 소자를 첨부된 도면들을 참조하여 상세하게 설명한다. 이러한 과정에서 도면에 도시된 선들의 두께나 구성요소의 크기 등은 설명의 명료성과 편의상 과장되게 도시되어 있을 수 있다. 또한, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 운용자의 의도 또는 관례에 따라 달라질 수 있다. 그러므로, 이러한 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
본 발명의 목적 및 효과는 하기의 설명에 의해서 자연스럽게 이해되거나 보다 분명해질 수 있으며, 하기의 기재만으로 본 발명의 목적 및 효과가 제한되는 것은 아니다. 또한, 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략하기로 한다.
도 1은 일 실시예에 따른 멀티 레벨 구동이 가능한 메모리 소자의 제1구성도이다.
도 1에서 나타낸 바와 같이, 일 실시예에 따른 멀티 레벨 구동이 가능한 메모리 소자의 제1구성은 게이트 전극(110), 게이트 절연층(120), 터널링 절연층(140), 채널층(150), 및 소스 전극 및 드레인 전극(160)을 포함할 수 있다.
게이트 전극(110)은 금속류, 금속산화류, 및 실리콘 중 어느 하나일 수 있다.
여기서, 상기 금속류는 알루미늄(Aluminum), 실버(Silver), 금(Gold), 몰리브데넘(Molybdenum), 구리(Copper), 백금(Platinum), 크롬(Chromium), 니켈(Nickel), 팔라듐(Palladium), 및 티타늄(Titanium) 중 어느 하나일 수 있다.
또한, 상기 금속산화류는 ITO(Indium Tin Oxide), FTO(Fluorine-doped Tin Oxide), ZTO(Zinc Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), SnOx(Stannous Oxide), In2Ox(Indium Oxide), ZnO(Zinc Oxide), MoO3(Molybdenum Trioxide), CoO(Cobalt Oxide), NiO(Nickel Oxide), WoOx(Tungsten Trioxide), TiOx(Titanium Dioxide), IGZO(Indium Gallium Zinc Oxide), IZTO(Indium Zinc-Tin Oxide), 및 IGTO(Indium Gallium Tin Oxide) 중 어느 하나일 수 있다.
게이트 절연층(120)은 상기 게이트 전극(110) 상에 형성될 수 있다. 게이트 절연층(120)은 SiNx(Silicon Nitrite), SiOx(Silicon Oxide), HfOx(Hafnium(IV) oxide), 및 AlxOy(Aluminium oxide) 중 어느 하나일 수 있다. 또한, 게이트 절연층과 터널링 절연층이 같은 물질로 형성될 수 있으며, 게이트 전극의 두께 및 게이트 전압에 의해 터널링 절연층에서 발생하는 터널링 전하의 밀도 또는 터널링 전하의 양을 변경할 수 있다.
터널링 절연층(140)은 상기 게이트 절연층(120) 상에 적층 형성될 수 있다.
여기서, 상기 터널링 절연층(140)은 육방정계 물질, 유기화합물, 및 무기산화물 중 어느 하나의 군으로부터 선택될 수 있고, 마그네슘(Magnesium), 탈륨(thallium), 아연(zinc), 및 질화 붕소(Hexagonal Boron Nitride), AlO(Aluminum oxide), ZrO(Zirconium dioxide), HfO(Hafnium(IV) oxide), 및 TiO(titanium dioxide) 중 어느 하나일 수 있다. 상기 터널링 절연층(140)은 두께가 10 nm 내지 200 nm 일 수 있다.
채널층(150)은 상기 터널링 절연층(140) 상에 적층 형성될 수 있다.
여기서, 상기 채널층(150)은 n-type, p-type, 및 Ambipolar 중 어느 하나의 특성을 가지는 유기화합물 또는 무기화합물일 수 있다. 이때, 상기 유기화합물은 탄소, 산소, 질소, 및 수소 중 어느 하나의 원소로 이루어진 벤젠, 나프탈렌 안트라센, 테트라센, 펜타센, 헥사센, 및 헵타센 고리의 물질 중 어느 하나의 군으로부터 선택될 수 있고, 상기 유기화합물은 DNTT(Dinaphtho[2,3-b:2′,3′-f]thieno[3,2-b]thiophene), F16CuPc(Copper hexadecafluorophthalocyanine), 폴리스타이렌(polystyrene), F8BT(poly(9,9-dioctylfluorene-co-benzothiadiazole)), 플러렌(Fullerene), PMAA(poly-(methacrylic acid)), PF(Poly (9,9-dioctylfluorenyl-2,7-diyl)), PFBT(poly[(9,9-dioctylfluorenyl-2,7-diyl)-alt-(benzo[2,1,3]thiadiazol-4,8-diyl)]), 폴리아닐린(PANI), 폴리피롤(Polypyrrole), 폴리(3,4-에틸렌디옥시티오펜)(Poly(3,4-ethylenedioxythiophene)), 폴리티오펜(Polythiophene), 폴리파라레 닐렌 비닐렌(Poly(p-phenylene vinylene)), 및 PEDOT:PSS(Poly(3,4-ethylenedioxythiophene):poly(styrenesulfonate) 중 어느 하나일 수 있다.
상기 무기화합물은 2차원 화합물, 나노 파티클(Nano Particle), 페로브스카이트(Perovskite) 구조의 물질, 및 퀀텀닷(Quantum Dot) 중 어느 하나의 군으로부터 선택될 수 있고, 상기 무기화합물은 MoS2(Molybdenum sulfide), WS2(Tungsten disulfide), MoSe2(Molybdenum diselenide), WSe2(Tungsten disulfide), CH3NH3PbI3 (Methylammonium lead iodide, MAPbI3), HC(NH2)2PbI3 (Formamidinium lead iodide, FAPbI3), 및 CaTiO3(Calcium titanate) 중 어느 하나일 수 있다.
소스 전극 및 드레인 전극(160)은 상기 채널층(150) 상에 서로 이격되어 형성될 수 있다. 이때, 상기 드레인 전극 및 소스 전극 상에 외부의 산소 및 수분으로부터 보호하는 봉지층을 더 포함할 수 있다.
도 2는 일 실시예에 따른 멀티 레벨 구동이 가능한 메모리 소자의 제2구성도이다.
도 2에 나타낸 바와 같이, 일 실시예에 따른 멀티 레벨 구동이 가능한 메모리 소자의 제2구성은 게이트 전극(110), 게이트 절연층(120), 전하저장층(130), 터널링 절연층(140), 채널층(150), 및 소스 전극 및 드레인 전극(160)을 포함할 수 있다.
게이트 전극(110)은 금속류, 금속산화류, 및 실리콘 중 어느 하나일 수 있다.
게이트 절연층(120)은 상기 게이트 전극(110) 상에 형성될 수 있다.
전하저장층(130)은 상기 게이트 절연층(120) 상에 적층 형성될 수 있다. 여기서, 상기 전하저장층(130)은 그래핀계 물질, 금속, 금속산화물, 유기화합물, 무기화합물 중 어느 하나의 군으로부터 선택될 수 있고, 그래핀계 물질은 카본 나노 튜브(Carbon nano tube), 그래핀 옥사이드(Graphene Oxide), 그라파이트(Graphite) 중 어느 하나일 수 있으나, 반드시 상술한 물질에 한정하지 아니한다. 또한, 금속, 금속산화물, 유기화합물, 및 무기화합물은 전하를 수집하거나 트랩하는 용도로서 사용되는 것이라면 한정하지 아니한다.
터널링 절연층(140)은 상기 전하저장층(130) 상에 적층 형성될 수 있다.
여기서, 터널링 절연층(140)은 상기 전하저장층(130) 및 상기 채널층(150) 중 적어도 하나가 융합되어 전하저장 융합층 및 채널 융합층을 형성할 수 있다. 상기 터널링 절연층(140)은 유기물로 이루어진 유기층 및 무기물로 이루어진 무기층 중 어느 하나를 더 포함할 수 있다.
전하저장 융합층은 상기 채널층(150)으로부터 터널링하는 전하를 수집할 수 있고, 채널 융합층은 전하의 이동도가 상기 채널층(150)보다 낮고 상기 터널링 절연층(140)보다 높을 수 있다.
채널층(150)은 상기 터널링 절연층(140) 상에 적층 형성될 수 있다.
소스 전극 및 드레인 전극(160)은 상기 채널층(150) 상에 서로 이격되어 형성될 수 있다.
도 3 내지 도 5는 일 실시예에 따른 메모리 소자의 게이트 전압 대비 드레인-소스 전류를 나타낸 그래프이고, 터널링 절연층의 두께에 따른 전류밀도의 변화를 나타낸다.
도 3은 일 실시예에 따른 메모리 소자의 게이트 전압 대비 드레인-소스 전류밀도를 나타낸 제1그래프이다.
도 3에서 나타낸 바와 같이, 일 실시예에 따른 메모리 소자의 게이트 전압 대비 드레인-소스 전류밀도를 나타낸 제1그래프는 터널링 절연층(140)이 얇게 형성된 메모리 소자에서 백 게이트 전압(Back Gate Voltage)을 -20V에서 +20V, -30V에서 +30V, 및 -40V에서 +40V로 스윕(Sweep)할 때 드레인-소스 전류밀도를 나타낸다.
각 스윕 범위에 따라 슬롭(Slope)이 가파르게 증가하거나 하락하는 것을 나타내며, 드레인-소스 전류에 따라 출력할 수 있는 전류 레벨의 수를 결정한다.
이때, 터널링 절연층(140)의 두께가 얇으면 전하가 채널층(150) 및 게이트 전극(110) 중 어느 하나로부터 터널링하기에 낮은 저항성을 가지며, 이에 따라 채널층(150)에 형성되는 전류가 게이트 전극(110) 및 드레인 전극 각각에 전압을 인가되는 시점을 기준으로 매우 빠르게 형성되어 특정 전압 및 특정 전류밀도에서 생성할 수 있는 레벨의 수가 제한적이게 된다.
도 4는 일 실시예에 따른 메모리 소자의 게이트 전압 대비 드레인-소스 전류밀도를 나타낸 제2그래프이다.
도 4에서 나타낸 바와 같이, 일 실시예에 따른 메모리 소자의 게이트 전압 대비 드레인-소스 전류밀도를 나타낸 제2그래프는 터널링 절연층(140)이 두껍게 형성된 메모리 소자에서 백 게이트 전압을 -30V에서 +30V, -40V에서 +40V, 및 -50V에서 +50V로 스윕할 때 드레인-소스의 전류밀도를 나타낸다.
이때, 백 게이트 전압의 각 스윕 범위에 따라 동일 백 게이트 전압에서 서로 다른 드레인-소스 전류밀도가 형성되고, 스윕 범위에 따라 서로 다른 메모리 윈도우(Memory window)가 형성되어 동일 백 게이트 전압에서 생성할 수 있는 레벨의 수가 증가하게 된다.
도 5는 일 실시예에 따른 메모리 소자의 게이트 전압 대비 드레인-소스 전류밀도를 나타낸 제3그래프이다.
도 5에서 나타낸 바와 같이, 일 실시예에 따른 메모리 소자의 게이트 전압 대비 드레인-소스 전류밀도를 나타낸 제3그래프는 터널링 절연층(140)이 더욱 두껍게 형성된 메모리 소자에서 백 게이트 전압을 -30V에서 +30V, -40V에서 +40V, -50V에서 +50V, 및 -60V에서 +60V로 스윕할 때 드레인-소스의 전류밀도를 나타낸다.
이때, 백 게이트 전압의 각 스윕 범위에 따라 동일 백 게이트 전압에서 서로 다른 드레인-소스 전류밀도가 형성되고, 백 게이트 전압의 각 스윕 범위에 따라 달라진 드레인-소스 전류밀도로 다수개의 전류 레벨을 서로 다른 백 게이트 전압 범위에서 설정할 수 있다. 드레인-소스 전극에 인가 전압은 0.1V 내지 10V로 설정할 수 있다.
도 3 내지 도 5에서 나타낸 그래프는 소자 각각이 서로 다른 터널링 절연층(140)의 두께로 구비되고 터널링 절연층(140)의 두께에 따라 백 게이트 전압의 인가 범위를 달리한 것이다.
따라서, 도 3의 제1그래프에서는 메모리 소자의 터널링 절연층(140)의 두께가 10 ≤ x < 50 nm 일 수 있고, 도 4의 제2그래프에서는 50 ≤ x < 100 nm 일 수 있으며, 도 5의 제3그래프에서는 100 ≤ x ≤ 200 nm 일 수 있으나, 터널링 절연층(140)의 두께가 반드시 상술한 범위에 한정되는 것은 아니다.
즉, 메모리 소자에서 생성가능한 비트의 수는 터널링 절연층(140)의 두께에 따라 백 게이트 전압의 스윕 범위와 스윕 횟수로 동일 백 게이트 전압에서 생성할 수 있는 전류 레벨의 수로 결정될 수 있다.
도 6은 일 실시예에 따른 터널링 절연층의 두께별 전류 곡선을 나타낸 그래프이다.
도 6에서 나타낸 바와 같이, 일 실시예에 따른 터널링 절연층(140)의 두께별 전류 곡선은 제1소자 내지 제9소자별 터널링 절연층(140) 두께를 세분화하여 백 게이트 전압의 스윕 범위에서 생성가능한 전류 레벨의 수를 나타낸 것이다.
먼저, 제1소자 내지 제9소자에서 터널링 절연층(140)의 두께(x)는 10 ≤ x < 30 nm, 30 ≤ x < 50 nm, 50 ≤ x < 67 nm, 67 ≤ x < 81 nm, 81 ≤ x < 92 nm, 92 ≤ x < 101 nm, 101 ≤ x < 109 nm, 109 ≤ x < 117 nm, 117 ≤ x < 129 nm 으로 설정될 수 있다. 이때, 각 터널링 절연층(140)의 두께에 따른 백 게이트 전압은 -120V에서 +120V까지 스윕할 경우 각 터널링 절연층(140)의 두께가 얇은 순서로 1개, 2개, 2개, 3개, 4개, 5개, 5개, 6개, 및 7개의 전류 레벨을 생성할 수 있음을 나타낸다. 여기서, x는 일 실시예에 따라 각 전류 레벨의 수를 결정하기 위해 적용된 것으로, 반드시 상술한 경계에 한정되는 것은 아니며, 소자를 구성하는 각각의 물질이 달라짐에 따라 전류 레벨의 수를 결정하는 x의 경계가 변경될 수 있다.
이를 통해 터널링 절연층(140)의 두께를 결정함으로써 메모리 소자를 제조하기 전 하나의 소자에서 생성하고자 하는 멀티 레벨의 수를 미리 설정할 수 있고, 이는 다음 수학식으로 표현될 수 있다.
[수학식 1]
수학식 1에서, Isat은 1이고, ThBN은 터널링 절연층(140)의 두께이고, V0는 터널링 절연층(140)의 두께에 따른 백 게이트의 중간전압값이며, 로지스틱 성장률(p)은 의 기울기를 만족하는 값이다. 이를 계산하면 다음 수학식으로 표현할 수 있다.
[수학식 2]
수학식 2에서, 조건 에서 각 가 V = △VBG를 충족함으로써 생성가능한 레벨을 설정할 수 있다. 여기서, 일 실시예에 따른 레벨의 개수는 제1소자 내지 제9소자로만 설명하였으나, 이후 제작될 메모리 소자에서 터널링 절연층(140)의 변동에 따라 생성가능한 레벨의 수가 달라질 수 있다.
단, 이상적인 메모리 소자의 게이트 전압이 20V에서 터널링 절연층(140)의 두께가 ~60nm로 수렴하지만, 60 nm < thBN < 120 nm에서 평균 기울기는 거의 무시할 수 있기 때문에 레벨의 수(N)는 3개에서 터널링 절연층(140)의 두께 60 ~ 100 nm, 폐쇄형 메모리 윈도우(Closed MW < 1V), 및 채널층(150)과 전하저장층(130) 사이에서 터널링되는 전하에 따라 VBG = ±20 ~ ±40 V 범위에 대해 1개의 전류 레벨이 손실로 작용하여 2개의 레벨로 계산된다.
반면에, 개방형 메모리 윈도우(Open MW > 2V)에서는 백 게이트 전압이 -20V에서 +20V일 때, 터널링 절연층(140)의 두께가 93 nm로 수렴한다. 즉, 폐쇄형 메모리 윈도우와 개방형 메모리 윈도우에 따라 같은 터널링 절연층(140)의 두께라 할지라도 1레벨의 손실이 발생할 수 있다.
즉, 터널링 절연층(140)의 두께와 전류 레벨의 개수가 1:1 관계는 다중 레벨 생성 맵의 결과를 다음 수학식을 통해 간단한 포물선 방정식 형태로 구성할 수 있다.
[수학식 3]
[수학식 4]
[수학식 5]
수학식 3 내지 5에서, I는 이상적인 케이스이고, NI는 비이상적인 케이스이며, A, B, 및 C는 각각 상수이다. 여기서, 터널링 절연층(140)의 두께(thBN) 값은 S(V)와 VOI 및 VONI의 교차점이 AI-ANI 관계를 다르게 만드는 지점이며, 임계 터널링 절연층(140) 두께(thBN) 값은 폐쇄형(이상적인) 메모리 윈도우 영역과 개방형(비이상적인) 메모리 윈도우 영역을 구분하기 위한 경계를 나타낸다.
따라서, 폐쇄형 및 개방형 메모리 윈도우는 모두 터널링 절연층(140)(thBN)이 증가함에 따라 터널링 전하가 억제될 수 있다. 단, 레벨의 수(N)는 정수여야 하므로 방정식에서 예상되는 N 값은 y를 반올림하여 얻을 수 있고, 이는 다음 수학식으로 표현될 수 있다.
[수학식 6]
수학식 6에서, []는 가우스 기호를 나타낸다. 즉, 터널링 절연층(140)의 두께와 VBG의 임계 조건을 고려하면 정확한 레벨의 수(N)를 수치적으로 추정할 수 있다.
도 7은 일 실시예에 따른 채널층과 게이트 전극 사이의 터널링 전하의 에너지 밴드를 나타낸 도이다.
도 7에서 나타낸 바와 같이, 일 실시예에 따른 채널층(150)과 게이트 전극(110) 사이의 터널링 전하의 에너지 밴드는 터널링 절연층(140)이 얇을 경우와 두꺼울 경우로 나뉠 수 있다.
터널링 절연층(140)의 두께가 얇은 경우에는 터널링 전하의 밀도 높으며, 전하저장층(130)에 의해 터널링하는 전하가 저장될 수 있고, 터널링 절연층(140)의 두께가 두꺼운 경우에는 터널링 전하의 밀도가 낮아 터널링 절연층(140)이 얇은 소자에서보다 전압을 높여 채널층(150)에 전류를 생성함에 따라 터널링 절연층(140)의 두께가 두꺼울수록 전류곡선의 슬롭이 기울어진 형태로 나타날 수 있다.
이상에서 대표적인 실시예를 통하여 본 발명을 상세하게 설명하였으나, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 상술한 실시예에 대하여 본 발명의 범주에서 벗어나지 않는 한도 내에서 다양한 변형이 가능함을 이해할 것이다. 그러므로 본 발명의 권리 범위는 설명한 실시예에 국한되어 정해져서는 안 되며, 후술하는 특허청구범위뿐만 아니라 특허청구범위와 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태에 의하여 정해져야 한다.
110: 게이트 전극 120: 게이트 절연층
130: 전하저장층 140: 터널링 절연층
150: 채널층 160: 소스 전극 및 드레인 전극
161: 소스 전극 162: 드레인 전극

Claims (12)

  1. 게이트 전극;
    상기 게이트 전극 상에 형성되는 게이트 절연층;
    상기 게이트 절연층 상에 적층 형성되는 터널링 절연층;
    상기 터널링 절연층 상에 적층 형성되는 채널층; 및
    상기 채널층 상에 서로 이격되어 형성되는 소스 전극 및 드레인 전극을 포함하고,
    상기 터널링 절연층은 게이트 전극 및 드레인 전극 각각에 인가된 전압에 의해 상기 채널층 및 게이트 전극 중 어느 하나로부터 터널링되는 전하를 억제하되, 상기 드레인 전극에 인가된 전압에 따라 터널링 전하의 밀도가 설정되어 다수개의 전류 레벨을 출력 및 저장하는 것을 특징으로 하는 멀티 레벨 구동이 가능한 메모리 소자에 있어서,
    터널링 절연층의 두께(thBN)를 변경시키며, 복수의 메모리 소자를 제작하는 단계;
    터널링 절연층의 두께(thBN)가 다른 복수의 메모리 소자에 게이트 전압(VBG)을 스윕하며 드레인-소스 전류밀도(IDS)를 측정하여, 게이트 전압(VBG) 대비 드레인-소스 전류밀도(IDS)의 그래프를 구하는 단계;
    상기 게이트 전압(VBG) 대비 드레인-소스 전류밀도 그래프에서 포화 전류밀도(Isat)의 0.5 내지 0.3 위치의 기울기(Tslope)를 구하는 단계;
    다음 수학식 1을 이용하여, 전압(V) 대비 로지스틱 성장 곡선()을 구하는 단계;
    [수학식 1]

    (수학식 1에서, Isat은 1이고, V0는 터널링 절연층 두께에 따른 게이트 중간전압값이며, 로지스틱 성장률(p)은 로지스틱 성장 곡선()의 기울기로 다음 수학식 2를 이용하여 구함)
    [수학식 2]

    상기 로지스틱 성장 곡선()에서 전압이 게이트 전압의 스윕 범위와 같은 경우(V = ΔVBG)의 멀티 레벨 개수를 산출하여, 터널링 절연층의 두께(thBN)와 전류 레벨 변수(y)의 관계를 나타내는 다음 수학식 3의 포물선 방정식에서 계수 A, B, C를 구하는 단계; 및
    [수학식 3]
    y = A + B thBN - C thBN 2
    메모리 소자의 전류 레벨의 수(N)를 다음 수학식 6을 이용하여 정수값으로 구하는 단계;
    [수학식 6]
    N = [ y + 0.5 ]
    (수학식 6에서, [ ]는 가우스 기호임)
    를 포함하는, 멀티 레벨 구동이 가능한 메모리 소자의 설계방법.
  2. 제1항에 있어서,
    상기 게이트 전극은 금속류, 금속산화류, 및 실리콘 중 어느 하나인 것을 특징으로 하는 멀티 레벨 구동이 가능한 메모리 소자의 설계방법.
  3. 제1항에 있어서,
    상기 채널층은 n-type, p-type, 및 Ambipolar 중 어느 하나의 특성을 가지는 유기화합물 또는 무기화합물인 것을 특징으로 하는 멀티 레벨 구동이 가능한 메모리 소자의 설계방법.
  4. 제3항에 있어서,
    상기 유기화합물은 탄소, 산소, 질소, 및 수소 중 어느 하나의 원소로 이루어진 벤젠, 나프탈렌 안트라센, 테트라센, 펜타센, 헥사센, 및 헵타센 고리의 물질 중 어느 하나의 군으로부터 선택되는 것을 특징으로 하는 멀티 레벨 구동이 가능한 메모리 소자의 설계방법.
  5. 제3항에 있어서,
    상기 무기화합물은 2차원 화합물, 페로브스카이트(Perovskite) 구조의 물질, 및 퀀텀닷(Quantum Dot) 물질 중 어느 하나의 군으로부터 선택되는 것을 특징으로 하는 멀티 레벨 구동이 가능한 메모리 소자의 설계방법.
  6. 제1항에 있어서,
    상기 터널링 절연층은 육방정계 물질, 유기화합물, 및 무기산화물 중 어느 하나의 군으로부터 선택되는 것을 특징으로 하는 멀티 레벨 구동이 가능한 메모리 소자의 설계방법.
  7. 제1항에 있어서,
    상기 터널링 절연층은 두께가 10 nm 내지 200 nm 인 것을 특징으로 하는 멀티 레벨 구동이 가능한 메모리 소자의 설계방법.
  8. 제1항에 있어서,
    상기 드레인 전극 및 소스 전극 상에 외부의 산소 및 수분으로부터 보호하는 봉지층을 더 포함하는 멀티 레벨 구동이 가능한 메모리 소자의 설계방법.
  9. 게이트 전극;
    상기 게이트 전극 상에 형성되는 게이트 절연층;
    상기 게이트 절연층 상에 적층 형성되어 전하를 저장하는 전하저장층;
    상기 전하저장층 상에 적층 형성되는 터널링 절연층;
    상기 터널링 절연층 상에 적층 형성되는 채널층; 및
    상기 채널층 상에 서로 이격되어 형성되는 소스 전극 및 드레인 전극을 포함하고,
    상기 터널링 절연층은 상기 전하저장층 및 상기 채널층 중 적어도 하나가 융합되어 전하저장 융합층 및 채널 융합층을 형성하는 것을 특징으로 하는 멀티 레벨 구동이 가능한 메모리 소자에 있어서,
    터널링 절연층의 두께(thBN)를 변경시키며, 복수의 메모리 소자를 제작하는 단계;
    터널링 절연층의 두께(thBN)가 다른 복수의 메모리 소자에 게이트 전압(VBG)을 스윕하며 드레인-소스 전류밀도(IDS)를 측정하여, 게이트 전압(VBG) 대비 드레인-소스 전류밀도(IDS)의 그래프를 구하는 단계;
    상기 게이트 전압(VBG) 대비 드레인-소스 전류밀도 그래프에서 포화 전류밀도(Isat)의 0.5 내지 0.3 위치의 기울기(Tslope)를 구하는 단계;
    다음 수학식 1을 이용하여, 전압(V) 대비 로지스틱 성장 곡선()을 구하는 단계;
    [수학식 1]

    (수학식 1에서, Isat은 1이고, V0는 터널링 절연층 두께에 따른 게이트 중간전압값이며, 로지스틱 성장률(p)은 로지스틱 성장 곡선()의 기울기로 다음 수학식 2를 이용하여 구함)
    [수학식 2]

    상기 로지스틱 성장 곡선()에서 전압이 게이트 전압의 스윕 범위와 같은 경우(V = ΔVBG)의 멀티 레벨 개수를 산출하여, 터널링 절연층의 두께(thBN)와 전류 레벨 변수(y)의 관계를 나타내는 다음 수학식 3의 포물선 방정식에서 계수 A, B, C를 구하는 단계; 및
    [수학식 3]
    y = A + B thBN - C thBN 2
    메모리 소자의 전류 레벨의 수(N)를 다음 수학식 6을 이용하여 정수값으로 구하는 단계;
    [수학식 6]
    N = [ y + 0.5 ]
    (수학식 6에서, [ ]는 가우스 기호임)
    를 포함하는, 멀티 레벨 구동이 가능한 메모리 소자의 설계방법.
  10. 제9항에 있어서,
    상기 전하저장층은 상기 채널층으로부터 터널링하는 전하를 수집하는 것을 특징으로 하는 멀티 레벨 구동이 가능한 메모리 소자의 설계방법.
  11. 제9항에 있어서,
    상기 전하저장층은 그래핀계 물질, 금속, 금속산화물, 유기화합물, 및 무기화합물 중 어느 하나의 군으로부터 선택되는 것을 특징으로 하는 멀티 레벨 구동이 가능한 메모리 소자의 설계방법.
  12. 제9항에 있어서,
    상기 전하저장 융합층 및 채널 융합층 중 어느 하나는 전하의 이동도가 상기 채널층보다 낮고 상기 터널링 절연층보다 높은 것을 특징으로 하는 멀티 레벨 구동이 가능한 메모리 소자의 설계방법.
KR1020210167630A 2021-11-29 2021-11-29 멀티 레벨 구동이 가능한 메모리 소자 Active KR102703459B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020210167630A KR102703459B1 (ko) 2021-11-29 2021-11-29 멀티 레벨 구동이 가능한 메모리 소자
US17/882,536 US20230170423A1 (en) 2021-11-29 2022-08-06 Memory device capable of multi-level driving

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210167630A KR102703459B1 (ko) 2021-11-29 2021-11-29 멀티 레벨 구동이 가능한 메모리 소자

Publications (2)

Publication Number Publication Date
KR20230080156A KR20230080156A (ko) 2023-06-07
KR102703459B1 true KR102703459B1 (ko) 2024-09-06

Family

ID=86499387

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210167630A Active KR102703459B1 (ko) 2021-11-29 2021-11-29 멀티 레벨 구동이 가능한 메모리 소자

Country Status (2)

Country Link
US (1) US20230170423A1 (ko)
KR (1) KR102703459B1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070297240A1 (en) * 2006-06-21 2007-12-27 Macronix International Co., Ltd. Methods and Structures for Expanding a Memory Operation Window and Reducing a Second Bit Effect
US20130155768A1 (en) * 2011-12-15 2013-06-20 Nanjing University Method for Operating a High Density Multi-Level Cell Non-Volatile Flash Memory Device
US20210066509A1 (en) * 2017-09-27 2021-03-04 Intel Corporation Multi-gate thin film transistor memory

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080179762A1 (en) * 2007-01-25 2008-07-31 Au Optronics Corporation Layered structure with laser-induced aggregation silicon nano-dots in a silicon-rich dielectric layer, and applications of the same
US7834347B2 (en) * 2008-07-01 2010-11-16 Organicid, Inc. Organic transistor having a non-planar semiconductor-insulating layer interface
US10515694B2 (en) 2017-11-03 2019-12-24 Silicon Storage Technology, Inc. System and method for storing multibit data in non-volatile memory
JP2022050956A (ja) * 2020-09-18 2022-03-31 キオクシア株式会社 半導体記憶装置
KR102800899B1 (ko) * 2020-09-28 2025-04-24 삼성전자주식회사 비휘발성 메모리 장치, 이를 포함하는 시스템, 및 이의 제조 방법
US12205951B2 (en) * 2020-11-27 2025-01-21 Samsung Electronics Co., Ltd. Complementary metal oxide semiconductor device
US11545583B2 (en) * 2021-02-05 2023-01-03 Semiconductor Components Industries, Llc Process of forming an electronic device including a non-volatile memory cell

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070297240A1 (en) * 2006-06-21 2007-12-27 Macronix International Co., Ltd. Methods and Structures for Expanding a Memory Operation Window and Reducing a Second Bit Effect
US20130155768A1 (en) * 2011-12-15 2013-06-20 Nanjing University Method for Operating a High Density Multi-Level Cell Non-Volatile Flash Memory Device
US20210066509A1 (en) * 2017-09-27 2021-03-04 Intel Corporation Multi-gate thin film transistor memory

Also Published As

Publication number Publication date
US20230170423A1 (en) 2023-06-01
KR20230080156A (ko) 2023-06-07

Similar Documents

Publication Publication Date Title
KR102425131B1 (ko) 그래핀 트랜지스터 및 이를 이용한 3진 논리 소자
CN111162167B (zh) 一种提升并五苯有机场效应晶体管工作性能的方法及结构
US7342277B2 (en) Transistor for non volatile memory devices having a carbon nanotube channel and electrically floating quantum dots in its gate dielectric
Wu et al. Tunable and nonvolatile multibit data storage memory based on MoTe2/boron nitride/graphene heterostructures through contact engineering
US20130168770A1 (en) High-voltage oxide transistor and method of manufacturing the same
KR102703459B1 (ko) 멀티 레벨 구동이 가능한 메모리 소자
Cosseddu et al. High performance, foldable, organic memories based on ultra-low voltage, thin film transistors
Ying et al. Multilevel memory characteristics by light-assisted programming in floating-gate organic thin-film transistor nonvolatile memory
Lee et al. Exploring new logic devices: Unlocking potential with floating-gate transistor
Han et al. Experimental and theoretical evidence of charge injection barrier control by small-molecular charge injection layer and its effects on organic–Inorganic complementary inverters
Kim et al. Feedback and tunneling operations of a p+-i-n+ silicon nanowire field-effect transistor
KR101433273B1 (ko) 비휘발성 메모리 소자 및 그 제조 방법
KR102051209B1 (ko) 기상증착 고분자 절연층을 이용한 유연 비휘발성메모리
Jeong et al. Amorphous InGaZnO/poly-Si coplanar Heterojunction TFT for memory applications
KR100884887B1 (ko) 반도체 양자점을 이용한 비휘발성 메모리 소자
Perez-Tomas et al. A walk on the frontier of energy electronics with power ultra-wide bandgap oxides and ultra-thin neuromorphic 2D materials
KR102335917B1 (ko) 섬유형 다이오드 및 이를 포함한 소자
Wu et al. High-performance non-volatile CdS nanobelt-based floating nanodot gate memory
KR101061674B1 (ko) 비휘발성 스핀 메모리 소자 및 그 제조방법
US20230422529A1 (en) Multi-level device and method of manufacturing the same
JP2010199099A (ja) 有機電界効果トランジスタにおけるしきい値電圧の制御方法
Murugan et al. Step-like current–voltage thin-film transistors with amorphous SiZnSnO/SiInZnO/SiZnSnO multilayered-channels
KR101482723B1 (ko) 비휘발성 메모리 소자 및 그 제조 방법
KR101460165B1 (ko) 비휘발성 메모리 소자
KR20110039854A (ko) 채널 외 전하 주입 방식 비휘발성 플래시 메모리 박막 트랜지스터

Legal Events

Date Code Title Description
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

P22-X000 Classification modified

St.27 status event code: A-2-2-P10-P22-nap-X000

P22-X000 Classification modified

St.27 status event code: A-2-2-P10-P22-nap-X000

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

T11-X000 Administrative time limit extension requested

St.27 status event code: U-3-3-T10-T11-oth-X000

T11-X000 Administrative time limit extension requested

St.27 status event code: U-3-3-T10-T11-oth-X000

T11-X000 Administrative time limit extension requested

St.27 status event code: U-3-3-T10-T11-oth-X000

T11-X000 Administrative time limit extension requested

St.27 status event code: U-3-3-T10-T11-oth-X000

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301