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KR102697325B1 - 광 센서, 광 센서의 제조 방법 및 광 센서를 포함하는 표시 장치 - Google Patents

광 센서, 광 센서의 제조 방법 및 광 센서를 포함하는 표시 장치 Download PDF

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KR102697325B1
KR102697325B1 KR1020190091281A KR20190091281A KR102697325B1 KR 102697325 B1 KR102697325 B1 KR 102697325B1 KR 1020190091281 A KR1020190091281 A KR 1020190091281A KR 20190091281 A KR20190091281 A KR 20190091281A KR 102697325 B1 KR102697325 B1 KR 102697325B1
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electrode
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김기범
김상우
이기준
임재익
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삼성디스플레이 주식회사
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Abstract

본 발명은 기판, 상기 기판 상에 배치되고, 회로 소자가 형성된 회로 소자층, 및 상기 회로 소자와 연결되는 광전 소자 및 상기 광전 소자에 연결되는 바이어스 전극이 형성된 광전 소자층을 포함하되, 상기 광전 소자층은, 자기 조립 단분자층을 포함하는 광 센서, 광 센서의 제조 방법 및 광 센서를 포함하는 표시 장치에 관한 것이다.

Description

광 센서, 광 센서의 제조 방법 및 광 센서를 포함하는 표시 장치{Optical sensor, manufacturing method of the optical sensor and display device including the optical sensor}
본 발명은 광 센서, 광 센서의 제조 방법 및 광 센서를 포함하는 표시 장치에 관한 것이다.
최근, 스마트 폰이나 태블릿 PC 등과 같은 표시 장치가 다방면으로 활용되면서, 사용자의 지문 등을 이용한 생체 정보 인증 방식이 폭 넓게 이용되고 있다. 지문 센싱 기능을 제공하기 위하여, 지문 센서가 표시 장치에 내장되거나 부착되는 형태로 제공될 수 있다. 이러한 지문 센서 일체형 표시 장치를 FoD(Fingerprint on Display)라고 한다.
FoD는, 일 예로, 광 감지 방식의 센서로 구성될 수 있다. 광 감지 방식의 FoD는 화소 내에 마련되는 발광 소자를 광원으로 사용하며, 광 센서 어레이를 구비할 수 있다. 광 센서 어레이는 예를 들어 CMOS 이미지 센서(CMOS Image Sensor; CIS)로 구현될 수 있다.
CMOS 이미지 센서는 수직 구조의 P-Intrinsic-N(PIN) 다이오드를 포함할 수 있다. PIN 다이오드에서 출력되는 소량의 센싱 전류를 잡음없이 외부로 정확히 전달하기 위해서는, 누설 전류(Leakage Current)를 최소화할 수 있는 구조 및 제조 방법이 요구된다.
본 발명은 세정 공정 시에 수직 구조의 PIN 다이오드 측면을 차폐하는 절연층의 식각을 방지할 수 있는 광 센서, 광 센서의 제조 방법 및 광 센서를 포함하는 표시 장치를 제공하기 위한 것이다.
본 발명의 일 실시 예에 따른 광 센서는, 기판, 상기 기판 상에 배치되고, 회로 소자가 형성된 회로 소자층, 및 상기 회로 소자와 연결되는 광전 소자 및 상기 광전 소자에 연결되는 바이어스 전극이 형성된 광전 소자층을 포함하되, 상기 광전 소자층은, 자기 조립 단분자층을 포함할 수 있다.
상기 광전 소자는, 상기 회로 소자에 연결되는 하부 전극, 상기 하부 전극 상에 배치된 핀(PIN)층 및 상기 핀층 상에 배치되고 상기 바이어스 전극에 연결되는 상부 전극을 포함할 수 있다.
상기 광전 소자층은, 상기 상부 전극을 커버하는 보호층을 더 포함하며, 상기 바이어스 전극은, 상기 보호층 상에 형성되고, 상기 보호층에 형성된 컨택홀을 통해 상기 상부 전극에 연결될 수 있다.
상기 자기 조립 단분자층은, 상기 보호층과 상기 바이어스 전극 사이에 형성될 수 있다.
상기 핀층은, 상기 하부 전극 상에 배치되는 N형 반도체층, 상기 N형 반도체층 상에 형성되는 I형 반도체층 및 상기 I형 반도체층 상에 형성되는 P형 반도체층을 포함할 수 있다.
상기 회로 소자층은, 채널 영역 및 채널 영역 양측의 소스 영역과 드레인 영역을 포함하는 액티브 패턴, 상기 액티브 패턴을 커버하는 게이트 절연층, 상기 게이트 절연층 상에 상기 채널 영역과 적어도 일부가 중첩되도록 형성되는 게이트 전극, 상기 게이트 전극을 커버하는 층간 절연층, 상기 층간 절연층 상에 형성되고 컨택홀을 통해 상기 소스 영역 및 상기 드레인 영역에 각각 연결되는 소스 전극 및 드레인 전극 및 상기 소스 전극 및 상기 드레인 전극을 커버하는 보호층을 포함할 수 있다.
상기 광 센서는, 상기 광전 소자층 상에 형성되는 평탄화층을 더 포함할 수 있다.
또한, 본 발명의 일 실시 예에 따른 광 센서의 제조 방법은, 기판 상에 적어도 하나의 회로 소자들을 포함하는 회로 소자층을 형성하는 단계, 상기 회로 소자층 상에 상기 회로 소자와 연결되는 광전 소자를 형성하는 단계, 상기 광전 소자를 커버하는 보호층을 형성하는 단계, 상기 광전 소자 상에 자기 조립 단분자막을 형성하는 단계, 상기 자기 조립 단분자막 및 상기 보호층에 컨택홀을 형성하는 단계 및 상기 컨택홀을 통해 상기 광전 소자와 연결되는 바이어스 전극을 형성하는 단계를 포함할 수 있다.
상기 방법은, 상기 컨택홀을 형성하는 단계 이후에, 상기 기판을 세정하는 단계를 더 포함할 수 있다.
상기 방법은, 상기 바이어스 전극을 형성하는 단계 이후에, 상기 기판을 산소 플라즈마 처리하는 단계를 더 포함할 수 있다.
상기 산소 플라즈마 처리에 의해, 상기 바이어스 전극이 형성되지 않은 영역에서 상기 자기 조립 단분자막이 식각될 수 있다.
상기 방법은, 상기 기판을 산소 플라즈마 처리하는 단계 이후에, 상기 바이어스 전극을 커버하는 평탄화층을 형성하는 단계를 더 포함할 수 있다.
상기 광전 소자를 형성하는 단계는, 상기 회로 소자에 연결되는 하부 전극을 형성하는 단계, 상기 하부 전극 상에 N형 반도체층, I형 반도체층 및 P형 반도체층을 포함하는 핀막을 형성하는 단계, 상기 핀막 상에 상부 전극막을 형성하는 단계 및 상기 핀막과 상기 상부 전극막을 패터닝하여 핀층 및 상부 전극을 각각 형성하는 단계를 포함할 수 있다.
상기 컨택홀을 형성하는 단계는, 상기 자기 조립 단분자막 상에 상기 상부 전극에 대응하는 영역에서 개구를 갖는 마스크를 형성하는 단계, 상기 기판을 건식 식각 처리하는 제1 식각 단계, 상기 기판을 습식 식각 처리하는 제2 식각 단계 및 상기 포토 레지스트를 제거하는 단계를 포함할 수 있다.
또한, 본 발명의 일 실시 예에 따른 표시 장치는, 화소들을 포함하는 표시 패널 및 상기 표시 패널의 일면에 배치되고 복수의 센서 화소들을 포함하는 광 센서를 포함하되, 상기 센서 화소들 각각은, 제1 기판, 상기 제1 기판 상에 배치되고, 상기 센서 화소들을 구성하는 제1 회로 소자가 형성된 제1 회로 소자층, 및 상기 제1 회로 소자와 연결되는 광전 소자 및 상기 광전 소자에 연결되는 바이어스 전극이 형성된 광전 소자층을 포함하되, 상기 광전 소자층은, 자기 조립 단분자층을 포함할 수 있다.
상기 표시 패널은, 제2 기판, 상기 제2 기판의 일면에 배치되고 상기 화소들을 구성하는 제2 회로 소자가 형성된 제2 회로 소자층, 상기 제2 회로 소자층 상에 형성되고, 상기 화소들을 구성하는 발광 소자들이 형성된 발광 소자층 및 상기 발광 소자층 상에 형성되는 제2 보호층을 포함할 수 있다.
상기 표시 패널은, 상기 제2 기판과 상기 제2 회로 소자층 사이에 배치되고, 입사되는 광을 선택적으로 통과시키는 개구부들이 형성된 차광층을 더 포함할 수 있다.
본 발명에 따른 광 센서, 광 센서의 제조 방법 및 광 센서를 포함하는 표시 장치는 수직 구조의 PIN 다이오드 측면에서 누설 전류가 발생하는 것을 최소화할 수 있다.
본 발명에 따른 광 센서, 광 센서의 제조 방법 및 광 센서를 포함하는 표시 장치는 PIN 다이오드의 누설 전류를 방지함으로써, 센싱 전류에 작용하는 노이즈를 감소시키고, 결과적으로 지문 센싱의 정확도를 향상시킬 수 있다.
도 1 및 도 2는 본 발명의 다양한 실시 예들에 따른 표시 장치를 개략적으로 나타낸 평면도들이다.
도 3은 본 발명의 일 실시 예에 따른 표시 장치의 단면도이다.
도 4는 본 발명의 다른 실시 예에 따른 표시 장치의 단면도이다.
도 5는 본 발명의 일 실시 예에 따른 광 센서와 지문 검출부의 구성을 나타낸 평면도이다.
도 6은 도 5에 도시된 센서 화소들의 일 실시 예를 나타낸 회로도이다.
도 7은 도 6에 도시된 센서 화소의 일 실시 예에 따른 측단면도이다.
도 8 내지 도 15는 센서 화소의 제조 방법을 설명하기 위한 도면들이다.
도 16은 광 센서의 구동 전압에 따른 PIN 다이오드의 누설 전류를 나타낸 그래프이다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시 예들을 보다 상세하게 설명한다. 도면상의 동일한 구성 요소에 대해서는 동일하거나 유사한 참조 부호를 사용한다.
도 1 및 도 2는 본 발명의 다양한 실시 예들에 따른 표시 장치를 개략적으로 나타낸 평면도들이다. 보다 구체적으로, 도 1 및 도 2는 본 발명의 일 실시 예에 따른 표시 장치에 구비되는 표시 패널과, 표시 패널을 구동하기 위한 구동 회로를 개략적으로 도시한 도면들이다. 편의상, 도 1 및 도 2에서는 표시 패널과 구동 회로를 분리하여 도시하였으나, 본 발명은 이로써 한정되지 않는다. 보다 구체적으로, 구동 회로의 전부 또는 일부는 표시 패널 상에 일체로 구현될 수 있다.
표시 장치(10)는 다양한 형상으로 제공될 수 있다. 예를 들어, 표시 장치(10)는 서로 평행한 두 쌍의 변들을 가지는 직사각형의 판상으로 제공될 수 있다. 표시 장치(10)는 영상 표시 방향으로 임의의 시각 정보, 예를 들어, 텍스트, 비디오, 사진, 2차원 또는 3차원 영상 등을 표시할 수 있다.
표시 장치(10)는 전체 또는 적어도 일부가 가요성(flexibility)을 가질 수 있다. 예를 들어, 표시 장치(10)는 전체 영역에서 가요성을 가질 수 있으며, 또는 가요성 영역에 대응하는 영역에서 가요성을 가질 수 있다.
도 1 및 도 2를 참조하면, 표시 장치(10)는 표시 패널(110)과 표시 패널(110)을 구동하기 위한 구동 회로(200)를 포함한다.
표시 패널(110)은 표시 영역(AA) 및 비표시 영역(NA)을 포함한다. 표시 영역(AA)은 다수의 화소(PXL, 또는 부화소로 명명될 수 있음)들이 제공되는 영역으로서, 활성 영역(Active Area)으로 명명될 수 있다. 다양한 실시 예에서, 화소(PXL)들 각각은 적어도 하나의 발광 소자를 포함할 수 있다. 표시 장치(10)는 외부에서 입력되는 영상 데이터에 대응하여 화소(PXL)들을 구동함으로써 표시 영역(AA)에 영상을 표시한다.
본 발명의 다양한 실시 예에서, 표시 영역(AA)은 센싱 영역(SA)을 포함할 수 있다. 센싱 영역(SA)은 표시 영역(AA)에 제공되는 화소(PXL) 중 적어도 일부의 화소(PXL)들을 포함할 수 있다.
일 실시 예에서, 도 1에 도시된 바와 같이, 표시 영역(AA) 중 적어도 일부가 센싱 영역(SA)으로 설정될 수 있다. 다른 예에서, 도 2에 도시된 바와 같이 표시 영역(AA)의 전체가 센싱 영역(SA)으로 설정될 수도 있다.
한편, 도 1에서는 표시 영역(AA) 상에 하나의 센싱 영역(SA)만이 형성되는 예가 도시되어 있으나, 본 발명의 기술적 사상은 이로써 한정되지 않는다. 즉, 다양한 실시 예에서, 표시 영역(AA) 상에는 규칙적으로 또는 불규칙적으로 배열된 복수 개의 센싱 영역(SA)들이 형성될 수 있다. 이러한 실시 예에서, 복수 개의 센싱 영역(SA)들은 동일하거나 상이한 면적 및 형태를 가질 수 있다.
또한, 도 1에서는 센싱 영역(SA)이 표시 영역(AA)의 적어도 일부에 형성되는 예가 도시되어 있으나, 본 발명의 기술적 사상은 이로써 한정되지 않는다. 즉, 다양한 실시 예에서, 표시 영역(AA)과 센싱 영역(SA)은 적어도 일부 영역에서만 중첩되도록 마련될 수도 있다.
비표시 영역(NA) 은 표시 영역(AA)의 주변에 배치되는 영역으로서, 비활성 영역(Non-active Area)으로 명명될 수 있다. 다양한 실시 예에서, 비표시 영역(NA)은 표시 패널(110) 상에서 표시 영역(AA)을 제외한 나머지 영역을 포괄적으로 의미할 수 있다. 일 실시 예에서, 비표시 영역(NA)은 배선 영역, 패드 영역 및 각종 더미 영역 등을 포함할 수 있다.
본 발명의 다양한 실시 예에서, 표시 장치(10)는 센싱 영역(SA)에 제공되는 다수의 센서 화소(SPXL)들을 더 포함할 수 있다. 센서 화소(SPXL)들은 광을 감지하기 위한 센서로 구성될 수 있다. 일 실시 예에서, 센서 화소(SPXL)들은 표시 장치(10)에 마련되는 광원으로부터 출사된 광이 사용자 손가락에 의해 반사될 때, 반사광을 감지하여 대응하는 전기적 신호(예를 들어, 전압 신호)를 출력할 수 있다. 전기적 신호는 후술되는 구동 회로(200)로 전달되어 지문 감지를 위해 이용될 수 있다. 이하에서는, 센서 화소(SPXL)들이 지문 감지 용도로 사용되는 것을 예로 들어 본 발명을 설명하지만, 센서 화소(SPXL)들은 터치 센서나 스캐너 등과 같이 다양한 기능을 수행하기 위한 용도로 사용될 수 있다.
센서 화소(SPXL)들이 센싱 영역(SA) 상에 배치될 때, 센서 화소(SPXL)들은 화소(PXL)들과 중첩되거나, 화소(PXL)들의 주변에 배치될 수 있다. 예를 들어, 센서 화소(SPXL)들 중 일부 또는 전부는 화소(PXL)들과 중첩되거나, 화소(PXL)들 사이에 배치될 수 있다. 다양한 실시 예에서, 센서 화소(SPXL)들과 화소(PXL)들은 동일하거나 상이한 크기를 가질 수 있다. 센서 화소(SPLX)들과 화소(PXL)들 사이의 상대적인 크기 및 배열은 특별히 제한하지 않는다.
센서 화소(SPXL)들이 화소(PXL)들에 인접하게 배치되거나 적어도 일부에서 중첩될 때, 센서 화소(SPXL)들은 화소(PXL)에 구비되는 발광 소자를 광원으로 사용할 수 있다. 이러한 실시 예에서, 센서 화소(SPXL)들은 화소(PXL)들에 마련되는 발광 소자들과 함께 광 감지 방식의 지문 센서를 구성할 수 있다. 이와 같이, 별도의 외부 광원 없이 화소(PXL)들을 광원으로 이용하여 지문 센서 내장형 표시 장치를 구성할 경우, 광 감지 방식의 지문 센서 및 이를 구비한 표시 장치의 모듈 두께가 감소되고, 제조 비용이 절감될 수 있다.
다양한 실시 예에서, 센서 화소(SPXL)들은 표시 패널(110)의 양면 중, 영상이 표시되는 면(예를 들어, 전면)에 대향되는 이면(예를 들어, 배면)에 배치될 수 있다. 그러나 본 발명은 이로써 한정되지 않는다.
구동 회로(200)는 표시 패널(110)을 구동시킬 수 있다. 예를 들어, 구동 회로(200)는 표시 패널(110)로 영상 데이터에 대응하는 데이터 신호를 출력하거나, 센서 화소(SPXL)를 위한 구동 신호를 출력하고 센서 화소(SPXL)들로부터 수신되는 전기적 신호들(예를 들어, 센싱 신호)을 수신할 수 있다. 구동 회로(200)는 전기적 신호들을 이용하여 사용자의 지문 형태를 검출할 수 있다.
본 발명의 다양한 실시 예에서, 구동 회로(200)는 패널 구동부(210) 및 지문 검출부(220)를 포함할 수 있다. 편의상, 도 1 및 도 2에서는 패널 구동부(210)와 지문 검출부(220)를 분리하여 도시하였으나, 본 발명의 기술적 사상은 이로써 한정되지 않는다. 예를 들어, 지문 검출부(220)의 적어도 일부는 패널 구동부(210)와 함께 집적되거나, 패널 구동부(210)와 연동하여 동작할 수 있다.
패널 구동부(210)는 표시 영역(AA)의 화소(PXL)들을 순차적으로 주시하면서 화소(PXL)들로 영상 데이터에 대응하는 데이터 신호를 공급할 수 있다. 그러면, 표시 패널(110)은 영상 데이터에 대응하는 영상을 표시할 수 있다.
일 실시 예에서, 패널 구동부(210)는 화소(PXL)들로 지문 센싱을 위한 구동 신호를 공급할 수 있다. 이러한 구동 신호는 화소(PXL)들이 발광하여 센서 화소(SPXL)들을 위한 광원으로서 동작하도록 하기 위해 제공될 수 있다. 이러한 실시 예에서, 지문 센싱을 위한 구동 신호는, 표시 패널(110) 내의 특정 영역에 마련되는 화소(PXL)들, 예를 들어, 센싱 영역(SA)에 마련되는 화소(PXL)들로 제공될 수 있다. 다양한 실시 예에서, 지문 센싱을 위한 구동 신호는 지문 검출부(220)에 의하여 제공될 수 있다.
지문 검출부(220)는 센서 화소(SPXL)들을 구동하기 위한 구동 신호(예를 들어, 구동 전압)를 센서 화소(SPXL)들로 전달하고, 센서 화소(SPXL)들로부터 수신되는 전기적 신호들에 기초하여 사용자 지문을 검출할 수 있다. 센서 화소(SPXL)들의 구동 전압은 예를 들어, -7 내지 -3V일 수 있으나 이로써 한정되지 않는다.
도 3은 본 발명의 일 실시 예에 따른 표시 장치의 단면도이다. 구체적으로, 도 3은 도 1 및 도 2에 도시된 표시 장치(10)의 센싱 영역(SA)에서의 단면을 도시한다.
도 3을 참조하면, 표시 장치(10)는 센싱 영역(SA)에서 표시 패널(110)과 표시 패널(110)의 일면에 배치된 광 센서(PSL)를 포함할 수 있다. 또한, 표시 장치(10)는 기판(SUB), 기판(SUB)의 일면(예를 들어, 상부면) 상에 순차적으로 배치되는 회로 소자층(BPL), 발광 소자층(LDL), 제1 보호층(PTL1), 제1 점착층(ADL1) 및 윈도우(WIN)를 포함할 수 있다. 또한, 표시 장치(10)는 센싱 영역(SA)에서 기판(SUB)의 다른 일면(예를 들어, 하부면) 상에 순차적으로 배치되는 제2 점착층(ADL2) 및 제2 보호층(PTL2)을 포함할 수 있다.
기판(SUB)은 표시 패널(110)의 베이스 기재로서, 실질적으로 투명한 투광성 기판일 수 있다. 기판(SUB)은 유리 또는 강화 유리를 포함한 경성 기판(rigid substrate), 또는 플라스틱 재질의 가요성 기판(flexible substrate)일 수 있다. 다만, 기판(SUB)의 재질이 이에 한정되지는 않으며, 상기 기판(SUB)은 다양한 물질로 구성될 수 있다.
기판(SUB)은 도 1 및 도 2에 도시된 바와 같은 표시 영역(AA) 및 비표시 영역(NA)을 포함할 수 있다. 그리고 표시 영역(AA)은 각각이 하나의 화소(PXL)를 포함하는 복수의 화소 영역(PXA)들을 포함할 수 있다.
회로 소자층(BPL)은 기판(SUB)의 일면에 배치되며, 적어도 하나의 도전층을 포함할 수 있다. 예를 들어, 회로 소자층(BPL)은 화소(PXL)들의 화소 회로를 구성하는 복수의 회로 소자들과, 화소(PXL)들을 구동하기 위한 각종 전원 및 신호를 공급하기 위한 배선들을 포함할 수 있다. 이 경우, 회로 소자층(BPL)은 적어도 하나의 트랜지스터 및 커패시터 등과 같은 각종 회로 소자들과, 이에 연결되는 배선들을 구성하기 위한 복수의 도전층들을 포함할 수 있다. 또한, 회로 소자층(BPL)은 복수의 도전층들 사이에 제공된 적어도 하나의 절연층을 포함할 수 있다. 또한, 회로 소자층(BPL)은 기판(SUB)의 비표시 영역(NA)에 배치되어 화소(PXL)들에 연결된 배선들에 대응하는 전원 및 신호를 공급하는 배선부를 포함할 수 있다.
발광 소자층(LDL)은 회로 소자층(BPL)의 일면에 배치될 수 있다. 발광 소자층(LDL)은, 컨택홀 등을 통해 회로 소자층(BPL)의 회로 소자들 및/또는 배선들에 연결되는 복수의 발광 소자(LD)들을 포함할 수 있다. 일 실시 예에서, 복수의 발광 소자(LD)들은 각각의 화소(PXL)에 대해 적어도 하나가 마련될 수 있다.
화소(PXL)들 각각은 회로 소자층(BPL)에 배치된 회로 소자들과 회로 소자층(BPL) 상부의 발광 소자층(LDL)에 배치된 적어도 하나의 발광 소자(LD)를 포함할 수 있다.
제1 보호층(PTL1)은 표시 영역(AA)을 커버하도록 발광 소자층(LDL)의 상부에 배치될 수 있다. 제1 보호층(PTL1)은 박막 봉지층(thin film encapsulation: TFE) 또는 봉지 기판과 같은 밀봉 부재를 포함할 수 있고, 상기 밀봉 부재 외에도 보호 필름 등을 추가적으로 포함할 수 있다.
제1 점착층(ADL1)은 제1 보호층(PTL1)과 윈도우(WIN)의 사이에 배치되어 제1 보호층(PTL1)과 윈도우(WIN)를 결합한다. 제1 점착층(ADL1)은 OCA(optical clear adhesive)와 같은 투명 접착제를 포함할 수 있으며, 이외에 다양한 접착 물질을 포함할 수 있다.
윈도우(WIN)는 표시 패널(110)을 포함하는 표시 장치(10)의 모듈 최상단에 배치되는 보호 부재로서, 실질적으로 투명한 투광성 기판일 수 있다. 이러한 윈도우(WIN)는 유리 기판, 플라스틱 필름, 플라스틱 기판으로부터 선택된 다층 구조를 가질 수 있다. 윈도우(WIN)는 경성 또는 가요성의 기재를 포함할 수 있으며, 윈도우(WIN)의 구성 물질이 특별히 한정되지는 않는다.
본 발명의 다양한 실시 예에서, 표시 장치(10)는 도시되지 않은 편광판 및/또는 터치 센서층(터치 전극층) 등을 더 포함할 수도 있다. 예를 들어, 표시 장치(10)는 제1 보호층(PTL1)과 윈도우(WIN)의 사이에 배치되는 편광판 및/또는 터치 센서층을 더 포함할 수 있다.
제2 보호층(PTL2)은 기판(SUB)의 다른 일면에 배치될 수 있다. 제2 보호층(PTL2)은 제2 점착층(ADL2)에 의해 기판(SUB)에 결합될 수 있다.
제2 점착층(ADL2)은 기판(SUB)과 제2 보호층(PTL2)을 견고하게 결합(또는 부착)할 수 있다. 제2 점착층(ADL2)은 OCA와 같은 투명 접착제를 포함할 수 있다. 제2 점착층(ADL2)은 접착면과 접착시키기 위한 압력이 가해질 때 접착 물질이 작용하는 감압 접착제(PSA: Pressure Sensitive Adhesive)를 포함할 수 있다. 제2 점착층(ADL2)이 감압 접착제를 포함하는 경우, 상온에서 별도의 열 처리나 UV 처리 없이 압력만으로 접착면에 부착될 수 있다.
제2 보호층(PTL2)은 외부로부터 산소 및 수분 등이 유입되는 것을 차단하며 단일층 또는 다중층의 형태로 제공될 수 있다. 제2 보호층(PTL2)은 필름 형태로 구성되어 표시 패널(110)의 가요성을 더욱 확보할 수 있다. 제2 보호층(PTL2)은 OCA와 같은 투명 접착제를 포함한 다른 접착층(미도시)을 통해 광 센서(PSL)와 결합할 수 있다.
다양한 실시 예에서, 제2 보호층(PTL2)의 하부에는 선택적 광 차단 필름이 더 마련될 수도 있다. 선택적 광 차단 필름은 표시 장치(10)로 유입된 외부 광 중 특정 주파수 영역, 예를 들어 적외선을 차단하여 광 센서(PSL)의 센서 화소(SPXL)들로 해당 광이 입사하는 것을 방지할 수 있다. 상기에서는 선택적 광 차단 필름이 제2 보호층(PTL2)의 하부에 더 마련되는 것으로 설명하였으나, 본 발명의 기술적 사상은 이로써 한정되지 않는다. 즉, 다른 실시 예에서, 선택적 광 차단 필름은 광 센서(PSL)의 상부에만 배치된다면 표시 장치(10)의 어느 레이어에 제공되더라도 무관할 수 있다. 또한, 선택적 광 차단 필름은 적외선을 차단하는 구성 요소가 표시 패널(110) 내에 포함되는 경우, 생략될 수도 있다.
광 센서(PSL)는 표시 패널(110)의 적어도 일 영역과 중첩되도록 표시 패널(110)의 이면(예를 들어, 배면)에 점착제 등을 통하여 부착된다. 광 센서(PSL)는 예를 들어, 센싱 영역(SA)에서 표시 패널(110)과 중첩되도록 배치될 수 있다. 이러한 광 센서(PSL)는 소정의 해상도 및/또는 간격으로 분산된 복수의 센서 화소(SPXL)들을 포함할 수 있다.
센서 화소(SPXL)들은, 센서 화소(SPXL)들이 출력하는 전기적 신호들로부터 식별 가능할 정도의 지문 이미지가 생성될 수 있도록, 적절한 개수, 크기 및 배열을 가질 수 있다. 센서 화소(SPXL)들 사이의 간격은, 관측 대상물(예를 들어, 지문 등)로부터 반사되는 반사광이 이웃한 적어도 두 개의 센서 화소(SPXL)들에 입사될 수 있도록 조밀하게 설정될 수 있다.
센서 화소(SPXL)들은 외부 광을 감지하여 대응하는 전기적 신호, 예를 들어 전압 신호를 출력할 수 있다. 각각의 센서 화소(SPXL)들로 수신되는 반사광들은 사용자의 손가락에 형성되는 지문의 골(valley)에 의한 것인지 아니면 융선(ridge)에 의한 것인지 여부에 따라 상이한 광 특성(일 예로, 주파수, 파장, 크기 등)을 가질 수 있다. 따라서, 센서 화소(SPXL)들 각각은 반사광의 광 특성에 대응하여 상이한 전기적 특성을 갖는 전압 신호를 출력할 수 있다. 센서 화소(SPXL)들에 의해 출력된 전압 신호는 지문 검출부(220)에 의해 이미지 데이터로 변환되어 사용자의 지문 식별을 위해 사용될 수 있다.
상술한 바와 같이 본 발명에 따른 표시 장치(10)는 발광 소자층(LDL) 및 광 센서(PSL)를 포함하는 지문 센서를 구비한다. 발광 소자층(LDL)은 광 감지 방식 센서의 광원으로도 기능할 수 있는 발광 소자(LD)들을 포함할 수 있다. 광 센서(PSL)는 발광 소자층(LDL)으로부터 방출되어 표시 장치(10)의 상부에 위치한 물체(예를 들어, 손가락의 지문 영역)로부터 반사된 반사광을 수광하는 센서 화소(SPXL)들을 포함할 수 있다.
한편, 표시 장치(10)는 화소(PXL)들의 발광 소자(LD)들을 지문 센서의 광원으로도 활용하지만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시 예에 의한 표시 장치는, 지문 감지를 위한 별도의 광원을 구비할 수도 있을 것이다.
상술한 실시 예에 의한 표시 장치(10)의 지문 감지 방법을 간략히 설명하면 다음과 같다. 센서 화소(SPXL)들이 활성화되는 지문 감지 기간 동안, 사용자의 손가락(예를 들어, 지문 영역)을 표시 영역(AA)에 접촉 또는 근접시킨 상태에서, 표시 영역(AA)의 화소(PXL)들(특히, 상기 화소(PXL)들에 구비된 발광 소자(LD)들)이 발광될 수 있다. 예를 들어, 지문 감지 기간 동안 표시 영역(AA)의 모든 화소(PXL)들이 동시 또는 순차적으로 발광될 수 있다. 또는, 표시 영역(AA)의 화소(PXL)들 중 소정 간격으로 일부 화소(PXL)들만 발광되거나, 특정 색상의 광(일례로, 청색 광과 같이 단파장의 광)을 방출하는 일부 화소(PXL)들만이 선택적으로 발광될 수 있다. 한편, 지문 감지 기간 동안 센서 화소(SPXL)들은 동시에 구동되거나 순차적으로 구동될 수 있다.
화소(PXL)들로부터 방출된 광 중 일부가 사용자의 손가락에서 반사되어 센서 화소(SPXL)들로 입사될 수 있다. 이때, 각각 지문의 융(ridge)과 골(valley)에서 반사되는 반사광의 광량 차이 및/또는 파형에 기초하여 사용자의 지문 형태(지문 패턴)가 검출될 수 있다.
도 4는 본 발명의 다른 실시 예에 따른 표시 장치의 단면도이다.
도 4를 참조하면, 본 발명의 다른 실시 예에서, 표시 장치(10')는 차광층(PHL)을 더 포함할 수 있다. 차광층(PHL)은 표시 패널(110) 내부에, 또는 표시 패널(110)과 센서 회로(SPXL)들 사이에 배치되어, 센서 회로(SPXL)들로 입사되는 광의 일부를 차단할 수 있다. 예를 들어, 차광층(PHL)은 표시 패널(110)의 상단에 접촉되는 물체, 예를 들어 손가락에서 반사되는 광(이하, 반사광이라 함)을 선택적으로 차단 및 통과시킬 수 있다. 차광층(PHL)으로 입사되는 광 중 일부는 차단되고, 나머지 일부는 핀홀(PIH)들을 통과하여 차광층(PHL) 하부의 센서 회로(SPXL)들에 도달할 수 있다.
차광층(PHL)은 복수 개의 핀홀(PIH)들을 포함한다. 핀홀(PIH)들은 광학적인 홀을 의미할 수 있는 것으로서, 투광홀의 일종일 수 있다. 예를 들어, 핀홀(PIH)들은 반사광이 표시 패널(110)을 사선 방향 또는 수직 방향으로 투과하여 센서 화소(SPXL)들로 입사되는 경로 상에서, 표시 장치(10)의 레이어들이 서로 중첩하여 배치된 투광홀들 중 가장 작은 크기(면적)를 갖는 투광홀일 수 있다.
표시 패널(110)은 손가락의 지문 등에서 반사된 반사광이 각각의 핀홀(PIH)을 투과할 수 있도록 핀홀(PIH)이 배치되는 영역에서 투명하게 형성될 수 있다. 또한, 표시 패널(110)은 지문 감지에 필요한 반사광의 손실을 줄이기 위하여, 소정 각도 범위의 관측 시야(또는, "시야각"이라고도 함)(field of view: FOV)를 만족하는 광이 각각의 핀홀(PIH)을 투과할 수 있도록 구성될 수 있다.
예를 들어, 표시 패널(110)은, 각각의 핀홀(PIH)이 배치되는 영역을 중심으로, 해당 핀홀(PIH)보다 큰 면적을 가지면서 핀홀(PIH)과 중첩되는 영역에서 투명하게 형성될 수 있다. 이하에서는, 반사광이 투과할 수 있도록 투명하게 형성되는 영역을 "광학적 개구 영역"이라 하기로 한다.
각 핀홀(PIH)의 중앙을 기준으로, 원하는 범위의 관측 시야 각도가 θ, 회로 소자층(BPL)의 두께가 q, 회로 소자층(BPL)과 발광 소자층(LDL)의 경계면에 형성되는 광학적 개구 영역의 폭이 2p라고 할 때, 2p=2×(q×tanθ)일 수 있다. 일 실시 예에서, 관측 시야는 대략 30도 내지 60도 범위의 각도, 예를 들어 45도일 수 있으나, 이에 한정되지는 않는다.
핀홀(PIH)들은 소정의 폭(w), 예를 들어 5㎛ 내지 20㎛ 범위의 폭(w)을 가질 수 있고, 이를 고려한 광학적 개구 영역의 폭은 2p+w일 수 있다. 이러한 방식으로, 차광층(PHL)으로부터 멀어질수록(즉, 각각 차광층(PHL)의 상부 및 하부 방향으로 갈수록) 표시 장치(10)의 각 층에서 확보해야 할 광학적 개구 영역의 폭은 점진적으로 증가할 수 있다.
핀홀(PIH)들의 폭(w)(또는 직경)은 빛의 회절을 방지할 수 있도록 반사광의 파장의 대략 10배 이상, 예를 들어, 대략 4㎛ 또는 5㎛ 이상으로 설정될 수 있다. 또한, 핀홀(PIH)들의 폭(w)은 이미지 블러(image blur)를 방지하고, 보다 또렷하게 지문의 형태를 감지할 수 있을 정도의 크기로 설정될 수 있다. 예를 들어, 핀홀(PIH)들의 폭(w)은 대략 15㎛ 이하로 설정될 수 있다. 다만, 본 발명이 이에 한정되지는 않으며, 핀홀(PIH)들의 폭(w)은 반사광의 파장 대역 및/또는 모듈의 층별 두께 등에 따라 달라질 수도 있다.
인접한 핀홀(PIH)들 사이의 간격(또는, 피치)은, 차광층(PHL)과 광 센서(PSL) 사이의 거리 및 반사광의 파장 범위를 고려하여 설정될 수 있다. 예를 들어, 확보하고자 하는 반사광의 관측 시야가 대략 45도라고 할 때, 인접한 핀홀(PIH)들 사이의 간격은 차광층(PHL)과 광 센서(PSL) 사이의 거리의 두 배 이상으로 설정될 수 있으며, 상기 거리에 소정의 오차 범위를 합산한 값 이상으로 설정될 수 있다. 이 경우, 각각의 센서 화소(SPXL)에 의해 관측되는 이미지가 서로 중첩되는 것을 방지할 수 있고, 이에 따라 이미지 블러를 방지할 수 있다.
핀홀(PIH)들을 통과한 반사광만이 광 센서(PSL)의 센서 화소(SPXL)들에 도달할 수 있다. 센서 화소(SPXL)들은 수신되는 반사광에 대응하는 전기적 신호, 예를 들어 전압 신호를 출력할 수 있다.
상술한 바와 같이 본 발명에 따른 표시 장치(10')는 발광 소자층(LDL), 광 센서(PSL) 및 차광층(PHL)을 포함하는 지문 센서를 구비한다. 발광 소자층(LDL)은 광 감지 방식 센서의 광원으로도 기능할 수 있는 발광 소자(LD)들을 포함할 수 있다. 복수의 발광 소자(LD)들은 각각의 화소 영역(PXA)에 적어도 하나가 배치될 수 있다. 광 센서(PSL)는 발광 소자층(LDL)으로부터 방출되어 표시 장치(10)의 상부에 위치한 물체(예를 들어, 손가락의 지문 영역)로부터 반사된 반사광을 수광하는 센서 화소(SPXL)들을 포함할 수 있다. 차광층(PHL)은 발광 소자층(LDL)과 광 센서(PSL)의 사이에 배치되어 반사광을 선택적으로 투과시키는 핀홀(PIH)들을 포함할 수 있다.
도 5는 본 발명의 일 실시 예에 따른 광 센서와 지문 검출부의 구성을 나타낸 평면도이다.
도 5를 참조하면, 광 센서(PSL)는 센서 화소(SPXL)들의 어레이를 포함할 수 있다. 일 실시 예에서, 센서 화소(SPXL)들은 2차원 어레이로 배열될 수 있으나, 이로써 한정되지 않는다. 각각의 센서 화소(SPXL)는 입사되는 광을, 그 광량에 따라 전하로 광전 변환하는 광전 소자를 포함할 수 있다. 센서 화소(SPXL)들의 구체적인 구조는 이하에서 도 6을 참조하여 상세히 설명한다.
지문 검출부(220)는 수평 구동부(221), 수직 구동부(222) 및 제어부(223)를 포함할 수 있다.
수평 구동부(221)는 구동선들(H1 내지 Hn)을 통해 센서 화소(SPXL)들에 연결될 수 있다. 수평 구동부(221)는 시프트 레지스터나 어드레스 디코더 등으로 구성될 수 있다. 다양한 실시 예에서, 수평 구동부(221)는 센서 화소(SPXL)들 중 선택된 센서 화소(SPXL)들을 구동하기 위하여 구동 신호를 인가할 수 있다. 예를 들어, 수평 구동부(221)는 센서 화소행 단위로 구동 신호를 인가할 수 있다. 도시되진 않았지만, 수평 구동부(221)는 센서 화소(SPXL)들에 저장되어 있는 불필요한 전하를 리셋하기 위한 리셋부를 포함할 수 있다.
수평 구동부(221)에 의해 선택되고 구동된 센서 화소(SPXL)들은 센서 화소(SPXL)들에 마련되는 광전 소자를 이용하여 광을 감지하고, 감지된 광에 대응하는 전기적 신호, 예를 들어 전압 신호를 출력한다. 이렇게 출력되는 전기적 신호는 예를 들어 아날로그 신호일 수 있다.
수직 구동부(222)는 신호선들(V1 내지 Vm)을 통해 센서 화소(SPXL)들에 연결될 수 있다. 수직 구동부(222)는 센서 화소(SPXL)들로부터 출력되는 신호에 대한 처리를 수행할 수 있다.
수직 구동부(222)는 예를 들어 수신되는 전기적 신호로부터 노이즈를 제거하기 위한 CDS(Correlated Double Sampling) 처리를 수행할 수 있다. 또한, 수직 구동부(222)는 센서 화소(SPXL)들로부터 수신되는 아날로그 신호를 디지털 신호로 변환할 수 있다. 일 실시 예에서, 아날로그-디지털 변환 장치는 센서 화소열마다 각각 마련되어, 센서 화소열로부터 수신되는 아날로그 신호들을 병렬적으로 처리할 수 있다.
수직 구동부(222)는 시프트 레지스터나 어드레스 디코더 등에 의해 더 구성될 수 있다. 수직 구동부(222)는 예를 들어, 센서 화소열에 대응하는 처리 회로, 예를 들어 아날로그-디지털 변환 장치를 순서대로 선택할 수 있다. 수직 구동부(222)에 의해 선택된 처리 회로로부터 처리된 전기적 신호, 예를 들어 디지털 신호가 출력될 수 있다.
제어부(223)는, 각종의 타이밍 신호를 생성하는 타이밍 제너레이터 등에 의하고 구성되고, 해당 타이밍 제너레이터에 의해 생성된 타이밍 신호들에 기초하여 수평 구동부(221) 및 수직 구동부(222)를 제어할 수 있다.
다양한 실시 예에서, 제어부(223)는 수직 구동부(222)로부터 수신되는 전기적 신호, 예를 들어 전기적 신호로부터 이미지 데이터를 생성하고, 생성된 이미지 데이터의 처리를 수행할 수 있다. 또한, 다양한 실시 예에서, 제어부(223)는 처리된 이미지 데이터로부터 지문을 검출하거나, 검출된 지문을 인증 및/또는 외부로 전송할 수 있다. 그러나, 이미지 데이터의 생성 및 지문 검출은 제어부(223)에 의해 수행되지 않고, 외부의 호스트 프로세서 등에 의해 수행될 수 있다. 이러한 실시 예에서, 제어부(223)는 수직 구동부(222)로부터 수신되는 전기적 신호, 예를 들어 디지털 신호를 외부의 호스트 프로세서로 직접 전달하거나, 패널 구동부(210) 등을 경유하여 전달할 수 있다.
도 6은 도 5에 도시된 센서 화소들의 일 실시 예를 나타낸 회로도이다. 도 6에서는 3-트랜지스터 구조의 센서 화소(SPXL)로서, x번째 센서 화소행과 x번째 센서 화소열에 배치되는 센서 화소(SPXL)를 도시한다.
도 6을 참조하면, 센서 화소(SPXL)는 광전 소자의 일 예로써, 포토 다이오드(PD), 전송 트랜지스터(TRTX), 리셋 트랜지스터(TRRX) 및 증폭 트랜지스터(TRAMP)를 포함한다. 도 6에서는 트랜지스터들이 N타입 트랜지스터인 예가 도시되지만, 다양한 실시 예에서 트랜지스터들 중 적어도 일부는 P타입으로 구성될 수 있으며, 그에 대응하여 센서 화소(SPXL)의 회로 구조가 다양하게 변형될 수 있다.
포토 다이오드(PD)의 애노드 전극은 접지된다. 전송 트랜지스터(TRTX)는 포토 다이오드(PD)의 캐소드 전극과 제1 노드(N1) 사이에 접속되고, 게이트 전극이 수평 구동부(221)에 접속된다. 전송 트랜지스터(TRTX)는 구동선(Hx)에 의해 구동 신호가 인가될 때 턴-온되어 포토 다이오드(PD)에서 광전 변환된 전하를 전하 전압 변환부인 제1 노드(N1)로 전달하는 전송 게이트부로서 동작한다.
리셋 트랜지스터(TRRX)는 리셋 전원(VRESET)과 제1 노드(N1) 사이에 접속되고, 게이트 전극을 통해 리셋 신호를 인가받을 수 있다. 리셋 신호가 인가될 때, 리셋 트랜지스터(TRRX)는 턴-온되어 제1 노드(N1)의 전압을 리셋 전원(VRESET)의 전압으로 재설정할 수 있다.
증폭 트랜지스터(TRAMP)는 리셋 전원(VRESET)과 신호선(Vx) 사이에 접속되고, 게이트 전극이 제1 노드(N1)에 접속된다. 증폭 트랜지스터(TRAMP)는 제1 노드(N1)의 전압에 대응하는 신호를 신호선(Vx)에 출력하는 증폭기로서 동작한다.
다양한 실시 예에서, 센서 화소(SPXL)의 구조는 상술한 것으로 한정되지 않으며, 센서 화소(SPXL)는 예를 들어 4-트랜지스터 구조 등으로 다양하게 변형될 수 있다.
도 7은 도 6에 도시된 센서 화소의 일 실시 예에 따른 측단면도이다. 구체적으로, 도 7은 센서 화소(SPXL) 내에 포함되는 하나의 트랜지스터(TR)(예를 들어, 전송 트랜지스터(TRTX))와 포토 다이오드(PD)에 대한 측단면도를 도시한다.
도 7을 참조하면, 센서 화소(SPXL)는 기판(711)과 기판(711)의 일면(예를 들어, 상부면)에 순차적으로 적층되는 버퍼층(712), 회로 소자층(BPL), 광전 소자층(PDL) 및 평탄화층(770)을 포함할 수 있다.
기판(711)은 광 센서(PSL)의 베이스 기재로서, 유리 또는 강화 유리를 포함한 경성 기판(rigid substrate), 또는 플라스틱 재질의 가요성 기판(flexible substrate)일 수 있다. 다만, 기판(711)의 재질이 이에 한정되지는 않으며, 기판(711)은 다양한 물질로 구성될 수 있다.
기판(711) 상에는 버퍼층(712)이 배치될 수 있다. 버퍼층(712)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)의 단일층 또는 다중층으로 구성될 수 있다.
버퍼층(712) 상에는 트랜지스터(TR)가 배치될 수 있다. 트랜지스터(TR)는 IGZO(indium gallium zinc oxide)계 물질로 이루어진 산화물 박막 트랜지스터(Oxide TFT), LTPS(Low Temperature Polycrystalline Silicon), 비정질 실리콘 박막 트랜지스터(a-Si TFT) 중 하나일 수 있다. 트랜지스터(TR)는 예를 들어 다음과 같은 구조를 가질 수 있다.
버퍼층(712) 상에 액티브 패턴(721)이 제공될 수 있다. 액티브 패턴(721)은 전자가 이동하는 채널 영역(721a)과 채널 영역(721a)의 일측 및 타측에 각각 형성되는 소스 영역(721b)과 드레인 영역(721c)을 포함할 수 있다.
액티브 패턴(721) 상에는 게이트 절연층(722)이 배치될 수 있다. 게이트 절연층(722)은 한 층 이상의 무기막 및/또는 유기막을 포함할 수 있다. 게이트 절연층(722)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)의 단일층 또는 다중층으로 이루어질 수 있다. 게이트 절연층(722)을 구성하는 물질은 상술한 것으로 한정되지 않으며, 게이트 절연층(722)은 SiOx, SiNx, SiON, SiOF, AlOx 등의 무기 절연물질 또는 유기 절연물질을 포함할 수 있다. 게이트 절연층(722)은 액티브 패턴(721)과 후술되는 게이트 전극(723)을 절연시킬 수 있다.
게이트 절연층(722) 상에는 게이트 전극(723)이 배치된다. 게이트 전극(723)은 액티브 패턴(721)의 채널 영역(721a)에 대응되도록 배치될 수 있다. 트랜지스터(TR)가 예를 들어 전송 트랜지스터(TRTX)인 경우, 게이트 전극(723)은 구동선(Hx)과 전기적으로 연결될 수 있다. 예를 들어 구동선(Hx)은 게이트 전극(723)과 동일한 레이어 상에 제공되며, 게이트 전극(723)은 구동선(Hx)으로부터 연장될 수 있다.
게이트 전극(723)은 도전성 물질로 구성된 단일층 또는 다중층일 수 있다. 게이트 전극(723)은 예를 들어 Ti, Cu, Mo, Al, Au, Cr, TiN, Ag, Pt, Pd, Ni, Sn, Co, Rh, Ir, Fe, Ru, Os, Mn, W, Nb, Ta, Bi, Sb, Pb 등으로 구성될 수 있다. 게이트 전극(723)은 예를 들어 MoTi, AlNiLa의 합금으로 구성될 수 있다. 게이트 전극(723)은 예를 들어 Ti/Cu, Ti/Au, Mo/Al/Mo, ITO/Ag/ITO, TiN/Ti/Al/Ti, TiN/Ti/Cu/Ti 등으로 구성된 다중층일 수 있다.
게이트 전극(723) 상에는 층간 절연층(724)이 배치될 수 있다. 층간 절연층(724)은 한 층 이상의 무기막 및/또는 유기막을 포함할 수 있다. 일 예로, 층간 절연층(724)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)의 단일층 또는 다중층으로 이루어질 수 있다.
층간 절연층(724)에는 소스 전극(725a)과 드레인 전극(725b)을 각각 액티브 패턴(721)의 소스 영역(721b) 및 드레인 영역(721c)에 연결하기 위한 컨택홀들이 형성될 수 있다.
층간 절연층(724) 상에는 도전성 물질로 이루어진 소스 전극(725a)과 드레인 전극(725b)이 배치될 수 있다. 소스 전극(725a)과 드레인 전극(725b)은 층간 절연층(724)의 컨택홀들을 통해 액티브 패턴(721)의 소스 영역(721b) 및 드레인 영역(721c)에 각각 전기적으로 연결될 수 있다.
소스 전극(725a)과 드레인 전극(725b) 상에는 제1 보호층(730)이 배치된다. 제1 보호층(730)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)의 단일층 또는 다중층으로 이루어질 수 있다.
제1 보호층(730) 상에는 광전 소자(PD)의 하부 전극(741)이 배치된다. 하부 전극(741)은 제1 보호층(730)에 구비된 컨택홀을 통해 트랜지스터(TR)의 소스 전극(725a)과 연결될 수 있다.
하부 전극(741)은 광전 소자(PD)의 특성에 따라 몰리브덴(Mo)과 같은 불투명한 금속이나 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide)와 같은 투명한 산화물로 이루어질 수 있다.
본 발명의 다양한 실시 예에서, 광전 소자(PD)는 PIN 다이오드로 구성될 수 있다. 이러한 실시 예에서, 하부 전극(741) 상에는 N형의 불순물이 포함된 N(Negative)형 반도체층(742), 불순물이 포함되지 않은 I(Intrinsic)형 반도체층(743), P형의 불순물이 포함된 P(Positive)형 반도체층(744)이 적층된 핀층(PIN)이 배치된다.
I형 반도체층(743)은 N형 반도체층(742) 및 P형 반도체층(744)보다 상대적으로 두껍게 형성될 수 있다. 핀층(PIN)은 외부로부터 입사되는 광을 전기적인 신호로 변환할 수 있는 물질을 포함하도록 이루어지며, 예를 들어 a-Se, HgI2, CdTe, PbO, PbI2, BiI3, GaAs, Ge와 같은 물질들을 포함할 수 있다.
핀층(PIN) 상에는 상부 전극(745)이 배치된다. 상부 전극(745)은 광전 소자(PD)의 특성에 따라 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide)와 같은 투명의 도전성 물질로 구성될 수 있다.
핀층(PIN) 상에 배치된 상부 전극(745)의 단부는 핀층(PIN)의 단부와 일치되지 않도록 핀층(PIN)보다 작은 면적으로 핀층(PIN)의 내측면에 형성될 수 있다. 즉 상부 전극(745)은 핀층(PIN)의 가장자리부가 노출되는 인셋(Inset) 구조를 갖도록 배치될 수 있다. 이렇게 핀층(PIN) 상부의 상부 전극(745)을 인셋 구조로 배치함으로써 광전 소자(PD)의 누설 전류(Leakage Current)를 감소시킬 수 있게 된다.
상부 전극(745) 상에는 제2 보호층(750)이 배치된다. 제2 보호층(750)은 기판(711) 전면에 걸쳐 형성될 수 있다. 제2 보호층(750)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)의 단일층 또는 다중층으로 이루어질 수 있다.
상기와 같이 PIN 다이오드로 구성되는 광전 소자(PD)는 외부 광을 감지하여 전기적 신호로 변환 및 출력할 수 있다. 구체적으로, 핀층(PIN)에 특정 영역(예를 들어, 가시광 영역)의 광이 조사되면, I형 반도체층(743)이 P형 반도체층(744)과 N형 반도체층(742)에 의해 공핍(Depletion) 되어 내부에 전기장이 발생하게 된다. 광에 의해 생성되는 정공과 전자는 전기장에 의해 드리프트(Drift)되어, P형 반도체층(744)과 N형 반도체층(742)에서 수집된다.
제2 보호층(750) 상에는 바이어스 전극(760)이 형성될 수 있다. 바이어스 전극(760)은 제2 보호층(750)에 형성된 컨택홀을 통해 광전 소자(PD)의 상부 전극(745)과 전기적으로 연결될 수 있다. 바이어스 전극(760)은 도 6에 도시된 센서 화소(SPXL)의 회로 구조에 따라 접지되거나 임의의 전압에 연결될 수 있다.
본 발명의 다양한 실시 예에서, 제2 보호층(750)과 바이어스 전극(760) 사이에는 자기 조립 단분자층(Self Assembled Monolayer; SAM)이 형성될 수 있다. 자기 조립 단분자층(SAM)은 제2 보호층(750) 등의 표면에 화학 결합하는 헤드 그룹(head group)과 헤드 그룹에 연결된 탄소 체인을 포함하는 소수성 말단부를 포함할 수 있다.
예를 들어, 자기 조립 단분자층(SAM)은 트리클로로알킬실란(trichloroalkylsilane), 디클로로디알킬실란(dichlorodialkylsilane), 클로로트리알킬실란(chlorotrialkylsilane), 트리클로로퍼플루오로옥틸실란(Trichloro(1H,1H,2H,2H-perfluorooctyl)silane), 헥사메틸디실록산(Hexamethyldisiloxane), 알킬실록산(alkylsiloxane), 알칸싸이올(alkanethiol), 알칸인산(Alkanephosphonic Acid), 알칸트리클로로실란(alkanetrichlorosilane), 및 알칸트리알콕시실란(alkanetrialkoxysilane) 중 선택되는 적어도 하나의 물질을 이용하여 형성될 수 있다.
예를 들어, 자기 조립 단분자층(SAM)은 광을 투과시키는 투명한 물질로 형성될 수 있다. 투명한 물질은, 예를 들어, 에톡시실란(ethoxysilane), 메톡시실란(methoxysilane) 등을 포함하는 헤드 그룹 및 헤드 그룹에 연결된 탄소 체인을 포함하는 소수성 말단부를 포함하는 실리콘 화합물일 수 있다.
자기 조립 단분자층(SAM)은 도포법, 인쇄법, 증착법 등의 방법으로 형성될 수 있다. 예를 들어, 자기 조립 단분자층(SAM)은 공유 결합, 수소 결합, 화학적 흡착 등의 결합이 가능한 작용기를 갖는 화합물을 화학 기상 증착법(Chemical Vapor Deposition, CVD) 등을 통해 제2 보호층(750) 상에 증착할 때, 화합물이 제2 보호층(750) 상에서 자기 정렬함으로써 형성될 수 있다.
상술한 바와 같이, 자기 조립 단분자층(SAM)의 말단부는 소수성을 가질 수 있다. 그에 따라, 자기 조립 단분자층(SAM)은 수분과 반응하지 않으며, 습식 식각에 대한 강건함을 갖는다. 대신에, 자기 조립 단분자층(SAM)의 헤드 그룹은 산소 플라즈마 처리 등을 통해 제2 보호층(750) 등과 용이하게 분리될 수 있다.
바이어스 전극(760) 상에는 평탄화층(770)이 더 배치될 수 있다. 평탄화층(770)은 실질적으로 평탄한 상면을 가질 수 있으며, 광 센서(PSL)의 표면 평탄도를 향상시키는 역할을 수행할 수 있다. 이러한 평탄화층(770)은 유기 물질 또는 무기 물질 등을 포함할 수 있다. 예를 들어, 평탄화층(770)은 유기 물질로써, 평탄화층(770)은 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 폴리아미드계 수지, 실롯산계 수지, 아크릴계 수지, 에폭시계 수지 등으로 구성될 수 있다.
이하에서는 도 7에 도시된 본 발명의 일 실시 예에 따른 센서 화소(SPXL)의 제조 방법을 구체적으로 설명한다.
도 8 내지 도 15는 센서 화소의 제조 방법을 설명하기 위한 도면들이다. 특히, 도 8 내지 도 15는 센서 화소(SPXL) 내의 광전 소자층(PDL)의 형성 과정을 도시한다.
이하에서 설명하는 각 층에 대한 형성 방법은 일반적으로 알려진 증착(Deposition), 포토레지스트 도포(PR Coating), 노광(Exposure), 현상(Develop), 식각(Etch), 포토레지스트 박리(PR Strip)를 포함하는 포토리소그래피(Photolithography) 공정들이 이용될 수 있다. 이러한 공정들에 대한 상세한 설명은 생략한다. 예를 들어 증착의 경우 금속 재료일 경우에는 스퍼터링(Sputtering), 반도체나 절연막인 경우에는 플라즈마 화학증착(Plasma Enhanced Vapor Deposition; PECVD)과 같은 방법이 각각 적용될 수 있다. 또한, 식각의 경우 재료에 따라 건식 식각 및 습식 식각이 선택적으로 사용될 수 있다.
먼저, 도 8에 도시된 것과 같이 기판(711) 상에 버퍼층(712)과 회로 소자층(BPL)이 형성된다. 버퍼층(712)은 필요에 따라 선택적으로 형성될 수 있으며, 실시 예에 따라 버퍼층(712)이 형성되지 않을 수 있다. 버퍼층(712) 상에는 액티브 패턴(721), 게이트 절연층(722), 게이트 전극(723), 층간 절연층(724), 소스 전극(725a) 및 드레인 전극(725b)이 순차적으로 적층될 수 있다.
회로 소자층(BPL)의 상단에는 제1 보호층(730)이 형성될 수 있다. 제1 보호층(730)은 회로 소자층(BPL)이 형성된 기판(711)의 전면을 커버하도록 형성될 수 있다. 제1 보호층(730)에는 소스 전극(725a)에 대응하는 컨택홀이 형성될 수 있다. 이러한 제1 보호층(730)은 예를 들어, 제1 보호층(730)을 구성하는 경화 물질을 회로 소자층(BPL)의 상단부에 도포하고, 경화 물질 상에 개구부를 갖는 마스크를 위치시킨 후, 자외선을 조사하여 개구부에 의해 노출된 경화 물질을 경화시키고, 경화된 경화 물질을 제외한 나머지 경화 물질을 제거함으로써 형성될 수 있다. 경화 물질의 도포는 예를 들어 제팅(jetting) 방식으로 수행될 수 있으나, 이로써 한정되지 않는다. 제1 보호층(730)의 형성 방법은 상술한 것으로 한정되지 않는다.
제1 보호층(730) 상에는 제1 보호층(730)의 컨택홀을 통해 소스 전극(725a)과 연결되는 광전 소자(PD)의 하부 전극(741)이 형성된다. 또한, 하부 전극(741)을 포함한 기판(711)의 전면을 덮도록 N형 반도체막(742'), I형 반도체막(743') 및 P형 반도체막(744')을 포함하는 핀막(PIN')과 상부 전극막(745')이 순차적으로 적층된다.
다음으로, 도 9에 도시된 바와 같이, 마스크 공정 등을 통해 상부 전극막(745')을 패터닝하여 상부 전극(745)을 형성하고, 핀막(PIN')을 패터닝하여 핀층(PIN)을 형성할 수 있다. 일 실시 예에서, 패터닝은 식각액을 이용한 습식 식각 방식으로 수행될 수 있다.
일 실시 예에서, 상부 전극(745)과 핀층(PIN)의 단부는 서로 일치하지 않고, 상부 전극(745)이 핀층(PIN)보다 좁은 면적을 가지도록 패터닝될 수 있다. 이와 같이 상부 전극(745)이 핀층(PIN)의 내층에 형성되어 핀층(PIN)의 가장 자리를 노출시키는 인셋 구조로 형성되면, 광전 소자(PD)의 누설 전류가 최소화될 수 있다.
패터닝된 핀층(PIN)은 하부 전극(741) 및 상부 전극(745)과 함께 PIN 다이오드형 광전 소자(PD)를 구성할 수 있다.
다음으로, 도 10에 도시된 바와 같이, 광전 소자(PD)의 상부 전극(745)에 제2 보호층(750)이 형성된다. 제2 보호층(750)의 형성 방법은 제1 보호층(730)의 형성 방법과 동일할 수 있다. 이에 대한 구체적인 설명은 생략한다.
다음으로, 도 11에 도시된 바와 같이, 제2 보호층(750) 상에 자기 조립 단분자막(SAM')이 형성된다. 자기 조립 단분자막(SAM')은 제2 보호층(750)의 표면과 상호 작용하여 제2 보호층(750)의 표면과 공유 결합, 수소 결합, 화학적 흡착 등의 결합이 가능한 작용기(즉, 헤드 그룹)을 갖는 화합물을 제2 보호층(750)에 제공할 때, 화합물이 제2 보호층(750) 상에서 자기 정렬함으로써 형성될 수 있다.
자기 조립 단분자막(SAM')은 액상 또는 기상으로 제2 보호층(750) 상에 제공될 수 있다. 예를 들어, 자기 조립 단분자막(SAM')은 자기 조립 화합물을 포함하는 용액을 제2 보호층(750) 상에 도포함으로써 제2 보호층(750) 상에 제공될 수 있다. 화합물 포함 용액은 예를 들어, 촉매로써 물을 포함할 수 있다.
또는, 자기 조립 단분자막(SAM')은 제2 보호층(750)이 형성된 기판(711)을 자기 조립 화합물과 함께 저압(예를 들어, 약 500Pa 이하)의 진공 챔버에 넣음으로써 제2 보호층(750) 상에 제공될 수 있다. 여기서, 진공 챔버 내의 공기를 밖으로 내보낸 후, 화합물이 제2 보호층(750) 상에 자기 조립될 수 있도록 촉매로서 수증기가 투입될 수 있다. 수증기는 챔버 내 압력이 약 500Pa을 유지하는 양으로 투입될 수 있다.
다음으로, 도 12에 도시된 바와 같이, 상부 전극(745)에 대응되는 영역에 배치된 자기 조립 단분자막(SAM')과 제2 보호층(750)에, 상부 전극(745)의 일부 영역이 노출되도록 컨택홀이 형성된다. 컨택홀은 형성하기 위하여, 먼저 자기 조립 단분자막(SAM')을 패터닝하는 공정과 제2 보호층(750)을 패터닝하는 공정이 순차적으로 수행될 수 있다.
구체적으로, 상부 전극(745)에 대응하는 영역에서 개구를 갖는 마스크(예를 들어, 포토 레지스트)가 자기 조립 단분자막(SAM') 상에 형성될 수 있다. 이후에 자기 조립 단분자막(SAM')을 식각하기 위한 제1 식각 공정 및 제2 보호층(750)을 식각하기 위한 제2 식각 공정이 수행될 수 있다. 제1 식각 공정은 예를 들어, 산소 플라즈마 공정 등의 건식 식각으로 수행될 수 있다. 제2 식각 공정은 예를 들어 습식 식각으로 수행될 수 있다. 이후 스트립(strip) 공정 등을 통하여 자기 조립 단분자막(SAM') 상에서 마스크가 제거될 수 있다. 다만, 컨택홀의 생성 공정은 상술한 것으로 한정되지 않는다.
컨택홀이 생성된 이후에, 기판(711)은 세정될 수 있다. 기판(711)은 탈이온수 또는 순수 등의 세정액으로 세정될 수 있다. 예를 들어, 세정액으로서 BOE(buffered oxide etchant)가 사용될 수 있다. 세정에 의해 컨택홀에 의해 노출된 상부 전극(745) 상의 마스크 잔여물 및 기타 불순물 등이 제거될 수 있다. 또한, 세정에 의해 컨택홀 둘레의 불균일하게 식각된 부분들이 균일하게 정리될 수 있다.
제2 보호층(750)을 구성하는 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)은 세정 공정시 세정액으로 사용되는 BOE 등에 의해 쉽게 부식될 수 있다. 그에 따라 세정 공정 시에 식각된 제2 보호층(750)을 통해 핀층(PIN)의 측면 일부가 외부로 노출되어, 누설 전류가 발생할 수 있다. 본 발명에서는, 세정 공정 이전에 제2 보호층(750) 상에 습식 식각에 강건한 자기 조립 단분자막(SAM')을 형성함으로써, 세정 공정에서의 제2 보호층(750)의 손상을 방지할 수 있다.
다음으로, 도 13에 도시된 바와 같이, 제2 보호층(750)의 컨택홀을 통해 광전 소자(PD)의 상부 전극(745)과 연결되는 바이어스 전극(760)이 형성된다. 이후에, 도 14에 도시된 바와 같이, 기판(711)을 산소 플라즈마 처리하면, 바이어스 전극(760)이 형성되지 않은 영역에서 노출된 자기 조립 단분자막(SAM')이 식각된다. 제2 보호층(750)과 바이어스 전극(760) 사이에는 플라즈마 처리에 의해 식각되지 않은 잔여 자기 조립 단분자막(SAM')이 자기 조립 단분자층(SAM)을 형성할 수 있다.
추가적으로, 도 15에 도시된 바와 같이, 평탄화층(770)이 더 형성될 수 있다. 실시 예에 따라, 평탄화층(770)을 형성하기 이전에, 바이어스 전극(760)이 형성된 제2 보호층(750)을 커버하는 제3 보호층(미도시) 등이 더 형성될 수 있다.
도 16은 광 센서의 구동 전압에 따른 PIN 다이오드의 누설 전류를 나타낸 그래프이다.
구체적으로, 도 16은 본 발명과 같이 자기 조립 단분자막(SAM')을 형성하지 않고, 제2 보호층(750)에 컨택홀을 형성하고 세정 공정을 진행하는 경우와, 본 발명과 같이 제2 보호층(750) 상에 자기 조립 단분자막(SAM')을 형성한 이후에 컨택홀 형성 및 세정 공정을 진행하는 경우에, 광전 소자(PD)로써 PIN 다이오드의 구동 전압(V_Diode) 별 누설 전류(I_leakage)를 나타낸다.
PIN 다이오드는 일반적으로 -7 내지 -3V로 구동될 수 있다. 도 7 내지 도 15를 함께 참조하면, 자기 조립 단분자막(SAM')이 형성되지 않은 상태에서, 제2 보호층(750)에 컨택홀을 형성하고 BOE 세정 공정이 수행되면, 세정액과의 화학 반응에 의해 제2 보호층(750)의 일부가 부식될 수 있다. 이때, PIN 다이오드의 핀층(PIN) 일부가 노출되거나 적어도 제2 보호층(750)의 두께가 감소되면, PIN 다이오드의 구동 시에 노출된 영역으로 전류가 누설될 수 있다. 이러한 실시 예에서, 제1 그래프(1)와 같이 상당량의 누설 전류(I_leakage)가 발생할 수 있다. 누설 전류(I_leakage)는 PIN 다이오드의 센싱 전류에 대하여 노이즈로 작용하여, 센싱 정확도가 감소될 수 있다.
본 발명에서, 제2 보호층(750) 상에 자기 조립 단분자막(SAM')을 형성한 이후에 컨택홀 및 세정 공정을 진행하면, 습식 식각에 강건한 자기 조립 단분자막(SAM')에 의해 제2 보호층(750)이 세정액에 노출되지 않아 부식이 방지된다. 그러면, 제2 그래프(2)와 같이 PIN 다이오드의 구동 시에 누설 전류(I_leakage)가 감소되고, 결과적으로 센싱 정확도가 향상될 수 있다.
본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구의 범위에 의하여 나타내어지며, 특허청구의 범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 표시 장치
110: 표시 패널
200: 구동 회로
210: 패널 구동부
220: 지문 검출부
AA: 표시 영역
NA: 비표시 영역
PXL: 화소
SPXL: 센서 화소

Claims (20)

  1. 기판;
    상기 기판 상에 배치되고, 회로 소자가 형성된 회로 소자층;
    상기 회로 소자층 상에 배치되고, 상기 회로 소자와 연결되는 광전 소자;
    상기 광전 소자를 커버하는 보호층;
    상기 보호층 상에 배치되는 자기 조립 단분자층; 및
    상기 자기 조립 단분자층 상에 배치되고, 상기 보호층 및 상기 자기 조립 단분자층에 형성된 컨택홀을 통해 상기 광전 소자와 연결되는 바이어스 전극을 포함하는, 광 센서.
  2. 제1항에 있어서, 상기 광전 소자는,
    상기 회로 소자에 연결되는 하부 전극;
    상기 하부 전극 상에 배치된 핀(PIN)층; 및
    상기 핀층 상에 배치되고 상기 바이어스 전극에 연결되는 상부 전극을 포함하고,
    상기 보호층은 상기 상부 전극을 커버하고,
    상기 바이어스 전극은 상기 보호층에 형성된 컨택홀을 통해 상기 상부 전극에 연결되는, 광 센서.
  3. 삭제
  4. 삭제
  5. 제2항에 있어서, 상기 핀층은,
    상기 하부 전극 상에 배치되는 N형 반도체층;
    상기 N형 반도체층 상에 형성되는 I형 반도체층; 및
    상기 I형 반도체층 상에 형성되는 P형 반도체층을 포함하는, 광 센서.
  6. 제1항에 있어서, 상기 회로 소자층은,
    채널 영역 및 채널 영역 양측의 소스 영역과 드레인 영역을 포함하는 액티브 패턴;
    상기 액티브 패턴을 커버하는 게이트 절연층;
    상기 게이트 절연층 상에 상기 채널 영역과 적어도 일부가 중첩되도록 형성되는 게이트 전극;
    상기 게이트 전극을 커버하는 층간 절연층;
    상기 층간 절연층 상에 형성되고 컨택홀을 통해 상기 소스 영역 및 상기 드레인 영역에 각각 연결되는 소스 전극 및 드레인 전극; 및
    상기 소스 전극 및 상기 드레인 전극을 커버하는 보호층을 포함하는, 광 센서.
  7. 제1항에 있어서,
    상기 광전 소자층 상에 형성되는 평탄화층을 더 포함하는, 광 센서.
  8. 기판 상에 적어도 하나의 회로 소자들을 포함하는 회로 소자층을 형성하는 단계;
    상기 회로 소자층 상에 상기 회로 소자와 연결되는 광전 소자를 형성하는 단계;
    상기 광전 소자를 커버하는 보호층을 형성하는 단계;
    상기 광전 소자 상에 자기 조립 단분자막을 형성하는 단계;
    상기 자기 조립 단분자막 및 상기 보호층에 컨택홀을 형성하는 단계; 및
    상기 컨택홀을 통해 상기 광전 소자와 연결되는 바이어스 전극을 형성하는 단계를 포함하는, 광 센서의 제조 방법.
  9. 제8항에 있어서, 상기 컨택홀을 형성하는 단계 이후에,
    상기 기판을 세정하는 단계를 더 포함하는, 광 센서의 제조 방법.
  10. 제9항에 있어서, 상기 바이어스 전극을 형성하는 단계 이후에,
    상기 기판을 산소 플라즈마 처리하는 단계를 더 포함하는, 광 센서의 제조 방법.
  11. 제10항에 있어서,
    상기 산소 플라즈마 처리에 의해, 상기 바이어스 전극이 형성되지 않은 영역에서 상기 자기 조립 단분자막이 식각되는, 광 센서의 제조 방법.
  12. 제10항에 있어서, 상기 기판을 산소 플라즈마 처리하는 단계 이후에,
    상기 바이어스 전극을 커버하는 평탄화층을 형성하는 단계를 더 포함하는, 광 센서의 제조 방법.
  13. 제8항에 있어서, 상기 광전 소자를 형성하는 단계는,
    상기 회로 소자에 연결되는 하부 전극을 형성하는 단계;
    상기 하부 전극 상에 N형 반도체층, I형 반도체층 및 P형 반도체층을 포함하는 핀막을 형성하는 단계;
    상기 핀막 상에 상부 전극막을 형성하는 단계; 및
    상기 핀막과 상기 상부 전극막을 패터닝하여 핀층 및 상부 전극을 각각 형성하는 단계를 포함하는, 광 센서의 제조 방법.
  14. 제13항에 있어서, 상기 컨택홀을 형성하는 단계는,
    상기 자기 조립 단분자막 상에 상기 상부 전극에 대응하는 영역에서 개구를 갖는 마스크를 형성하는 단계;
    상기 기판을 건식 식각 처리하는 제1 식각 단계;
    상기 기판을 습식 식각 처리하는 제2 식각 단계; 및
    상기 마스크를 제거하는 단계를 포함하는, 광 센서의 제조 방법.
  15. 화소들을 포함하는 표시 패널; 및
    상기 표시 패널의 일면에 배치되고 복수의 센서 화소들을 포함하는 광 센서를 포함하되,
    상기 센서 화소들 각각은,
    제1 기판;
    상기 제1 기판 상에 배치되고, 상기 센서 화소들을 구성하는 제1 회로 소자가 형성된 제1 회로 소자층; 및
    상기 제1 회로 소자층 상에 배치되고, 상기 제1 회로 소자와 연결되는 광전 소자;
    상기 광전 소자를 커버하는 제1 보호층;
    상기 제1 보호층 상에 배치되는 자기 조립 단분자층; 및
    상기 자기 조립 단분자층 상에 배치되고, 상기 보호층 및 상기 자기 조립 단분자층에 형성된 컨택홀을 통해 상기 광전 소자와 연결되는 바이어스 전극을 포함하는, 표시 장치.
  16. 제15항에 있어서, 상기 광전 소자는,
    상기 회로 소자에 연결되는 하부 전극;
    상기 하부 전극 상에 배치된 핀(PIN)층; 및
    상기 핀층 상에 배치되고 상기 바이어스 전극에 연결되는 상부 전극을 포함하고,
    상기 제1 보호층은 상기 상부 전극을 커버하고,
    상기 바이어스 전극은 상기 제1 보호층에 형성된 컨택홀을 통해 상기 상부 전극에 연결되는, 표시 장치.
  17. 삭제
  18. 삭제
  19. 제15항에 있어서, 상기 표시 패널은,
    제2 기판;
    상기 제2 기판의 일면에 배치되고 상기 화소들을 구성하는 제2 회로 소자가 형성된 제2 회로 소자층;
    상기 제2 회로 소자층 상에 형성되고, 상기 화소들을 구성하는 발광 소자들이 형성된 발광 소자층; 및
    상기 발광 소자층 상에 형성되는 제2 보호층을 포함하는, 표시 장치.
  20. 제19항에 있어서, 상기 표시 패널은,
    상기 제2 기판과 상기 제2 회로 소자층 사이에 배치되고, 입사되는 광을 선택적으로 통과시키는 개구부들이 형성된 차광층을 더 포함하는, 표시 장치.
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