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KR102684977B1 - 반도체 발광소자 제조방법 - Google Patents

반도체 발광소자 제조방법 Download PDF

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KR102684977B1 KR1020190081791A KR20190081791A KR102684977B1 KR 102684977 B1 KR102684977 B1 KR 102684977B1 KR 1020190081791 A KR1020190081791 A KR 1020190081791A KR 20190081791 A KR20190081791 A KR 20190081791A KR 102684977 B1 KR102684977 B1 KR 102684977B1
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Abstract

본 발명의 일 실시예는, 제1 기판 상에 개별화된 복수의 발광셀을 형성하는 단계; 상기 복수의 발광셀을 덮도록 상기 복수의 발광셀의 두께 보다 두꺼운 두께로 절연물질을 적층하여 제1 평탄화층을 형성하는 단계; 상기 제1 평탄화층을 덮어 평탄한 상면을 갖도록 포토레지스트를 도포하고, 상기 포토레지스트를 소프트 베이킹(soft baking)하여 제2 평탄화층을 형성하는 단계; 및 상기 제1 평탄화층 중 상기 복수의 발광셀 상에 위치한 부분이 노출되도록 상기 제2 평탄화층을 소정의 깊이로 건식 식각하는 단계 - 상기 제2 평탄화층 중 상기 복수의 발광셀 사이에 위치한 부분은 상기 제1 평탄화층 상에 잔류함 -;를 포함하며, 상기 제2 평탄화층을 형성하는 단계 및 상기 건식 식각하는 단계는, 상기 제2 평탄화층 중 상기 복수의 발광셀 사이에 위치한 부분이 제거될 때까지 적어도 1회 반복하여 수행되는 반도체 발광소자 제조방법을 제공한다.

Description

반도체 발광소자 제조방법{MANUFACTURING METHOD OF LIGHT EMITTING DEVICE}
본 발명은 반도체 발광소자 제조방법에 관한 것이다.
발광다이오드는 전기에너지를 이용하여 소자 내에 포함되어 있는 물질이 빛을 발광하는 반도체 발광소자로서, 접합된 반도체의 전자와 정공이 재결합하며 발생하는 에너지를 광으로 변환하여 방출한다. 이러한 발광다이오드는 현재 조명, 표시장치 및 광원으로서 널리 이용되며 그 개발이 가속화되고 있는 추세이다.
특히, 최근 그 개발 및 사용이 활성화된 질화갈륨(GaN)계 발광 다이오드를 이용한 휴대폰 키패드, 턴 시그널 램프, 카메라 플래쉬 등의 상용화에 힘입어, 최근 반도체 발광소자를 이용한 일반 조명 개발이 활기를 띠고 있다. 대형 TV의 백라이트 유닛 및 자동차 전조등, 일반 조명 등 그의 응용제품과 같이, 반도체 발광소자의 용도가 점차 대형화, 고출력화, 고효율화된 제품으로 진행하고 있으며 그 용도가 점차 넓어지고 있다.
이에 따라, 반도체 발광소자의 제조비용을 감소시키기 위한 방법이 요청되고 있다.
당 기술분야에서는 반도체 발광소자의 제조비용 감소시키기 위한 방법이 요청되고 있다.
본 발명의 일 실시예는, 제1 기판 상에 개별화된 복수의 발광셀을 형성하는 단계; 상기 복수의 발광셀을 덮도록 상기 복수의 발광셀의 두께 보다 두꺼운 두께로 절연물질을 적층하여 제1 평탄화층을 형성하는 단계; 상기 제1 평탄화층을 덮어 평탄한 상면을 갖도록 포토레지스트를 도포하고, 상기 포토레지스트를 소프트 베이킹(soft baking)하여 제2 평탄화층을 형성하는 단계; 및 상기 제1 평탄화층 중 상기 복수의 발광셀 상에 위치한 부분이 노출되도록 상기 제2 평탄화층을 소정의 깊이로 건식 식각하는 단계 - 상기 제2 평탄화층 중 상기 복수의 발광셀 사이에 위치한 부분은 상기 제1 평탄화층 상에 잔류함 -;를 포함하며, 상기 제2 평탄화층을 형성하는 단계 및 상기 건식 식각하는 단계는, 상기 제2 평탄화층 중 상기 복수의 발광셀 사이에 위치한 부분이 제거될 때까지 적어도 1회 반복하여 수행되는 반도체 발광소자 제조방법을 제공한다.
본 발명의 일 실시예에 의한 반도체 발광소자 제조방법은, 화학기계적 연마(chemical mechanical polishing, CMP) 공정과 같은 별도의 물리적인 평탄화 공정 없이도 반도체 발광소자의 표면을 평탄하게 할 수 있으므로, 반도체 발광소자의 제조비용이 감소되는 효과가 있다.
덧붙여 상기한 과제의 해결수단 및 효과는, 상술된 것에 한정되지는 않는다. 본 발명의 다양한 특징과 그에 따른 장점과 효과는 아래의 구체적인 실시예를 참조하여 보다 상세하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 의한 반도체 발광소자 제조방법을 설명하기 위한 흐름도이다
도 2 내지 도 15는 본 발명의 일 실시예에 의한 반도체 발광소자 제조방법을 설명하기 위한 단면도들이다.
도 16 및 도 17은 본 발명의 일 실시예에 의한 반도체 발광소자 제조방법을 설명하기 위한 단면도들이다.
도 18은 도 13의 제1 평탄화층을 촬영한 SEM사진이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1을 참조하면, 본 발명의 일 실시예에 의한 반도체 발광소자의 제조방법은, 복수의 발광셀을 형성하는 단계(S10), 제1 평탄화층을 형성하는 단계(S20), 제2 평탄화층을 형성하는 단계(S30), 제1 및 제2 평탄화층을 건식 식각하는 단계(S40) 및 제2 평탄화층의 잔존 여부를 확인하는 단계(S50)를 포함할 수 있다. 제2 평탄화층을 형성하는 단계(S30)와 제1 및 제2 평탄화층을 건식 식각하는 단계(S40)는 제2 평탄화층의 잔존 여부를 확인하는 단계(S50)의 결과에 따라 반복될 수 있다.
도 2 내지 도 15를 참조하여, 일 실시예에 의한 반도체 발광소자의 제조방법을 구체적으로 설명한다. 도 2 내지 도 15는 반도체 발광소자의 제조방법을 설명하기 위한 주요 공정별 단면도이다. 후술하는 공정은 웨이퍼 레벨에서 이루어질 수 있다.
먼저, 복수의 발광셀을 형성하는 단계(S10)가 수행될 수 있다. 도 2를 참조하면, 성장용 기판(GS) 상에 복수의 발광셀을 위한 반도체 적층체(130)를 형성할 수 있다.
성장용 기판(GS)은 반도체 성장용 기판으로서, 웨이퍼(wafer)로 제공될 수 있다. 성장용 기판(GS)은 사파이어, SiC, MgAl2O4, MgO, LiAlO2, LiGaO2, GaN 등과 같은 절연성, 도전성, 반도체 물질을 이용할 수 있다. 사파이어의 경우, 육각-롬보형(Hexa-Rhombo R3c) 대칭성을 갖는 결정체로서 c축 및 a측 방향의 격자상수가 각각 13.001Å과 4.758Å이며, C(0001)면, A(11-20)면, R(1-102)면 등을 갖는다. 이 경우, 상기 C면은 비교적 질화물 박막의 성장이 용이하며, 고온에서 안정하기 때문에 질화물 성장용 기판으로 주로 사용된다. 다만, C면을 갖는 반도체 성장용 사파이어 기판은 8인치 이상의 대구경화가 어려우며, 고가인 단점이 있다. 한편, 성장용 기판(GS)으로 Si 기판을 사용하는 경우, 8인치 이상의 대구경화가 가능하고 상대적으로 가격이 낮아 양산성이 향상될 수 있다.
반도체 적층체(130)는 제1 도전형 반도체층(132), 활성층(135) 및 제2 도전형 반도체층(137)을 포함할 수 있다.
실시예에 따라서는, 반도체 적층체(130)를 형성하기 전에, 반도체 적층체(130)와 성장용 기판(GS)의 격자상수 차이를 완화하기 위한 버퍼층을 형성할 수 있다. 버퍼층은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1)일수 있다. 예를 들어, 버퍼층은 AlN, AlGaN, InGaN일 수 있다. 필요에 따라, 복수의 층을 조합하거나, 조성을 점진적으로 변화시켜 사용할 수도 있다. 성장용 기판이 실리콘(Si) 기판이며 반도체 적층체(130)로서 질화물 반도체를 성장시키는 경우에, 버퍼층은 다양한 형태의 복합 버퍼구조를 가질 수 있다.
반도체 적층체(130)는, 제1 도전형 반도체층(132) 및 제2 도전형 반도체층(137)과, 그 사이에 위치하는 활성층(135)을 포함할 수 있다. 예를 들어, 제1 및 상기 제2 도전형 반도체층(132,137)과 활성층(135)은 육방정계인 질화물 반도체일 수 있다. 제1 도전형 반도체층(132)은 n형 AlxInyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)을 만족하는 질화물 반도체일 수 있으며, n형 불순물은 Si일 수 있다. 예를 들어, 제1 도전형 반도체층(132)은 n형 GaN일 수 있다. 제2 도전형 반도체층(137)은 p형 AlxInyGa1 -x- yN을 만족하는 질화물 반도체층일 수 있으며, p형 불순물은 Mg일 수 있다. 예를 들어, 제2 도전형 반도체층(137)은 p형 AlGaN/GaN일 수 있다. 활성층(135)은 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(MQW) 구조일 수 있다. 예를 들어, 질화물 반도체를 사용할 경우, 상기 활성층(135)은 GaN/InGaN MQW 구조일 수 있다. 반도체 적층체(130)는 상기 제1 및 제2 도전형 반도체층(132,137)에 의해 각각 제공되는 제1 및 제2 면(130A, 130B)을 가질 수 있다.
반도체 적층체(130)는, 유기 금속 화학 증착(metal organic chemical vapor deposition, MOCVD), 수소화 기상 에피택시(hydride vapor phase epitaxy, HVPE), 분자선 에피택시(molecular beam epitaxy, MBE) 등과 같은 공정을 이용하여 성장용 기판(GS) 상에 성장될 수 있다. 실시예에 따라서는, 제2 도전형 반도체층(137) 상에 오믹 콘택층(151)을 추가로 형성할 수 있다. 예를 들어, 오믹 콘택층(151)은 ITO일 수 있다.
이어, 도 3을 참조하면, 상기 반도체 적층체(130)에서 제1 도전형 반도체층(132)의 일부 영역이 노출되도록, 상기 제2 도전형 반도체층(137)과 상기 활성층(135)의 일부 영역을 제거하여 메사 에칭된 영역(ME)을 형성할 수 있다. 공정에 따라서는, 메사 에칭된 영역(ME)을 형성하는 과정에서 제1 도전형 반도체층(132)의 일부 영역이 제거될 수도 있다.
이러한 공정에 의해, 제2 도전형 반도체층(137) 및 활성층(135)에 메사 구조가 형성되며, 이러한 메사 구조는 후속 공정에서 발광구조물을 구분하기 위한 영역으로 정의될 수 있다.
또한, 메사 에칭된 영역(ME) 중 일 영역을 더 식각하여 성장용 기판(GS)이 노출된 소자분리영역(ISO)을 형성할 수 있다. 소자분리영역(ISO)은 후속공정에서 반도체 적층체(130)를 개별 발광셀로 분리하기 위한 이격 공간이다. 즉, 소자분리영역(ISO)은 복수의 발광셀(LED1, LED2)을 구분하기 위한 영역으로 정의될 수 있다. 도 3에는, 설명의 편의를 위해 제1 발광셀(LED1) 및 제2 발광셀(LED2)만 도시되어 있다.
일 실시예의 경우, 반도체 적층체(130)는 메사 에칭된 영역(ME)에 의해 복수의 발광구조물(LC1~LCn)로 분할되되, 제1 도전형 반도체층(132)을 공유하는 멀티정션(multi-junction)구조로 될 수 있다. 또한, 반도체 적층체(130)는 소자분리영역(ISO)에 의해 복수의 발광셀(LED1, LED2)로 분할될 수 있다. 메사 에칭된 영역(ME)은 복수의 발광구조물(LC1~LCn) 사이의 영역뿐만 아니라 복수의 발광구조물(LC1~LCn)의 둘레를 따라 형성될 수 있다. 복수의 발광구조물(LC1~LCn)의 분할된 측면(130S1)은 상부를 향해 경사진 면일 수 있다. 또한, 복수의 발광셀(LED1, LED2)의 분할된 측면(130S2)도 상부를 향해 경사진 면일 수 있다.
다음으로, 도 4를 참조하면, 반도체 적층체(130) 상에 제1 및 제2 개구(O1, O2)를 갖는 제1 절연층(141)을 형성할 수 있다. 예를 들어, 제1 절연층(141)은 SiO2, Si3N4, HfO2, SiON, TiO2, Ta2O3 또는 SnO2일 수 있다.
본 공정은 반도체 적층체(130)의 전체 상면에 제1 절연층(141)을 형성한 후에, 마스크를 이용하여 제1 및 제2 개구(O1, O2)를 형성하는 공정으로 수행될 수 있다. 제1 및 제2 개구(O1, O2)는 제1 및 제2 도전형 반도체층(132, 137)에 제1 및 제2 콘택 영역(CA, CB)을 정의할 수 있다.
다음으로, 도 5를 참조하면, 복수의 발광구조물(LC1~LCn)의 제1 및 제2 콘택 영역(CA, CB)을 연결하는 연결 전극(150)을 형성할 수 있다.
연결 전극(150)은 제1 절연층(141)을 따라 형성되므로, 연결 전극(150)과 복수의 발광구조물(LC1~LCn) 사이에 의도하지 않은 접속이 발생하는 것을 방지할 수 있다. 본 공정에서, 연결 전극(150)은 복수의 발광구조물(LC1~LCn)이 서로 직렬로 접속되도록 인접한 발광구조물들의 다른 콘택 영역(CA, CB)을 서로 연결할 수 있다. 예를 들어, 제1 발광셀(LED1)의 제1 발광구조물(LC1)의 제1 콘택 영역(CA)과 제2 발광구조물(LC2)의 제2 콘택 영역(CB)을 서로 연결할 수 있다. 상기 연결 전극(150)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt 또는 Au을 포함할 수 있다.
연결 전극(150)과 함께, 제1 발광셀(LED1)의 양 단에 위치한 제1 발광구조물(LC1) 및 제n 발광셀(LCn)에는 각각 제1 및 제2 패드 전극(140A, 140B)이 형성될 수 있다. 이러한 제1 및 제2 패드 전극(140A, 140B)은 후속 공정에서 전극 패드가 형성될 영역을 제공할 수 있다.
이어, 도 6을 참조하면, 연결 전극(150)을 덮도록 제1 절연층(141) 상에 제2 절연층(145)을 형성할 수 있다. 이러한 제2 절연층(145)은 상기 제1 절연층(141)과 같은 물질을 증착하여 형성될 수 있다. 예를 들어, 상기 제2 절연층(145)은 SiO2, Si3N4, HfO2, SiON, TiO2, Ta2O3 또는 SnO2일 수 있다.
이어, 도 7을 참조하면, 제1 및 제2 패드 전극(140A, 140B)에 각각 접속되는 제1 및 제2 전극 패드(180N, 180P)를 형성할 수 있다.
다음으로, 제1 평탄화층을 형성하는 단계(S20)가 수행될 수 있다. 도 8을 참조하면, 복수의 발광셀(LED1, LED2)을 덮도록 제1 평탄화층(200)을 형성할 수 있다. 제1 평탄화층(200)은 제2 절연층(145) 및 제1 및 제2 전극 패드(180N, 180P) 상에, 반도체 적층체(130)의 두께(T1)보다 두꺼운 두께(T2)로 형성할 수 있다. 제1 평탄화층(200)은 반도체 적층체(130)의 표면을 따라 전체적으로 균일한 두께로 형성될 수 있다. 따라서, 제1 평탄화층(200)의 상면(S1)에는 반도체 적층체(130)의 메사 에칭된 영역(ME)과 소자분리영역(ISO)의 표면 형상을 따라, 홈부들(H1, H2)이 형성될 수 있다. 또한, 제1 평탄화층(200)의 상면(S1) 중 가장 낮은 영역인 소자분리영역(ISO)의 상면(S2)은 반도체 적층체(130)의 제2 면(130B) 보다 적어도 10% 이상 높도록, 제1 평탄화층(200)의 두께(T2)가 조절될 수 있다. 제1 평탄화층(200)은 반도체 발광소자를 제조하는 과정에서 반도체 적층체(130)의 표면에 발생하는 단차를 메우는 평탄화층을 제공하여, 후속 공정에서, 지지 기판을 접착하기 위한 접착면으로 제공될 수 있다. 특히, 이러한 단차는 반도체 적층체(130) 중 소자분리영역(ISO)에 의해 분할된 영역에서 가장 크게 나타나며, 평탄화가 이루어지지 않은 상태에서 지지 기판을 접착할 경우, 지지 기판과 반도체 적층체(130) 사이에 보이드(void)가 발생될 수 있다. 이러한 보이드는 열의 이동을 차단하여, 완성된 반도체 발광소자의 발열 효율 저하로 인한 불량을 발생시킬 수 있다.
또한, 이러한 평탄화층은 배선 패턴을 형성하기 위한 면을 제공할 수 있다. 따라서, 단차가 형성된 반도체 적층체 상에 배선 패턴이 형성되어, 배선 패턴이 단선되는 문제를 완화할 수 있다.
제1 평탄화층(200)은 실리콘 산화물 또는 실리콘 질화물로 이루어질 수 있다. 일 실시예의 경우, 제1 평탄화층(200)은 제1 및 제2 절연층(141, 145)와 유사한 절연 물질인 SiO2, Si3N4, HfO2, SiON, TiO2, Ta2O3 또는 SnO2를 증착하여 형성할 수 있다. 제1 평탄화층(200)은 후속공정에서 적층되는 제2 평탄화층(300)과 건식 식각에 대한 식각 선택비가 유사한 절연 물질로 이루어질 수 있다. 일 실시예의 경우, 제1 평탄화층(200)과 제2 평탄화층(300)은 후속하는 건식 식각 공정에서 식각 선택비는 1:0.1 내지 1:2.0인 물질로 이루어 질 수 있으며, 식각 선택비가 1:1에 가까운 물질을 이루어질 경우, 건식 식각 공정을 거친 제1 평탄화층(200)의 상면이 평탄면으로 형성될 수 있다.
다음으로, 제2 평탄화층을 형성하는 단계(S30)가 수행될 수 있다. 도 9를 참조하면, 제1 평탄화층(200)의 상면(S1)을 덮도록 제2 평탄화층(300)을 형성할 수 있다. 제2 평탄화층(300)은 제1 평탄화층(200)의 상면에 형성된 홈부들(H1, H2)을 채워, 상면(S3)이 평탄면을 이루도록 형성될 수 있다. 제2 평탄화층(300)은 제1 평탄화층(200) 상에 포토레지스트(photoresist)를 도포하고 소프트 베이킹(soft baking)하여 형성할 수 있다.
다음으로, 제1 및 제2 평탄화층을 건식 식각하는 단계(S20)가 수행될 수 있다. 도 10 및 도 11을 참조하면, 제2 평탄화층(300)의 상면(S3) 방향에서 건식 식각(E)을 수행하여 제1 평탄화층(200)의 일부 영역과 제2 평탄화층(300)의 일부 영역을 제거할 수 있다. 일 실시예의 경우, 건식 식각이 제2 평탄화층(300)의 상면(S3)에서 소정의 깊이(D)인 S4면까지 수행될 수 있다. 이러한 소정의 깊이(D)는, 제2 평탄화층(300) 중 소자분리영역(ISO)에 형성된 부분을 제외한 부분이 제거될 수 있는 깊이일 수 있다. 일 실시예의 경우, 소정의 깊이(D)는 약 1㎛일 수 있다. 만일, 제1 평탄화층(200)이 두껍게 형성되어, 소자분리영역(ISO)에 형성된 제2 평탄화층(300)까지 제거되더라도, 잔존한 제1 평탄화층(200)이 후속 공정에서 지지 기판을 부착하기 위한 면으로 제공될 수 있다면, 소자분리영역(ISO)에 형성된 제2 평탄화층(300)도 1회의 건식 식각을 통해 제거될 수 있다. 이러한 건식 식각 공정은 반응성 이온 식각(reactive ion etching, RIE) 및 증기상 식각(vapor phase etching) 등에 의해 수행될 수 있다. 건식 식각은 Cl2, BCl3, Cl2, CF4, SF6, C4F8, Ar, N2, O2 와 같은 가스를 이용하여 수행될 수 있으며, 일 실시예는 CF4 가스를 이용하여 수행될 수 있다.
다음으로, 제2 평탄화층의 잔존 여부를 확인하는 단계(S40)가 수행될 수 있다. 실시예에 따라서는 제2 평탄화층(300)의 잔존 여부를 확인하는 단계(S40)는 생략될 수 있다. 건식 식각 공정의 각 파라미터에 따라, 제1 및 제2 평탄화층(200, 300)이 식각되는 깊이가 확인된 경우에는, 제2 평탄화층(300)의 잔존 여부를 확인하는 단계 없이 후속 공정을 수행할 수도 있다.
도 11은, 건식 식각이 수행된 후의 상태를 도시한 것으로, 건식 식각되어 제1 평탄화층(200)의 상면(S4)이 평탄화되었으며, 소자분리영역(ISO)에는 일부의 제2 평탄화층(300A)이 잔존하는 것을 볼 수 있다. 이 경우, 이러한 일부의 제2 평탄화층(300A)은 제2 평탄화층(400)을 다시 형성한 후, 건식 식각하여 제거하는 공정을 반복함으로써 일부의 제2 평탄화층(300A)을 제거할 수 있다. 제2 평탄화층(400)을 다시 형성한 후, 건식 식각하여 제거하는 공정은 실시예에 따라서, 2회 이상 반복될 수 있다. 이후의 도 12 및 도 13은 이러한 반복 공정을 도시한 것이다.
다음으로, 도 12를 참조하면, 제1 평탄화층(200)의 상면(S4)을 덮도록 제2 평탄화층(400)을 다시 형성할 수 있다. 제2 평탄화층(400)은 앞서 제2 평탄화층(300)을 형성하는 공정과 동일한 포토레지스트를 제1 평탄화층(200)을 덮도록 도포하여 상면(S5)를 형성하고 소프트 베이킹(soft baking)하여 마련할 수 있다.
도 13은 제2 평탄화층(400)에서 소정의 깊이(D) 만큼 건식 식각을 다시 수행하여, 소자분리영역(ISO)에 잔존하던 도 11의 일부의 제2 평탄화층(300A)이 제거된 것을 도시한 것이다. 일부의 제2 평탄화층(300A)이 제거되어, 제1 평탄화층(200)만 잔존하며, 제1 평탄화층(200)의 상면(S6)에 평탄면이 형성된 것을 볼 수 있다. 다만, 실시예에 따라서는, 제1 평탄화층(200)의 상면(S6) 중 일부 영역이 완만한 곡면이 형성되거나, 상면(S6)이 전체적으로 완만한 곡면이 형성될 수 있다. 또한, 실시예에 따라서는 제1 평탄화층(200)의 상면(S6)은, 일부 영역에 변곡점이 형성될 수 있다. 도 18은 도 13의 제1 평탄화층을 촬영한 SEM사진이다. 도 18은 제2 평탄화층(200)의 상면(S6)에 변곡점들(IP1 ~ IP4)이 형성된 것을 보여준다. 이러한 변곡점들(IP1 ~ IP4)은, 건식 식각을 반복적으로 수행하는 과정에서 발생할 수 있다. 따라서, 변곡점들(IP1 ~ IP4)은 수행되는 건식 식각 공정의 횟수만큼 형성될 수 있다.
이와 같은 공정을 통해 일 실시예는, 반도체 적층체(130)의 상에 반도체 적층체(130)의 단차를 감소시키기 위한 평탄화 공정을, 화학기계적 연마(chemical mechanical polishing, CMP) 공정과 같은 별도의 물리적인 평탄화 공정 없이 수행할 수 있다. 따라서, 평탄화 공정을 수행하기 위한 추가적인 설비 없이, 기존 공정의 설비만을 이용하여, 평탄화 공정을 수행할 수 있다. 따라서, 반도체 발광소자의 제조비용이 감소되는 효과가 있다.
다음으로, 도 14를 참조하면, 제1 평탄화층(200)의 상면(S6)에 본딩층(500)을 형성하고, 지지 기판(SS)을 부착할 수 있다. 지지 기판(SS)은 후속 제조 공정에서 반도체 적층체(130)가 손상되는 것을 방지하기 위한 지지체로서 다양한 기판이 부착될 수 있으나, 일 실시예에서는 성장용 기판(GS)과 동일한 Si기판이 부착될 수 있다.
다음으로, 도 15를 참조하면, 반도체 적층체(130)로부터 성장용 기판(GS)을 제거할 수 있다.
성장용 기판(GS)의 제거는 레이저 리프트 오프(laser lift off, LLO), 기계적 연마 또는 기계적 화학적 연마, 화학적 에칭과 같은 다양한 공정에 의해 수행될 수 있다. 성장용 기판(GS)으로 Si기판을 사용한 경우에는 기계적 강도가 비교적 낮으므로, 기계적 또는 기계적 화학적 연마 공정을 이용하여 제거될 수도 있다.
다음으로, 도 16 및 도 17을 참조하여, 일 실시예에 의한 반도체 발광소자의 제조방법을 설명한다. 도 16 및 도 17은 본 발명의 일 실시예에 의한 반도체 발광소자 제조방법을 설명하기 위한 단면도들이다. 일 실시예는 평탄화된 반도체 적층체 상에 배선 패턴을 형성하는 공정인 점에서, 앞서 설명한 실시예와 차이점이 있다. 앞서 설명한 실시예와 중복되는 점에 대해서는 설명을 생략하고, 차이점을 중심으로 설명한다. 도 16 및 도 17은, 앞서 설명한 실시예의 도 13 이후의 후속 공정을 도시한 도면이다.
도 16을 참조하면, 반도체 적층체(1130)는 제1 도전형 반도체층(1132) 및 제2 도전형 반도체층(1137)과, 그 사이에 위치하는 활성층(1135)을 포함할 수 있다. 반도체 적층체(1130)는 메사 에칭된 영역(ME)에 의해 복수의 발광구조물(LC1~LCn)로 분할되고, 복수의 발광구조물(LC1~LCn)은 연결 전극(1150)에 의해 접속될 수 있다. 앞서 설명한 실시예와 동일하게, 제1 발광구조물(LC1) 및 제n 발광셀(LCn)에는 각각 제1 및 제2 패드 전극(1140A, 1140B)가 형성될 수 있다. 복수의 발광구조물(LC1~LCn) 상에는 건식 식각 공정에 의해 평탄화된 상면(S7)을 갖는 제1 평탄화층(1200)이 배치된 것을 볼 수 있다. 제1 평탄화층(1200)을 관통하여 제1 및 제2 전극 패드(1180N, 1180P)이 저면에 노출되는 제1 및 제2 비아홀(1200N, 1200P)를 형성할 수 있다.
도 17을 참조하면, 제1 및 제2 비아홀(1200N, 1200P)를 각각 채우도록 제1 및 제2 비아 전극(1500P, 1500N)을 형성하고, 제1 및 제2 비아 전극(1500P, 1500N)과 접속되는 배선 패턴(1600)을 배치할 수 있다.
일 실시예는 평탄화된 제1 평탄화층(1200)의 상면(S7)에 배선 패턴(1600)을 배치하므로, 단차가 형성된 반도체 적층체 상에 배선 패턴을 배치할 경우에 발생하는 배선 패턴의 단선을 근본적으로 해소할 수 있다.
130: 반도체 적층체
200, 400: 제1 평탄화층
300: 제2 평탄화층
GS: 성장용 기판
ISO: 소자분리영역
LED1, LED2: 발광셀
SS: 지지 기판
LC1~LCn: 발광구조물

Claims (10)

  1. 제1 기판 상에 개별화된 복수의 발광셀을 형성하는 단계;
    상기 복수의 발광셀을 덮도록 상기 복수의 발광셀의 두께 보다 두꺼운 두께로 절연물질을 적층하여 제1 평탄화층을 형성하는 단계;
    상기 제1 평탄화층을 덮어 평탄한 상면을 갖도록 포토레지스트를 도포하고, 상기 포토레지스트를 소프트 베이킹(soft baking)하여 제2 평탄화층을 형성하는 단계; 및
    상기 제1 평탄화층 중 상기 복수의 발광셀 상에 위치한 부분이 노출되도록 상기 제2 평탄화층을 소정의 깊이로 건식 식각하는 단계 - 상기 제2 평탄화층 중 상기 복수의 발광셀 사이에 위치한 부분은 상기 제1 평탄화층 상에 잔류함 -;를 포함하며,
    상기 제2 평탄화층을 형성하는 단계 및 상기 건식 식각하는 단계는, 상기 제2 평탄화층 중 상기 복수의 발광셀 사이에 위치한 부분이 제거될 때까지 상기 제2 평탄화층을 형성하고 상기 건식 식각하는 순서대로 적어도 1회 반복하여 수행되는 반도체 발광소자 제조방법.
  2. 제1항에 있어서,
    상기 복수의 발광셀을 형성하는 단계는,
    제1 기판 상에 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 순차적으로 형성하는 단계; 및
    제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 부분 식각하여 상기 제1 기판의 일부를 노출하는 단계;를 포함하는 반도체 발광소자 제조방법.
  3. 제1항에 있어서,
    상기 제1 기판은 성장용 기판인 반도체 발광소자 제조방법.
  4. 제1항에 있어서,
    상기 제1 평탄화층과 상기 제2 평탄화층은 상기 건식 식각에 대한 식각 선택비는 1:0.1 내지 1:2.0인 반도체 발광소자 제조방법.
  5. 제1항에 있어서,
    상기 절연물질은 실리콘 산화물 또는 실리콘 질화물을 포함하는 물질인 반도체 발광소자 제조방법.
  6. 제2항에 있어서,
    상기 복수의 발광셀은 각각 상기 제1 도전형 반도체층을 공유하며, 상기 활성층 및 상기 제2 도전형 반도체층이 분리된 복수의 발광구조물을 포함하는 반도체 발광소자 제조방법.
  7. 제6항에 있어서,
    상기 복수의 발광구조물 사이를 접속하는 연결전극을 형성하는 단계를 더 포함하는 반도체 발광소자 제조방법.
  8. 제1항에 있어서,
    상기 건식 식각하는 단계 후에,
    상기 제1 평탄화층 상에 제2 기판을 접합하는 단계를 더 포함하는 반도체 발광소자 제조방법.
  9. 제8항에 있어서,
    상기 제1 기판 및 상기 제2 기판은 동일한 조성의 물질로 이루어진 반도체 발광소자 제조방법.
  10. 제1항에 있어서,
    상기 제1 평탄화층을 형성하는 단계는,
    상기 복수의 발광셀 사이의 이격공간을 매립하는 반도체 발광소자 제조방법.
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