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KR102684619B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR102684619B1
KR102684619B1 KR1020180103545A KR20180103545A KR102684619B1 KR 102684619 B1 KR102684619 B1 KR 102684619B1 KR 1020180103545 A KR1020180103545 A KR 1020180103545A KR 20180103545 A KR20180103545 A KR 20180103545A KR 102684619 B1 KR102684619 B1 KR 102684619B1
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trench
electrode pattern
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딩싸오펑
안정훈
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삼성전자주식회사
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Abstract

간소화된 공정으로 정전 용량이 향상된 커패시터를 포함하는 반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는, 기판 상에, 제1 트렌치를 포함하는 절연 구조체, 절연 구조체 내에, 제1 트렌치에 의해 상면의 일부가 노출되는 제1 도전층, 제1 도전층 상에 차례로 적층되는 제1 전극 패턴, 유전 패턴 및 제2 전극 패턴을 포함하는 커패시터 구조체, 및 커패시터 구조체 상의 제1 배선 패턴을 포함하고, 제1 전극 패턴은 제1 트렌치의 측벽 및 바닥면과, 절연 구조체의 상면을 따라 연장된다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 커패시터 구조체를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
산업이 발달하고 멀티 미디어가 발달함에 따라, 컴퓨터나 모바일 장비 등에 사용되는 반도체 장치가 고집적화 및 고성능화되고 있다. 커패시터를 포함하는 반도체 장치의 경우, 집적도가 증가함에 따라 차지하는 면적은 줄어드는 반면에, 커패시터에 필요한 정전 용량은 유지 또는 증가하는 것이 요구되고 있다.
커패시터의 유전막으로 고유전율 물질을 사용하고, 하부 전극 및 상부 전극으로 금속 물질을 이용하는 MIM(Metal-Insulator-Metal) 커패시터가 개발되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 간소화된 공정으로 정전 용량이 향상된 커패시터를 포함하는 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 간소화된 공정으로 정전 용량이 향상된 커패시터를 포함하는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 기판 상에, 제1 트렌치를 포함하는 절연 구조체, 절연 구조체 내에, 제1 트렌치에 의해 상면의 일부가 노출되는 제1 도전층, 제1 도전층 상에 차례로 적층되는 제1 전극 패턴, 유전 패턴 및 제2 전극 패턴을 포함하는 커패시터 구조체, 및 커패시터 구조체 상의 제1 배선 패턴을 포함하고, 제1 전극 패턴은 제1 트렌치의 측벽 및 바닥면과, 절연 구조체의 상면을 따라 연장된다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 기판 상의 제1 도전층, 제1 도전층 상에, 제1 도전층의 상면의 일부를 노출시키는 제1 트렌치와, 제1 트렌치와 이격되어 제1 도전층의 상면의 다른 일부를 노출시키는 제2 트렌치를 포함하는 절연 구조체, 제1 트렌치의 측벽 및 바닥면을 따라 연장되는 커패시터 구조체, 커패시터 구조체 상에, 절연 구조체의 상면을 따라 연장되는 제1 배선 패턴, 및 제1 배선 패턴과 이격되어 절연 구조체의 상면을 따라 연장되고, 제2 트렌치를 채우는 제2 배선 패턴을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 기판 상에, 제1 트렌치를 포함하는 절연 구조체, 절연 구조체 내에, 제1 트렌치에 의해 상면의 일부가 노출되는 제1 도전층, 제1 트렌치의 측벽 및 바닥면을 따라 연장되는 제1 전극 패턴, 제1 전극 패턴의 상면 및 측벽을 덮는 유전 패턴, 유전 패턴의 상면을 따라 연장되는 제2 전극 패턴, 및 제2 전극 패턴의 상면을 따라 연장되는 제1 배선 패턴을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에, 제1 트렌치를 포함하는 절연 구조체 및 절연 구조체 내의 제1 도전층을 형성하되, 제1 트렌치는 제1 도전층의 상면의 일부를 노출시키고, 제1 트렌치의 측벽 및 바닥면과, 절연 구조체의 상면을 따라 연장되는 제1 전극 패턴을 형성하고, 제1 전극 패턴 상에, 차례로 적층되는 유전 패턴 및 제2 전극 패턴을 형성하여 커패시터 구조체를 형성하고, 커패시터 구조체 상에 제1 배선 패턴을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 단면도이다.
도 2 및 도 3은 도 1의 R1을 확대한 다양한 확대도들이다.
도 4는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 단면도이다.
도 5 및 도 6은 도 4의 R2를 확대한 다양한 확대도들이다.
도 7은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 단면도이다.
도 8은 도 7의 R3를 확대한 확대도이다.
도 9는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 단면도이다.
도 10은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 단면도이다.
도 11은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 단면도이다.
도 12는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 단면도이다.
도 13은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 단면도이다.
도 14는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 단면도이다.
도 15 내지 도 24는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 25 및 도 26은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 27 및 도 28은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
이하에서, 도 1 내지 도 14를 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 단면도이다. 도 2 및 도 3은 도 1의 R1을 확대한 다양한 확대도들이다.
도 1 내지 도 3을 참조하면, 몇몇 실시예에 따른 반도체 장치는 기판(100), 절연 구조체(200), 복수의 도전층들(310, 320, 330, 340), 커패시터 구조체(400), 제1 배선 패턴(510), 제1 배리어층(440), 제2 배선 패턴(520), 제2 배리어층(450) 및 재배선 패턴(530)을 포함한다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘 게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도시되지 않았으나, 기판(100)은 다양한 내부 회로 패턴을 포함할 수 있다. 상기 내부 회로 패턴은 예를 들어, 트랜지스터, 다이오드, 커패시터 등을 포함할 수 있다.
기판(100)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 제1 영역(I)과 제2 영역(II)은 서로 이격된 영역일 수도 있고, 서로 연결된 영역일 수도 있다. 제1 영역(I) 및 제2 영역(II)은 서로 동일한 기능을 하는 영역일 수도 있고, 서로 다른 기능을 하는 영역일 수도 있다. 제1 영역(I) 및 제2 영역(II)은 예를 들어, 각각 셀 영역 또는 회로 영역 중 하나일 수 있다. 예를 들어, 상기 셀 영역에는 메모리 셀들이 형성될 수 있고, 상기 회로 영역에는 상기 메모리 셀들을 구동시키기 위한 주변 회로들이 형성될 수 있다.
절연 구조체(200)는 기판(100) 상에 형성될 수 있다. 절연 구조체(200)는 복수의 절연층들(210, 220, 230)을 포함할 수 있다. 예를 들어, 절연 구조체(200)는 기판(100) 상에 차례로 적층된 제1 내지 제3 절연층(210, 220, 230)을 포함할 수 있다. 절연 구조체(200)는 3개의 절연층들(210, 220, 230)만을 포함하는 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 내지 제3 절연층(210, 220, 230) 사이의 경계가 형성되는 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 절연 구조체(200)를 형성하는 공정에 따라, 제1 내지 제3 절연층(210, 220, 230) 사이의 경계가 형성되지 않을 수도 있다.
절연 구조체(200)는 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있다. 상기 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Torene SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
복수의 도전층들(310, 320, 330, 340)은 절연 구조체(200) 내에 형성될 수 있다. 예를 들어, 제1 도전층(310)은 제1 영역(I) 상의 제2 절연층(220) 내에 형성될 수 있고, 제2 도전층(320)은 제2 영역(II) 상의 제2 절연층(220) 내에 형성될 수 있다. 또한, 예를 들어, 제3 도전층(330)은 제1 영역(I) 상의 제1 절연층(210) 내에 형성될 수 있고, 제4 도전층(340)은 제2 영역(II) 상의 제1 절연층(210) 내에 형성될 수 있다.
도전층들(310, 320, 330, 340)은 비아들(325, 345)을 통해 서로 접속되거나 기판(100)과 접속될 수 있다. 예를 들어, 제2 도전층(320)은 제2 절연층(220)을 관통하는 제1 비아(325)를 통해 제4 도전층(340)과 접속될 수 있다. 또한, 예를 들어, 제4 도전층(340)은 제1 절연층(210)을 관통하는 제2 비아(345)를 통해 기판(100)과 접속될 수 있다. 이에 따라, 도전층들(310, 320, 330, 340)은 기판(100) 내의 다양한 내부 회로 패턴과 접속될 수 있다.
도전층들(310, 320, 330, 340) 및 비아들(325, 345)의 측벽은 각각 테이퍼진(tapered) 형상을 가질 수 있다. 예를 들어, 도전층들(310, 320, 330, 340) 및 비아들(325, 345)의 폭은 각각 기판(100)의 상면으로부터 멀어짐에 따라 증가할 수 있다. 여기서, 폭이란, 기판(100)의 상면에 평행한 방향으로의 폭을 의미한다. 이는 도전층들(310, 320, 330, 340) 및 비아들(325, 345)을 형성하기 위한 식각 공정의 특성에 기인할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 도전층들(310, 320, 330, 340) 및 비아들(325, 345)의 측벽은 다양한 형상을 가질 수 있다.
도전층들(310, 320, 330, 340) 및 비아들(325, 345)은 예를 들어, 텅스텐(W), 티타늄(Ti), 탄탈럼(Ta), 구리(Cu), 알루미늄(Al) 등의 금속 및/또는 티타늄 질화물, 탄탈럼 질화물, 텅스텐 질화물 등의 금속 질화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
커패시터 구조체(400)는 절연 구조체(200) 및 제1 도전층(310) 상에 형성될 수 있다. 절연 구조체(200)는 제1 도전층(310)의 상면의 일부를 노출시키는 제1 트렌치(TR1)를 포함할 수 있다. 제1 트렌치(TR1)는 예를 들어, 제1 도전층(310) 상의 제3 절연층(230) 내에 형성될 수 있다. 커패시터 구조체(400)는 제1 트렌치(TR1)의 측벽 및 바닥면과, 절연 구조체(200)의 상면을 따라 연장될 수 있다. 이에 따라, 절연 구조체(200) 상에, 제1 도전층(310)과 접속되는 커패시터 구조체(400)가 형성될 수 있다.
커패시터 구조체(400)는 절연 구조체(200) 및 제1 도전층(310) 상에 차례로 적층되는 제1 전극 패턴(410), 유전 패턴(420) 및 제2 전극 패턴(430)을 포함할 수 있다. 제1 전극 패턴(410)은 제1 트렌치(TR1)의 측벽 및 바닥면과, 절연 구조체(200)의 상면을 따라 연장될 수 있다. 제1 전극 패턴(410)은 제1 도전층(310)과 전기적으로 접속될 수 있다. 유전 패턴(420)은 제1 전극 패턴(410)의 상면의 프로파일을 따라 연장될 수 있다. 제2 전극 패턴(430)은 유전 패턴(420)의 상면의 프로파일을 따라 연장될 수 있다.
도 2에서, 제1 전극 패턴(410)의 두께(T11)는 유전 패턴(420)의 두께(T21, T22)보다 두꺼운 것으로 도시되며, 제2 전극 패턴(430)의 두께(T31, T32)는 제1 전극 패턴(410)의 두께(T11)와 동일한 것으로 도시된다. 그러나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 유전 패턴(420)의 두께(T21, T22)는 제1 전극 패턴(410)의 두께(T11) 및 제2 전극 패턴(430)의 두께(T31, T32)보다 두꺼울 수도 있다. 또한, 예를 들어, 제1 전극 패턴(410)의 두께(T11)와 제2 전극 패턴(430)의 두께(T31, T32)는 서로 다를 수도 있다.
몇몇 실시예에서, 유전 패턴(420)은 제1 전극 패턴(410)보다 길게 연장될 수 있다. 예를 들어, 제1 트렌치(TR1)로부터 제1 전극 패턴(410)의 일 말단까지의 제1 거리(D11)는, 제1 트렌치(TR1)로부터 유전 패턴(420)의 일 말단까지의 제2 거리(D21)보다 짧을 수 있다.
이에 따라, 유전 패턴(420)은 제1 전극 패턴(410)의 상면 및 측벽을 덮을 수 있다. 예를 들어, 도 2에 도시된 것처럼, 유전 패턴(420)은 제1 전극 패턴(410)의 상면을 따라 연장되는 제1 연장부(422)와, 제1 연장부(422)로부터 돌출되어 제1 전극 패턴(410)의 측벽을 덮는 제1 돌출부(424)를 포함할 수 있다. 유전 패턴(420)의 제1 연장부(422)는 제1 전극 패턴(410)과 중첩될 수 있고, 유전 패턴(420)의 제1 돌출부(424)는 제1 전극 패턴(410)과 중첩되지 않을 수 있다. 여기서, 중첩이란, 기판(100)의 상면에 수직한 방향으로 중첩됨을 의미한다. 몇몇 실시예에서, 유전 패턴(420)의 제1 돌출부(424)는 절연 구조체(200)의 상면과 직접(directly) 접촉할 수 있다. 몇몇 실시예에서, 제1 연장부(422)의 두께(T21)는 제1 돌출부(424)의 두께(T22)와 실질적으로 동일할 수 있다.
몇몇 실시예에서, 제2 전극 패턴(430)은 제1 전극 패턴(410)보다 길게 연장될 수 있다. 예를 들어, 제1 트렌치(TR1)로부터 제2 전극 패턴(430)의 일 말단까지의 거리(D11)는, 제2 거리(D21)와 실질적으로 동일할 수 있다.
제2 전극 패턴(430)은 유전 패턴(420)의 상면을 덮을 수 있다. 예를 들어, 제2 전극 패턴(430)은 제1 연장부(422)의 상면을 따라 연장되는 제2 연장부(432)와, 제2 연장부(432)로부터 돌출되어 제1 돌출부(424)의 상면을 따라 연장되는 제2 돌출부(434)를 포함할 수 있다. 몇몇 실시예에서, 제2 연장부(432)의 두께(T31)는 제2 돌출부(434)의 두께(T32)와 실질적으로 동일할 수 있다.
제1 전극 패턴(410) 및 제2 전극 패턴(430)은 예를 들어, 티타늄(Ti), 티타늄 질화물(TiN), 탄탈럼(Ta), 탄탈럼 질화물(TaN), 텅스텐 질화물(WN), 금속 실리사이드 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 전극 패턴(410)과 제2 전극 패턴(430)은 서로 동일한 물질을 포함할 수도 있고, 서로 다른 물질을 포함할 수도 있다. 이하의 설명에서, 제1 전극 패턴(410) 및 제2 전극 패턴(430)은 모두 티타늄 질화물(TiN)을 포함하는 것으로 설명한다.
유전 패턴(420)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 높은 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈럼 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈럼 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate) 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 배선 패턴(510)은 커패시터 구조체(400) 상에 형성될 수 있다. 제1 배선 패턴(510)은 절연 구조체(200)의 상면을 따라 연장될 수 있다. 예를 들어, 제1 배선 패턴(510)은 커패시터 구조체(400)의 상면을 따라 연장될 수 있다. 제1 배선 패턴(510)은 커패시터 구조체(400)의 제2 전극 패턴(430)과 전기적으로 접속될 수 있다.
몇몇 실시예에서, 제1 배선 패턴(510)은 제1 트렌치(TR1)를 완전히 채울 수 있다. 또한, 몇몇 실시예에서, 제1 배선 패턴(510)의 측벽은 유전 패턴(420)의 측벽 및 제2 전극 패턴(430)의 측벽과 실질적으로 동일 평면 상에 배치될 수 있다.
제1 배선 패턴(510)은 도전 물질을 포함할 수 있다. 예를 들어, 제1 배선 패턴(510)은 텅스텐(W), 티타늄(Ti), 탄탈럼(Ta), 구리(Cu), 알루미늄(Al), 니켈(Ni) 등의 금속을 포함할 수 있으나, 이에 제한되는 것은 아니다. 이하의 설명에서, 제1 배선 패턴(510)은 알루미늄(Al)을 포함하는 것으로 설명한다.
제1 배리어층(440)은 절연 구조체(200) 및 제1 도전층(310) 상에 형성될 수 있다. 제1 배리어층(440)은 커패시터 구조체(400)와 물리적으로 이격되어 연장될 수 있다.
절연 구조체(200)는 제1 트렌치(TR1)와 이격되어 제1 도전층(310)의 상면의 다른 일부를 노출시키는 제2 트렌치(TR2)를 포함할 수 있다. 제2 트렌치(TR2)는 예를 들어, 제1 도전층(310) 상의 제3 절연층(230) 내에 형성될 수 있다. 제1 배리어층(440)은 제2 트렌치(TR2)의 측벽 및 바닥면을 따라 연장될 수 있다. 이에 따라, 절연 구조체(200) 상에, 제1 도전층(310)과 접속되는 제1 배리어층(440)이 형성될 수 있다. 몇몇 실시예에서, 제1 배리어층(440)은 절연 구조체(200)의 상면을 따라 더 연장될 수도 있다.
제2 배선 패턴(520)은 제1 배리어층(440) 상에 형성될 수 있다. 제2 배선 패턴(520)은 제1 배선 패턴(510)과 이격되어 절연 구조체(200)의 상면을 따라 연장될 수 있다. 예를 들어, 제2 배선 패턴(520)은 제1 배리어층(440)의 상면을 따라 연장될 수 있다. 제2 배선 패턴(520)은 제1 도전층(310) 및 제1 전극 패턴(410)과 전기적으로 접속될 수 있다.
몇몇 실시예에서, 제2 배선 패턴(520)은 제2 트렌치(TR2)를 완전히 채울 수 있다. 또한, 몇몇 실시예에서, 제2 배선 패턴(520)의 측벽은 제1 배리어층(440)의 측벽과 실질적으로 동일 평면 상에 배치될 수 있다.
제1 배선 패턴(510)과 제2 배선 패턴(520)에는 서로 다른 레벨의 전압이 인가될 수 있다. 이에 따라, 제1 전극 패턴(410)과 제2 전극 패턴(430)에 서로 다른 레벨의 전압이 인가될 수 있다. 커패시터 구조체(400)는, 제1 전극 패턴(410)과 제2 전극 패턴(430) 사이에 발생되는 전위차를 이용하여 유전 패턴(420) 내에 전하를 저장할 수 있다.
제2 배선 패턴(520)은 도전 물질을 포함할 수 있다. 예를 들어, 제2 배선 패턴(520)은 텅스텐(W), 티타늄(Ti), 탄탈럼(Ta), 구리(Cu), 알루미늄(Al), 니켈(Ni) 등의 금속을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제2 배선 패턴(520)은 제1 배선 패턴(510)과 동일 레벨에서 형성될 수 있다. 본 명세서에서, "동일 레벨"이라 함은 동일한 제조 공정에 의해 형성되는 것을 의미한다. 예를 들어, 제2 배선 패턴(520)의 물질 구성과 제1 배선 패턴(510)의 물질 구성은 실질적으로 동일할 수 있다. 예를 들어, 제2 배선 패턴(520)은 알루미늄(Al)을 포함할 수 있다.
제1 배리어층(440)은 제2 배선 패턴(520)에 포함된 물질(예를 들어, 알루미늄(Al))이 절연 구조체(200) 등으로 확산되는 것을 방지할 수 있다. 제1 배리어층(440)은 예를 들어, 티타늄(Ti), 티타늄 질화물(TiN), 탄탈럼(Ta), 탄탈럼 질화물(TaN), 텅스텐 질화물(WN), 금속 실리사이드 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 제1 배리어층(440)은 제2 전극 패턴(430)과 실질적으로 동일한 물질 구성을 가질 수 있다. 본 명세서에서, "동일"이란, 완전히 동일한 것뿐만 아니라 공정 상의 마진 등으로 인해 발생할 수 있는 미세한 차이를 포함하는 의미이다. 예를 들어, 제1 배리어층(440)은 티타늄 질화물(TiN)을 포함할 수 있다.
몇몇 실시예에서, 제2 전극 패턴(430)의 두께(T31, T32)는 제1 배리어층(440)의 두께(T41)보다 두꺼울 수 있다. 이에 관하여는, 도 21 내지 도 24에 관한 설명에서 후술한다.
제2 배리어층(450)은 절연 구조체(200) 및 제2 도전층(320) 상에 형성될 수 있다. 제2 배리어층(450)은 커패시터 구조체(400) 및 제1 배리어층(440)과 물리적으로 이격되어 연장될 수 있다.
절연 구조체(200)는 제2 도전층(320)의 상면의 일부를 노출시키는 제3 트렌치(TR3)를 포함할 수 있다. 제3 트렌치(TR3)는 예를 들어, 제2 도전층(320) 상의 제3 절연층(230) 내에 형성될 수 있다. 제2 배리어층(450)은 제3 트렌치(TR3)의 측벽 및 바닥면을 따라 연장될 수 있다. 이에 따라, 절연 구조체(200) 상에, 제2 도전층(320)과 접속되는 제2 배리어층(450)이 형성될 수 있다. 몇몇 실시예에서, 제2 배리어층(450)은 절연 구조체(200)의 상면을 따라 더 연장될 수도 있다.
제1 내지 제3 트렌치(TR1, TR2, TR3)의 측벽은 각각 테이퍼진(tapered) 형상을 가질 수 있다. 예를 들어, 제1 내지 제3 트렌치(TR1, TR2, TR3)의 폭은 각각 기판(100)의 상면으로부터 멀어짐에 따라 증가할 수 있다. 여기서, 폭이란, 기판(100)의 상면에 평행한 방향으로의 폭을 의미한다. 이는 제1 내지 제3 트렌치(TR1, TR2, TR3)를 형성하는 식각 공정의 특성에 기인할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제1 내지 제3 트렌치(TR1, TR2, TR3)의 측벽은 다양한 형상을 가질 수 있다.
재배선 패턴(530)은 제2 배리어층(450) 상에 형성될 수 있다. 재배선 패턴(530)은 절연 구조체(200)의 상면을 따라 연장될 수 있다. 예를 들어, 재배선 패턴(530)은 제2 배리어층(450)의 상면을 따라 연장될 수 있다. 재배선 패턴(530)은 제2 도전층(320)과 전기적으로 접속될 수 있다.
몇몇 실시예에서, 재배선 패턴(530)은 제3 트렌치(TR3)를 완전히 채울 수 있다. 또한, 몇몇 실시예에서, 재배선 패턴(530)의 측벽은 제2 배리어층(450)의 측벽과 실질적으로 동일 평면 상에 배치될 수 있다.
재배선 패턴(530)은 도전 물질을 포함할 수 있다. 예를 들어, 재배선 패턴(530)은 텅스텐(W), 티타늄(Ti), 탄탈럼(Ta), 구리(Cu), 알루미늄(Al), 니켈(Ni) 등의 금속을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 재배선 패턴(530)은 제1 배선 패턴(510) 및 제2 배선 패턴(520)과 동일 레벨에서 형성될 수 있다. 예를 들어, 재배선 패턴(530)의 물질 구성은 제1 배선 패턴(510) 및 제2 배선 패턴(520)의 물질 구성과 실질적으로 동일할 수 있다. 예를 들어, 재배선 패턴(530)은 알루미늄(Al)을 포함할 수 있다.
제2 배리어층(450)은 재배선 패턴(530)에 포함된 물질(예를 들어, 알루미늄(Al))이 절연 구조체(200) 등으로 확산되는 것을 방지할 수 있다. 제2 배리어층(450)은 예를 들어, 티타늄(Ti), 티타늄 질화물(TiN), 탄탈럼(Ta), 탄탈럼 질화물(TaN), 텅스텐 질화물(WN), 금속 실리사이드 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 제2 배리어층(450)은 제1 배리어층(440)과 동일 레벨에서 형성될 수 있다. 예를 들어, 제2 배리어층(450)의 물질 구성은 제1 배리어층(440)의 물질 구성과 실질적으로 동일할 수 있다. 예를 들어, 제2 배리어층(450)은 티타늄 질화물(TiN)을 포함할 수 있다.
몇몇 실시예에서, 제2 전극 패턴(430)의 두께(T31, T32)는 제2 배리어층(450)의 두께(T51)보다 두꺼울 수 있다. 또한, 몇몇 실시예에서, 제2 배리어층(450)의 두께(T51)는 제1 배리어층(440)의 두께(T41)와 실질적으로 동일할 수 있다. 이에 관하여는, 도 21 내지 도 24에 관한 설명에서 후술한다.
몇몇 실시예에서, 도 3에 도시된 것처럼, 제2 전극 패턴(430)은 유전 패턴(420) 상에 차례로 적층되는 하부 전극 패턴(430a) 및 상부 전극 패턴(430b)을 포함할 수 있다. 하부 전극 패턴(430a)은 유전 패턴(420)의 상면의 프로파일을 따라 연장될 수 있다. 상부 전극 패턴(430b)은 하부 전극 패턴(430a)의 상면의 프로파일을 따라 연장될 수 있다. 하부 전극 패턴(430a)과 상부 전극 패턴(430b)은 서로 동일한 물질을 포함할 수도 있고, 서로 다른 물질을 포함할 수도 있다.
도 3에서, 하부 전극 패턴(430a)의 두께(T33)는 상부 전극 패턴(430b)의 두께(T34)와 동일한 것으로 도시된다. 그러나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
몇몇 실시예에서, 상부 전극 패턴(430b)은 제1 배리어층(440) 및 제2 배리어층(450)과 동일 레벨에서 형성될 수 있다. 예를 들어, 상부 전극 패턴(430b)의 물질 구성은 제1 배리어층(440)의 물질 구성 및 제2 배리어층(450)의 물질 구성과 실질적으로 동일할 수 있다.
몇몇 실시예에서, 상부 전극 패턴(430b)의 두께(T34)는 제1 배리어층(440)의 두께(T41) 및 제2 배리어층(450)의 두께(T51)와 실질적으로 동일할 수 있다. 이에 관하여는, 도 21 내지 도 24에 관한 설명에서 후술한다.
몇몇 실시예에서, 절연 구조체(200) 상에 패시베이션층(610)이 더 형성될 수 있다.
패시베이션층(610)은 제1 배선 패턴(510), 제2 배선 패턴(520) 및 재배선 패턴(530)을 덮도록 형성될 수 있다. 패시베이션층(610)은 제1 배선 패턴(510), 제2 배선 패턴(520) 및 재배선 패턴(530)을 보호할 수 있다. 또한, 패시베이션층(610)은 제1 배선 패턴(510), 제2 배선 패턴(520) 및 재배선 패턴(530)이 다른 배선 패턴과 접속되도록 제1 배선 패턴(510), 제2 배선 패턴(520) 및 재배선 패턴(530)의 일부를 노출시킬 수도 있다.
패시베이션층(610)은 예를 들어, 감광성 폴리이미드(PSPI; Photosensitive Polyimide), 벤조사이클로부텐(BCB; Bezn-cyclo-butene), 에폭시(epoxy)와 같은 폴리머(polymer)를 포함할 수 있으나, 이에 제한되는 것은 아니다.
커패시터 구조체(400)의 적어도 일부는 제1 트렌치(TR1)의 측벽 및 바닥면을 따라 연장되므로, 제한된 공간에서 커패시터가 형성되는 면적이 넓어질 수 있다. 예를 들어, 커패시터 구조체(400)는 절연 구조체(200)의 상면만을 따라 연장되는 커패시터 구조체에 비해 넓은 면적을 가질 수 있다. 이에 따라, 제한된 공간에서 정전 용량이 향상된 커패시터를 포함하는 반도체 장치가 제공될 수 있다.
또한, 커패시터 구조체(400)에서, 유전 패턴(420)은 제1 전극 패턴(410)보다 길게 연장되어 제1 전극 패턴(410)의 상면 및 측벽을 덮을 수 있다. 이에 따라, 제1 전극 패턴(410)의 측벽과 제2 전극 패턴(430) 사이에서 발생될 수 있는 쇼트(short)가 방지될 수 있고, 신뢰성이 향상된 커패시터를 포함하는 반도체 장치가 제공될 수 있다.
도 4는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 단면도이다. 도 5 및 도 6은 도 4의 R2를 확대한 다양한 확대도들이다. 설명의 편의를 위해, 도 1 내지 도 3을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 4 내지 도 6을 참조하면, 몇몇 실시예에서, 제2 전극 패턴(430)은 유전 패턴(420)보다 길게 연장된다.
예를 들어, 제1 트렌치(TR1)로부터 유전 패턴(420)의 일 말단까지의 제2 거리(D21)는, 제1 트렌치(TR1)로부터 제2 전극 패턴(430)의 일 말단까지의 제3 거리(D31)보다 짧을 수 있다.
이에 따라, 제2 전극 패턴(430)은 유전 패턴(420)의 상면 및 측벽을 덮을 수 있다. 예를 들어, 도 5에 도시된 것처럼, 제2 전극 패턴(430)은 제2 돌출부(434)로부터 돌출되어 유전 패턴(420)의 측벽을 덮는 제3 돌출부(436)를 포함할 수 있다. 제2 전극 패턴(430)의 제2 연장부(432) 및 제2 돌출부(434)는 유전 패턴(420)과 중첩될 수 있고, 제2 전극 패턴(430)의 제3 돌출부(436)는 유전 패턴(420)과 중첩되지 않을 수 있다. 몇몇 실시예에서, 제2 전극 패턴(430)의 제3 돌출부(436)는 절연 구조체(200)의 상면과 직접(directly) 접촉할 수 있다.
몇몇 실시예에서, 제2 연장부(432)의 두께(T31) 및 제2 돌출부(434)의 두께(T32)는 제3 돌출부(436)의 두께(T35)보다 두꺼울 수 있다. 이에 관하여는, 도 21 내지 도 24에 관한 설명에서 후술한다.
몇몇 실시예에서, 제1 배선 패턴(510)의 측벽은 제3 돌출부(436)의 측벽과 실질적으로 동일 평면 상에 배치될 수 있다.
몇몇 실시예에서, 도 6에 도시된 것처럼, 제2 전극 패턴(430)은 유전 패턴(420) 상에 차례로 적층되는 하부 전극 패턴(430a) 및 상부 전극 패턴(430b)을 포함할 수 있다. 하부 전극 패턴(430a)은 유전 패턴(420)의 상면의 프로파일을 따라 연장될 수 있다. 상부 전극 패턴(430b)은 하부 전극 패턴(430a)의 상면의 프로파일을 따라 연장될 수 있다. 또한, 상부 전극 패턴(430b)은 유전 패턴(420)의 측벽 및 하부 전극 패턴(430a)의 측벽을 덮을 수 있다. 몇몇 실시예에서, 상부 전극 패턴(430b)의 일부는 절연 구조체(200)의 상면과 직접(directly) 접촉할 수 있다.
도 7은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 단면도이다. 도 8은 도 7의 R3를 확대한 확대도이다. 설명의 편의를 위해, 도 1 내지 도 3을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 7 및 도 8을 참조하면, 몇몇 실시예에서, 제1 전극 패턴(410)의 측벽, 유전 패턴(420)의 측벽 및 제2 전극 패턴(430)의 측벽은 실질적으로 동일 평면 상에 배치된다.
예를 들어, 제1 전극 패턴(410)의 일 말단은 제1 트렌치(TR1)로부터 제4 거리(D12)로 이격될 수 있다. 이 때, 제1 트렌치(TR1)로부터 유전 패턴(420)의 일 말단까지의 거리는 제4 거리(D12)와 실질적으로 동일할 수 있다. 또한, 제1 트렌치(TR1)로부터 제2 전극 패턴(430)의 일 말단까지의 거리는 제4 거리(D12)와 실질적으로 동일할 수 있다.
몇몇 실시예에서, 제1 배선 패턴(510)의 측벽은 제1 전극 패턴(410)의 측벽, 유전 패턴(420)의 측벽 및 제2 전극 패턴(430)의 측벽과 실질적으로 동일 평면 상에 배치될 수 있다.
도 9는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 단면도이다. 설명의 편의를 위해, 도 1 내지 도 3을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 9를 참조하면, 몇몇 실시예에서, 제1 전극 패턴(410)은 제2 배선 패턴(520)이 아닌 다른 구성으로부터 전압을 인가받는다.
예를 들어, 제1 배선 패턴(510)과 제3 도전층(330)에는 서로 다른 레벨의 전압이 인가될 수 있다. 제3 도전층(330)은 예를 들어, 제2 절연층(220)을 관통하는 제3 비아(315)에 의해 제1 도전층(310)과 전기적으로 접속될 수 있다. 이에 따라, 제1 전극 패턴(410)과 제2 전극 패턴(430)에 서로 다른 레벨의 전압이 인가될 수 있다.
이러한 경우에, 몇몇 실시예에서, 제2 배리어층(450) 및 제2 배선 패턴(520)은 생략될 수도 있다.
도 10은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 단면도이다. 설명의 편의를 위해, 도 1 내지 도 3을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 10을 참조하면, 몇몇 실시예에서, 절연 구조체(200)는 복수의 식각 방지막(215, 225, 235)을 포함한다.
예를 들어, 절연 구조체(200)는 제1 내지 제3 식각 방지막(215, 225, 235)을 포함할 수 있다. 제1 식각 방지막(215)은 예를 들어, 기판(100)의 상면을 따라 연장될 수 있다. 제2 식각 방지막(225)은 예를 들어, 제1 절연층(210)의 상면, 제3 도전층(330)의 상면 및 제4 도전층(340)의 상면을 따라 연장될 수 있다. 제3 식각 방지막(235)은 예를 들어, 제2 절연층(220)의 상면, 제1 도전층(310)의 상면 및 제2 도전층(320)의 상면을 따라 연장될 수 있다.
몇몇 실시예에서, 제1 내지 제3 트렌치(TR1, TR2, TR3)는 제3 식각 방지막(235)을 관통하여 제1 도전층(310)의 상면의 일부 및 제2 도전층(320)의 상면의 일부를 노출시킬 수 있다. 몇몇 실시예에서, 제1 비아(325)는 제2 식각 방지막(225)을 관통하여 제4 도전층(340)과 접속될 수 있다. 몇몇 실시예에서, 제2 비아(345)는 제1 식각 방지막(215)을 관통하여 기판(100)과 접속될 수 있다.
제1 내지 제3 식각 방지막(215, 225, 235)은 예를 들어, 실리콘 질화물(SiN)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 11은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 단면도이다. 설명의 편의를 위해, 도 1 내지 도 3을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 11을 참조하면, 몇몇 실시예에서, 제1 도전층(310) 및 제2 도전층(320)은 절연 구조체(200)의 상부에 형성되는 도전 패드(conductive pad)일 수 있다.
제1 도전층(310) 및 제2 도전층(320)은 예를 들어, 제2 절연층(220)의 상면을 따라 연장되도록 형성될 수 있다.
제1 도전층(310) 및 제2 도전층(320)의 측벽은 각각 테이퍼진(tapered) 형상을 가질 수 있다. 예를 들어, 제1 도전층(310) 및 제2 도전층(320)의 폭은 각각 기판(100)의 상면으로부터 멀어짐에 따라 감소할 수 있다. 여기서, 폭이란, 기판(100)의 상면에 평행한 방향으로의 폭을 의미한다. 이는 제1 도전층(310) 및 제2 도전층(320)을 형성하기 위한 식각 공정의 특성에 기인할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제1 도전층(310) 및 제2 도전층(320)의 측벽은 다양한 형상을 가질 수 있다.
몇몇 실시예에서, 제1 도전층(310) 및 제2 도전층(320) 상에, 제1 도전층(310)의 상면의 일부 및 제2 도전층(320)의 상면의 일부를 노출시키는 제4 절연층(240)이 더 형성될 수 있다. 제4 절연층(240)은 제1 도전층(310)의 상면 및 측벽과, 제2 도전층(320)의 상면 및 측벽과, 제2 절연층(220)의 상면의 프로파일을 따라 연장될 수 있다.
제1 내지 제3 트렌치(TR1, TR2, TR3)는 제4 절연층(240)을 관통하여 제1 도전층(310)의 상면의 일부 및 제2 도전층(320)의 상면의 일부를 노출시킬 수 있다.
도 12는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 단면도이다. 설명의 편의를 위해, 도 1 내지 도 3을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 12를 참조하면, 몇몇 실시예에서, 커패시터 구조체(400)는 복수의 트렌치들(TR4, TR5)을 따라 연장된다.
예를 들어, 절연 구조체(200)는 제4 및 제5 트렌치(TR4, TR5)를 포함할 수 있다. 제4 및 제5 트렌치(TR4, TR5)는 예를 들어, 제1 도전층(310) 상의 제3 절연층(230) 내에 형성될 수 있다. 제4 및 제5 트렌치(TR4, TR5)는 제3 트렌치(TR3)와 이격되어 형성될 수 있다.
커패시터 구조체(400)는 제4 및 제5 트렌치(TR4, TR5)의 측벽 및 바닥면과, 절연 구조체(200)의 상면을 따라 연장될 수 있다. 커패시터 구조체(400)는 2개의 트렌치들(TR4, TR5)만을 따라 연장되는 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 커패시터 구조체(400)는 3개 이상의 트렌치들을 따라 연장될 수도 있다.
제4 및 제5 트렌치(TR4, TR5)는 모두 제1 도전층(310)의 상면을 노출시키는 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 그러나, 제4 및 제5 트렌치(TR4, TR5) 중 적어도 하나는 제1 도전층(310)의 상면의 일부를 노출시킬 수 있다. 이에 따라, 절연 구조체(200) 상에, 제1 도전층(310)과 접속되는 커패시터 구조체(400)가 형성될 수 있다.
도 13은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 단면도이다. 설명의 편의를 위해, 도 1 내지 도 3을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 13을 참조하면, 몇몇 실시예에서, 제1 배선 패턴(510), 제2 배선 패턴(520) 및 재배선 패턴(530) 상의 제4 배선 패턴(540)이 더 형성된다.
예를 들어, 제1 배선 패턴(510), 제2 배선 패턴(520) 및 재배선 패턴(530)을 덮는 제5 절연층(620)이 형성될 수 있다. 제5 절연층(620)은 제1 배선 패턴(510)의 상면의 일부를 노출시키는 제6 트렌치(TR6)를 포함할 수 있다. 제4 배선 패턴(540)은 제6 트렌치(TR6) 내에 형성될 수 있고, 제5 절연층(620)의 상면을 따라 연장될 수 있다. 제4 배선 패턴(540)은 제1 배선 패턴(510)과 전기적으로 접속될 수 있다.
제1 배선 패턴(510) 상에, 제1 배선 패턴(510)과 접속되는 하나의 제4 배선 패턴(540)만이 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제2 배선 패턴(520) 또는 재배선 패턴(530) 상에, 제2 배선 패턴(520) 또는 재배선 패턴(530)과 접속되는 다른 배선 패턴이 형성될 수 있음은 물론이다.
제4 배선 패턴(540)은 도전 물질을 포함할 수 있다. 예를 들어, 제4 배선 패턴(540)은 텅스텐(W), 티타늄(Ti), 탄탈럼(Ta), 구리(Cu), 알루미늄(Al), 니켈(Ni) 등의 금속을 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 제4 배선 패턴(540)은 제1 배선 패턴(510), 제2 배선 패턴(520) 및 재배선 패턴(530)과 동일한 도전 물질을 포함할 수 있다.
몇몇 실시예에서, 제6 트렌치(TR6)의 측벽 및 바닥면을 따라 연장되는 제3 배리어층(460)이 더 형성될 수 있다. 제4 배선 패턴(540)은 제3 배리어층(460) 상에 형성될 수 있다.
제3 배리어층(460)은 제4 배선 패턴(540)에 포함된 물질이 절연 구조체(200) 등으로 확산되는 것을 방지할 수 있다. 제3 배리어층(460)은 예를 들어, 티타늄(Ti), 티타늄 질화물(TiN), 탄탈럼(Ta), 탄탈럼 질화물(TaN), 텅스텐 질화물(WN), 금속 실리사이드 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 몇몇 실시예에서, 제3 배리어층(460)은 제1 배리어층(440) 및 제2 배리어층(450)과 동일한 물질을 포함할 수 있다.
몇몇 실시예에서, 제4 배선 패턴(540)을 덮는 제6 절연층(630)이 더 형성될 수 있다.
도 14는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 단면도이다. 설명의 편의를 위해, 도 1 내지 도 3을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 14를 참조하면, 몇몇 실시예에서, 제1 배선 패턴(510), 제2 배선 패턴(520) 및 재배선 패턴(530) 상의 솔더 범프(720)가 더 형성된다.
예를 들어, 패시베이션층(610)은 제1 배선 패턴(510)의 상면의 일부를 노출시키는 제7 트렌치(TR7)를 포함할 수 있다. 솔더 범프(720)는 제7 트렌치(TR7)를 채우도록 형성될 수 있다. 솔더 범프(720)는 제1 배선 패턴(510)과 전기적으로 접속될 수 있다.
제1 배선 패턴(510) 상에, 제1 배선 패턴(510)과 접속되는 하나의 솔더 범프(720)만이 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제2 배선 패턴(520) 또는 재배선 패턴(530) 상에, 제2 배선 패턴(520) 또는 재배선 패턴(530)과 접속되는 다른 솔더 범프가 형성될 수 있음은 물론이다.
솔더 범프(720)는 예를 들어, 탭 본딩(TAB; Tape Autumated Bonding) 또는 플립 칩 본딩(flip chip bonding)에 사용되는 전도성 돌기로 이용될 수 있다. 또는, 예를 들어, 솔더 범프(720)는 BGA(Ball Grid Array) 및 CSP(Chip Scale Package) 등을 패키지용 기판 등에 접속시키기 위한 전도성 돌기로 사용될 수도 있다.
몇몇 실시예에서, 제7 트렌치(TR7)의 측벽 및 바닥면을 따라 연장되는 금속막(710)이 더 형성될 수 있다. 솔더 범프(720)는 금속막(710) 상에 형성될 수 있다. 금속막(710)은 접착층, 확산 방지층 및 웨팅층으로 기능할 수 있다. 금속막(710)은 예를 들어, UBM(Under Bump Metallurgy)일 수 있다.
예를 들어, 금속막(710)은 크롬(Cr), 구리(Cu), 니켈(Ni), 티타늄-텅스텐(TiW), 니켈-바나듐(NiV) 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
이하에서, 도 1 내지 도 8, 도 15 내지 도 28을 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
도 15 내지 도 24는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 14를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 15를 참조하면, 기판(100) 상에 절연 구조체(200) 및 복수의 도전층들(310, 320, 330, 340)을 제공한다.
절연 구조체(200)는 제1 내지 제3 트렌치(TR1, TR2, TR3)를 포함할 수 있다. 제1 내지 제3 트렌치(TR1, TR2, TR3)는 예를 들어, 제3 절연층(230)의 일부가 식각되어 형성될 수 있다.
제1 트렌치(TR1) 및 제2 트렌치(TR2)는 서로 이격되어 제1 도전층(310)의 상면의 일부를 각각 노출시키도록 형성될 수 있다. 제3 트렌치(TR3)는 제2 도전층(320)의 상면의 일부를 노출시키도록 형성될 수 있다.
도 16을 참조하면, 절연 구조체(200) 및 제1 도전층(310) 상에 제1 전극막(410p)을 형성한다.
제1 전극막(410p)은 도 15의 결과물 상에 컨포멀하게 형성될 수 있다. 예를 들어, 제1 전극막(410p)은 절연 구조체(200)의 상면과, 제1 내지 제3 트렌치(TR1, TR2, TR3)의 측벽 및 바닥면의 프로파일을 따라 연장될 수 있다.
제1 전극막(410p)은 예를 들어, 티타늄(Ti), 티타늄 질화물(TiN), 탄탈럼(Ta), 탄탈럼 질화물(TaN), 텅스텐 질화물(WN), 금속 실리사이드 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 이하의 설명에서, 제1 전극막(410p)은 티타늄 질화물(TiN)을 포함하는 것으로 설명한다.
도 17을 참조하면, 제1 전극막(410p)을 패터닝하여 제1 전극 패턴(410)을 형성한다.
제1 전극 패턴(410)을 형성하는 것은 예를 들어, 포토리소그래피(photolithography) 공정에 의해 수행될 수 있다. 예를 들어, 제1 마스크 패턴(810)을 식각 마스크로 이용하는 식각 공정이 수행될 수 있다. 제1 마스크 패턴(810)은, 제1 트렌치(TR1)를 덮고, 제1 트렌치(TR1)와 제2 트렌치(TR2) 사이의 제1 전극막(410p)을 노출시킬 수 있다.
제1 마스크 패턴(810)을 식각 마스크로 이용하는 식각 공정은, 절연 구조체(200)의 상면이 노출될 때까지 수행될 수 있다. 이에 따라, 제1 트렌치(TR1)의 측벽 및 바닥면과, 절연 구조체(200)의 상면을 따라 연장되는 제1 전극 패턴(410)이 형성될 수 있다.
몇몇 실시예에서, 제1 마스크 패턴(810)은 제2 트렌치(TR2) 및/또는 제3 트렌치(TR3)를 덮을 수도 있다. 이에 따라, 제2 및 제3 트렌치(TR2, TR3)의 측벽 및 바닥면을 따라 연장되는 희생 패턴(410q)이 형성될 수 있다.
제1 전극 패턴(410)이 형성된 후에, 제1 마스크 패턴(810)은 제거될 수 있다.
도 18을 참조하면, 제1 전극 패턴(410) 상에 유전막(420p) 및 제2 전극막(430p)을 형성한다.
유전막(420p) 및 제2 전극막(430p)은 제1 전극 패턴(410) 상에 차례로 적층될 수 있다. 또한, 유전막(420p) 및 제2 전극막(430p)은 도 15의 결과물 상에 컨포멀하게 형성될 수 있다. 예를 들어, 유전막(420p) 및 제2 전극막(430p)은, 제1 전극 패턴(410)의 상면과, 절연 구조체(200)의 상면과, 희생 패턴(410q)의 상면의 프로파일을 따라 연장될 수 있다.
유전막(420p)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 높은 고유전율(high-k) 물질을 포함할 수 있다.
제2 전극막(430p)은 예를 들어, 티타늄(Ti), 티타늄 질화물(TiN), 탄탈럼(Ta), 탄탈럼 질화물(TaN), 텅스텐 질화물(WN), 금속 실리사이드 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 전극 패턴(410)과 제2 전극막(430p)은 서로 동일한 물질을 포함할 수도 있고, 서로 다른 물질을 포함할 수도 있다. 이하의 설명에서, 제1 전극 패턴(410) 및 제2 전극막(430p)은 모두 티타늄 질화물(TiN)을 포함하는 것으로 설명한다.
도 19 및 도 20을 참조하면, 유전막(420p)을 패터닝하여 유전 패턴(420) 및 하부 전극 패턴(430a)을 형성한다. 참고적으로, 도 20은 도 19의 R4를 확대한 확대도이다.
유전 패턴(420) 및 하부 전극 패턴(430a)을 형성하는 것은 예를 들어, 포토리소그래피 공정에 의해 수행될 수 있다. 예를 들어, 제2 마스크 패턴(820)을 식각 마스크로 이용하는 식각 공정이 수행될 수 있다. 제2 마스크 패턴(820)은, 제1 트렌치(TR1)를 덮고, 제2 트렌치(TR2)와 제3 트렌치(TR3) 상의 제2 전극막(430p)을 노출시킬 수 있다.
제2 마스크 패턴(820)을 식각 마스크로 이용하는 식각 공정은, 절연 구조체(200)의 상면이 노출될 때까지 수행될 수 있다. 이에 따라, 제1 전극 패턴(410)의 상면을 따라 연장되는 제1 유전 패턴(420) 및 하부 전극 패턴(430a)이 형성될 수 있다. 또한, 희생 패턴(410q)은 제거될 수 있다.
몇몇 실시예에서, 제2 마스크 패턴(820)은 제1 전극 패턴(410)보다 길게 연장될 수 있다. 예를 들어, 제2 마스크 패턴(820)은 제1 전극 패턴(410)의 말단보다 돌출되도록 형성될 수 있다. 이에 따라, 제1 연장부(422) 및 제1 돌출부(424)를 포함하는 유전 패턴(420)이 형성될 수 있다.
예를 들어, 도 20에 도시된 것처럼, 제1 트렌치(TR1)로부터 제1 전극 패턴(410)의 일 말단까지의 제1 거리(D11)는, 제1 트렌치(TR1)로부터 유전 패턴(420)의 일 말단까지의 제5 거리(D22)보다 짧을 수 있다.
유전 패턴(420) 및 하부 전극 패턴(430a)이 형성된 후에, 제2 마스크 패턴(820)은 제거될 수 있다.
도 21을 참조하면, 하부 전극 패턴(430a) 상에 제3 전극막(430q)을 형성한다.
제3 전극막(430q)은 도 19의 결과물 상에 컨포멀하게 형성될 수 있다. 예를 들어, 제3 전극막(430q)은 하부 전극 패턴(430a)의 상면과, 절연 구조체(200)의 상면과, 제2 및 제3 트렌치(TR2, TR3)의 측벽 및 바닥면의 프로파일을 따라 연장될 수 있다.
제3 전극막(430q)은 예를 들어, 티타늄(Ti), 티타늄 질화물(TiN), 탄탈럼(Ta), 탄탈럼 질화물(TaN), 텅스텐 질화물(WN), 금속 실리사이드 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 하부 전극 패턴(430a)과 제3 전극막(430q)은 서로 동일한 물질을 포함할 수도 있고, 서로 다른 물질을 포함할 수도 있다. 이하의 설명에서, 하부 전극 패턴(430a) 및 제3 전극막(430q)은 모두 티타늄 질화물(TiN)을 포함하는 것으로 설명한다.
도 22를 참조하면, 제3 전극막(430q) 상에 배선막(500)을 형성한다.
배선막(500)은 도 21의 결과물 상에 형성될 수 있다. 몇몇 실시예에서, 배선막(500)은 제1 내지 제3 트렌치(TR1, TR2, TR3)를 완전히 채우도록 형성될 수 있다.
배선막(500)은 도전 물질을 포함할 수 있다. 예를 들어, 배선막(500)은 텅스텐(W), 티타늄(Ti), 탄탈럼(Ta), 구리(Cu), 알루미늄(Al), 니켈(Ni) 등의 금속을 포함할 수 있으나, 이에 제한되는 것은 아니다. 이하의 설명에서, 배선막(500)은 알루미늄(Al)을 포함하는 것으로 설명한다.
도 23 및 도 24를 참조하면, 배선막(500)을 패터닝하여 제1 배선 패턴(510), 제2 배선 패턴(520) 및 재배선 패턴(530)을 형성한다. 참고적으로, 도 24는 도 23의 R5를 확대한 확대도이다.
제1 배선 패턴(510), 제2 배선 패턴(520) 및 재배선 패턴(530)을 형성하는 것은 예를 들어, 포토리소그래피(photolithography) 공정에 의해 수행될 수 있다. 예를 들어, 제3 마스크 패턴(830)을 식각 마스크로 이용하는 식각 공정이 수행될 수 있다. 제3 마스크 패턴(830)은, 제1 내지 제3 트렌치(TR1, TR2, TR3)를 덮고, 제1 트렌치(TR1)와 제2 트렌치(TR2) 사이의 배선막(500) 및 제2 트렌치(TR2)와 제3 트렌치(TR3) 사이의 배선막(500)을 노출시킬 수 있다.
이에 따라, 제1 트렌치(TR1)를 채우며 절연 구조체(200)의 상면을 따라 연장되는 제1 배선 패턴(510)이 형성될 수 있다. 또한, 제2 트렌치(TR2)를 채우며, 제1 배선 패턴(510)과 이격되어 절연 구조체(200)의 상면을 따라 연장되는 제2 배선 패턴(520)이 형성될 수 있다. 또한, 제3 트렌치(TR3)를 채우며, 제1 및 제2 배선 패턴(510, 520)과 이격되어 절연 구조체(200)의 상면을 따라 연장되는 재배선 패턴(530)이 형성될 수 있다.
몇몇 실시예에서, 제1 배선 패턴(510), 제2 배선 패턴(520) 및 재배선 패턴(530)과 함께, 커패시터 구조체(400)가 형성될 수 있다. 예를 들어, 제3 마스크 패턴(830)을 식각 마스크로 이용하는 식각 공정은, 절연 구조체(200)의 상면이 노출될 때까지 수행될 수 있다. 이에 따라, 제3 전극막(430q)이 패터닝되어 상부 전극 패턴(430b), 제1 배리어층(440) 및 제2 배리어층(450)이 형성될 수 있다.
몇몇 실시예에서, 제3 마스크 패턴(830)은 제1 전극 패턴(410)보다 길게 연장될 수 있다. 예를 들어, 제3 마스크 패턴(830)은 제1 전극 패턴(410)의 말단보다 돌출되도록 형성될 수 있다. 이에 따라, 도 24에 도시된 것처럼, 도 1 내지 도 3을 이용하여 상술한 커패시터 구조체(400)가 형성될 수 있다.
제1 배선 패턴(510), 제2 배선 패턴(520), 재배선 패턴(530) 및 커패시터 구조체(400)가 형성된 후에, 제3 마스크 패턴(830)은 제거될 수 있다.
커패시터 구조체(400)는 재배선 패턴(530)이 형성되는 공정에서 함께 형성될 수 있으므로, 간소화된 공정으로 제조가 가능하다. 이에 따라, 간소화된 공정으로 정전 용량이 향상된 커패시터를 포함하는 반도체 장치가 제공될 수 있다.
도 25 및 도 26은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 참고적으로, 도 26은 도 25의 R6를 확대한 확대도이다. 또한, 도 25는 도 22 이후의 단계를 설명하기 위한 중간 단계 도면이다.
도 25 및 도 26을 참조하면, 제3 마스크 패턴(830)은 유전 패턴(420)보다 길게 연장될 수 있다. 예를 들어, 제3 마스크 패턴(830)은 유전 패턴(420)의 말단보다 돌출되도록 형성될 수 있다. 이에 따라, 도 26에 도시된 것처럼, 도 4 내지 도 6을 이용하여 상술한 커패시터 구조체(400)가 형성될 수 있다.
도 27 및 도 28은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 참고적으로, 도 28은 도 27의 R7을 확대한 확대도이다. 또한, 도 27은 도 22 이후의 단계를 설명하기 위한 중간 단계 도면이다.
도 27 및 도 28을 참조하면, 제3 마스크 패턴(830)은 도 22의 제1 전극 패턴(410)보다 짧거나 같게 연장될 수 있다. 예를 들어, 제3 마스크 패턴(830)은 도 22의 제1 전극 패턴(410)의 말단과 같거나 인입되도록 형성될 수 있다. 이에 따라, 도 28에 도시된 것처럼, 도 7 및 도 8을 이용하여 상술한 커패시터 구조체(400)가 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 200: 절연 구조체
310: 제1 도전층 320: 제2 도전층
400: 커패시터 구조체 410: 제1 전극 패턴
420: 유전 패턴 430: 제2 전극 패턴
510: 제1 배선 패턴 520: 제2 배선 패턴
530: 재배선 패턴

Claims (10)

  1. 기판 상에, 제1 트렌치를 포함하는 절연 구조체;
    상기 절연 구조체 내에, 상기 제1 트렌치에 의해 상면의 일부가 노출되는 제1 도전층;
    상기 제1 도전층 상에 차례로 적층되는 제1 전극 패턴, 유전 패턴 및 제2 전극 패턴을 포함하는 커패시터 구조체; 및
    상기 커패시터 구조체 상의 제1 배선 패턴을 포함하고,
    상기 제1 전극 패턴은 상기 제1 트렌치의 측벽 및 바닥면과, 상기 절연 구조체의 상면을 따라 연장되고,
    상기 제1 트렌치로부터 상기 제1 전극 패턴의 말단까지의 제1 거리는, 상기 제1 트렌치로부터 상기 유전 패턴의 말단까지의 제2 거리보다 짧은 반도체 장치.
  2. 제 1항에 있어서,
    상기 유전 패턴은 상기 제1 전극 패턴의 상면의 프로파일을 따라 연장되고,
    상기 제2 전극 패턴은 상기 유전 패턴의 상면의 프로파일을 따라 연장되는 반도체 장치.
  3. 삭제
  4. 제 1항에 있어서,
    상기 제1 배선 패턴과 이격되어 상기 절연 구조체의 상면을 따라 연장되고, 상기 제1 도전층의 상면과 접속되는 제2 배선 패턴을 더 포함하는 반도체 장치.
  5. 제 4항에 있어서,
    상기 제1 도전층과 상기 제2 배선 패턴 사이의 배리어층을 더 포함하고,
    상기 절연 구조체는, 상기 제1 트렌치와 이격되어 상기 제1 도전층의 상면의 다른 일부를 노출시키는 제2 트렌치를 더 포함하고,
    상기 배리어층은 상기 제2 트렌치의 측벽 및 바닥면과, 상기 절연 구조체의 상면을 따라 연장되는 반도체 장치.
  6. 기판 상의 제1 도전층;
    상기 제1 도전층 상에, 상기 제1 도전층의 상면의 일부를 노출시키는 제1 트렌치와, 상기 제1 트렌치와 이격되어 상기 제1 도전층의 상면의 다른 일부를 노출시키는 제2 트렌치를 포함하는 절연 구조체;
    상기 제1 트렌치의 측벽 및 바닥면을 따라 연장되는 커패시터 구조체;
    상기 커패시터 구조체 상에, 상기 절연 구조체의 상면을 따라 연장되는 제1 배선 패턴; 및
    상기 제1 배선 패턴과 이격되어 상기 절연 구조체의 상면을 따라 연장되고, 상기 제2 트렌치를 채우는 제2 배선 패턴을 포함하는 반도체 장치.
  7. 제 6항에 있어서,
    상기 제2 트렌치의 측벽 및 바닥면을 따라 연장되는 배리어층을 더 포함하고,
    상기 제2 배선 패턴은 상기 배리어층의 상면을 따라 연장되는 반도체 장치.
  8. 기판 상에, 제1 트렌치를 포함하는 절연 구조체 및 상기 절연 구조체 내의 제1 도전층을 형성하되, 상기 제1 트렌치는 상기 제1 도전층의 상면의 일부를 노출시키고,
    상기 제1 트렌치의 측벽 및 바닥면과, 상기 절연 구조체의 상면을 따라 연장되는 제1 전극 패턴을 형성하고,
    상기 제1 전극 패턴 상에, 차례로 적층되는 유전 패턴 및 제2 전극 패턴을 형성하여 커패시터 구조체를 형성하고,
    상기 커패시터 구조체 상에 제1 배선 패턴을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  9. 제 8항에 있어서,
    상기 절연 구조체는, 상기 제1 트렌치와 이격되어 상기 제1 도전층의 상면의 다른 일부를 노출시키는 제2 트렌치를 더 포함하고,
    상기 제1 전극 패턴을 형성하는 것은,
    상기 절연 구조체 및 상기 제1 도전층 상에 제1 전극막을 형성하고,
    상기 제1 트렌치와 상기 제2 트렌치 사이의 상기 제1 전극막을 제거하는 것을 포함하는 반도체 장치의 제조 방법.
  10. 제 9항에 있어서,
    상기 유전 패턴 및 상기 제2 전극 패턴을 형성하는 것은,
    상기 제1 전극 패턴 상에, 차례로 적층되는 유전막 및 제2 전극막을 형성하고,
    상기 제1 전극 패턴보다 돌출되도록 상기 유전 패턴 및 상기 제2 전극 패턴을 패터닝하는 것을 포함하는 반도체 장치의 제조 방법.
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