KR102600184B1

KR102600184B1 - 표시장치

Info

Publication number: KR102600184B1
Application number: KR1020180118979A
Authority: KR
Inventors: 홍현석; 이종혁
Original assignee: 엘지디스플레이 주식회사
Priority date: 2018-10-05
Filing date: 2018-10-05
Publication date: 2023-11-08
Anticipated expiration: 2038-10-05
Also published as: KR20200039271A

Abstract

본 발명에 의한 표시장치는 기판, 터치 전극, 터치 패드, 터치 라우팅 라인, 및 링크 라인을 포함한다. 기판에는, 화소들이 배열된 표시 영역, 및 상기 표시 영역 외측의 비표시 영역이 정의된다. 터치 전극은 표시 영역 상에 배치된다. 터치 패드는 비표시 영역 상에 배치된다. 터치 라우팅 라인은 비표시 영역 상에 배치되며, 터치 전극과 터치 패드를 전기적으로 연결한다. 링크 라인은 비표시 영역 상에 배치되며, 터치 패드에 연결되어 터치 패드로부터 기판의 일단으로 연장되거나, 라우팅 라인에 연결되어 라우팅 라인으로부터 기판의 일단으로 연장된다.

Description

표시장치{DISPLAY DEVICE}

본 발명은 표시장치에 관한 것이다.

최근, 멀티미디어의 발달과 함께 이를 적절하게 표시할 수 있는 표시장치의 필요성에 부합하여, 가격이 저렴하면서, 높은 표시품질(동영상 표현력, 해상도, 밝기, 명암비, 및 색 재현력 등)을 갖는 표시장치가 활발히 개발되고 있다. 이러한 표시장치들은 키보드, 마우스, 트랙볼, 조이스틱, 디지타이저(digitizer) 등의 다양한 입력장치(Input Device)를 통해, 사용자와 표시장치 사이의 인터페이스를 구성한다.

그러나, 전술한 입력장치를 사용하는 것은 사용법을 익혀야 하고, 설치 및 작동 공간을 차지하는 등 불편을 야기하여 제품의 완성도를 높이기 어려운 면이 있다. 따라서, 편리하면서도 간단하고 오작동을 감소시킬 수 있는 표시장치용 입력장치에 대한 요구가 날로 증가하고 있다. 이와 같은 요구에 따라 사용자가 표시장치를 보면서 손이나 펜 등으로 화면을 직접 터치하거나 근접시켜 정보를 입력할 수 있는 터치 소자가 제안되었다. 터치 소자를 채용하는 경우, 별도의 입력기기를 사용하지 않고도 입력이 가능할 뿐 아니라 사용자가 화면에 표시되는 정보를 통해 신속하고 용이하게 조작할 수 있다는 편리성 때문에, 다양한 표시장치에 적용되고 있다.

터치소자는 그 구조에 따라서, 상판 부착형(Add-on type), 상판 일체형(On-Cell type), 및 내장형(Integrated type)으로 나눌 수 있다. 상판 부착형(Add-on type)은 표시장치와 터치 패널을 개별적으로 제조한 후에, 표시장치의 상판에 터치 패널을 부착하는 방식이다. 상판 일체형(On-Cell type)은 표시장치의 상판 표면에 터치소자를 직접 형성하는 방식이다. 내장형(Integrated type)은 표시장치의 상판 내측에 터치소자를 구성하는 방식이다.

이들 터치소자는 다양한 표시장치에 적용가능하며, 특히 전계발광 표시장치에 적용될 경우, 터치소자를 구성하는 소자들은 전계발광 표시장치의 발광부를 보호하기 위한 인캡슐레이션막(encapsulation film)의 상부 또는 하부에 형성될 수 있다. 즉, 터치 구동신호 송신채널을 구성하는 터치 구동 전극들과, 터치 인식신호 수신채널을 구성하는 터치 센싱 전극들이 전계발광 표시장치의 표시소자들을 커버하는 인캡슐레이션막의 상부 표면 및/또는 하부 표면에 형성된다.

터치 소자를 포함하는 표시장치의 제조가 완료된 후, 화소 어레이 검사 외에, 터치 소자의 불량을 확인하기 위한 검사 공정을 추가로 진행한다.

터치 소자의 터치 불량을 확인하기 위한 검사 공정 진행 시 이를 위한 검사 패드들이 형성될 필요가 있다. 다만, 터치 검사 패드들이 표시 패널의 비표시 영역 상에 형성되는 경우, 베젤 영역이 증가함에 따라 네로우 베젤(Narrow Bezel)을 구현할 수 없는 문제가 있다. 본 발명은 네로우 베젤을 구현한 표시장치를 제공하는 것을 목적으로 한다.

본 발명의 일 실시예에 따른 표시장치는 기판, 터치 전극, 터치 패드, 터치 라우팅 라인, 및 링크 라인을 포함한다. 기판에는, 화소들이 배열된 표시 영역, 및 상기 표시 영역 외측의 비표시 영역이 정의된다. 터치 전극은 표시 영역 상에 배치된다. 터치 패드는 비표시 영역 상에 배치된다. 터치 라우팅 라인은 비표시 영역 상에 배치되며, 터치 전극과 터치 패드를 전기적으로 연결한다. 링크 라인은 비표시 영역 상에 배치되며, 터치 패드에 연결되어 터치 패드로부터 기판의 일단으로 연장되거나, 터치 라우팅 라인에 연결되어 터치 라우팅 라인으로부터 기판의 일단으로 연장된다.

링크 라인과 터치 패드는 적어도 하나의 절연막을 사이에 두고 서로 다른층에 배치되며, 절연막을 관통하는 콘택홀을 통해 상호 연결될 수 있다.

링크 라인과 터치 라우팅 라인은 적어도 하나의 절연막을 사이에 두고 서로 다른 층에 배치되며, 절연막을 관통하는 보조 콘택홀을 통해 상호 연결될 수 있다.

링크 라인은 터치 라우팅 라인으로부터 분기된 일부일 수 있다.

링크 라인과 터치 라우팅 라인은, 서로 동일 층에 배치될 수 있다. 링크 라인과 터치 라우팅 라인은, 링크 라인 및 터치 라우팅 라인과 적어도 하나의 절연막을 사이에 두고 서로 다른 층에 배치된 점핑 라인을 통해, 전기적으로 연결될 수 있다.

링크 라인의 일단은 기판의 일단에 대응할 수 있다.

링크 라인의 적어도 일부는 기판에 직접 접촉되거나, 제1 버퍼층에 접촉될 수 있다.

링크 라인은 표시 영역의 게이트 전극과 동일층에 배치될 수 있다. 터치 패드는 표시 영역의 소스 전극 및 드레인 전극과 동일층에 배치될 수 있다. 링크 라인과 터치 패드는, 그 사이에 개재된 절연막을 관통하는 제1 콘택홀을 통해 상호 연결될 수 있다.

터치 패드는 표시 영역의 소스 전극 및 드레인 전극과 동일층에 배치될 수 있다. 링크 라인은 적어도 하나의 절연막을 사이에 두고 터치 패드 상에 배치될 수 있다. 링크 라인과 터치 패드는, 절연막을 관통하는 제1 콘택홀을 통해 상호 연결될 수 있다.

링크 라인은, 터치 전극 또는 터치 라우팅 라인의 형성 물질과 동일 물질을 포함할 수 있다.

본 발명에 의한 표시장치는, 적어도 표시 영역의 화소들을 커버하는 인캡슐레이션막을 더 포함할 수 있다. 터치 전극은, 인캡슐레이션막 상에 배치될 수 있다.

화소는, 트랜지스터 및 상기 트랜지스터와 전기적으로 연결된 발광 소자를 포함할 수 있다. 트랜지스터는, 기판 상에 배치된 반도체층, 반도체층 상에 배치된 게이트 절연막, 게이트 절연막 상에 배치되며 반도체층의 적어도 일부와 중첩하는 게이트 전극, 게이트 전극 상에 배치된 층간 절연막, 층간 절연막 상에 배치되며, 층간 절연막을 관통하는 콘택홀들을 통해 반도체층의 일측과 타측에 각각 연결되는 소스 전극 및 드레인 전극, 및 소스 전극 및 드레인 전극 상에 배치된 평탄화막을 포함할 수 있다.

링크 라인은, 게이트 전극과 동일층에 배치될 수 있다. 터치 패드는 소스 전극 및 드레인 전극과 동일층에 배치될 수 있다. 링크 라인과 터치 패드는, 층간 절연막을 관통하는 제1 콘택홀을 통해 상호 연결될 수 있다.

본 발명에 의한 표시장치는, 기판의 일단에서, 층간 절연막을 관통하는 제1 오픈홀을 더 포함할 수 있다.

본 발명에 의한 표시장치는, 기판의 일단에서, 평탄화막을 관통하는 제2 오픈홀을 더 포함할 수 있다.

터치 패드는, 소스 전극 및 드레인 전극과 동일층에 배치될 수 있다. 링크 라인은 평탄화막 상에 배치될 수 있다. 링크 라인과 터치 패드는, 평탄화막을 관통하는 제1 콘택홀을 통해 상호 연결될 수 있다.

본 발명에 의한 표시장치는, 기판의 일단에서, 상기 게이트 절연막, 상기 층간 절연막 중 적어도 하나 이상을 관통하는 제1 오픈홀을 더 포함할 수 있다.

제1 오픈홀은 기판을 노출할 수 있다.

본 발명의 다른 실시예에 따른 표시장치는 기판, 링크 라인을 포함한다. 기판 상에는, 터치 전극, 터치 패드, 및 터치 전극과 터치 패드를 연결하는 터치 라우팅 라인이 배치된다. 링크 라인은 터치 패드 또는 터치 라우팅 라인으로부터 기판의 일단으로 연장된다. 링크 라인의 일단은 기판의 에지부에서, 분리된 상태로 잔류한다.

링크 라인과 터치 패드는, 적어도 하나의 절연막을 사이에 두고 서로 다른 층에 배치되며, 절연막을 관통하는 콘택홀을 통해 상호 연결될 수 있다.

링크 라인과 터치 라우팅 라인은, 적어도 하나의 절연막을 사이에 두고 서로 다른 층에 배치되며, 절연막을 관통하는 보조 콘택홀을 통해 상호 연결될 수 있다.

링크 라인은, 터치 라우팅 라인으로부터 분기된 일부일 수 있다.

링크 라인의 일단은, 기판의 일단에 대응할 수 있다.

본 발명에 의한 표시장치는 기판 상에 배치되는 픽셀들, 및 픽셀들을 덮는 인캡슐레이션막을 더 포함할 수 있다. 터치 전극은, 인캡슐레이션막 상에 배치될 수 있다.

본 발명은, 검사 공정 시 이용되는 검사 패드들을 표시패널의 외측에 배치하고, 검사 공정 이후 이를 제거한다. 이에 따라, 터치 검사 패드들을 형성하기 위한 영역을 표시패널 상에 별도로 할당할 필요가 없기 때문에, 베젤 영역을 현저히 줄일 수 있는 이점을 갖는다. 또한, 표시패널 상에 터치 검사 패드들을 삭제함으로써 소정의 공간을 확보함에 따라, 설계 자유도를 개선할 수 있는 이점을 갖는다.

본 발명은, 터치 패드와 터치 검사 패드 또는, 터치 라우팅 라인과 터치 검사 패드를 연결하는 링크 라인을 스크라이빙 공정 전 최상층에 형성하기 때문에, 링크 라인이 식각 공정 환경에 노출되어 손상이 발생하는 문제를 방지할 수 있다. 또한, 본 발명은 링크 라인 형성 전 스크라이빙 영역의 무기막 및/또는 유기막을 미리 제거할 수 있기 때문에, 스크라이빙 공정 시 이물이 발생 및 분산되는 것을 최소화할 수 있을 뿐만 아니라, 막 두께에 의한 절단 불량을 최소화할 수 있는 이점을 갖는다.

도 1은 본 발명에 따른 표시장치를 도시한 평면도이다.
도 2는 도 1의 A 영역을 확대하여 나타낸 도면이다.
도 3은 도 2의 B 영역을 확대하여 나타낸 도면이다.
도 4는 도 1에서 터치소자를 제외한 표시장치의 구성을 개략적으로 도시한 평면도이다.
도 5는 도 1을 I-I'를 따라 절취한 단면도이다.
도 6은 본 발명에 따른 표시장치를 개략적으로 도시한 평면도이다.
도 7 내지 도 10은 본 발명의 제1 실시예에 따른 검사 영역의 형성 과정 및 스크라이빙 공정을 시계열적으로 나타낸 도면이다.
도 11 내지 도 14는 본 발명의 제2 실시예에 따른 검사 영역의 형성 과정 및 스크라이빙 공정을 시계열적으로 나타낸 도면이다.
도 15는 본 발명의 제3 실시예에 따른 표시장치를 개략적으로 도시한 평면도이다.
도 16은 도 15를 Ⅲ-Ⅲ'로 절취한 단면도이다.
도 17은 본 발명의 제4 실시예에 따른 표시장치를 개략적으로 도시한 평면도이다.
도 18은 도 17을 Ⅳ-Ⅳ'로 절취한 단면도이다.
도 19는 도 17을 Ⅴ-Ⅴ'로 절취한 단면도이다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시 예들을 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 여러 실시예들을 설명함에 있어서, 동일한 구성요소에 대하여는 서두에서 대표적으로 설명하고 다른 실시예에서는 생략될 수 있다.

제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.

도 1은 본 발명에 따른 표시장치를 도시한 평면도이다. 도 2는 도 1의 A 영역을 확대하여 나타낸 도면이다. 도 3은 도 2의 B 영역을 확대하여 나타낸 도면이다. 도 4는 도 1에서 터치소자를 제외한 표시장치의 구성을 개략적으로 도시한 평면도이다. 도 5는 도 1을 I-I'를 따라 절취한 단면도이다.

도 3은 도 1을 I-I'를 따라 절취한 단면도이다. 설명을 간략히 하기 위해 도 1에는 표시장치의 터치소자의 구성만 나타나도록 도시하였고, 도 4에는 표시장치의 구성만 나타나도록 도시하였다. 도 1 내지 도 4에서는 설명의 편의상 전계발광 표시장치를 예로 들어 설명하기로 한다.

도면에서는, 터치소자(TD)가 인캡슐레이션막 상에 형성되는 구조를 예로 들어 설명하였으나, 이에 한정되는 것은 아니다. 예를 들어, 본 발명은 상판 일체형(on-cell type), 상판 부착형(add-on type) 또는 내장형(integrated type) 터치 소자 구조에도 적용될 수 있다.

도 1을 참조하면, 표시패널(10)은 영상이 표시되는 표시영역(DA) 표시영역 외측의 비표시 영역(NDA)을 포함하는 기판(SUB)를 포함한다. 터치소자(TD)는 기판(SUB) 상에 형성된다. 터치소자(TD)는 서로 교차하도록 배치되는 복수의 제1 터치전극들(Tx1~Tx6) 및 복수의 제2 터치전극들(Rx1~Rx4)과, 복수의 제1 및 제2 터치전극들(Tx1~Tx6, Rx1~Rx4) 각각 연결되는 복수의 제1 터치 라우팅 배선들(TW1~TW6) 및 복수의 제2 터치 라우팅 배선들(RW1~RW4)과, 복수의 제1 및제 2 터치 라우팅 배선들(TW1~TW6, RW1~RW4)에 각각 연결되는 복수의 제1 터치 패드들(TP1~TP6) 및 복수의 제2 터치 패드들(RP1~RP4)을 포함한다. 도면에서는, 각각 6개의 제1 터치전극들(Tx1~Tx6), 제1 터치 라우팅 배선들(TW1~TW6) 및 제1 터치 패드들(TP1~TP6)을 도시하고 각각 4개의 제2 터치전극들(Rx1~Rx4), 제2 터치 라우팅 배선들(RW1~RW4) 및 제2 터치패드들(RP1~RP4)이 형성된 경우를 예로 들어 도시하였으나, 이에 한정되는 것은 아니다. 즉, 이는 터치소자를 설명하기 위한 일 예일 뿐, 더 많은 복수 개의 제1 및 제2 터치전극들, 제1 및 제2 터치 라우팅 배선들 및 제1 및 제2 터치 패드들을 포함할 수 있다.

복수의 제1 터치전극들(Tx1~Tx6)은 기판(SUB)의 표시영역(DA)에 배치된 인캡슐레이션막(ENC) 상에서 제1 방향(예를 들면, y축 방향)을 따라 서로 나란하게 배치되고, 제1 방향과 교차하는 제2 방향(예를 들어, x축 방향)으로 연장된다. 복수의 제1 터치전극들(Tx1~Tx6) 각각은 메시(mesh) 패턴들이 삼각형, 사각형, 마름모꼴, 다각형 등으로 형성된 다수의 제1 터치전극 패턴들이 연속된 형태로 연결된 구조를 가지지만, 본 발명이 이에 한정되는 것은 아니다.

복수의 제2 터치전극들(Rx1~Rx4)은 기판(SUB)의 표시영역(DA)에 배치된 인캡슐레이션막(ENC) 상에서 제2 방향을 따라 서로 나란하게 배치되고, 제1 방향으로 연장된다. 복수의 제2 터치전극들(Rx1~Rx4) 또한 제1 터치전극과 마찬가지로 메시 패턴들이 삼각형, 사각형, 마름모꼴, 다각형 등으로 형성된 다수의 제2 터치전극 패턴들이 연속된 형태로 연결된 구조를 가질 수 있지만, 본 발명이 이에 한정되는 것은 아니다. 예컨대, 제1 및 제2 전극패턴들은 터치 인식을 양호하게 하기 위해 얼마든지 다른 다양한 형상으로 만들어질 수 있다.

복수의 제1 터치전극들(Tx1~Tx6)과 복수의 제2 터치전극들(Rx1~Rx4) 사이의 전기적인 절연상태가 유지되도록, 복수의 제1 및 제2 터치전극들(Tx1~Tx6, Rx1~Rx4) 사이에 절연층(도시생략)이 배치되거나, 그들의 교차부에만 절연패턴들(도시생략)이 배치될 수도 있다.

복수의 제1 터치 라우팅 배선들(TW1~TW6)은 기판(SUB)의 비표시 영역(NDA)에 배치되며, 복수의 제1 터치전극들(Tx1~Tx6)에 각각 연결된다. 제1 터치 라우팅 배선들(TW1, TW3, TW5)은 홀수 번째 행에 배치되는 제1 터치전극들(Tx1, Tx3, Tx5)의 좌측 단부에 연결되며, 표시영역(DA) 좌측의 비표시 영역(NDA)을 따라 표시영역(DA) 하측의 비표시 영역(NDA)으로 연장된다. 제1 터치 라우팅 배선들(TW2, TW4, TW6)은 짝수 번째 행에 배치되는 제1 터치전극들(Tx2, Tx3, Tx6)의 우측 단부에 연결되며, 표시영역(DA) 우측의 비표시 영역(NDA)을 따라 표시영역(DA) 하측의 비표시 영역(NDA)으로 연장된다.

복수의 제2 터치 라우팅 배선들(RW1~RW4)은 기판(SUB)의 비표시 영역(NDA)에 배치되며, 복수의 제2 터치전극들(Rx1~Rx4)의 하측 단부에 각각 연결되어 표시영역(DA) 하측의 비표시 영역(NDA)으로 연장된다.

복수의 제1 터치 패드들(TP1~TP6)은 기판(SUB)의 표시영역(DA) 하측의 비표시 영역(NDA) 단부에 배치되며, 복수의 제1 터치 라우팅 배선들(TW1~TW6)에 각각 연결된다. 제1 터치 패드들(TP1, TP3, TP5)은 홀수 번째 행의 제1 터치전극들(Tx1, Tx3, Tx5)에 연결된 제1 터치 라우팅 배선들(TW1, TW3, TW5)에 각각 연결된다. 제1 터치 패드들(TP2, TP4, TP6)은 짝수 번째 행의 제1 터치전극들(Tx2, Tx4, Tx6)에 연결된 제1 터치 라우팅 배선들(TW2, TW4, TW6)에 각각 연결된다.

복수의 제2 터치 패드들(RP1~RP4)은 기판(SUB)의 표시영역(DA) 하측의 비표시 영역(NDA) 단부에 배치되며, 복수의 제2 터치 라우팅 배선들(RW1~RW4)에 각각 연결된다. 복수의 제2 터치 패드들(RP1~RP4)은 제1 터치 패드들(TP1, TP3, TP5)의 그룹과 제1 터치 패드들(TP2, TP4, TP6)의 그룹 사이에 배치될 수 있다.

제1 및 제2 터치 라우팅 배선들(TW1~TW6, RW1~RW4)과, 제1 및 제2 터치 패드들(TP1~TP6, RP1~RP4)은 단일층 또는 복층구조로 형성될 수 있다. 제1 및 제2 터치 라우팅 배선(TW1~TW6, RW1~RW4)은 단일층인 경우, Al, AlNd, Mo, MoTi, Cu, CuOx, Cr와 같은 금속층 또는, ITO, IZO와 같은 투명 도전성 물질층으로 형성될 수 있다. 제1 및 제2 터치 라우팅 배선(TW1~TW6, RW1~RW4)은 복층 구조일 경우, Al, AlNd, Mo, MoTi, Cu, CuOx, Cr와 같은 금속물질과, ITO, IZO와 같은 투명 도전성 물질로 형성된 투명 도전 물질이 적층된 형태로 형성될 수 있다. 일 예로, 제1 및 제2 터치 라우팅 라인(TW1~TW6, RW1~RW4)은 Ti/Al/Ti의 3층 구조 또는 ITO/Ti/Al/Ti 4 층 구조로 형성될 수 있다.

도 2를 참조하면, 제1 터치전극(Tx2)은 제2 방향(예를 들어, x축 방향)으로 연장되어 배치되고, 제2 터치전극(Rx2)은 제2 방향과 교차하는 제1 방향(y축 방향)으로 연장되어 배치된다. 제1 터치전극(Tx2)은 제1 메시패턴(TxP)을 포함하고 제2 터치전극(Rx2)은 제2 메시패턴(RxP)을 포함한다. 제1 메시패턴(TxP)과 제2 메시패턴(RxP) 각각은 마름모꼴을 이루며 다수의 마름모꼴이 연속된 형태로 연결된 구조로 이루어질 수 있다. 제1 메시패턴(TxP)과 제2 메시패턴(RxP) 각각은 마름모꼴 외에 삼각형, 사각형 또는 오각형 등의 다각형이거나 원형 등을 이룰 수도 있다. 본 실시예에서는 제1 메시패턴(TxP)과 제2 메시패턴(RxP) 각각이 마름모꼴을 이루는 것을 예로 설명한다.

제1 터치전극(Tx2)과 제2 터치전극(Rx2)이 교차하는 교차부에는 제1 터치전극(Tx2)과 제2 터치전극(Rx2)이 서로 연결되지 않도록 브릿지전극(RCO)이 배치된다. 구체적으로, 제1 터치전극(Tx2)은 일체(one body)로 제2 방향을 따라 연속적으로 배치된다. 제2 터치전극(Rx2)은 제1 터치전극(Tx2)과 연결되지 않고 제1 방향을 따라 배치될 수 있도록 브릿지전극(RCO)을 통해 연결된다. 즉, 제2 터치전극(Rx2)은 제1 터치전극(Tx2)과의 교차부에서 브릿지전극(RCO)과 컨택함으로써 전기적으로 연속하여 배치될 수 있다. 본 실시예에서는 제2 터치전극(Rx2)이 브릿지전극(RCO)을 통해 연결되는 것을 개시하지만, 이와는 달리 제1 터치전극(Tx2)이 브릿지전극을 통해 연결될 수도 있다.

도 3을 참조하면, 제1 터치전극(Tx2)은 제1 메시패턴(TxP)으로 형성되고 제2 터치전극(Rx2)은 제2 메시패턴(RxP)으로 형성된다. 제1 터치전극(Tx2)과 제2 터치전극(Rx2)은 서로 연결되지 않도록 이격되어 배치된다.

제1 터치전극(Tx2)의 제1 메시패턴(TxP) 사이와, 제2 터치전극(Rx2)의 제2 메시패턴(TxP) 사이에는 적어도 하나의 발광영역(EA)이 배치된다. 발광영역(EA)은 적어도 하나의 서브픽셀이 배치되어 광을 방출하는 영역일 수 있다. 일 예로, 발광영역(EA)은 적어도 둘 이상의 복수의 서브픽셀이 배치될 수도 있다.

제1 터치전극(Tx2)과 제2 터치전극(Rx2)은 금속(metal)으로 이루어질 수 있다. 금속은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 또는 구리(Cu) 중 어느 하나 또는 이들의 합금일 수 있으며, 단일층 또는 이들의 다중층으로 이루어질 수 있다.

전술한 것처럼, 제1 터치전극(Tx2)과 제2 터치전극(Rx2)은 금속으로 이루어지기 때문에 제1 터치전극(Tx2)의 제1 메시패턴(TxP)과 제2 터치전극(Rx2)의 제2 메시패턴(TxP)은 발광영역(EA)과 중첩되지 않는 비발광 영역(NEA)에 배치될 수 있다. 예를 들어, 제1 터치전극(Tx2)의 제1 메시패턴(TxP)과 제2 터치전극(Rx2)의 제2 메시패턴(TxP)은 후술하는 뱅크층에 중첩하여 배치될 수 있다. 그러나, 본 발명의 제1 터치전극(Tx2)의 제1 메시패턴(TxP)과 제2 터치전극(Rx2)의 제2 메시패턴(TxP)은 광이 발광되지 않는 비발광 영역(NEA)이라면 어디에도 배치될 수 있다.

도 4를 참조하면, 본 발명의 실시예에 따른 전계발광 표시장치는 표시패널(10), 데이터 구동부, 게이트 구동부, 전원 공급부(PS) 및 타이밍 콘트롤러(TC) 등을 포함할 수 있다.

표시패널(10)은 정보를 표시하는 표시영역(DA)과, 정보가 표시되지 않는 비표시 영역(NDA)을 포함한다.

표시영역(DA)은 입력 영상이 표시되는 영역으로 복수의 화소들(P)이 매트릭스 타입으로 배열된 화소 어레이가 배치되는 영역이다. 표시패널(10)의 표시영역(DA)에 대응하여서는 도 1에 도시된 제1 및 제2 터치전극들(Tx1~Tx6, Rx1~Rx4)이 배치된다.

비표시 영역(NDA)은 게이트 구동회로의 쉬프트 레지스터(SRa, SRb) 및 각종 링크 신호라인들(GL1~GLn, DL1~DLm)과 전원 공급라인들(VDL1, VDL2, VSL1, VSL2), 전원 공급전극들(VDLa, VDLb, VSLa, VSLb) 등이 배치되는 영역이다. 표시패널(10)의 비표시 영역(NDA)에 대응하여서는 도 1에 도시된 제1 및 제2 터치 라우팅 라인들(TW1~TW6, RW1~RW4)과 제1 및 제2 터치패드들(TP1~TP6, RP1~RP4)이 배치된다.

표시영역(DA)에 배치된 화소 어레이는 서로 교차하도록 배치되는 다수의 데이터 라인들(D1~Dm) 및 다수의 게이트 라인들(G1~Gn)과, 이들 교차영역마다 매트릭스 형태로 배치되는 화소(P)들을 포함한다.

각각의 화소(P)는 발광 다이오드(LED), 발광 다이오드(LED)에 흐르는 전류량을 제어하는 구동 박막 트랜지스터(Thin Film Transistor, 이하 구동 TFT라 함)(DT), 구동 TFT(DT)의 게이트-소스간 전압을 세팅하기 위한 프로그래밍부(SC)를 포함한다. 화소 어레이의 화소(P)들은 전원 공급부(PS)로부터 제1 전원 공급라인들(VDL1, VDL2), 제1 전원 공급전극들(VDLa, VDLb) 및 제1 전원라인들(VD1~VDm)을 통해 고전위 전압인 제1 전원(Vdd)을 공급받고, 전원 공급부(PS)로부터 제2 전원 공급라인들(VSL1~VSL2) 및 제2 전원 공급전극들(VSLa, VSLb)을 통해 저전위 전압인 제2 전원(Vss)을 공급받는다.

제1 전원라인들(VD1~VDm)은 칩온필름(chip on film, 30)이 부착된 측의 비표시 영역(NDA)에 배치된 하측 제1 전원 공급전극(VDLa)과, 그 반대쪽 비표시 영역(NDA)에 배치된 상측 제1 전원 공급전극(VDLb)을 통해 양측에서 전원 공급부(PS)로부터 제1 전원(Vdd)를 공급받는다. 하측 제1 전원 공급전극(VDLa)과 상측 제1 전원 공급전극(VDLb)은 제1 전원 공급라인들(VDL1, VDL2)에 의해 양단부가 서로 연결될 수 있다. 따라서, 표시영역(DA)에 배치된 화소들의 위치에 따른 RC증가로 인한 표시품질의 저하를 최소화할 수 있는 효과를 얻을 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 경우에 따라서는 하측 제1 전원 공급전극(VDLa)과 상측 제1 전원 공급전극(VDLb)의 양단부를 서로 연결하는 제1 전원 공급라인들(VDL1, VDL2)을 형성하지 않고 하측 제1 전원 공급전극(VDLa)과 제1 전원라인들(VD1~VDm)의 구성만으로 대체할 수도 있다.

프로그래밍부(SC)는 적어도 하나 이상의 스위치 TFT와, 적어도 하나 이상의 스토리지 커패시터를 포함할 수 있다. 스위치 TFT는 게이트 라인(GL)으로부터의 스캔 신호에 응답하여 턴 온 됨으로써, 데이터 라인(DL)으로부터의 데이터전압을 스토리지 커패시터의 일측 전극에 인가한다. 구동 TFT(DT)는 스토리지 커패시터에 충전된 전압의 크기에 따라 발광 다이오드(LED)로 공급되는 전류량을 제어하여 발광 다이오드(LED)의 발광량을 조절한다. 발광 다이오드(LED)의 발광량은 구동 TFT(DT)로부터 공급되는 전류량에 비례한다.

화소를 구성하는 TFT들은 p 타입으로 구현되거나 또는, n 타입으로 구현될 수 있다. 또한, 화소를 구성하는 TFT들의 반도체층은, 비정질 실리콘 또는, 폴리 실리콘 또는, 산화물을 포함할 수 있다. 발광 다이오드(LED)는 애노드 전극, 캐소드 전극, 및 애노드 전극과 캐소드 전극 사이에 개재된 발광 구조물을 포함한다. 애노드 전극은 구동 TFT(DT)에 접속된다. 발광 구조물은 발광층(Emission layer, EML)을 포함하고, 발광층을 사이에 두고 그 일측에는 정공 주입층(Hole injection layer, HIL) 및 정공 수송층(Hole transport layer, HTL)이, 그 타측에는 전자 수송층(Electron transport layer, ETL) 및 전자 주입층(Electron injection layer, EIL)이 각각 배치될 수 있다.

데이터 구동부는 데이터 IC(SD)가 실장되며, 일측은 소스 인쇄회로기판(20)의 일단부에 접속되고, 타측은 표시패널(10)의 비표시 영역(NDA)에 부착되는 칩온필름(30)을 포함한다.

데이터 IC(SD)는 타이밍 콘트롤러(TC)로부터 입력되는 디지털 비디오 데이터를 아날로그 감마보상전압으로 변환하여 데이터전압을 발생한다. 데이터 IC(SD)로부터 출력된 데이터 전압은 데이터 라인들(D1~Dm)에 공급된다.

GIP 타입의 게이트 구동부는 소스 인쇄회로기판(20) 상에 실장된 레벨 쉬프터(LSa, LSb)와, 표시패널(10)의 비표시 영역(NDA)에 형성되어, 레벨 쉬프터(LSa, LSb)로부터의 공급되는 신호들을 수신하는 쉬프트 레지스터(SRa, SRb)를 포함한다.

레벨 쉬프터(LSa, LSb)는 타이밍 콘트롤러(TC)로부터 스타트 펄스(ST), 게이트 쉬프트 클럭들(GLCK), 및 플리커 신호(FLK) 등의 신호를 입력 받고, 또한 게이트 하이 전압(VGH), 게이트 로우 전압(VGL) 등의 구동 전압을 공급받는다. 스타트 펄스(ST), 게이트 쉬프트 클럭들(GCLK) 및 플리커 신호(FLK)는 대략 0V와 3.3V 사이에서 스윙하는 신호들이다. 게이트 쉬프트 클럭들(GLCK1~n)은 소정의 위상차를 갖는 n 상 클럭신호들이다. 게이트 하이 전압(VGH)은 표시패널(10)의 박막 트랜지스터 어레이에 형성된 박막 트랜지스터(TFT)의 문턱 전압 이상의 전압으로서 대략 28V 정도의 전압이고, 게이트 로우 전압(VGL)은 표시패널(10)의 박막 트랜지스터 어레이에 형성된 박막 트랜지스터(TFT)의 문턱 전압보다 낮은 전압으로서 대략 -5V 내외의 전압이다.

레벨 쉬프터(LSa, LSb)의 출력 신호들은 데이터 IC(SD)가 배치된 칩온필름(30)에 형성된 라인들과, 표시패널(10)의 기판에 형성된 LOG(Line On Glass) 라인들을 통해 쉬프트 레지스터(SRa, SRb)에 공급될 수 있다. 쉬프트 레지스터(SRa, SRb)는 GIP 공정에 의해 표시패널(10)의 비표시 영역(NDA) 상에 직접 형성될 수 있다.

쉬프트 레지스터(SRa, SRb)는 레벨 쉬프터(LSa, LSb)로부터 입력되는 스타트 펄스(VST)를 게이트 쉬프트 클럭신호들(CLK1~CLKn)에 따라 쉬프트함으로써 게이트 하이 전압과 게이트 로우 전압(VGL) 사이에서 스윙하는 게이트펄스를 순차적으로 쉬프트시킨다. 쉬프트 레지스터(SRa, SRb)로부터 출력되는 게이트 펄스는 게이트 라인들(G1a~Gn, G1b~Gn)에 순차적으로 공급된다.

타이밍 콘트롤러(TC)는 호스트 시스템(도시 생략)으로부터 입력되는 수직 동기신호, 수평 동기신호, 데이터 인에이블 신호, 메인 클럭 등의 타이밍신호를 입력 받아 데이터 IC(SD), 및 게이트 구동부의 레벨 쉬프터(LSa, LSb)와 쉬프트 레지스터(SRa, SRb)의 동작 타이밍을 동기시킨다. 데이터 IC(SD)를 제어하기 위한 데이터 타이밍 제어신호는 소스 샘플링 클럭(Source Sampling Clock, SSC), 소스 출력 인에이블 신호(Source Output Enable, SOE) 등을 포함할 수 있다. 게이트 구동부의 레벨 쉬프터(LSa, LSb)와 쉬프트 레지스터(SRa, SRb)를 제어하기 위한 게이트 타이밍 제어신호는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 쉬프트 클럭(Gate Shift Clock, GSC), 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함할 수 있다.

도 4에서는 쉬프트 레지스터(SRa, SRb)가 표시영역(DA) 외측의 양측에 배치되어 표시영역(DA)의 양단부에서 게이트 라인들(G1a~Gn, G1b~Gn)에 게이트 펄스를 공급하는 구성을 도시하고 있지만 본 발명이 이에 한정되는 것은 아니며, 쉬프트 레지스터가 표시영역(DA)의 일측에만 배치되어 표시영역(DA)의 일측에서 게이트 라인들(G1a~Gn, G1b~Gn)에 게이트 펄스를 공급할 수도 있다. 쉬프트 레지스터(SRa, SRb)가 표시영역(DA) 외측의 양측에 배치되는 경우, 화소 어레이의 동일 수평라인에 배치된 게이트 라인에는 동일 위상, 동일 진폭의 게이트 펄스가 공급된다.

이상의 본 발명의 실시예에 따르는 설명에서는 게이트 구동부가 GIP 타입인 경우를 예로 들어 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어 게이트 구동부는 칩온필름 타입으로 구비되어 표시패널의 비표시 영역(NDA) 상에 접합될 수도 있다.

도 5를 참조하면, 기판(SUB) 상에는 단층 또는 다층구조의 제1 버퍼층(BUF1)이 배치될 수 있다. 기판(SUB)은 플렉서블한 반투명 물질로 형성될 수 있다. 제1 버퍼층(BUF1)은 기판(SUB)이 폴리이미드와 같은 물질로 형성될 경우, 후속 공정에서 기판(SUB)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 발광소자가 손상되는 것을 방지하기 위해 무기물질 및 유기물질 중의 어느 하나로 구성된 단일층으로 형성될 수 있다. 이와 달리 제1 버퍼층(BUF1)은 서로 다른 무기물질로 형성된 다중층으로 형성될 수 있다. 또한, 제1 버퍼층(BUF1)은 유기물질층과 무기물질층으로 형성된 다중층으로도 형성될 수 있다. 무기물질층은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 중의 어느 하나를 포함할 수 있다. 유기물질은 포토 아크릴(Photoacryl)을 포함할 수 있다.

표시영역(DA)에 대응하는 제1 버퍼층(BUF1) 상에는 반도체층(A)이 배치될 수 있다. 반도체층(A)은 채널 영역(CA)을 사이에 두고 이격 배치되는 소스 영역(SA)과 드레인 영역(DA)을 포함할 수 있다. 소스 영역(SA)과 드레인 영역(DA)은 도체화된 영역일 수 있다. 반도체층(A)은 비정질 실리콘을 이용하거나, 비정질 실리콘을 결정화한 다결정 실리콘을 이용하여 형성될 수도 있다. 이와 달리, 반도체층(A)은 아연 산화물(ZnO), 인듐 아연 산화물(InZnO), 인듐 갈륨 아연 산화물(InGaZnO) 또는 아연 주석 산화물(ZnSnO) 중 어느 하나로 이루어질 수 있다. 또한, 반도체층(A)은 멜로시아닌, 프탈로시아닌, 펜타센, 티오펜폴리머 등의 저분자계 또는 고분자계 유기물로 이루어질 수도 있다.

반도체층(A)이 배치된 제1 버퍼층(BUF1) 상에는 반도체층(A)을 커버하도록 게이트 절연막(GI)이 배치된다. 게이트 절연막(GI)은 무기물질로 이루어진 단일층 또는 서로 다른 무기물질로 이루어진 다중층으로 형성될 수 있다. 예를 들면, 게이트 절연막(GI)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 이중층으로 이루어질 수 있다.

표시영역(DA)에 대응하는 게이트 절연막(GI)상에는 반도체층(A)의 채널층(CA)과 적어도 일부 영역이 중첩되도록 박막 트랜지스터(TFT)의 게이트 전극(GE)과, 게이트 전극(GE)에 연결되는 게이트 라인(도시 생략)이 배치될 수 있다. 게이트 전극(GE) 및 게이트 라인은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나, 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다.

게이트 전극(GE) 및 게이트 라인이 배치된 게이트 절연막(GI) 상에는 이들을 커버하도록 층간 절연막(INT)이 배치될 수 있다. 층간 절연막(INT)은 무기물질로 이루어진 단일층 또는 서로 다른 무기물질로 이루어진 다중층으로 형성될 수 있다. 예를 들면, 층간 절연막(INT)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)으로 형성될 수 있다.

표시영역(DA)에 대응하는 층간 절연막(INT) 상에는 박막 트랜지스터(TFT)의 소스 전극(SE)과 드레인 전극(DE)과 데이터 라인(도시생략)이 배치될 수 있다. 소스 전극(SE)과 드레인 전극(DE)은 게이트 절연막(GI), 층간 절연막(INT)을 관통하는 콘택홀들을 통해 노출된 반도체층의 소스 영역(SA)과, 드레인 영역(DA)에 각각 접속될 수 있다. 소스 전극(SE), 드레인 전극(DE), 및 데이터 라인은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나, 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다.

비표시 영역(NDA)에 대응하는 층간 절연막(INT) 상에는 제2 터치 패드(RP1)가 배치된다.

소스 전극(SE), 드레인 전극(DE), 및 데이터 라인을 커버하는 제1 패시베이션막(PAS1)이 배치될 수 있다. 제1 패시베이션막(PAS)은 무기물질로 이루어진 단일층 또는 서로 다른 무기물질로 이루어진 다중층으로 형성될 수 있다. 예를 들면, 제1 패시베이션막(PAS1)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 이중층으로 이루어질 수 있다.

그리고, 제1 패시베이션막(PAS1) 상에는 평탄화막(PNL)이 배치될 수 있다. 평탄화막(PNL)은 하부 구조의 단차를 완화시키면서 하부 구조를 보호하기 위한 것으로, 유기물질층으로 형성될 수 있다. 예를 들면, 평탄화막(PNL)은 포토 아크릴층으로 형성될 수 있다.

평탄화막(PNL) 상에는 애노드 전극(ANO)이 배치될 수 있다. 애노드 전극(ANO)은 평탄화막(PNL)과 제1 패시베이션막(PAS1)을 관통하는 콘택홀을 통해 노출된 드레인 전극(DE)에 접속된다. 애노드 전극(ANO)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide)와 같은 투명 도전성 물질로 형성될 수 있다.

평탄화막(PNL) 상에는 애노드 전극(AN)을 노출시키는 개구부를 갖는 뱅크층(BN)이 형성될 수 있다. 뱅크층(BN)의 개구부는 발광영역을 정의하는 영역일 수 있다. 뱅크층(BN)은 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 폴리아크릴레이트(polyacrylate) 등의 유기물로 이루어진다. 뱅크층(BN) 상에는 스페이서(SPC)가 형성될 수 있다. 스페이서(SPC)는 후속하는 발광 적층물(LES)의 제조를 위한 마스크(mask)가 스페이서(SPC) 하부의 적층물에 접촉하는 것을 방지하는 역할을 한다. 스페이서(SPC)는 뱅크층(BN)의 제조 시 하프톤 마스크(half-tone mask)를 이용하여 뱅크층(BN)과 동시에 제조된다. 따라서, 스페이서(SPC)는 뱅크층(BN)의 재료와 동일하게 이루어질 수 있으며, 뱅크층(BN)과 일체(one body)로 이루어진다.

뱅크층(BN)의 발광영역을 통해 노출된 애노드 전극(ANO) 상에는 발광 적층물(LES)과 캐소드 전극(CAT)이 순차적으로 배치되어 발광소자(LED)를 구성한다. 발광 적층물(LES)은 정공 관련층, 발광층, 전자 관련층을 포함할 수 있다. 캐소드 전극(CAT)은 일함수가 낮은 마그네슘(Mg), 칼슘(Ca), 알루미늄(Al), 은(Ag) 또는 이들의 합금으로 이루어질 수 있다. 본 발명에서는 애노드 전극(ANO)상에 발광 적층물(LES)이 배치되고, 발광 적층물(LES)상에 캐소드 전극(CAT)이 배치되는 것으로 설명이 되었으나, 캐소드 전극(CAT)상에 발광 적층물(LES)이 배치되고, 발광 적층물(LES)상에 애노드 전극(ANO)이 배치될 수 있다.

캐소드 전극(CAT) 상에 제2 패시베이션막(PAS2)이 배치될 수 있다. 제2 패시베이션막(PAS2)은 무기물질로 이루어진 단일층 또는 서로 다른 무기물질로 이루어진 다중층으로 형성될 수 있다. 예를 들면, 제2 패시베이션막(PAS2)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 이중층으로 이루어질 수 있다. 제2 패시베이션막(PAS2)은 표시영역(DA) 및 비표시 영역(NDA)에 배치될 수 있다.

제2 패시베이션막(PAS2) 상에는 캐소드 전극(CAT)과 뱅크층(BN)을 커버하도록 인캡슐레이션막(ENC)이 배치될 수 있다. 인캡슐레이션막(ENC)은 외부로부터의 수분이나 산소가 인캡슐레이션막(ENC) 내부에 위치한 발광 적층물(LES)로 침투되는 것을 방지하기 위한 것으로 유기물층 또는 무기물층의 단일층으로 형성하거나, 무기물층과 유기물층이 번갈아 배치되는 다층 구조로 형성될 수 있다. 본 발명에서는 유기물층의 단일층으로 형성되는 인캡슐레이션막(ENC)을 개시한다.

인캡슐레이션막(ENC)은 표시영역(DA)과 비표시 영역(NDA)에 배치될 수 있다. 구체적으로, 인캡슐레이션막(ENC)은 표시영역(DA) 전체에 배치될 수 있다. 후술하겠으나, 인캡슐레이션막(ENC)은 댐(DAM)까지 연속적으로 배치될 수 있다.

인캡슐레이션막(ENC) 상에는 인캡슐레이션막(ENC)으로 수분이나 산소가 침투되는 것을 방지하기 위해, 제3 패시베이션막(PAS3)이 배치된다. 제3 패시베이션막(PAS3)은 무기물질로 이루어진 단일층 또는 서로 다른 무기물질로 이루어진 다중층으로 형성될 수 있다. 예를 들면, 제3 패시베이션막(PAS3)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 이중층으로 이루어질 수 있다. 제3 패시베이션막(PAS3)은 전술한 제2 패시베이션막(PAS2) 동일한 물질로 형성될 수 있으나, 이에 한정되는 것은 아니다. 제3 패시베이션막(PAS2)은 표시영역(DA) 및 비표시 영역(NDA)에 배치될 수 있다.

제3 패시베이션막(PAS3) 상에는 제2 버퍼층(BUF2)이 배치되어, 제3 패시베이션막(PAS3)과 더불어 하부의 소자로 수분이나 산소가 침투되는 것을 방지할 수 있다. 제2 버퍼층(BUF2)은 무기물질로 이루어진 단일층 또는 서로 다른 무기물질로 이루어진 다중층으로 형성될 수 있다. 예를 들면, 제2 버퍼층(BUF2)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 이중층으로 이루어질 수 있다. 제2 버퍼층(BUF2)은 전술한 제3 패시베이션막(PAS3)과 동일한 물질로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 제2 버퍼층(BUF2)은 제3 패시베이션막(PAS3)과 동일하게 표시영역(DA) 및 비표시 영역(NDA)에 배치될 수 있다.

제2 버퍼층(BUF2) 상에는 도 1에 도시된 바와 같이 제1 및 제2 터치전극들(Tx1~Tx6, Rx1~Rx4)과 제1 및 제2 터치 라우팅 라인들(TW1~TW6, RW1~RW4)이 배치될 수 있다.

구체적으로, 제2 버퍼층(BUF2) 상에 제1 터치전극(Rx1)을 연결시키는 브릿지전극(RCO)이 배치되고, 브릿지전극(RCO) 상에 브릿지전극(RCO)을 절연시키는 절연층(INS)이 배치된다. 절연층(INS)은 표시영역(DA) 및 비표시 영역(NDA)에 배치될 수 있다. 절연층(INS) 상에 제1 터치전극(Rx1)이 제2 터치전극(Tx6)을 사이에 두고 서로 이격하여 배치되고 제1 터치전극(Rx1)은 브릿지전극(RCO)을 통해 연결된다. 제1 터치전극(Rx1)의 일측에는 제2 터치 라우팅 라인(RW1)이 연결되고, 제2 터치 라우팅 라인(RW1)은 비표시 영역(NDA)으로 연장되어, 제2 터치 패드(RP1)에 연결된다.

제1 및 제2 터치전극들(Tx1~Tx6, Rx1~Rx4) 상에 제4 패시베이션막(PAS4)이 배치되어, 하부의 터치 소자들을 외부의 수분, 산소 또는 충격으로부터 보호한다.

비표시 영역(NDA) 상에는 댐(DAM)이 배치될 수 있다. 댐(DAM)은 표시장치의 인캡슐레이션막(ENC)의 제조 시 인캡슐레이션막(ENC)의 재료가 댐(DAM) 내부로 가두어지도록 넘침을 방지할 수 있다. 댐(DAM)은 표시영역(DA)을 완전히 둘러싸도록 배치될 수 있으며, 평면상에서 바라 볼 때, 폐쇄 루프(closed loop) 형상으로 이루어질 수 있다. 댐(DAM)은, 도시된 바와 같이, 평탄화막(PNL) 형성 물질, 뱅크층(BN) 형성 물질, 스페이서(SPC) 형성 물질이 순차적으로 적층된 구조를 가질 수 있으나, 이에 한정되는 것은 아니다.

<제1 실시예>

도 6은 본 발명에 따른 표시장치를 도시한 평면도이다. 도 7 내지 도 10은 본 발명의 제1 실시예에 따른 검사 영역의 형성 과정 및 스크라이빙 공정을 시계열적으로 나타낸 도면이다. 도 7 내지 도 9의 (a)는 R1은 도 6의 R1 영역을 확대 도시한 평면도이고, (b)는 (a)를 Ⅱ-Ⅱ'로 절취한 단면도이다.

도 6를 참조하면, 본 발명의 제1 실시예에 따른 표시장치는 터치 패드(RP), 터치 검사 패드(IRP), 및 터치 패드(RP)와 터치 검사 패드(IRP)를 연결하는 링크 라인(LL)을 포함한다.

터치 패드(RP)는 기판(SUB)의 제1 영역(A1)에 배치된다. 터치 검사 패드(IRP)는 기판(SUB)의 제2 영역(A2)에 배치된다. 기판(SUB)의 제1 영역(A1)은, 최종 완성된 표시패널에서 비표시 영역(NDA)으로 할당될 영역을 의미한다. 기판(SUB)의 제2 영역(A2)은, 최종 완성된 표시패널에서 비표시 영역으로 할당될 영역의 외측에 마련된 잔여 영역으로, 향후 스크라이빙 공정에 의해 제거되는 일 영역을 의미한다. 따라서, 기판(SUB)의 제2 영역(A2)은 삭제되어 최종 완성된 표시패널에 잔류하지 않는다. 링크 라인(LL)은 터치 패드(RP)와 터치 검사 패드(IRP)를 연결하기 위해, 일부는 기판(SUB)의 제1 영역(A1) 상에 배치되고, 다른 일부는 기판(SUB)의 제2 영역(A2) 상에 배치된다.

기판(SUB)의 제2 영역(A2)에 배치된 터치 검사 패드(IRP)와 링크 라인(LL)의 일부는, 검사 공정 이후, 스크라이빙 공정을 통해 스크라이빙 라인을 따라 절단되어, 분리된다. 따라서, 최종 표시패널에는, 터치 패드(RP)와, 링크 라인(LL)의 일부만이 잔류하며, 링크 라인(LL)의 일단은 여느 전극 및 신호 라인과 연결되지 않고 분리된 상태로 잔류한다.

본 발명의 제1 실시예는 터치 검사 패드(IRP)들을 검사 공정 이후 제거하기 때문에, 터치 검사 패드(IRP)들을 형성하기 위한 영역을 기판(SUB)의 비표시 영역 상에 별도로 할당할 필요가 없다. 이에 따라, 본 발명의 제1 실시예는 베젤 영역을 현저히 줄일 수 있는 이점을 갖는다. 또한, 기판(SUB)의 비표시 영역에서 터치 검사 패드(IRP)들을 삭제함으로써 소정의 공간을 확보함에 따라, 설계 자유도를 개선할 수 있는 이점을 갖는다.

좀 더 구체적으로, 도 5과 함께 도 7를 참조하면, 기판(SUB) 상에는 스크라이빙 영역(SCA)이 정의된다. 스크라이빙 라인은 스크라이빙 영역(SCA) 내로 설정된다.

기판(SUB) 상에는 링크 라인(LL)이 배치된다. 링크 라인(LL)은 제1 버퍼층(BUF1)과 게이트 절연막(GI) 상에 배치된다. 링크 라인(LL)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나, 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다. 링크 라인(LL)은 박막 트랜지스터(TFT)의 게이트 전극(GE)과 동일 물질로 함께 형성될 수 있으나, 이에 한정되는 것은 아니다.

링크 라인(LL) 상에는 층간 절연막(INT)이 배치된다. 층간 절연막(INT)은 스크라이빙 영역(SCA)의 링크 라인(LL)을 노출하는 제1 오픈홀(OH1)을 포함한다. 본 발명의 제1 실시예는, 스크라이빙 영역(SCA)의 층간 절연막(INT)을 스크라이빙 공전 전에 미리 제거함으로써, 스크라이빙 공정 시 층간 절연막(INT)이 절단되면서 분산되는 이물에 의해, 터치 패드(RP)와 터치 패드(RP)에 신호를 전달하기 위한 연결 부재(예를 들어, 칩온 필름(chip on film))의 접합 공정 시 콘택 불량이 발생하는 문제를 방지할 수 있다.

도시하지는 않았으나, 스크라이빙 영역(SCA) 중 링크 라인(LL)이 배치되지 않은 영역에서는, 제1 오픈홀(OH1)에 의해 기판(SUB)이 노출될 수 있다. 즉, 해당 영역에서, 제1 오픈홀(OH)은 층간 절연막(INT), 게이트 절연막(GI), 및 제1 버퍼층(BUF)을 관통하여, 기판(SUB)을 노출하도록 형성될 수 있다.

층간 절연막(INT) 상에는 터치 패드(RP)와 터치 검사 패드(IRP)가 배치된다. 터치 패드(RP)와 터치 검사 패드(IRP)는 스크라이빙 라인을 사이에 두고 양측에 서로 이격되어 배치된다. 터치 패드(RP)는 기판(SUB)의 제1 영역(A1) 상에 배치되며, 터치 검사 패드(IRP)는 기판(SUB)의 제2 영역(A2) 상에 배치된다.

터치 패드(RP) 및 터치 검사 패드(IRP)는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나, 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다. 터치 패드(RP) 및 터치 검사 패드(IRP)는 박막 트랜지스터(TFT)의 소스 전극(SE) 및 드레인 전극(DE)과 동일 물질로 함께 형성될 수 있으나, 이에 한정되는 것은 아니다. 터치 패드(RP) 및 터치 검사 패드(IRP)는 서로 다른 물질로 형성될 수 있으며, 서로 다른 적층 구조를 가질 수도 있다.

터치 패드(RP)는 층간 절연막(INT)을 관통하는 제1 콘택홀(CH1)을 통해 링크 라인(LL)과 연결된다. 터치 검사 패드(IRP)는 층간 절연막(INT)을 관통하는 제2 콘택홀(CH2)을 통해 링크 라인(LL)과 연결된다. 이에 따라, 터치 패드(RP)와 터치 검사 패드(IRP)는 링크 라인(LL)을 통해 전기적으로 연결된다.

도 8을 더 참조하면, 터치 패드(RP)와 터치 검사 패드(IRP) 상에는 평탄화막(PNL)이 배치된다. 평탄화막(PNL)은 터치 패드(RP)와 터치 검사 패드(IRP)를 커버하도록 배치되어, 터치 패드(RP)와 터치 검사 패드(IRP)를 보호하는 기능을 한다.

평탄화막(PNL)은 스크라이빙 영역(SCA)의 링크 라인(LL)을 노출하는 제2 오픈홀(OH2)을 포함한다. 제2 오픈홀(OH2)은 제1 오픈홀(OH1)을 노출하도록 형성될 수 있으나, 이에 한정되는 것은 아니며, 스크라이빙 라인을 노출시키도록 형성되면 충분할 수 있다. 평탄화막(PNL)은 제 기능을 수행하기 위한 소정의 두께를 갖도록 형성되기 때문에, 평탄화막(PNL)이 스크라이빙 영역(SCA)에 잔류하는 경우, 스크라이빙 공정이 용이하지 않을 수 있다. 본 발명의 제1 실시예는 스크라이빙 영역(SCA)의 평탄화막(PNL)을 미리 제거함으로써, 스크라이빙 공정을 통한 절단을 용이하게 수행할 수 있다.

도 9을 더 참조하면, 평탄화막(PNL) 상에는 상부 터치 검사 패드(UIRP)가 배치된다. 상부 터치 검사 패드(UIRP)는 평탄화막(PNL)을 관통하는 제3 콘택홀(CH3)을 통해 터치 검사 패드(IRP)와 연결된다. 상부 터치 검사 패드(UIRP)는 터치 소자(TD)의 불량을 검출하기 위한 검사 핀(미도시)이 직접 접촉하는 부분일 수 있다. 상부 터치 검사 패드(UIRP)는 터치전극들(Tx, Rx) 및/또는 터치 라우팅 라인(TW, RW)과 동일 물질로 함께 형성될 수 있다. 전술한 일련의 공정들을 통해, 검사 영역이 형성될 수 있다. 이후 스크라이빙 공정을 통해 표시패널이 셀 단위로 제공될 수 있다.

도 10을 더 참조하면, 터치 소자(TD)의 정상 구동 여부를 판별하기 위한 검사 공정 이후, 스크라이빙 공정이 진행된다. 즉, 기판(SUB)이 기 설정된 스크라이빙 라인을 따라 절단됨에 따라, 표시패널이 셀 단위로 분리된다. 이후, 기판(SUB) 상에는, 터치 패드(RP)와 링크 라인(LL)의 일부만이 잔류한다. 잔류한 링크 라인(LL) 일단은 절단된 기판(SUB)의 일단에 대응하여 배치될 수 있다. 잔류한 터치 패드(RP)는 기판(SUB)의 일단으로부터 소정 간격 내측으로 이격되어 배치되며, 기판(SUB)의 일단으로부터 연장된 링크 라인(LL)의 타단에 연결된 상태로 배치될 수 있다.

도 7 및 도 8을 다시 참조하면, 제1 오픈홀(OH1) 및 제2 오픈홀(OH2)을 스크라이빙 공정 전 미리 형성함으로써 스크라이빙 공정을 용이하게 할 수는 있으나, 제1 오픈홀(OH1) 및 제2 오픈홀(OH2)을 형성하기 위한 식각(etch) 공정에 의해, 링크 라인(LL)에 손상이 발생하여 터치 검사 공정 시, 신호가 원활하게 전달되지 못하는 문제가 발생할 수 있다.

이를 방지하기 위해, 스크라이빙 라인을 노출하기 위한 제1 오픈홀(OH1) 및 제2 오픈홀(OH2)을 형성하되, 링크 라인(LL)이 배치되는 영역에만 층간 절연막(INT)을 잔류시키는 방법을 고려해볼 수 있다. 다만, 이 경우 전술한 바와 같이, 층간 절연막(INT)이 절단되면서 분산되는 이물에 의해, 터치 패드(RP)와 연결 부재 사이에 콘택 불량이 발생할 수 있어, 문제된다.

<제2 실시예>

도 11 내지 도 14는 본 발명의 제2 실시예에 따른 검사 영역의 형성 과정 및 스크라이빙 공정을 시계열적으로 나타낸 도면이다. 도 11 내지 도 13의 (a)는 R1은 도 6의 R1 영역을 확대 도시한 평면도이고, (b)는 (a)를 Ⅲ-Ⅲ'로 절취한 단면도이다.

도 6를 참조하면, 본 발명의 제2 실시예에 따른 표시장치는 터치 패드(RP), 터치 검사 패드(IRP), 및 터치 패드(RP)와 터치 검사 패드(IRP)를 연결하는 링크 라인(LL)을 포함한다.

터치 패드(RP)는 기판(SUB)의 제1 영역(A1)에 배치된다. 터치 검사 패드(IRP)는 기판(SUB)의 제2 영역(A2)에 배치된다. 기판(SUB)의 제1 영역(A1)은, 최종 완성된 표시패널에서 비표시 영역으로 할당될 영역을 의미한다. 기판(SUB)의 제2 영역(A2)은, 최종 완성된 표시패널에서 비표시 영역으로 할당될 영역의 외측에 마련된 잔여 영역으로, 향후 스크라이빙 공정에 의해 제거되는 일 영역을 의미한다. 따라서, 기판(SUB)의 제2 영역(A2)은 삭제되어 최종 완성된 표시패널에 잔류하지 않는다. 링크 라인(LL)은 터치 패드(RP)와 터치 검사 패드(IRP)를 연결하기 위해, 일부는 기판(SUB)의 제1 영역(A1) 상에 배치되고, 다른 일부는 기판(SUB)의 제2 영역(A2) 상에 배치된다.

본 발명의 제2 실시예는 터치 검사 패드(IRP)들을 검사 공정 이후 제거하기 때문에, 터치 검사 패드(IRP)들을 형성하기 위한 영역을 기판(SUB)의 비표시 영역 상에 별도로 할당할 필요가 없다. 이에 따라, 본 발명의 제2 실시예는 베젤 영역을 현저히 줄일 수 있는 이점을 갖는다. 또한, 기판(SUB)의 비표시 영역에서 터치 검사 패드(IRP)들을 삭제함으로써 소정의 공간을 확보함에 따라, 설계 자유도를 개선할 수 있는 이점을 갖는다.

좀 더 구체적으로, 도 5과 함께 도 11를 더 참조하면, 기판(SUB) 상에는 스크라이빙 영역(SCA)이 정의된다. 스크라이빙 라인은 스크라이빙 영역(SCA) 내로 설정된다.

기판(SUB) 상에는 제1 버퍼층(BUF1), 게이트 절연막(GI), 층간 절연막(INT)이 순차적으로 배치된다. 제1 버퍼층(BUF1), 게이트 절연막(GI), 층간 절연막(INT)은, 스크라이빙 영역(SCA)을 오픈하는 제1 오픈홀(OH1)을 포함한다. 제1 오픈홀(OH1)은, 스크라이빙 영역(SCA)에서 제1 버퍼층(BUF1), 게이트 절연막(GI), 층간 절연막(INT)을 관통하여 기판(SUB)을 노출할 수 있다. 도시하지는 않았으나, 제1 오픈홀(OH1)은, 스크라이빙 영역(SCA)에서, 제1 버퍼층(BUF1), 게이트 절연막(GI), 층간 절연막(INT) 중 적어도 하나 이상을 오픈하도록 형성될 수도 있다.

본 발명의 제2 실시예는, 스크라이빙 영역(SCA)의 제1 버퍼층(BUF1), 게이트 절연막(GI), 층간 절연막(INT)과 같은 무기막을 스크라이빙 공전 전에 미리 제거함으로써, 스크라이빙 공정 시 무기막들이 절단되면서 분산되는 이물에 의해, 터치 패드(RP)와 터치 패드(RP)에 신호를 전달하기 위한 연결 부재의 접합 공정 시 콘택 불량이 발생하는 문제를 방지할 수 있다.

층간 절연막(INT) 상에는 터치 패드(RP)와 터치 검사 패드(IRP)가 배치된다. 터치 패드(RP)와 터치 검사 패드(IRP)는 스크라이빙 라인을 사이에 두고 양측에 서로 이격되어 배치된다. 터치 패드(RP)는 기판(SUB)의 제1 영역(A1) 상에 배치되며, 터치 검사 패드(IRP)는 기판(SUB)의 제2 영역(A2) 상에 배치된다. 터치 패드(RP) 및 터치 검사 패드(IRP)는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나, 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다. 터치 패드(RP) 및 터치 검사 패드(IRP)는 박막 트랜지스터(TFT)의 소스 전극(SE) 및 드레인 전극(DE)과 동일 물질로 함께 형성될 수 있으나, 이에 한정되는 것은 아니다. 일 예로, 터치 패드(RP) 및 터치 검사 패드(IRP)는 박막 트랜지스터(TFT)의 게이트 전극(GE)과 동일 물질로 함께 형성될 수 있다. 다른 예로, 터치 패드(RP) 및 터치 검사 패드(IRP)는, 게이트 전극(GE)과 동일 물질로 함께 형성된 제1 층과 소스 전극(SE) 및 드레인 전극(DE)과 동일 물질로 함께 형성된 제2 층의 적층 구조를 가질 수도 있다. 이 경우, 제1 층과 제2 층은 그 사이에 개재된 절연층을 관통하는 비아홀을 통해 전기적으로 연결될 수 있다. 또한, 터치 패드(RP) 및 터치 검사 패드(IRP)는 서로 다른 물질로 형성될 수 있으며, 서로 다른 적층 구조를 가질 수도 있다.

도 12을 더 참조하면, 터치 패드(RP)와 터치 검사 패드(IRP) 상에는 평탄화막(PNL)이 배치된다. 평탄화막(PNL)은 터치 패드(RP)와 터치 검사 패드(IRP)의 적어도 일부를 커버하도록 배치되어, 터치 패드(RP)와 터치 검사 패드(IRP)를 보호하는 기능을 한다.

평탄화막(PNL)은, 스크라이빙 영역(SCA)을 오픈하는 제1 오픈홀(OH1)을 포함한다. 제2 오픈홀(OH2)은 제1 오픈홀(OH1)을 노출하도록 형성될 수 있으나, 이에 한정되는 것은 아니다. 제1 오픈홀(OH1)이 기판(SUB)을 노출하는 경우, 제2 오픈홀(OH2)은 기판(SUB)을 노출하도록 형성될 수 있다. 평탄화막(PNL)은 제 기능을 수행하기 위한 소정의 두께를 갖도록 형성되기 때문에, 평탄화막(PNL)이 스크라이빙 영역(SCA)에 잔류하는 경우, 스크라이빙 공정이 용이하지 않을 수 있다. 본 발명의 제2 실시예는 스크라이빙 영역(SCA)의 평탄화막(PNL)을 미리 제거함으로써, 스크라이빙 공정을 통한 절단을 용이하게 수행할 수 있다.

평탄화막(PNL)에는, 제1 콘택홀(CH1), 제2 콘택홀(CH2), 및 제3 콘택홀(CH3)이 형성된다. 제1 콘택홀(CH1)은 터치 패드(RP)의 적어도 일부를 노출시킨다. 제2 콘택홀(CH2) 및 제3 콘택홀(CH3)은 터치 검사 패드(IRP)의 적어도 일부를 각각 노출시킨다. 제2 콘택홀(CH2)은 제3 콘택홀(CH2) 보다 제1 콘택홀(CH1)에 인접하여 배치된다.

도 13을 더 참조하면, 평탄화막(PNL) 상에는, 링크 라인(LL)이 배치된다. 링크 라인(LL)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)과 같은 금속과 ITO, IZO 등과 같은 투명 도전 물질로 이루어진 군에서 선택된 어느 하나, 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다. 예를 들어, 링크 라인(LL)은 터치전극들(Tx, Rx) 및/또는 터치 라우팅 라인(TW, RW)과 동일 물질로 함께 형성될 수 있으나, 이에 한정되는 것은 아니다. 즉, 링크 라인(LL)은 터치전극들(Tx, Rx) 및/또는 터치 라우팅 라인(TW, RW) 물질 중 적어도 하나 이상을 포함할 수 있다.

링크 라인(LL)의 일단은 평탄화막(PNL)을 관통하는 제1 콘택홀(CH1)을 통해 터치 패드(RP)와 연결된다. 링크 라인(LL)의 타단은 평탄화막(PNL)을 관통하는 제2 콘택홀(CH2)을 통해 터치 검사 패드(IRP)와 연결된다. 이에 따라, 터치 패드(RP)와 터치 검사 패드(IRP)는 링크 라인(LL)을 통해 전기적으로 연결된다. 링크 라인(LL)은 제2 오픈홀(OH2) 및 제1 오픈홀(OH1) 내에서, 기판(SUB)에 직접 접촉될 수 있다.

평탄화막(PNL) 상에는, 상부 터치 검사 패드(UIRP)가 배치된다. 상부 터치 검사 패드(UIRP)는 평탄화막(PNL)을 관통하는 제3 콘택홀(CH3)을 통해 터치 검사 패드(IRP)와 연결된다. 상부 터치 검사 패드(UIRP)는 터치 소자(TD)의 불량을 센싱하기 위한 검사 핀(미도시)이 직접 접촉하는 부분일 수 있다. 상부 터치 검사 패드(UIRP)는 터치전극들(Tx, Rx) 및/또는 터치 라우팅 라인(TW, RW)과 동일 물질로 함께 형성될 수 있다. 즉, 링크 라인(LL)은 터치전극들(Tx, Rx) 및/또는 터치 라우팅 라인(TW, RW) 물질 중 적어도 하나 이상을 포함할 수 있다.

도시하지는 않았으나, 상부 터치 검사 패드(UIRP)는 링크 라인(LL)으로부터 연장된 일부일 수 있다. 즉, 상부 터치 검사 패드(UIRP)는 링크 라인(LL)으로부터 분기된 일 부분일 수 있고, 평탄화막(PNL)을 관통하는 제2 콘택홀(CH2)을 통해 터치 검사 패드(IRP)와 전기적으로 연결될 수 있다. 이 경우, 제3 콘택홀(CH3)은 생략될 수 있다. 전술한 일련의 공정들을 통해, 검사 영역이 형성될 수 있다. 이후 스크라이빙 공정을 통해 표시패널이 셀 단위로 제공될 수 있다.

도 14를 더 참조하면, 터치 소자(TD)의 정상 구동 여부를 판별하기 위한 검사 공정 이후, 스크라이빙 공정이 진행된다. 즉, 기판(SUB)이 기 설정된 스크라이빙 라인을 따라 절단됨에 따라, 표시패널이 셀 단위로 분리된다. 이후, 기판(SUB) 상에는, 터치 패드(RP)와 링크 라인(LL)의 일부만이 잔류한다. 잔류한 링크 라인(LL) 일단은 절단된 기판(SUB)의 일단에 대응하여 배치될 수 있다. 잔류한 터치 패드(RP)는 기판(SUB)의 일단으로부터 소정 간격 내측으로 이격되어 배치되며, 기판(SUB)의 일단으로부터 연장된 링크 라인(LL)의 타단에 연결된 상태로 배치될 수 있다.

본 발명의 제2 실시예에서는, 제1 실시예와 달리, 링크 라인(LL)이 스크라이빙 공정 전 최상층에 형성되기 때문에, 식각 공정 환경에 노출되어 손상이 발생하는 문제를 방지할 수 있다. 나아가, 링크 라인(LL) 형성 전 스크라이빙 영역의 무기막 및/또는 유기막을 미리 제거할 수 있기 때문에, 스크라이빙 공정 시 이물이 발생 및 분산되는 것을 최소화할 수 있을 뿐만 아니라, 막 두께에 의한 절단 불량을 최소화할 수 있는 이점을 갖는다.

<제3 실시예>

도 15는 본 발명의 제3 실시예에 따른 표시장치를 개략적으로 도시한 평면도이다. 도 16은 도 15를 Ⅲ-Ⅲ'로 절취한 단면도이다. 제3 실시예는 제1 실시예의 변형예로, 제1 실시예와 실질적으로 동일한 구성에 대한 설명은 생략하기로 한다.

도 15를 참조하면, 본 발명의 제3 실시예에 따른 표시장치는 터치 패드(RP), 터치 검사 패드(IRP), 및 터치 라우팅 라인(TW, RW)와 터치 검사 패드(IRP)를 연결하는 링크 라인(LL)을 포함한다. 즉, 본 발명의 링크 라인(LL)은, 제1 실시예에서와 같이, 그 일단 및 타단이 각각 터치 패드(RP) 및 터치 검사 패드(IRP)와 연결되도록 구성될 수 있고, 제3 실시예에서와 같이, 그 일단 및 타단이 각각 터치 라우팅 라인(TW, RW) 및 터치 검사 패드(IRP)와 연결되도록 구성될 수 있다.

터치 라우팅 라인(TW, RW)과 링크 라인(LL)은 서로 다른 층에 배치될 수 있다. 따라서, 터치 라우팅 라인(TW, RW)과 링크 라인(LL)은, 그들 사이에 개재된 절연막들을 관통하는 보조 콘택홀(AH)을 통해 전기적으로 연결될 수 있다.

도 16를 참조하면, 링크 라인(LL)은 게이트 절연막(GI) 상에 배치될 수 있다. 링크 라인(LL)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나, 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다. 링크 라인(LL)은 박막 트랜지스터(TFT)의 게이트 전극(GE)과 동일 물질로 함께 형성될 수 있으나, 이에 한정되는 것은 아니다.

터치 라우팅 라인(TW5)은 적어도 하나의 절연막을 사이에 두고, 링크 라인(LL) 상에 배치된다. 예를 들어, 터치 라우팅 라인(TW5)과 링크 라인(LL) 사이에는, 층간 절연막(INT), 제2 버퍼층(BUF2), 절연층(INS)이 개재될 수 있다. 이 경우, 터치 라우팅 라인(TW5)과 링크 라인(LL)의 일단은 층간 절연막(INT), 제2 버퍼층(BUF2), 절연층(INS)을 관통하는 보조 콘택홀(AH)을 통해 연결될 수 있다.

<제4 실시예>

도 17은 본 발명의 제4 실시예에 따른 표시장치를 개략적으로 도시한 평면도이다. 도 18은 도 17을 Ⅳ-Ⅳ'로 절취한 단면도이다. 도 19는 도 17을 Ⅴ-Ⅴ'로 절취한 단면도이다. 제4 실시예는 제2 실시예의 변형예로, 제2 실시예와 실질적으로 동일한 구성에 대한 설명은 생략하기로 한다.

도 17을 참조하면, 본 발명의 제4 실시예에 따른 표시장치는 터치 패드(RP), 터치 검사 패드(IRP), 및 터치 라우팅 라인(TW1, RW)와 터치 검사 패드(IRP)를 연결하는 링크 라인(LL)을 포함한다. 즉, 본 발명의 링크 라인(LL)은, 제2 실시예에서와 같이, 그 일단 및 타단이 각각 터치 패드(RP) 및 터치 검사 패드(IRP)와 연결되도록 구성될 수 있고, 제4 실시예에서와 같이, 그 일단 및 타단이 각각 터치 라우팅 라인(TW, RW) 및 터치 검사 패드(IRP)와 연결되도록 구성될 수 있다.

터치 라우팅 라인(TW, RW)과 링크 라인(LL)은 서로 동일 층에 배치될 수 있다. 따라서, 링크 라인(LL)은 터치 라우팅 라인(TW, RW)으로부터 분기된 일부일 수 있다. 예를 들어, 도 18을 더 참조하면, 제5 링크 라인(LL)은 제5 터치 라우팅 라인(TW5) 으로부터 분기된 일부일 수 있다.

서로 다른 신호가 인가되는 어느 하나의 링크 라인(LL)과 어느 하나의 터치 라우팅 라인(TW, RW)은 일 영역에서 교차 배치될 수 있다. 예를 들어, 제1 터치 라우팅 라인(TW1)에 연결되는 제1 링크 라인(LL1)과, 제3 및 제5 터치 라우팅 라인(TW3, TW5)은, 서로 다른 신호가 인가되는 라인으로, 서로 교차 배치될 수 있다. 이 경우, 제1 링크 라인(LL1)과, 제3 및 제5 터치 라우팅 라인(TW3, TW5)이 쇼트되는 것을 방지하기 위해, 제1 링크 라인(LL1)은 제3 및 제5 터치 라우팅 라인(TW3, TW5)을 우회하는 점핑 라인(JL)을 통해 제1 터치 라우팅 라인(TW1)에 연결될 수 있다.

좀 더 구체적으로, 도 19을 더 참조하면, 점핑 라인(JL)은 게이트 절연막(GI) 상에 배치될 수 있다. 점핑 라인(JL)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나, 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다. 점핑 라인(JL)은 박막 트랜지스터(TFT)의 게이트 전극(GE)과 동일 물질로 함께 형성될 수 있으나, 이에 한정되는 것은 아니다. 다른 예로, 점핑 라인(JL)은 층간 절연막(INT) 상에 배치될 수 있고, 박막 트랜지스터(TFT)의 소스/드레인 전극(SE, DE)과 동일 물질로 함께 형성될 수도 있다.

제1, 제3, 제5 터치 라우팅 라인(TW1, TW3, TW5) 및 제1 링크 라인(LL1)은 적어도 하나의 절연막을 사이에 두고, 점핑 라인(JL) 상에 배치된다. 예를 들어, 제1, 제3, 제5 터치 라우팅 라인(TW1, TW3, TW5) 및 제1 링크 라인(LL1)과, 점핑 라인(JL) 사이에는, 층간 절연막(INT), 제2 버퍼층(BUF2), 절연층(INS)이 개재될 수 있다. 이 경우, 제1 터치 라우팅 라인(TW1)과, 점핑 라인(JL)의 일단은 층간 절연막(INT), 제2 버퍼층(BUF2), 절연층(INS)을 관통하는 제1 보조 콘택홀(AH1)을 통해 연결될 수 있다. 제1 링크 라인(LL1)과, 점핑 라인(JL)의 일단은 층간 절연막(INT), 제2 버퍼층(BUF2), 절연층(INS)을 관통하는 제2 보조 콘택홀(AH2)을 통해 연결될 수 있다. 즉, 제1 터치 라우팅 라인(TW1)과 제1 링크 라인(LL1)은, 제3, 제5 터치 라우팅 라인(TW3, TW5)을 교차하는 점핑 라인(JL)을 통해 전기적으로 연결될 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양하게 변경 및 수정할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정해져야만 할 것이다.

10 : 표시패널 TD : 터치 소자
DA : 표시영역 NDA : 비표시 영역
Tx : 제1 터치전극 Rx : 제2 터치전극
TW : 제1 터치 라우팅 라인 RW : 제2 터치 라우팅 라인
TP : 제1 터치 패드 RP : 제2 터치 패드
LL : 링크 라인 IRP : 터치 검사 패드

Claims

화소들이 배열된 표시 영역, 및 상기 표시 영역 외측의 비표시 영역을 포함하는 기판;
상기 표시 영역 상에 배치되는 터치 전극;
상기 비표시 영역 상에 배치되는 터치 패드;
상기 비표시 영역 상에 배치되며, 상기 터치 전극과 상기 터치 패드를 전기적으로 연결하는 터치 라우팅 라인;
상기 비표시 영역 상에 배치되며, 상기 터치 패드에 연결되어 상기 터치 패드로부터 상기 기판의 일단으로 연장되는 링크 라인; 및
상기 기판 상에 있는 제1버퍼층을 포함하고,
상기 링크 라인의 적어도 일부는 상기 제1버퍼층의 측면에 접촉되는, 표시장치.
제 1 항에 있어서,
상기 링크 라인과 상기 터치 패드는,
적어도 하나의 평탄화막을 사이에 두고 서로 다른 층에 배치되며, 상기 평탄화막을 관통하는 콘택홀을 통해 상호 연결되는, 표시장치.
삭제
삭제
삭제
제 1 항에 있어서,
상기 링크 라인의 일단은,
상기 기판의 일단에 대응하는, 표시장치.
삭제
제 1 항에 있어서,
상기 링크 라인은,
상기 표시 영역의 게이트 전극과 동일층에 배치되고,
상기 터치 패드는,
상기 표시 영역의 소스 전극 및 드레인 전극과 동일층에 배치되며,
상기 링크 라인과 상기 터치 패드는,
상기 링크 라인과 상기 터치 패드 사이에 개재된 평탄화막을 관통하는 제1 콘택홀을 통해 연결되는, 표시장치.
삭제
제 8 항에 있어서
상기 링크 라인은,
상기 터치 전극 또는 상기 터치 라우팅 라인의 형성 물질과 동일 물질을 포함하는, 표시장치.
제 1 항에 있어서,
적어도 상기 표시 영역의 화소들을 커버하는 인캡슐레이션막을 더 포함하고,
상기 터치 전극은,
상기 인캡슐레이션막 상에 배치되는, 표시장치.
제 1 항에 있어서,
상기 화소는,
트랜지스터 및 상기 트랜지스터와 전기적으로 연결된 발광 소자를 포함하고,
상기 트랜지스터는,
상기 기판 상에 배치된 반도체층;
상기 반도체층 상에 배치된 게이트 절연막;
상기 게이트 절연막 상에 배치되며 상기 반도체층의 적어도 일부와 중첩하는 게이트 전극;
상기 게이트 전극 상에 배치된 층간 절연막;
상기 층간 절연막 상에 배치되며, 상기 층간 절연막을 관통하는 콘택홀들을 통해 상기 반도체층의 일측과 타측에 각각 연결되는 소스 전극 및 드레인 전극; 및
상기 소스 전극 및 상기 드레인 전극 상에 배치된 평탄화막을 포함하는, 표시장치.
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제 12 항에 있어서,
상기 터치 패드는,
상기 소스 전극 및 상기 드레인 전극과 동일층에 배치되고,
상기 링크 라인은,
상기 평탄화막 상에 배치되며,
상기 링크 라인과 상기 터치 패드는,
상기 평탄화막을 관통하는 제1 콘택홀을 통해 연결되는, 표시장치.
제 16 항에 있어서,
상기 기판의 일단에서, 상기 게이트 절연막, 상기 층간 절연막 중 적어도 하나 이상을 관통하는 제1 오픈홀을 더 포함하는, 표시장치.
제 17 항에 있어서,
상기 제1 오픈홀은,
상기 기판을 노출하는, 표시장치.
제 16 항에 있어서,
상기 기판의 일단에서, 상기 평탄화막을 관통하는 제2 오픈홀을 더 포함하는, 표시장치.
화소들이 배열된 표시 영역, 및 상기 표시 영역 외측의 비표시 영역을 포함하는 기판;
상기 표시 영역 상에 배치되는 터치 전극;
상기 비표시 영역 상에 배치되는 터치 패드;
상기 비표시 영역 상에 배치되며, 상기 터치 전극과 상기 터치 패드를 전기적으로 연결하는 터치 라우팅 라인; 및
상기 비표시 영역 상에 배치되며, 상기 터치 라우팅 라인에 연결되어 상기 터치 라우팅 라인으로부터 상기 기판의 일단으로 연장되는 링크 라인을 포함하는, 표시장치.
제 20 항에 있어서,
상기 링크 라인과 상기 터치 라우팅 라인은,
적어도 하나의 절연막을 사이에 두고 서로 다른 층에 배치되며, 상기 절연막을 관통하는 보조 콘택홀을 통해 상호 연결되는, 표시장치.
제 20 항에 있어서,
상기 링크 라인은,
상기 터치 라우팅 라인으로부터 분기된 일부인, 표시장치.
제 20 항에 있어서,
상기 링크 라인과 상기 터치 라우팅 라인은 동일 층에 배치되며,
상기 링크 라인 및 상기 터치 라우팅 라인과 적어도 하나의 절연막을 사이에 두고 서로 다른 층에 배치된 점핑 라인을 통해, 전기적으로 연결되는, 표시장치.
제 20 항에 있어서,
상기 링크 라인의 일단은,
상기 기판의 일단에 대응하는, 표시장치.
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