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KR102574452B1 - 반도체 칩 및 이를 포함하는 반도체 패키지 - Google Patents

반도체 칩 및 이를 포함하는 반도체 패키지 Download PDF

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KR102574452B1
KR102574452B1 KR1020180077321A KR20180077321A KR102574452B1 KR 102574452 B1 KR102574452 B1 KR 102574452B1 KR 1020180077321 A KR1020180077321 A KR 1020180077321A KR 20180077321 A KR20180077321 A KR 20180077321A KR 102574452 B1 KR102574452 B1 KR 102574452B1
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KR
South Korea
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semiconductor chip
pad
electrode pad
buffer pad
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배진국
정현수
류한성
이인영
이찬호
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삼성전자 주식회사
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/1411—Disposition relative to the bonding areas, e.g. bond pads, of the semiconductor or solid-state body the bump connectors being bonded to at least one common bonding area
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
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Abstract

본 발명의 기술적 사상에 따른 반도체 칩은, 저유전(low-k) 물질층을 포함하는 반도체 기판에 배치되는 전극 패드와, 전극 패드를 감싸며 상부에 제1 개구부를 구비하는 제1 보호층과, 전극 패드에 전기적으로 연결되는 버퍼 패드와, 버퍼 패드를 감싸며 상부에 제2 개구부를 구비하는 제2 보호층과, 버퍼 패드에 순차적으로 적층된 필라층 및 솔더층을 포함하되, 버퍼 패드의 두께는 전극 패드의 두께보다 두껍고, 제1 개구부의 반도체 기판의 상면에 평행한 제1 방향을 따른 폭이 제2 개구부의 제1 방향을 따른 폭과 같거나 더 크다.

Description

반도체 칩 및 이를 포함하는 반도체 패키지{SEMICONDUCTOR CHIP AND SEMICONDUCTOR PACKAGE INCLUDING THE SAME}
본 발명의 기술적 사상은 반도체 칩 및 이를 포함하는 반도체 패키지에 관한 것으로, 더욱 상세하게는, 범프 구조체를 포함하는 반도체 칩 및 이를 포함하는 반도체 패키지에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 소형화 및 다기능화되고 있다. 이에 따라, 전자기기에 사용되는 반도체 칩의 소형화 및 다기능화의 필요성 또한 높아지고 있다. 미세 피치의 연결 단자를 가지는 반도체 칩이 요구되며, 한정적인 반도체 패키지의 구조 내에 고용량의 반도체 칩을 실장하기 위해서는 미세 사이즈의 접속 단자, 예를 들어, 범프 구조체가 필요하다. 이로 인해, 반도체 패키지에 포함되는 범프 구조체의 사이즈 또한 지속적으로 감소하는 추세이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 전기적 특성 및 신뢰성이 향상될 수 있도록, 범프 구조체의 하부에 버퍼 패드를 포함하는 반도체 칩 및 이를 포함하는 반도체 패키지를 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상에 따른 반도체 칩은, 저유전(low-k) 물질층을 포함하는 반도체 기판에 배치되는 전극 패드; 상기 전극 패드를 감싸며 상부에 제1 개구부를 구비하는 제1 보호층; 상기 전극 패드에 전기적으로 연결되는 버퍼 패드; 상기 버퍼 패드를 감싸며 상부에 제2 개구부를 구비하는 제2 보호층; 및 상기 버퍼 패드에 순차적으로 적층된 필라층 및 솔더층;을 포함하되, 상기 버퍼 패드의 두께는 상기 전극 패드의 두께보다 두껍고, 상기 제1 개구부의 상기 반도체 기판의 상면에 평행한 제1 방향을 따른 폭이 상기 제2 개구부의 상기 제1 방향을 따른 폭과 같거나 더 크다.
본 발명의 기술적 사상에 따른 반도체 칩은, 저유전 물질로 구성되는 층간 절연막 및 상기 층간 절연막 상에 배치되는 전극 패드를 포함하는 반도체 기판; 상기 전극 패드의 측면 및 상면을 덮고, 하부에 제1 개구부 및 상부에 제2 개구부를 가지는 내부 공간을 포함하는 보호층; 상기 내부 공간에 포획되며, 상기 전극 패드와 상기 제1 개구부를 통하여 전기적으로 연결되는 버퍼 패드; 상기 내부 공간에 포획되지 않고, 상기 보호층 상에 형성되며 상기 버퍼 패드와 상기 제2 개구부를 통하여 전기적으로 연결되는 범프 구조체;를 포함하되, 상기 제1 개구부의 상기 반도체 기판의 상면에 평행한 제1 방향을 따른 폭이 상기 제2 개구부의 상기 제1 방향을 따른 폭과 같거나 더 크다.
본 발명의 기술적 사상에 따른 반도체 패키지는, 기판 패드를 포함하는 패키지 기판; 및 상기 패키지 기판 상에 실장되는 반도체 칩을 포함하되, 상기 반도체 칩은 저유전 물질층을 포함하는 반도체 기판에 배치되는 전극 패드; 상기 전극 패드를 감싸며 상부에 제1 개구부를 구비하는 제1 보호층; 상기 전극 패드에 전기적으로 연결되는 버퍼 패드; 상기 버퍼 패드를 감싸며 상부에 제2 개구부를 구비하는 제2 보호층; 및 상기 버퍼 패드에 순차적으로 적층된 필라층 및 솔더층;을 포함하되, 상기 버퍼 패드의 두께는 상기 전극 패드의 두께보다 두껍고, 상기 제1 개구부의 상기 반도체 기판의 상면에 평행한 제1 방향을 따른 폭이 상기 제2 개구부의 상기 제1 방향을 따른 폭과 같거나 더 크고, 상기 솔더층은 상기 기판 패드와 전기적으로 연결된다.
본 발명의 기술적 사상에 따르면, 범프 구조체의 하부에 버퍼 패드를 형성하여 범프 구조체의 하부에서 발생하는 스트레스를 완화함으로써, 저유전(low-k) 물질로 구성되는 층간 절연막의 손상을 방지하여 반도체 칩의 불량을 막을 수 있다. 따라서, 반도체 칩 및 이를 포함하는 반도체 패키지의 전기적 특성 및 신뢰성이 향상될 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 2는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 칩을 나타내는 단면도이다.
도 3 내지 도 11은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 칩의 제조 방법을 나타내는 단면도들이다.
도 12는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 제조 방법을 나타내는 단면도이다.
도 13은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지에서 버퍼 패드의 두께 및 범프 구조체의 하부 스트레스에 관한 그래프이다.
도 14는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 구성을 개략적으로 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 기술적 사상의 실시예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지(1)를 나타내는 단면도이다.
도 1을 참조하면, 반도체 패키지(1)는 반도체 소자(100), 패키지 기판(300), 및 이들 사이를 연결하는 연결 구조체(200)를 포함할 수 있다. 반도체 패키지(1)는 반도체 소자(100)가 패키지 기판(300) 상에 연결 구조체(200)에 의해 페이스 다운(face-down) 방식으로 실장된 플립 칩 패키지일 수 있다.
반도체 칩(10)은 반도체 소자(100) 및 연결 구조체(200)를 포함하는 개념으로 사용될 수 있다. 구체적으로, 상기 반도체 칩(10)은 반도체 기판(110) 상에 형성되며, 반도체 소자(100) 내부에 포함된 회로 기능을 외부로 확장할 수 있는 전극 패드(210)를 포함할 수 있다. 상기 반도체 칩(10)에는 반도체 제조 공정을 통하여 반도체 소자(100)의 회로 기능을 위한 개별 단위 소자(150)가 포함되는 회로부가 형성될 수 있다. 즉, 반도체 칩(10)을 구성하는 반도체 소자(100)에는 예를 들어, 트랜지스터, 저항, 캐패시터, 전도성 배선 및 그들 사이에 배치되는 절연층이 포함될 수 있다.
전극 패드(210)는 반도체 소자(100)의 상기 회로부 상에 형성된 제1 보호층(212)에 의하여 일부가 오픈될 수 있다. 상기 전극 패드(210)는 반도체 소자(100)의 상기 회로부와 상부 비아(160)를 통하여 전기적으로 연결되어, 반도체 소자(100)의 상기 회로부를 패키지 기판(300)과 전기적으로 연결할 수 있다.
일부 실시예들에서, 반도체 칩(10)은 로직 칩 또는 메모리 칩일 수 있다. 상기 로직 칩은, 예를 들어, 마이크로 프로세서, 아날로그 소자, 또는 디지털 시그널 프로세서(digital signal processor)일 수 있다. 또한, 상기 메모리 칩은, 예를 들어, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static RAM)과 같은 휘발성 메모리 칩이거나, PRAM(Phase-change RAM), MRAM(Magnetoresistive RAM), FeRAM(Ferroelectric RAM) 또는 RRAM(Resistive RAM)과 같은 비휘발성 메모리 칩일 수 있다. 일부 실시예들에서, 상기 반도체 칩(10)은 고대역폭 메모리(High Bandwidth Memory)일 수 있다. 다른 실시예들에서, 반도체 칩(10)은 인터포저 또는 컨트롤러일 수 있다.
상기 반도체 칩(10)은 재배선(redistribution layer)을 포함하지 않는 고대역폭 메모리일 수 있다. 상기 고대역폭 메모리는 다른 메모리 소자에 비하여 신호 전달을 위한 연결 구조체(200)를 상당히 많이 필요로 하고, 이에 따라, 재배선을 형성하기에는 회로 설계 및 반도체 제조 공정의 어려움이 수반될 수 있다.
패키지 기판(300)은 베이스(310), 내부 접속 패드(320), 절연층(330), 외부 접속 패드(340), 및 외부 단자(350)를 포함할 수 있다.
베이스(310)는 예를 들어, 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 내부 접속 패드(320)는 베이스(310)의 일면 상에 형성되며, 패키지 기판(300)과 연결 구조체(200)를 전기적으로 연결시킬 수 있다. 절연층(330)은 베이스(310) 상면 상에 형성되며, 절연층(330)이 내부 접속 패드(320) 상면의 일부분을 노출시킬 수 있다. 외부 접속 패드(340)는 베이스(310)의 다른 일면 상에 형성되며, 외부 접속 패드(340) 상에 외부 단자(350)가 부착될 수 있다. 예를 들어, 상기 외부 단자(350)는 솔더 볼 또는 솔더 범프일 수 있다. 상기 외부 단자(350)는 반도체 패키지(1)를 외부의 전기 장치와 전기적으로 연결시킬 수 있다.
일부 실시예들에서, 상기 패키지 기판(300)이 인쇄회로기판(PCB)인 경우, 베이스(310)는 통상적으로 열경화성 수지 등의 고분자 물질, FR-4(Flame Retardant 4), BT(Bismaleimide Triazine), ABF(Ajinomoto Build up Film) 등의 에폭시계 수지 또는 페놀 수지 등을 일정 두께로 압축하여 박형으로 형성하고, 양면에 동박(copper foil)을 입힌 후, 패터닝을 통해 전기적 신호의 전달 경로인 배선 패턴을 형성함으로써 구현될 수 있다. 또한, 베이스(310)를 관통하는 비아(미도시)를 통하여 내부 접속 패드(320) 및 외부 접속 패드(340)가 전기적으로 서로 연결될 수 있고, 내부 접속 패드(320) 및 외부 접속 패드(340)를 제외하고 베이스(310)의 하부면 및 상부면 전체에 솔더레지스트가 도포되어 하부 보호층 및 상부 보호층이 구현될 수 있다.
일부 실시예들에서, 상기 인쇄회로기판은 한쪽 면에만 배선을 형성한 단면 PCB(single layer PCB), 그리고 양쪽 면에 배선을 형성한 양면 PCB(double layer PCB)로 구별될 수 있다. 또한, 프레프레그(prepreg)라는 절연체를 이용하여 동박의 층수를 3층 이상으로 형성할 수 있고, 형성된 동박의 층수에 따라 3개 이상의 배선층을 형성함으로써, 다층 배선의 PCB가 구현될 수도 있다. 물론, 본 발명의 기술적 사상에 따른 반도체 패키지(1)의 패키지 기판(300)이 상기 인쇄회로기판의 구조나 재질 등에 한정되는 것은 아니다.
반도체 칩(10)의 범프 구조체(BS)는 패키지 기판(300)의 내부 접속 패드(320)에 부착되며, 이에 따라 반도체 칩(10)의 전극 패드(210)가 내부 접속 패드(320)와 전기적으로 연결될 수 있다. 범프 구조체(BS)는 시드층(230), 필라층(240), 및 솔더층(250)을 포함할 수 있다.
반도체 칩(10)과 패키지 기판(300) 사이의 공간에 언더필(410)이 형성될 수 있다. 언더필(410)은 연결 구조체(200)의 측벽을 둘러싸며 서로 인접한 연결 구조체(200) 사이의 공간을 채울 수 있다.
몰딩 부재(420)는 반도체 칩(10)을 충격 등과 같은 외부 영향으로부터 보호하는 역할을 수행할 수 있다. 이러한 역할을 수행하기 위하여, 몰딩 부재(420)는 에폭시 몰드 컴파운드(epoxy mold compound) 또는 레진(resin) 등으로 이루어질 수 있다. 또한, 몰딩 부재(420)는 컴프레션 몰딩(compression molding), 라미네이션(lamination), 또는 스크린 프린팅(screen printing) 등의 공정에 의해 형성될 수 있다. 일부 실시예들에서, 상기 몰딩 부재(420)는 반도체 칩(10)의 상면을 외부로 노출시킬 수 있도록 상기 반도체 칩(10)의 측면을 감쌀 수도 있다.
도 2는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 칩(10)을 나타내는 단면도이다.
도 2를 참조하면, 반도체 소자(100)의 상면 상에 연결 구조체(200)가 배치된 반도체 칩(10)을 나타낸다.
반도체 칩(10)은 반도체 소자(100) 및 연결 구조체(200)를 포함하는 개념으로 사용될 수 있다. 설명의 편의를 위하여, 반도체 기판(110)의 상면과 나란하며 서로 교차하는 제1 방향(X) 및 제2 방향(Y), 반도체 기판(110)의 상면과 수직하는 제3 방향(Z)을 정의할 수 있다.
반도체 칩(10)은 반도체 소자(100) 상에 배치되는 전극 패드(210), 상기 전극 패드(210)를 감싸는 제1 보호층(212), 상기 전극 패드(210)에 전기적으로 연결되는 버퍼 패드(220), 상기 버퍼 패드(220)를 감싸는 제2 보호층(222), 및 상기 버퍼 패드(220) 상에 배치되는 범프 구조체(BS)를 포함할 수 있다.
버퍼 패드(220)의 제3 방향(Z)으로의 두께(220T)는 전극 패드(210)의 제3 방향(Z)으로의 두께(210T)보다 두껍게 형성될 수 있다. 일부 실시예들에서, 상기 버퍼 패드(220)의 두께(220T)는 상기 전극 패드(210)의 두께(210T)보다 약 5배 이상, 바람직하게는 약 5배 내지 약 10배로 형성될 수 있다.
버퍼 패드(220)의 제1 방향(X)으로의 폭(220W)은 전극 패드(210)의 제1 방향(X)으로의 폭(210W)보다 크게 형성될 수 있다. 일부 실시예들에서, 상기 버퍼 패드(220)의 폭(220W)은 상기 전극 패드(210)의 폭(210W)보다 약 1.5배 이상, 바람직하게는 약 1.5배 내지 약 3배로 형성될 수 있다.
필라층(240)의 제1 방향(X)으로의 폭(240W)은 전극 패드(210)의 제1 방향(X)으로의 폭(210W)보다는 크고, 버퍼 패드(220)의 제1 방향(X)으로의 폭(220W)보다는 작도록 형성할 수 있다.
이와 같이, 상기 버퍼 패드(220)가 상기 전극 패드(210)에 비하여 두껍고 크게 형성됨으로써, 상기 전극 패드(210) 및 상기 반도체 소자(100)에 가해지는 스트레스를 상기 버퍼 패드(220)가 완화시키는 역할을 수행할 수 있다.
제2 보호층(222)의 제2 개구부의 제1 방향(X)으로의 폭(222W)은 제1 보호층(212)의 제1 개구부의 제1 방향(X)으로의 폭(212W)과 실질적으로 동일하도록 형성할 수 있다. 다른 실시예들에서, 제2 개구부의 폭(222W)은 제1 개구부의 폭(212W)보다 작게 형성할 수 있다.
이와 같이, 오픈되는 상기 버퍼 패드(220)의 중심부가 최소화되면, 상기 제2 보호층(222)의 제2 개구부의 형성 공정에서 발생하는 플루오린(F) 가스로 인해 상기 버퍼 패드(220)의 상면에 가해지는 어택을 최소화할 수 있으므로, 상기 버퍼 패드(220)의 막질 특성을 더욱 향상시킬 수 있다.
일반적인 반도체 소자에서, 층간 절연막은 저유전 물질로 구성될 수 있다. 상기 저유전 물질은 실리콘산화물보다 낮은 유전 상수를 가지는 물질로서, 반도체 소자에서 층간 절연막으로 사용할 경우, 개선된 절연 능력으로 반도체 소자의 고집적화 및 고속화 실현에 유리할 수 있다.
하지만, 저유전 물질은 다공성의 막질 특성으로 인해, 다른 유전 물질에 비하여 탄성 계수(Elastic modulus) 및 강도(Hardness)가 상대적으로 낮고, 이로 인한 기계적 특성 저하로 스트레스에 취약할 수 있다.
이러한 특성으로 인하여, 범프 구조체를 포함하는 반도체 패키지에서 사용이 제한적일 수 있다. 특히, 범프 구조체를 구성하는 물질의 높은 탄성 계수가 범프 구조체의 하부에 위치하는 층간 절연막에 응력을 전파하여, 층간 절연막의 크랙 및/또는 박리와 같은 불량을 유발할 수 있다.
이러한 불량을 해결하기 위하여, 본 발명의 기술적 사상과는 달리, 일부의 반도체 칩에서는 반도체 소자 상에 재배선을 형성하여 범프 구조체를 층간 절연막에서 이격시키는 방법이 사용되고 있다. 그러나, 고대역폭 메모리는 다른 메모리 소자에 비하여 신호 전달을 위한 범프 구조체를 상당히 많이 필요로 하고, 이에 따라, 재배선을 형성하기에는 회로 설계 및 반도체 제조 공정의 어려움이 수반될 수 있다.
따라서, 본 발명의 기술적 사상에 따른 반도체 칩(10)은, 범프 구조체(BS)의 아래에 버퍼 패드(220)를 형성하여, 상기 범프 구조체(BS)에서 발생하는 스트레스를 상기 버퍼 패드(220)에서 완화함으로써, 저유전 물질로 구성되는 상기 층간 절연막(130)의 크랙 및/또는 박리와 같은 불량을 현저히 감소시킬 수 있다.
궁극적으로, 반도체 칩(10) 및 이를 포함하는 반도체 패키지(1, 도 1 참조)의 전기적 특성 및 신뢰성이 향상될 수 있다.
도 3 내지 도 11은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 칩의 제조 방법을 나타내는 단면도들이다.
도 3을 참조하면, 반도체 기판(110) 상에 형성된 개별 단위 소자(150)의 집적 회로 기능을 외부로 확장할 수 있는 전극 패드(210)가 형성된 반도체 소자(100)를 준비한다.
반도체 기판(110)은 매트릭스 형태로 배치되는 복수의 반도체 소자(100)가 스크라이브 레인(scribe lane)(미도시)에 의해 서로 구분되는 반도체 웨이퍼 기판일 수 있다.
상기 반도체 기판(110)은 예를 들어, 실리콘(silicon)을 포함할 수 있다. 또는 반도체 기판(110)은 저머늄(germanium)과 같은 반도체 원소, 또는 SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), 및 InP(indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 또는, 반도체 기판(110)은 SOI(Silicon On Insulator) 구조를 가질 수 있다. 예를 들어, 반도체 기판(110)은 BOX 층(buried oxide layer)을 포함할 수 있다. 반도체 기판(110)은 도전 영역, 예를 들어, 불순물이 도핑된 웰(well) 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 반도체 기판(110)은 STI(Shallow Trench Isolation) 구조와 같은 다양한 소자 분리 구조를 가질 수 있다.
상기 반도체 기판(110)에는 반도체 제조 공정을 통하여 상기 반도체 소자의 집적 회로 기능을 구현하기 위한 개별 단위 소자(150)가 포함되는 회로부가 형성될 수 있다. 즉, 상기 반도체 기판(110) 상에는 트랜지스터, 저항, 커패시터와 같은 개별 단위 소자(150), 전도성 비아(120), 전도성 배선(140), 상부 비아(160)와 같은 배선층, 이들 사이에 배치되는 층간 절연막(130)이 형성될 수 있다.
일부 실시예들에서, 상기 층간 절연막(130)은 실리콘산화물보다 유전율이 낮은 저유전(low-k) 물질층으로 이루어질 수 있다. 예를 들어, 상기 층간 절연막(130)을 구성하는 유전 물질은 PSG(phosphor silicate glass), BPSG(boro-phosphor silicate glass), USG(undoped silicate glass), TEOS(tetra ethyl ortho silicate), PE-TEOS(plasma enhanced-TEOS), HDP-CVD(high density plasma-chemical vapor deposition) 산화물, BEOL에서 이용되는 저유전 물질, 초저유전 물질 등과 같은 산화물일 수 있다.
일부 실시예들에서, 상기 층간 절연막(130)은 제1 층간 절연막, 제2 층간 절연막, 제3 층간 절연막, 및 제4 층간 절연막이 순차적으로 적층된 구조로 형성될 수 있다. 다만, 상기 층간 절연막(130)을 구성하는 복수의 층간 절연막의 개수는 이에 한정되는 것은 아니다.
상기 층간 절연막(130)은 도전성 물질로 구성되는 전도성 비아(120), 전도성 배선(140)과 같은 배선층의 주변을 채우도록 배치될 수 있다. 또한, 상기 층간 절연막(130)은 전극 패드(210)와 직접 접촉하여 전기적으로 연결되는 상부 비아(160)의 주변을 채우도록 배치될 수 있다.
전극 패드(210)는 상기 반도체 소자(100)의 회로부와 전기적으로 연결되어, 상기 반도체 소자(100)를 외부의 전기 장치와 전기적으로 연결하는 기능을 수행할 수 있다. 상기 전극 패드(210)는 상기 반도체 소자(100)의 상부 비아(160)를 통해 하부의 전도성 비아(120) 및 전도성 배선(140)과 전기적으로 연결될 수 있다.
상기 전극 패드(210)는 상기 반도체 소자(100)로 전기적 신호가 입/출력되기 위한 부분으로 반도체 소자(100) 상에 복수로 구비되며, 알루미늄(Al), 텅스텐(W), 구리(Cu), 니켈(Ni) 또는 이들의 조합을 포함할 수 있다. 상기 전극 패드(210)는 상기 반도체 소자(100) 상에 알루미늄(Al)과 같은 금속을 일정 두께로 형성한 후, 원하는 전극 패드(210)의 모양을 사진 공정 및 식각 공정으로 패터닝하여 제작할 수 있다.
도 4를 참조하면, 전극 패드(210) 및 반도체 소자(100) 상에 제1 개구부(212H)를 가지는 제1 보호층(212)을 형성할 수 있다.
전극 패드(210) 및 반도체 소자(100) 상에 보호층을 형성한 후, 상기 보호층을 사진 공정 및 식각 공정으로 패터닝하여, 전극 패드(210)의 중심부를 노출하는 제1 개구부(212H)를 구비하는 제1 보호층(212)을 형성할 수 있다.
상기 제1 보호층(212)은 상기 전극 패드(210)의 중심부를 노출시키는 제1 개구부(212H)를 포함할 수 있다. 즉, 상기 전극 패드(210)는 상기 반도체 소자(100)의 회로부의 최종 보호층인 상기 제1 보호층(212)에 의하여 일부가 노출될 수 있다. 상기 전극 패드(210)는 상부 비아(160)를 통하여 상기 반도체 소자(100)의 회로부와 전기적으로 연결되고, 상기 제1 개구부(212H)에 의해 노출된 상기 전극 패드(210) 부분을 통하여 외부의 전기 장치와 전기적으로 연결될 수 있다. 상기 제1 보호층(212)의 제1 개구부(212H)의 제1 방향(X)으로의 폭(212W)은 일반적인 전극 패드를 노출하는 정도와 실질적으로 동일할 수 있다.
상기 제1 보호층(212)은 상기 반도체 소자(100) 상부에서 상기 전극 패드(210)가 형성된 영역을 제외한 나머지 부분에 배치되어, 상기 반도체 소자(100)가 상기 전극 패드(210) 이외의 영역에서 절연되도록 할 수 있다. 또한, 상기 제1 보호층(212)은 상기 반도체 소자(100)의 상면을 외부의 불순물, 물리적 충격 등으로부터 보호하는 역할을 할 수 있다. 일부 실시예들에서, 상기 제1 보호층(212)은 복수의 물질층으로 형성될 수 있다.
상기 제1 보호층(212)을 구성하는 물질은 예를 들어, 실리콘산화물, 실리콘질화물, 폴리이미드(Polyimide), 벤조사이클로부텐(Benxocyclobutene), 폴리벤즈옥사졸(Polybenzoxazole), BT(Bismaleimidetriazine), 페놀 수지(phenolic resin), 에폭시, 및 그 등가물 중 선택된 어느 하나를 포함할 수 있다.
도 5를 참조하면, 전극 패드(210) 및 제1 보호층(212)을 감싸며 제1 개구부(212H, 도 4 참조)를 통하여 상기 전극 패드(210)와 전기적으로 연결되는 예비 버퍼 패드(220P)를 형성한다. 또한, 상기 예비 버퍼 패드(220P) 상에 제1 마스크 패턴(M1)을 형성한다.
전극 패드(210) 및 제1 보호층(212) 상에 예비 버퍼 패드(220P)를 화학 기상 증착(Chemical Vapor Deposition) 공정 또는 물리 기상 증착(Physical Vapor Deposition) 공정으로 일정한 두께로 형성한 후, 상기 예비 버퍼 패드(220P) 상에 제1 마스크 패턴(M1)을 사진 공정 및 현상 공정으로 형성한다.
예비 버퍼 패드(220P)는 알루미늄(Al), 텅스텐(W), 구리(Cu), 니켈(Ni) 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 상기 예비 버퍼 패드(220P)는 상기 전극 패드(210)와 동일한 물질로 구성될 수 있다.
제1 마스크 패턴(M1)은 제1 방향(X)으로 상기 전극 패드(210)를 모두 덮고, 상기 제1 보호층(212)의 일부까지 덮을 수 있는 폭(M1W)으로 형성될 수 있다. 상기 제1 마스크 패턴(M1)의 형성 과정을 간단히 설명하면, 상기 예비 버퍼 패드(220P) 상에 포토레지스트를 도포하고 노광 및 현상으로 상기 포토레지스트를 패터닝하여, 제1 마스크 패턴(M1)을 형성한다. 상기 제1 마스크 패턴(M1)에 의해 후술하는 버퍼 패드(220, 도 6 참조)가 형성될 영역이 정의될 수 있다.
도 6을 참조하면, 제1 마스크 패턴(M1, 도 5 참조)을 식각 마스크로 이용하여, 예비 버퍼 패드(220P, 도 5 참조)를 식각하여 버퍼 패드(220)를 형성한 후, 제1 마스크 패턴(M1, 도 5 참조)을 제거한다. 또한, 상기 버퍼 패드(220) 및 제1 보호층(212) 상에 제2 예비 보호층(222P)을 형성한다. 상기 제2 예비 보호층(222P)은 상기 버퍼 패드(220)를 완전히 덮도록 형성될 수 있다.
상기 제1 마스크 패턴(M1, 도 5 참조)을 제거하기 위하여 스트립(strip) 공정 및/또는 애싱(ashing) 공정이 수행될 수 있다. 이 후, 버퍼 패드(220) 및 제1 보호층(212) 상에 제2 예비 보호층(222P)을 형성한다.
버퍼 패드(220)는 제1 보호층(212) 상에 형성되며, 상기 제1 개구부(212H, 도 4 참조)를 통하여 상기 전극 패드(210)와 직접적으로 접촉하여 전기적으로 연결될 수 있다. 상기 버퍼 패드(220)는 알루미늄(Al), 텅스텐(W), 구리(Cu), 니켈(Ni) 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 상기 버퍼 패드(220)는 상기 전극 패드(210)와 동일한 물질로 구성될 수 있다.
상기 버퍼 패드(220)의 제3 방향(Z)으로의 두께(220T)는 상기 전극 패드(210)의 제3 방향(Z)으로의 두께(210T)보다 두껍게 형성될 수 있다. 일부 실시예들에서, 상기 버퍼 패드(220)의 두께(220T)는 상기 전극 패드(210)의 두께(210T)보다 약 5배 이상, 바람직하게는 약 5배 내지 약 10배로 형성될 수 있다.
상기 버퍼 패드(220)의 제1 방향(X)으로의 폭(220W)은 상기 전극 패드(210)의 제1 방향(X)으로의 폭(210W)보다 크게 형성될 수 있다. 일부 실시예들에서, 상기 버퍼 패드(220)의 폭(220W)은 상기 전극 패드(210)의 폭(210W)보다 약 1.5배 이상, 바람직하게는 약 1.5배 내지 약 3배로 형성될 수 있다.
이와 같이, 상기 버퍼 패드(220)가 상기 전극 패드(210)에 비하여 두껍고 크게 형성됨으로써, 상기 전극 패드(210) 및 상기 반도체 소자(100)에 가해지는 스트레스를 상기 버퍼 패드(220)가 완화시키는 역할을 수행할 수 있다. 이에 대한 자세한 내용은 후술하는 도 13에서 설명하도록 한다.
제2 예비 보호층(222P)은 상기 버퍼 패드(220)가 형성된 영역을 제외한 나머지 부분에 배치되어, 상기 반도체 소자(100)가 상기 버퍼 패드(220) 이외의 영역에서 절연되도록 할 수 있다. 또한, 상기 제2 예비 보호층(222P)은 상기 버퍼 패드(220)를 외부의 불순물, 물리적 충격 등으로부터 보호하는 역할을 할 수 있다. 일부 실시예들에서, 상기 제2 예비 보호층(222P)은 복수의 물질층으로 형성될 수 있다.
상기 제2 예비 보호층(222P)을 구성하는 물질은 예를 들어, 실리콘산화물, 실리콘질화물, 폴리이미드, 벤조사이클로부텐, 폴리벤즈옥사졸, BT, 페놀 수지, 에폭시, 및 그 등가물 중 선택된 어느 하나를 포함할 수 있다. 즉, 상기 제2 예비 보호층(222P)은 상기 제1 보호층(212)과 동일한 물질로 구성될 수 있다. 다시 말해, 상기 제2 예비 보호층(222P) 및 상기 제1 보호층(212)으로 구성되는 보호층으로 구획되는 내부 공간에 상기 버퍼 패드(220)가 포획되는 형상으로 배치될 수 있다.
도 7을 참조하면, 상기 제2 예비 보호층(222P, 도 6 참조) 상에 제2 마스크 패턴(M2)을 형성하고, 상기 제2 마스크 패턴(M2)을 식각 마스크로 이용하여, 상기 제2 예비 보호층(222P, 도 6 참조)을 식각하여 제2 보호층(222)을 형성한다.
상기 제2 예비 보호층(222P, 도 6 참조) 상에 제2 마스크 패턴(M2)을 사진 공정 및 현상 공정으로 형성한다. 상기 제2 마스크 패턴(M2)은 상기 제2 예비 보호층(222P, 도 6 참조)의 일부를 노출시키는 패턴으로 형성될 수 있다. 노출되는 상기 제2 예비 보호층(222P, 도 6 참조)의 일부를 제거하여, 상기 버퍼 패드(220)의 상면의 중심부가 노출되도록 할 수 있다.
상기 제2 마스크 패턴(M2)에 의하여 노출되는 상기 버퍼 패드(220)의 중심부는 후속 공정에서 예비 시드층(230P, 도 8 참조)과 직접적으로 접촉하는 부분에 해당한다. 노출되는 상기 버퍼 패드(220)의 중심부가 최소화될 수 있도록 상기 제2 보호층(222)의 제1 방향(X)으로의 제2 개구부(222H)를 형성할 수 있다. 일부 실시예들에서, 제2 개구부(222H)의 폭(222W)은 제1 개구부(212H)의 폭(212W)과 실질적으로 동일하도록 형성할 수 있다. 다른 실시예들에서, 제2 개구부(222H)의 폭(222W)은 제1 개구부(212H)의 폭(212W)보다 작게 형성할 수 있다.
이와 같이, 노출되는 상기 버퍼 패드(220)의 중심부가 최소화되면, 상기 제2 예비 보호층(222P)의 식각 공정에서 발생하는 플루오린(F) 가스로 인해 상기 버퍼 패드(220)의 상면에 가해지는 어택을 최소화할 수 있으므로, 상기 버퍼 패드(220)의 막질 특성을 더욱 향상시킬 수 있다.
도 8을 참조하면, 제2 마스크 패턴(M2, 도 7 참조)을 제거한 후, 버퍼 패드(220) 및 제2 보호층(222) 상에 예비 시드층(230P)을 형성한다.
상기 제2 마스크 패턴(M2, 도 7 참조)을 제거하기 위하여 스트립 공정 및/또는 애싱 공정이 수행될 수 있다.
예비 시드층(230P)은 노출된 상기 버퍼 패드(220)의 상면 및 상기 제2 보호층(222) 전면에 걸쳐 형성되며, 약 100Å 내지 약 0.5㎛ 범위의 제3 방향(Z)으로의 두께를 가지도록, 화학 기상 증착 공정 또는 물리 기상 증착 공정에 의하여 형성할 수 있다. 상기 예비 시드층(230P)은 예를 들어, 구리(Cu), 니켈(Ni), 티타늄(Ti), 텅스텐(W), 주석(Sn), 은(Ag) 등의 금속이나 그 합금으로 형성될 수 있으며, 단층 또는 복층 구조를 가질 수 있다.
상기 예비 시드층(230P)은 범프 구조체(BS, 도 2 참조)를 형성하기 위한 시드(seed)로써 기능을 한다. 즉, 상기 예비 시드층(230P)은 상기 범프 구조체(BS)를 전기도금(electro-plating) 방식으로 형성하는 경우, 전류가 흐를 수 있는 경로를 제공하여 상기 예비 시드층(230P) 상부에 범프 구조체(BS)가 형성될 수 있도록 한다. 다른 실시예들에서, 상기 범프 구조체(BS)를 무전해 도금 방식으로 형성할 수도 있다.
상기 예비 시드층(230P)은 상기 제2 보호층(222)의 개구부(222H, 도 6 참조)를 컨포멀하게 전부 덮도록 형성될 수 있다.
상기 제2 보호층(222)에 의하여 오픈되는 상기 버퍼 패드(220)의 중심부는 상기 예비 시드층(230P)과 직접적으로 접촉하는 부분에 해당한다.
도 9를 참조하면, 예비 시드층(230P) 상에 제3 마스크 패턴(M3)을 형성한다. 상기 제3 마스크 패턴(M3)은 상기 예비 시드층(230P)의 일부를 노출시키는 패턴으로 형성될 수 있다.
노출되는 상기 예비 시드층(230P)의 일부는 상기 버퍼 패드(220)와 접촉하는 부분을 포함할 수 있다. 상기 제3 마스크 패턴(M3)에 의하여 노출되는 부분은 후속 공정에서 필라층(240, 도 10 참조) 및 예비 솔더층(250P, 도 10 참조)이 형성되는 부분에 해당하므로, 상기 버퍼 패드(220)가 복수로 형성되는 경우, 상기 제3 마스크 패턴(M3)에 의하여 노출되는 부분은 각각의 버퍼 패드(220)에 대응되도록 복수로 형성될 수 있다. 상기 제3 마스크 패턴(M3)에 의하여 노출되는 부분은 볼 랜드(ball land)라고 지칭할 수 있다.
도 10을 참조하면, 제3 마스크 패턴(M3)이 형성된 상기 예비 시드층(230P) 상에 필라층(240) 및 예비 솔더층(250P)의 이중 층을 형성할 수 있다. 다만, 이에 한정되는 것은 아니고 예비 솔더층(250P)의 단일 층으로 형성될 수도 있다.
상기 필라층(240)은 상기 제3 마스크 패턴(M3)에 의하여 노출되는 상기 예비 시드층(230P)의 상면에 직접 맞닿도록 형성될 수 있다. 상기 필라층(240)은 전기도금을 수행하여 형성할 수 있다. 상기 필라층(240)을 형성하기 위한 전기도금을 1차 전기도금이라 지칭할 수 있다.
상기 필라층(240)을 형성하기 위하여, 상기 제3 마스크 패턴(M3)이 형성된 상기 반도체 기판(110)을 배스(bath)에 넣고, 1차 전기도금을 수행할 수 있다. 상기 필라층(240)은 예를 들어, 구리(Cu), 니켈(Ni), 및 금(Au) 중 선택된 하나의 금속 또는 이들의 합금으로 이루어지거나, 구리(Cu), 니켈(Ni), 및 금(Au) 중 선택된 복수의 금속의 다층 구조일 수 있다.
상기 필라층(240)은 상기 제3 마스크 패턴(M3)에 의하여 노출되는 영역을 완전히 채우지 않고, 일부만을 채우도록 형성할 수 있다. 즉, 상기 필라층(240)의 제3 방향(Z)으로의 두께는 상기 제3 마스크 패턴(M3)의 제3 방향(Z)으로의 두께보다 얇게 형성할 수 있다.
상기 필라층(240) 상에 예비 솔더층(250P)을 형성할 수 있다. 상기 예비 솔더층(250P)의 상면은 상기 제3 마스크 패턴(M3)의 상면과 실질적으로 동일하거나 그보다 돌출되도록 형성할 수 있다. 상기 예비 솔더층(250P)은 전기도금을 수행하여 형성할 수 있다. 상기 필라층(240)을 형성하기 위한 전기도금인 1차 전기도금과 구분하기 위하여, 상기 예비 솔더층(250P)을 형성하기 위한 전기도금을 2차 전기도금이라 지칭할 수 있다.
상기 예비 솔더층(250P)을 형성하기 위하여 상기 필라층(240)이 형성된 상기 반도체 기판(110)을 1차 전기도금에서 사용한 배스와 다른 배스에 넣고, 2차 전기도금을 수행할 수 있다. 상기 예비 솔더층(250P)은 주석(Sn) 및 은(Ag)의 합금일 수 있으며, 구리(Cu), 팔라듐(Pd), 비스무트(Bi), 및/또는 안티몬(Sb) 등이 소량 첨가될 수 있다.
상기 필라층(240)의 제1 방향(X)으로의 폭(240W)은 상기 전극 패드(210)의 제1 방향(X)으로의 폭(210W)보다는 크고, 상기 버퍼 패드(220)의 제1 방향(X)으로의 폭(220W)보다는 작도록 형성할 수 있다. 또한, 앞서 살펴본 바와 같이, 상기 버퍼 패드(220)의 폭(220W)은 상기 전극 패드(210)의 폭(210W)보다 크도록 형성할 수 있다. 즉, 상기 필라층(240)을 통하여 전달되는 스트레스는 상기 버퍼 패드(220)에 의하여 최대한 효율적으로 완화될 수 있도록 각각의 폭이 디자인될 수 있다.
도 11을 참조하면, 제3 마스크 패턴(M3, 도 10 참조)을 제거한 후, 상기 예비 시드층(230P, 도 10 참조)의 일부를 제거하여 시드층(230)을 형성한다.
상기 제3 마스크 패턴(M3, 도 10 참조)을 제거하기 위하여 스트립 공정 및/또는 애싱 공정이 수행될 수 있다.
상기 제3 마스크 패턴(M3, 도 10 참조)을 제거한 후, 상기 필라층(240) 및 예비 솔더층(250P)을 식각 마스크로 이용하여, 외부로 노출된 상기 예비 시드층(230P, 도 10 참조)을 습식 식각할 수 있다. 등방성 식각인 습식 식각을 이용하여 상기 예비 시드층(230P, 도 10 참조)을 식각하는 경우, 상기 필라층(240)의 하부에 언더컷이 형성될 수 있다.
상기 예비 시드층(230P, 도 10 참조)의 구성 물질이 구리(Cu)인 경우, 암모니아성(ammoniacal) 식각을 이용하여 제거될 수 있다. 예를 들어, Cu(NH3)4Cl2, Cu(NH3)2Cl, NH3, 및 NH4Cl을 포함하는 알칼리성 에천트들(alkaline etchants)이 이용될 수 있다. 이 후, 상기 식각 결과로 얻어진 CuO를 포함하는 화학 물질들(chemicals)이 NH3 및 H2O을 이용하여 세정될 수 있다.
다시 도 2를 참조하면, 상기 예비 솔더층(250P)에 리플로우(reflow) 공정을 수행하여 본 발명의 실시예에 따른 반도체 칩(10)을 형성할 수 있다.
반도체 기판(110)에 열처리를 하여 리플로우 공정을 수행한다. 리플로우 공정은 약 220℃ 내지 약 260℃의 온도 범위에서 수행될 수 있다. 리플로우 공정에 의하여 상기 예비 솔더층(250P)이 녹아 솔더층(250)이 형성될 수 있다. 상기 예비 솔더층(250P)은 녹은 후 붕괴되지 않고 표면 장력에 의하여 상기 필라층(240) 상에 솔더층(250)을 형성할 수 있으며, 상기 솔더층(250)과 상기 필라층(240)의 경계면에는 금속간 화합물(intermetallic compound)이 형성될 수 있다. 상기 솔더층(250)의 제1 방향(X)으로 중심에서 측면까지의 길이는 상기 필라층(240)의 제1 방향(X)으로 중심에서 측면까지의 길이보다 길 수 있다.
범프 구조체(BS)는 상기 시드층(230), 상기 필라층(240), 및 상기 솔더층(250)을 포함할 수 있다. 이에 한정되지는 않으며, 상기 범프 구조체(BS)는 상기 시드층(230) 및 상기 솔더층(250)만을 포함할 수도 있다.
상기 범프 구조체(BS)의 종류는 제작하고자 하는 반도체 패키지에 따라 달라질 수 있다. 상기 범프 구조체(BS)는 접속 단자로써 기능할 수 있으며, 패키지 기판(300, 도 1 참조)과 전기적으로 연결되는 접점일 수 있다. 상기 반도체 칩(10)에는 상기 범프 구조체(BS)가 복수로 존재할 수 있으나, 설명의 편의를 위하여 하나의 범프 구조체(BS)만을 도시하였다.
도 12는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 칩(10)을 포함하는 반도체 패키지(1)의 제조 방법을 나타내는 단면도이다.
도 12를 참조하면, 우선, 도 3 내지 도 11을 참조로 설명한 공정들을 수행하여 반도체 칩(10)을 형성할 수 있다. 반도체 칩(10)은 복수의 연결 구조체(200)를 포함할 수 있다.
도시되지는 않았지만, 범프 구조체(BS) 및/또는 내부 접속 패드(320) 상에 플럭스(flux)가 형성될 수 있다. 상기 플럭스는 솔더층(250)의 산화나 원치 않는 반응을 방지하도록 솔더층(250) 표면에 얇은 두께로 형성될 수 있다. 일부 실시예들에서, 상기 플럭스는 코팅에 의해 염화물, 플루오르화물, 수지 등을 사용하여 형성될 수 있다.
이 후, 베이스(310)의 일면 상에 내부 접속 패드(320) 및 상기 내부 접속 패드(320)의 일부분을 노출하는 절연층(330)이 형성된 패키지 기판(300)이 제공될 수 있다.
반도체 칩(10)이 플립 칩 본딩 방식으로 패키지 기판(300) 상에 실장될 수 있다. 솔더층(250)이 내부 접속 패드(320)와 접촉하도록 반도체 기판(110)의 하면(110B)이 패키지 기판(300)과 대향하도록 배치될 수 있다. 일부 실시예들에서, 솔더층(250)이 내부 접속 패드(320)에 부착되기 위한 공정은 솔더층(250) 일부분이 용융되기에 충분히 높은 온도에서 수행될 수 있다.
이와 같이, 반도체 칩(10)이 패키지 기판(300) 상에 실장되는 과정에서, 범프 구조체(BS)에 가해지는 압력이 범프 구조체(BS)의 하부까지 스트레스로 전달될 수 있다. 앞서 설명한 바와 같이, 상기 스트레스는 버퍼 패드(220)에 의하여 완화될 수 있다.
도 1을 다시 참조하면, 반도체 칩(10)과 패키지 기판(300) 사이에 연결 구조체(200)의 측벽을 둘러싸는 언더필(410)을 형성할 수 있다. 이 후, 반도체 칩(10)의 상면 및 측면을 둘러싸는 몰딩 부재(420)를 형성할 수 있다.
이 후, 패키지 기판(300)의 다른 일 면 상에 외부 접속 패드(340) 및 외부 접속 패드(340)에 부착되는 외부 단자(350)를 형성할 수 있다. 그러나, 외부 접속 패드(340) 및/또는 외부 단자(350)의 형성 공정은 반도체 칩(10)의 부착 공정 이전에 수행될 수도 있다.
도 13은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지에서 버퍼 패드의 두께 및 범프 구조체의 하부 스트레스에 관한 그래프이다.
도 13을 참조하면, 전극 패드 상에 버퍼 패드가 형성되지 않은 반도체 칩(A, 대조군) 및 전극 패드 상에 버퍼 패드가 전극 패드의 약 5배의 두께로 형성된 반도체 칩(B, 실험군)에서 각각 전극 패드에 인접하는 층간 절연막(도 12에서 160의 주변부)에 가해지는 스트레스를 측정하였다.
이 때, 반도체 칩(A)에 가해지는 스트레스를 100%로 정규화하여(nomalize), 반도체 칩(B)에 가해지는 스트레스의 상대적인 수치로 나타내었다.
측정 결과, 반도체 칩(B)에서 전극 패드에 인접하는 층간 절연막에 가해지는 스트레스는, 반도체 칩(A)에서 전극 패드에 인접하는 층간 절연막에 가해지는 스트레스의 80.2%에 해당하는 수준으로 측정되었다.
상기와 같은 상대적인 스트레스 측정치를 분석한다면, 전극 패드 상에 버퍼 패드가 전극 패드의 약 5배의 두께로 형성된 반도체 칩(B)의 스트레스 완화 수준은 충분히 유의미하므로, 반도체 칩(B) 및 이를 포함하는 반도체 패키지의 스트레스 완화의 효과를 기대할 수 있다고 볼 수 있다.
즉, 본 발명의 기술적 사상에 따른 반도체 칩 및 이를 포함하는 반도체 패키지의 전기적 특성 및 신뢰성이 향상될 수 있다.
도 14는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 구성을 개략적으로 나타내는 블록도이다.
도 14를 참조하면, 반도체 패키지(1000)는 마이크로 처리 유닛(1010), 메모리(1020), 인터페이스(1030), 그래픽 처리 유닛(1040), 기능 블록들(1050) 및 이를 연결하는 시스템 버스(1060)를 포함할 수 있다. 반도체 패키지(1000)는 마이크로 처리 유닛(1010) 및 그래픽 처리 유닛(1040)을 모두 포함할 수도 있고, 둘 중 하나만을 포함할 수도 있다.
상기 마이크로 처리 유닛(1010)은 코어(core) 및 L2 캐시(cache)를 포함할 수 있다. 예를 들어, 상기 마이크로 처리 유닛(1010)은 멀티-코어를 포함할 수 있다. 멀티-코어의 각 코어는 성능이 서로 동일하거나 상이할 수 있다. 또한, 멀티-코어의 각 코어는 동시에 활성화되거나, 서로 활성화되는 시점을 달리할 수 있다.
상기 메모리(1020)는 상기 마이크로 처리 유닛(1010)의 제어에 의해 상기 기능 블록들(1050)에서 처리한 결과 등을 저장할 수 있다. 상기 인터페이스(1030)는 외부의 전기 장치와 정보나 신호를 주고받을 수 있다. 상기 그래픽 처리 유닛(1040)은 그래픽 기능들을 수행할 수 있다. 예를 들어, 상기 그래픽 처리 유닛(1040)은 비디오 코덱을 수행하거나, 3D 그래픽을 처리할 수 있다. 상기 기능 블록들(1050)은 다양한 기능들을 수행할 수 있다. 예를 들어, 상기 반도체 패키지(1000)가 모바일 장치에 사용되는 AP인 경우, 상기 기능 블록들(1050) 중 일부는 통신 기능을 수행할 수 있다. 상기 반도체 패키지(1000)는 도 1에서 설명된 본 발명의 기술적 사상에 따른 반도체 패키지(1)를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 반도체 패키지 10: 반도체 칩
100: 반도체 소자 110: 반도체 기판
200: 연결 구조체 210: 전극 패드
220: 버퍼 패드 BS: 범프 구조체

Claims (10)

  1. 저유전(low-k) 물질층을 포함하는 반도체 기판에 배치되는 전극 패드;
    상기 전극 패드를 감싸며 상부에 제1 개구부를 구비하는 제1 보호층;
    상기 전극 패드에 전기적으로 연결되며, 편평한 측벽을 가지는 하나의 구조물인 버퍼 패드;
    상기 버퍼 패드를 직접 접촉하도록 감싸며, 상부에 제2 개구부를 구비하는 제2 보호층; 및
    상기 버퍼 패드에 순차적으로 적층된 필라층 및 솔더층;을 포함하되,
    상기 버퍼 패드의 두께는 상기 전극 패드의 두께보다 두껍고,
    상기 제1 개구부의 상기 반도체 기판의 상면에 평행한 제1 방향을 따른 폭이 상기 제2 개구부의 상기 제1 방향을 따른 폭과 같거나 더 큰 반도체 칩.
  2. 제1항에 있어서,
    상기 전극 패드의 상기 제1 방향을 따른 폭이 상기 버퍼 패드의 상기 제1 방향을 따른 폭보다 작은 것을 특징으로 하는 반도체 칩.
  3. 제1항에 있어서,
    상기 필라층의 상기 제1 방향을 따른 폭이 상기 버퍼 패드의 상기 제1 방향을 따른 폭보다 작은 것을 특징으로 하는 반도체 칩.
  4. 제1항에 있어서,
    상기 전극 패드의 상기 제1 방향을 따른 폭이 상기 필라층의 상기 제1 방향을 따른 폭보다 작은 것을 특징으로 하는 반도체 칩.
  5. 제1항에 있어서,
    상기 전극 패드 및 상기 버퍼 패드는 동일한 물질로 구성되는 것을 특징으로 하는 반도체 칩.
  6. 제1항에 있어서,
    상기 전극 패드의 하부에서,
    상기 반도체 기판 상에 단위 소자, 배선층, 및 상기 저유전 물질층으로 구성되는 층간 절연막을 포함하는 것을 특징으로 하는 반도체 칩.
  7. 제1항에 있어서,
    상기 전극 패드의 중심, 상기 버퍼 패드의 중심, 및 상기 필라층 및 솔더층의 중심은 상기 기판의 상면에 수직한 방향을 따라 일렬로 정렬되는 것을 특징으로 하는 반도체 칩.
  8. 제1항에 있어서,
    상기 버퍼 패드의 두께는 상기 전극 패드의 두께보다 5배 이상인 것을 특징으로 하는 반도체 칩.
  9. 제1항에 있어서,
    상기 버퍼 패드는 상기 제1 개구부를 채우며 상기 제1 보호층 상에 형성되어 상기 제1 보호층을 사이에 두고 상기 전극 패드를 감싸는 것을 특징으로 하는 반도체 칩.
  10. 제1항에 있어서,
    상기 필라층의 하부에 시드층을 더 포함하며,
    상기 시드층은 상기 제2 개구부를 채우며 상기 제2 보호층 상에 형성되고,
    상기 시드층의 측면에 언더컷이 형성되는 것을 특징으로 하는 반도체 칩.
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