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KR102521580B1 - 반도체 장치 - Google Patents

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KR102521580B1
KR102521580B1 KR1020190092960A KR20190092960A KR102521580B1 KR 102521580 B1 KR102521580 B1 KR 102521580B1 KR 1020190092960 A KR1020190092960 A KR 1020190092960A KR 20190092960 A KR20190092960 A KR 20190092960A KR 102521580 B1 KR102521580 B1 KR 102521580B1
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pattern
extending
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김희중
사토루 야마다
이경환
홍재호
황유상
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Abstract

3차원적으로 배열된 강유전체 전계 효과 트랜지스터를 구현하여 집적도 및 성능이 향상된 반도체 장치가 제공된다. 반도체 장치는, 기판 상에 교대로 적층되는 복수의 제1 절연 패턴 및 복수의 제1 반도체 패턴을 포함하고, 기판의 상면과 평행한 제1 방향으로 연장되는 제1 적층 구조체, 제1 적층 구조체의 일 측면 상에, 기판의 상면과 교차하는 제2 방향으로 연장되는 제1 도전 패턴, 및 제1 적층 구조체와 제1 도전 패턴 사이에, 제2 방향으로 연장되는 제1 강유전체막을 포함하고, 각각의 제1 반도체 패턴은, 제1 방향을 따라 차례로 배열되는 제1 불순물 영역, 제1 채널 영역 및 제2 불순물 영역을 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다. 보다 구체적으로, 본 발명은 강유전체(ferroelectrics)를 포함하는 반도체 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도가 점점 증가되고 있다. 평면 또는 2차원 반도체 장치의 경우, 그 집적도가 단위 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다.
그러나, 최근 반도체 소자의 디자인 룰(design rule)이 급격하게 감소됨에 따라, 반도체 장치 구현에 필요한 패턴들을 형성하기 위한 공정의 해상도 한계로 인하여 미세 패턴을 형성하는데 한계가 있다. 이에 따라, 셀들이 3차원적으로 배열되는 3차원 반도체 장치들이 제안되고 있다.
본 발명이 해결하고자 하는 기술적 과제는, 3차원적으로 배열된 강유전체 전계 효과 트랜지스터를 구현하여 집적도 및 성능이 향상된 반도체 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 장치는, 기판 상에 교대로 적층되는 복수의 제1 절연 패턴 및 복수의 제1 반도체 패턴을 포함하고, 기판의 상면과 평행한 제1 방향으로 연장되는 제1 적층 구조체, 제1 적층 구조체의 일 측면 상에, 기판의 상면과 교차하는 제2 방향으로 연장되는 제1 도전 패턴, 및 제1 적층 구조체와 제1 도전 패턴 사이에, 제2 방향으로 연장되는 제1 강유전체막을 포함하고, 각각의 제1 반도체 패턴은, 제1 방향을 따라 차례로 배열되는 제1 불순물 영역, 제1 채널 영역 및 제2 불순물 영역을 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 장치는, 기판 상에, 기판의 상면과 평행한 제1 방향을 따라 차례로 배열되는 제1 불순물 영역, 제1 채널 영역 및 제2 불순물 영역을 포함하는 제1 반도체 패턴, 제1 채널 영역의 양 측면 상에, 기판의 상면과 교차하는 제2 방향으로 각각 연장되는 제1 게이트 전극 및 제2 게이트 전극, 제1 채널 영역과 제1 게이트 전극 사이에, 제2 방향으로 연장되는 제1 강유전체막, 및 제1 채널 영역과 제2 게이트 전극 사이에, 제2 방향으로 연장되는 제2 강유전체막을 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 장치는, 기판 상에 교대로 적층되는 복수의 제1 절연 패턴 및 복수의 제1 반도체 패턴을 포함하고, 기판의 상면과 평행한 제1 방향으로 연장되는 제1 적층 구조체, 각각의 제1 반도체 패턴의 일단과 각각 접속되고, 기판의 상면과 평행하며 제1 방향과 교차하는 제2 방향으로 각각 연장되는 복수의 제1 배선 패턴, 각각의 제1 반도체 패턴의 타단과 접속되는 제2 배선 패턴, 제1 배선 패턴과 제2 배선 패턴 사이의 제1 적층 구조체의 측면 상에, 기판의 상면과 교차하는 제3 방향으로 연장되는 제1 게이트 전극, 및 제1 적층 구조체와 제1 게이트 전극 사이에, 제3 방향으로 연장되는 제1 강유전체막을 포함하고, 각각의 제1 반도체 패턴은, 제1 방향을 따라 차례로 배열되는 제1 불순물 영역, 채널 영역 및 제2 불순물 영역을 포함하고, 제1 강유전체막은, 각각의 제1 반도체 패턴의 채널 영역의 측면을 따라 연장된다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 2는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 사시도이다.
도 3은 도 2의 A-A를 따라서 절단한 단면도이다.
도 4는 도 2의 B-B를 따라서 절단한 단면도이다.
도 5는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 6은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 사시도이다.
도 7은 도 6의 C-C를 따라서 절단한 단면도이다.
도 8은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 9는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 사시도이다.
도 10은 도 9의 D-D를 따라서 절단한 단면도이다.
도 11은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 사시도이다.
도 12는 도 11의 E-E를 따라서 절단한 단면도이다.
도 13은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 사시도이다.
도 14 내지 도 17은 도 13의 F-F를 따라서 절단한 다양한 단면도들이다.
도 18은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 사시도이다.
도 19 및 도 20은 도 18의 G-G를 따라서 절단한 다양한 단면도들이다.
도 21은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 사시도이다.
도 22는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 사시도이다.
이하에서, 도 1 내지 도 22를 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 1은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다. 도 2는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 사시도이다. 도 3은 도 2의 A-A를 따라서 절단한 단면도이다. 도 4는 도 2의 B-B를 따라서 절단한 단면도이다. 설명의 편의를 위해, 도 2에서 층간 절연막(180)의 도시는 생략한다.
도 1을 참조하면, 몇몇 실시예에 따른 반도체 장치는 복수의 비트 라인(BL)들, 복수의 워드 라인(WL)들 및 복수의 셀 트랜지스터(CT)들을 포함할 수 있다.
복수의 비트 라인(BL)들은 2차원적으로 배열될 수 있다. 예를 들어, 복수의 비트 라인(BL)들은 서로 이격되어 나란히 연장될 수 있다. 각각의 비트 라인(BL)에는 복수의 셀 트랜지스터(CT)가 병렬로 연결될 수 있다. 하나의 비트 라인(BL)에 2개의 셀 트랜지스터(CT)가 연결되는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다.
복수의 워드 라인(WL)들은 2차원적으로 배열될 수 있다. 예를 들어, 복수의 워드 라인(WL)들은 서로 이격되어 나란히 연장될 수 있다. 각각의 워드 라인(WL)에는 복수의 셀 트랜지스터(CT)가 병렬로 연결될 수 있다. 하나의 워드 라인(WL)에 4개의 셀 트랜지스터(CT)가 연결되는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 몇몇 실시예에서, 각각의 워드 라인(WL)은 각각의 비트 라인(BL)과 교차하는 방향으로 연장될 수 있다.
각각의 셀 트랜지스터(CT)는 하나의 워드 라인(WL) 및 하나의 비트 라인(BL)과 연결될 수 있다. 각각의 셀 트랜지스터(CT)의 게이트는 워드 라인(WL)에 연결될 수 있다. 또한, 각각의 셀 트랜지스터(CT)의 소오스는 비트 라인(BL)에 연결될 수 있다.
각각의 셀 트랜지스터(CT)의 드레인은 배선(CL)에 연결될 수 있다. 몇몇 실시예에서, 하나의 워드 라인(WL)에 하나의 배선(CL)이 대응될 수 있다. 예를 들어, 도시된 것처럼, 하나의 워드 라인(WL)을 공유하는 복수의 셀 트랜지스터(CT)들은, 하나의 배선(CL)을 공유할 수 있다. 몇몇 실시예에서, 각각의 배선(CL)은 각각의 비트 라인(BL)과 교차하는 방향으로 연장될 수 있다.
도 2 내지 도 4를 참조하면, 도 1에서 상술한 반도체 장치가 기판(100) 상에 제공될 수 있다. 구체적으로, 몇몇 실시예에 따른 반도체 장치는 기판(100), 제1 적층 구조체(SS1), 제2 적층 구조체(SS2), 제1 배선 구조체(CS1), 제1 도전 패턴(170), 제2 도전 패턴(270), 제1 강유전체막(160), 제2 강유전체막(260) 및 층간 절연막(180)을 포함할 수 있다.
기판(100)은 예를 들어, 실리콘 기판, 게르마늄 기판 혹은 실리콘-게르마늄 기판 등과 같은 반도체 기판을 포함할 수 있다. 또는, 기판(100)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 혹은 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등을 포함할 수도 있다.
제1 적층 구조체(SS1) 및 제2 적층 구조체(SS2)는 기판(100) 상에 형성될 수 있다. 제1 적층 구조체(SS1) 및 제2 적층 구조체(SS2)는 각각 기판(100)의 상면과 평행한 제1 방향(X)으로 연장될 수 있다. 또한, 제1 적층 구조체(SS1) 및 제2 적층 구조체(SS2)는 서로 나란히 연장될 수 있다. 예를 들어, 제1 적층 구조체(SS1) 및 제2 적층 구조체(SS2)는, 기판(100)의 상면과 평행하며 제1 방향(X)과 교차하는 제2 방향(Y)을 따라 배열될 수 있다.
몇몇 실시예에서, 제1 적층 구조체(SS1) 및 제2 적층 구조체(SS2)는 동일 레벨에서 형성될 수 있다. 본 명세서에서, "동일 레벨"이라 함은 동일한 제조 공정에 의해 형성되는 것을 의미한다.
제1 적층 구조체(SS1) 및 제2 적층 구조체(SS2)는 각각 수직적으로 배열되는 복수의 반도체 패턴들을 포함할 수 있다. 예를 들어, 제1 적층 구조체(SS1)는 기판(100)의 상면과 교차하는 제3 방향(Z)을 따라 배열되는 복수의 제1 반도체 패턴(120)들을 포함할 수 있다. 또한, 예를 들어, 제2 적층 구조체(SS2)는 제3 방향(Z)을 따라 배열되는 복수의 제2 반도체 패턴(220)들을 포함할 수 있다.
몇몇 실시예에서, 제1 적층 구조체(SS1)는 기판(100) 상에 교대로 적층되는 복수의 제1 절연 패턴(110)들 및 복수의 제1 반도체 패턴(120)들을 포함할 수 있다. 즉, 복수의 제1 반도체 패턴(120)들은 제1 절연 패턴(110)에 의해 서로 이격될 수 있다. 또한, 몇몇 실시예에서, 제2 적층 구조체(SS2)는 기판(100) 상에 교대로 적층되는 복수의 제2 절연 패턴(210) 및 복수의 제2 반도체 패턴(220)을 포함할 수 있다. 즉, 복수의 제2 반도체 패턴(220)들은 제2 절연 패턴(210)에 의해 서로 이격될 수 있다.
복수의 제1 절연 패턴(110)들 및 복수의 제2 절연 패턴(210)들은 절연 물질을 포함할 수 있다. 예를 들어, 복수의 제1 절연 패턴(110)들 및 복수의 제2 절연 패턴(210)들은 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
각각의 제1 반도체 패턴(120) 및 각각의 제2 반도체 패턴(220)은 제1 방향(X)으로 연장될 수 있다. 각각의 제1 반도체 패턴(120) 및 각각의 제2 반도체 패턴(220)은 예를 들어, 제1 방향(X)으로 연장되는 라인(line) 형태, 바(bar) 형태 또는 기둥 형태를 가질 수 있으나, 이에 제한되는 것은 아니다.
각각의 제1 반도체 패턴(120) 및 각각의 제2 반도체 패턴(220)은 예를 들어, 원소 반도체 물질인 실리콘(Si) 또는 게르마늄(Ge)을 포함할 수 있다. 또한, 각각의 제1 반도체 패턴(120) 및 각각의 제2 반도체 패턴(220)은 화합물 반도체, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수도 있다.
각각의 제1 반도체 패턴(120)은 제1 방향(X)을 따라 차례로 배열되는 제1 불순물 영역(124), 제1 채널 영역(122) 및 제2 불순물 영역(126)을 포함할 수 있다. 예를 들어, 제1 채널 영역(122)은 제1 불순물 영역(124)과 제2 불순물 영역(126) 사이에 개재될 수 있다. 제1 채널 영역(122)은 도 1에서 상술한 하나의 셀 트랜지스터(CT)의 채널에 대응될 수 있다.
제1 불순물 영역(124) 및 제2 불순물 영역(126)은 제1 반도체 패턴(120)에 불순물이 도핑된 영역들일 수 있다. 예를 들어, 제1 불순물 영역(124) 및 제2 불순물 영역(126)은 n형 불순물 또는 p형 불순물을 포함할 수 있다. 이에 따라, 제1 불순물 영역(124) 및 제2 불순물 영역(126)은 도 1에서 상술한 하나의 셀 트랜지스터(CT)의 소오스 및 드레인에 대응될 수 있다.
도 4에서, 제1 불순물 영역(124)의 바닥면 및 제2 불순물 영역(126)의 바닥면은 제1 채널 영역(122)의 바닥면과 동일한 높이를 갖는 것으로 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 제1 불순물 영역(124)의 바닥면 및 제2 불순물 영역(126)의 바닥면은 제1 채널 영역(122)의 바닥면보다 높게 형성될 수도 있다.
각각의 제2 반도체 패턴(220)은 제1 방향(X)을 따라 차례로 배열되는 제3 불순물 영역(224), 제2 채널 영역(222) 및 제4 불순물 영역(226)을 포함할 수 있다. 예를 들어, 제2 채널 영역(222)은 제3 불순물 영역(224)과 제4 불순물 영역(226) 사이에 개재될 수 있다. 제2 채널 영역(222)은 도 1에서 상술한 다른 하나의 셀 트랜지스터(CT)의 채널에 대응될 수 있다.
제3 불순물 영역(224) 및 제4 불순물 영역(226)은 제2 반도체 패턴(220)에 불순물이 도핑된 영역들일 수 있다. 예를 들어, 제3 불순물 영역(224) 및 제4 불순물 영역(226)은 n형 불순물 또는 p형 불순물을 포함할 수 있다. 이에 따라, 제3 불순물 영역(224) 및 제4 불순물 영역(226)은 도 1에서 상술한 다른 하나의 셀 트랜지스터(CT)의 소오스 및 드레인에 대응될 수 있다.
제1 배선 구조체(CS1)는 기판(100) 상에 형성될 수 있다. 제1 배선 구조체(CS1)는 제1 적층 구조체(SS1)의 일단과 접속될 수 있다. 몇몇 실시예에서, 제1 배선 구조체(CS1)는 제2 방향(Y)으로 연장되어 제1 적층 구조체(SS1)의 일단 및 제2 적층 구조체(SS2)의 일단과 접속될 수 있다.
제1 배선 구조체(CS1)는 수직적으로 배열되는 복수의 배선 패턴들을 포함할 수 있다. 예를 들어, 제1 배선 구조체(CS1)는 제3 방향(Z)을 따라 배열되는 복수의 제1 배선 패턴(145)들을 포함할 수 있다.
몇몇 실시예에서, 제1 배선 구조체(CS1)는 기판(100) 상에 교대로 적층되는 복수의 제3 절연 패턴(140)들 및 복수의 제1 배선 패턴(145)들을 포함할 수 있다. 즉, 복수의 제1 배선 패턴(145)들은 제3 절연 패턴(140)에 의해 서로 이격될 수 있다.
복수의 제3 절연 패턴(140)들은 절연 물질을 포함할 수 있다. 예를 들어, 복수의 제3 절연 패턴(140)들은 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
각각의 제1 배선 패턴(145)은 제2 방향(Y)으로 연장될 수 있다. 각각의 제1 배선 패턴(145)은 각각의 제1 반도체 패턴(120)의 일단 및 각각의 제2 반도체 패턴(220)의 일단과 접속될 수 있다. 예를 들어, 각각의 제1 배선 패턴(145)은 제1 불순물 영역(124) 및 제3 불순물 영역(224)과 접속될 수 있다. 각각의 제1 배선 패턴(145)은 도 1에서 상술한 각각의 비트 라인(BL)에 대응될 수 있다.
도 4에서, 각각의 제1 배선 패턴(145)의 바닥면은 제1 반도체 패턴(120)의 바닥면과 동일한 높이를 갖는 것으로 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 제1 배선 패턴(145)이 제1 불순물 영역(124)과 접속되기만 한다면, 제1 배선 패턴(145)의 바닥면은 제1 반도체 패턴(120)의 바닥면보다 높게 형성될 수도 있고, 그보다 낮게 형성될 수도 있다.
복수의 제1 배선 패턴(145)들은 도전 물질을 포함할 수 있다. 예를 들어, 복수의 제1 배선 패턴(145)들은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 반도체 패턴(120)과 제1 배선 패턴(145) 사이 및 제2 반도체 패턴(220)과 제1 배선 패턴(145) 사이에 실리사이드막(130, 230)이 개재될 수 있다. 예를 들어, 도 2 및 도 4에 도시된 것처럼, 제1 불순물 영역(124)과 제1 배선 패턴(145) 사이에, 제1 불순물 영역(124)과 제1 배선 패턴(145)을 연결하는 제1 실리사이드막(132)이 형성될 수 있다. 실리사이드막(130, 230)은 제1 반도체 패턴(120)과 제1 배선 패턴(145) 사이의 콘택 저항 및 제2 반도체 패턴(220)과 제1 배선 패턴(145) 사이의 콘택 저항을 경감시키는데 이용될 수 있다.
실리사이드막(130, 230)은 금속-반도체 화합물을 포함할 수 있다. 예를 들어, 실리사이드막(130, 230)은 텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드, 니켈 실리사이드, 백금 실리사이드 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 도전 패턴(170)은 제1 적층 구조체(SS1)의 일 측면 상에 형성될 수 있다. 제1 도전 패턴(170)은 제1 적층 구조체(SS1)와 제2 방향(Y)을 따라 배열될 수 있다. 제1 도전 패턴(170)은 제3 방향(Z)으로 연장될 수 있다. 예를 들어, 도 3에 도시된 것처럼, 제1 도전 패턴(170)은 복수의 제1 절연 패턴(110)의 측면 및 복수의 제1 반도체 패턴(120)의 측면을 따라 연장될 수 있다. 제1 도전 패턴(170)은 예를 들어, 제3 방향(Z)으로 연장되는 라인 형태, 바 형태 또는 기둥 형태를 가질 수 있으나, 이에 제한되는 것은 아니다.
제1 도전 패턴(170)은 각각의 제1 반도체 패턴(120)의 제1 채널 영역(122)과 교차할 수 있다. 예를 들어, 제1 도전 패턴(170)은 각각의 제1 반도체 패턴(120)의 제1 채널 영역(122)의 측면을 따라 연장될 수 있다.
제1 도전 패턴(170)은 도 1에서 상술한 하나의 워드 라인(WL)에 대응될 수 있다. 즉, 제1 도전 패턴(170)은 제1 반도체 패턴(120)을 포함하는 셀 트랜지스터의 게이트 전극일 수 있다. 예를 들어, 제1 반도체 패턴(120)을 포함하는 셀 트랜지스터의 온(on) 동작 시에, 제1 도전 패턴(170)에 제1 게이트 전압(V1)이 인가될 수 있다.
제2 도전 패턴(270)은 제2 적층 구조체(SS2)의 일 측면 상에 형성될 수 있다. 제2 도전 패턴(270)은 제2 적층 구조체(SS2)와 제2 방향(Y)을 따라 배열될 수 있다. 제2 도전 패턴(270)은 제3 방향(Z)으로 연장될 수 있다. 예를 들어, 도 3에 도시된 것처럼, 제2 도전 패턴(270)은 복수의 제2 절연 패턴(210)의 측면 및 복수의 제2 반도체 패턴(220)의 측면을 따라 연장될 수 있다. 제2 도전 패턴(270)은 예를 들어, 제3 방향(Z)으로 연장되는 라인 형태, 바 형태 또는 기둥 형태를 가질 수 있으나, 이에 제한되는 것은 아니다.
제2 도전 패턴(270)은 각각의 제2 반도체 패턴(220)의 제2 채널 영역(222)과 교차할 수 있다. 예를 들어, 제2 도전 패턴(270)은 각각의 제2 반도체 패턴(220)의 제2 채널 영역(222)의 측면을 따라 연장될 수 있다.
제2 도전 패턴(270)은 도 1에서 상술한 다른 하나의 워드 라인(WL)에 대응될 수 있다. 즉, 제2 도전 패턴(270)은 제2 반도체 패턴(220)을 포함하는 셀 트랜지스터의 게이트 전극일 수 있다. 예를 들어, 제2 반도체 패턴(220)을 포함하는 셀 트랜지스터의 온(on) 동작 시에, 제2 도전 패턴(270)에 제2 게이트 전압(V2)이 인가될 수 있다. 제2 게이트 전압(V2)은 제1 게이트 전압(V1)과 동일할 수도 있고, 제1 게이트 전압(V1)과 다를 수도 있다.
몇몇 실시예에서, 제1 도전 패턴(170) 및 제2 도전 패턴(270)은 제2 방향(Y)에서 중첩될 수 있다. 예를 들어, 평면적 관점에서, 제1 도전 패턴(170) 및 제2 도전 패턴(270)은 제2 방향(Y)을 따라 일렬로 배열될 수 있다.
제1 도전 패턴(170) 및 제2 도전 패턴(270)은 도전 물질을 포함할 수 있다. 예를 들어, 제1 도전 패턴(170) 및 제2 도전 패턴(270)은 도핑된 반도체 물질, 도전성 금속질화물, 금속, 금속-반도체 화합물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 제1 도전 패턴(170) 및 제2 도전 패턴(270)은 동일 레벨에서 형성될 수 있다.
제1 강유전체막(160)은 제1 적층 구조체(SS1)와 제1 도전 패턴(170) 사이에 개재될 수 있다. 즉, 제1 강유전체막(160)은 제1 적층 구조체(SS1)의 일 측면 상에 형성될 수 있다. 제1 강유전체막(160)은 제3 방향(Z)을 따라 연장될 수 있다. 예를 들어, 도 3에 도시된 것처럼, 제1 강유전체막(160)은 복수의 제1 절연 패턴(110)의 측면 및 복수의 제1 반도체 패턴(120)의 측면을 따라 연장될 수 있다.
제2 강유전체막(260)은 제2 적층 구조체(SS2)와 제2 도전 패턴(270) 사이에 개재될 수 있다. 즉, 제2 강유전체막(260)은 제2 적층 구조체(SS2)의 일 측면 상에 형성될 수 있다. 제2 강유전체막(260)은 제3 방향(Z)을 따라 연장될 수 있다. 예를 들어, 도 3에 도시된 것처럼, 제2 강유전체막(260)은 복수의 제2 절연 패턴(210)의 측면 및 복수의 제2 반도체 패턴(220)의 측면을 따라 연장될 수 있다.
몇몇 실시예에서, 제1 강유전체막(160) 및 제2 강유전체막(260)은 제2 방향(Y)에서 중첩될 수 있다. 예를 들어, 평면적 관점에서, 제1 강유전체막(160) 및 제2 강유전체막(260)은 제2 방향(Y)을 따라 일렬로 배열될 수 있다.
몇몇 실시예에서, 제1 강유전체막(160)의 일부는 기판(100)과 제1 도전 패턴(170) 사이에 개재될 수 있고, 제2 강유전체막(260)의 일부는 기판(100)과 제2 도전 패턴(270) 사이에 개재될 수 있다. 예를 들어, 도 2 및 도 3에 도시된 것처럼, 제1 강유전체막(160)은 기판(100)의 상면 및 제1 적층 구조체(SS1)의 측면을 따라 연장될 수 있고, 제2 강유전체막(260)은 기판(100)의 상면 및 제2 적층 구조체(SS2)의 측면을 따라 연장될 수 있다.
또한, 몇몇 실시예에서, 도 2에 도시된 것처럼, 제1 강유전체막(160)의 폭은 제1 도전 패턴(170)의 폭과 동일할 수 있고, 제2 강유전체막(260)의 폭은 제2 도전 패턴(270)의 폭과 동일할 수 있다. 여기서, 폭이란, 제1 방향(X)으로의 폭을 의미한다. 아울러, 본 명세서에서, "동일"이란, 완전히 동일한 것뿐만 아니라 공정 상의 마진 등으로 인해 발생할 수 있는 미세한 차이를 포함하는 의미이다.
이러한 제1 강유전체막(160) 및 제2 강유전체막(260)의 형상은, 제1 강유전체막(160) 및 제2 강유전체막(260)을 형성하는 공정의 특성에 기인할 수 있다. 예를 들어, 기판(100), 제1 적층 구조체(SS1) 및 제2 적층 구조체(SS2)를 따라 컨포멀하게(conformally) 연장되는 강유전체막을 형성할 수 있다. 이어서, 상기 강유전체막 상에 도전막을 형성할 수 있다. 이어서, 상기 도전막 및 상기 강유전체막을 패터닝함으로써, 제1 적층 구조체(SS1)의 측면 상에서 제3 방향(Z)으로 연장되는 제1 도전 패턴(170) 및 제1 강유전체막(160)이 형성될 수 있다. 또한, 제2 적층 구조체(SS2)의 측면 상에서 제3 방향(Z)으로 연장되는 제2 도전 패턴(270) 및 제2 강유전체막(260)이 형성될 수 있다.
제1 강유전체막(160) 및 제2 강유전체막(260)은 각각 강유전체(ferroelectrics)를 포함할 수 있다. 예를 들어, 제1 강유전체막(160) 및 제2 강유전체막(260)은 티탄산 바륨(BaTiO3), 티탄산 지르콘산 연(PZT; PbZrTiO3), 탄탈산 스트론튬 비스무스(STB; SrBi2Ta2O9), 비스무스 철 산화물(BFO; BiFeO3), 하프늄 산화물(HfO2) 등의 강유전체를 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시에에서, 제1 강유전체막(160) 및 제2 강유전체막(260)은 동일 레벨에서 형성될 수 있다.
몇몇 실시예에서, 제1 적층 구조체(SS1)의 타단은 제2 배선 패턴(155)과 접속될 수 있다. 예를 들어, 제1 적층 구조체(SS1)는 제1 배선 구조체(CS1)와 제2 배선 패턴(155) 사이에 개재되어, 제1 배선 구조체(CS1) 및 제2 배선 패턴(155)과 접속될 수 있다.
제2 배선 패턴(155)은 제3 방향(Z)으로 연장되어 각각의 제1 반도체 패턴(120)의 타단과 접속될 수 있다. 예를 들어, 제2 배선 패턴(155)은 제2 불순물 영역(126)과 접속될 수 있다. 제2 배선 패턴(155)은 도 1에서 상술한 하나의 배선(CL)에 대응될 수 있다.
몇몇 실시예에서, 제2 적층 구조체(SS2)의 타단은 제3 배선 패턴(255)과 접속될 수 있다. 예를 들어, 제2 적층 구조체(SS2)는 제1 배선 구조체(CS1)와 제3 배선 패턴(255) 사이에 개재되어, 제1 배선 구조체(CS1) 및 제3 배선 패턴(255)과 접속될 수 있다.
제3 배선 패턴(255)은 제3 방향(Z)으로 연장되어 각각의 제2 반도체 패턴(220)의 타단과 접속될 수 있다. 예를 들어, 제3 배선 패턴(255)은 제4 불순물 영역(226)과 접속될 수 있다. 제3 배선 패턴(255)은 도 1에서 상술한 다른 하나의 배선(CL)에 대응될 수 있다.
제2 배선 패턴(155) 및 제3 배선 패턴(255)은 도전 물질을 포함할 수 있다. 예를 들어, 제2 배선 패턴(155) 및 제3 배선 패턴(255)은 도핑된 반도체 물질, 도전성 금속질화물, 금속, 금속-반도체 화합물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 제2 배선 패턴(155) 및 제3 배선 패턴(255)은 동일 레벨에서 형성될 수 있다.
몇몇 실시예에서, 제1 반도체 패턴(120)과 제2 배선 패턴(155) 사이 및 제2 반도체 패턴(220)과 제3 배선 패턴(255) 사이에 실리사이드막(130, 230)이 개재될 수 있다. 예를 들어, 도 4에 도시된 것처럼, 제2 불순물 영역(126)과 제2 배선 패턴(155) 사이에, 제2 불순물 영역(126)과 제2 배선 패턴(155)을 연결하는 제2 실리사이드막(134)이 형성될 수 있다. 실리사이드막(130, 230)은 제1 반도체 패턴(120)과 제2 배선 패턴(155) 사이의 콘택 저항 및 제2 반도체 패턴(220)과 제3 배선 패턴(255) 사이의 콘택 저항을 경감시키는데 이용될 수 있다.
층간 절연막(180)은 기판(100) 상에 형성될 수 있다. 또한, 층간 절연막(180)은 제1 적층 구조체(SS1), 제2 적층 구조체(SS2), 제1 배선 구조체(CS1), 제1 도전 패턴(170), 제1 강유전체막(160), 제2 도전 패턴(270) 및 제2 강유전체막(260)을 덮도록 형성될 수 있다.
층간 절연막(180)은 절연 물질을 포함할 수 있다. 예를 들어, 층간 절연막(180)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 및 실리콘 산화물보다 유전 상수가 작은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
최근 반도체 소자의 디자인 룰(design rule)이 급격하게 감소됨에 따라, 반도체 장치 구현에 필요한 패턴들을 형성하기 위한 공정의 해상도 한계로 인하여 미세 패턴을 형성하는데 한계가 있다.
그러나, 몇몇 실시예에 따른 반도체 장치는, 3차원적으로 배열된 강유전체 전계 효과 트랜지스터(FeFET)를 구현하여 집적도 및 성능을 향상시킬 수 있다.
도 5는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다. 도 6은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 사시도이다. 도 7은 도 6의 C-C를 따라서 절단한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 4를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 5를 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 하나의 비트 라인(BL)에 하나의 배선(CL)이 대응될 수 있다.
예를 들어, 도시된 것처럼, 하나의 비트 라인(BL)을 공유하는 복수의 셀 트랜지스터(CT)들은, 하나의 배선(CL)을 공휴할 수 있다. 몇몇 실시에에서, 각각의 배선(CL)은 각각의 워드 라인(WL)과 교차하는 방향으로 연장될 수 있다.
도 6 및 도 7을 참조하면, 도 5에서 상술한 반도체 장치가 기판(100) 상에 제공될 수 있다. 구체적으로, 몇몇 실시예에 따른 반도체 장치에서, 제1 적층 구조체(SS1)의 타단은 제2 배선 구조체(CS2)와 접속될 수 있다.
제2 배선 구조체(CS2)는 기판(100) 상에 형성될 수 있다. 제2 배선 구조체(CS2)는 제1 적층 구조체(SS1)의 타단과 접속될 수 있다. 몇몇 실시예에서, 제2 배선 구조체(CS2)는 제2 방향(Y)으로 연장되어 제1 적층 구조체(SS1)의 타단 및 제2 적층 구조체(SS2)의 타단과 접속될 수 있다.
제2 배선 구조체(CS2)는 수직적으로 배열되는 복수의 배선 패턴들을 포함할 수 있다. 예를 들어, 제2 배선 구조체(CS2)는 제3 방향(Z)을 따라 배열되는 복수의 제2 배선 패턴(155)들을 포함할 수 있다.
몇몇 실시예에서, 제2 배선 구조체(CS2)는 기판(100) 상에 교대로 적층되는 복수의 제4 절연 패턴(150)들 및 복수의 제2 배선 패턴(155)들을 포함할 수 있다. 즉, 복수의 제2 배선 패턴(155)들은 제4 절연 패턴(150)에 의해 서로 이격될 수 있다.
복수의 제4 절연 패턴(150)들은 절연 물질을 포함할 수 있다. 예를 들어, 복수의 제4 절연 패턴(150)들은 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
각각의 제2 배선 패턴(155)은 제2 방향(Y)으로 연장될 수 있다. 각각의 제2 배선 패턴(155)은 각각의 제1 반도체 패턴(120)의 타단 및 각각의 제2 반도체 패턴(220)의 타단과 접속될 수 있다. 예를 들어, 각각의 제2 배선 패턴(155)은 제2 불순물 영역(126) 및 제4 불순물 영역(226)과 접속될 수 있다. 각각의 제2 배선 패턴(155)은 도 5에서 상술한 각각의 배선(CL)에 대응될 수 있다.
도 7에서, 각각의 제2 배선 패턴(155)의 바닥면은 제1 반도체 패턴(120)의 바닥면과 동일한 높이를 갖는 것으로 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 제2 배선 패턴(155)이 제2 불순물 영역(126)과 접속되기만 한다면, 제2 배선 패턴(155)의 바닥면은 제1 반도체 패턴(120)의 바닥면보다 높게 형성될 수도 있고, 그보다 낮게 형성될 수도 있다.
도 8은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다. 도 9는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 사시도이다. 도 10은 도 9의 D-D를 따라서 절단한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 4를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 8을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 각각의 셀 트랜지스터(CT)는 정보 저장 소자(DS)에 연결될 수 있다.
예를 들어, 각각의 셀 트랜지스터(CT)의 드레인은 정보 저장 소자(DS)에 연결될 수 있다. 정보 저장 소자(DS)는 예를 들어, 커패시터(capacitor)일 수 있다. 정보 저장 소자(DS)는 각각의 셀 트랜지스터(CT)에 의해 제어되어 데이터(data)를 저장할 수 있다.
도 9 및 도 10을 참조하면, 도 8에서 상술한 반도체 장치가 기판(100) 상에 제공될 수 있다. 구체적으로, 몇몇 실시예에 따른 반도체 장치에서, 제1 적층 구조체(SS1)의 타단은 제1 커패시터 구조체(190)와 접속될 수 있다.
예를 들어, 제1 적층 구조체(SS1)는 제1 배선 구조체(CS1)와 제1 커패시터 구조체(190) 사이에 개재되어, 제1 배선 구조체(CS1) 및 제1 커패시터 구조체(190)와 접속될 수 있다.
제1 커패시터 구조체(190)는 제1 전극(192), 커패시터 유전막(194) 및 제2 전극(196)을 포함할 수 있다. 제1 커패시터 구조체(190)는 제1 전극(192)과 제2 전극(196) 사이에 발생되는 전위차를 이용하여 커패시터 유전막(194) 내에 전하를 저장할 수 있다.
제1 전극(192)은 각각의 제1 반도체 패턴(120)의 제2 불순물 영역(126)과 접속될 수 있다. 몇몇 실시예에서, 제2 불순물 영역(126)과 제1 전극(192) 사이에 제2 실리사이드막(134)이 개재될 수 있다. 제1 전극(192)은 예를 들어, 실린더(cylinder) 형태를 가질 수 있으나, 이에 제한되는 것은 아니다.
커패시터 유전막(194)은 제1 전극(192) 상에 형성될 수 있다. 예를 들어, 커패시터 유전막(194)은 제1 전극(192)의 프로파일을 따라 연장될 수 있다.
제2 전극(196)은 커패시터 유전막(194) 상에 형성될 수 있다. 제2 전극(196)은 커패시터 유전막(194)에 의해 제1 전극(192)으로부터 이격될 수 있다. 즉, 커패시터 유전막(194)은 제1 전극(192)과 제2 전극(196) 사이에 개재될 수 있다.
제1 전극(192) 및 제2 전극(196)은 예를 들어, 도핑된 폴리실리콘, 금속 또는 금속 질화물을 포함할 수 있으나, 이에 제한되는 것은 아니다. 또한, 커패시터 유전막(194)은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 유전 상수가 큰 고유전율(high-k) 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제2 적층 구조체(SS2)의 타단은 제2 커패시터 구조체(290)와 접속될 수 있다. 예를 들어, 제2 적층 구조체(SS2)는 제1 배선 구조체(CS1)와 제2 커패시터 구조체(290) 사이에 개재되어, 제1 배선 구조체(CS1) 및 제2 커패시터 구조체(290)와 접속될 수 있다.
제2 커패시터 구조체(290)는 제1 커패시터 구조체(190)와 유사할 수 있으므로, 이하에서 자세한 설명은 생략한다.
도 11은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 사시도이다. 도 12는 도 11의 E-E를 따라서 절단한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 4를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 11 및 도 12를 참조하면, 몇몇 실시예에 따른 반도체 장치는 제3 도전 패턴(175)을 더 포함할 수 있다.
제3 도전 패턴(175)은 제1 적층 구조체(SS1)의 타 측면 상에 형성될 수 있다. 제3 도전 패턴(175)은 제1 적층 구조체(SS1)와 제2 방향(Y)을 따라 배열될 수 있다. 즉, 제1 적층 구조체(SS1)는 제1 도전 패턴(170)과 제3 도전 패턴(175) 사이에 개재될 수 있다.
제3 도전 패턴(175)은 제3 방향(Z)으로 연장될 수 있다. 예를 들어, 제3 도전 패턴(175)은 복수의 제1 절연 패턴(110)의 측면 및 복수의 제1 반도체 패턴(120)의 측면을 따라 연장될 수 있다. 제3 도전 패턴(175)은 예를 들어, 제3 방향(Z)으로 연장되는 라인 형태, 바 형태 또는 기둥 형태를 가질 수 있으나, 이에 제한되는 것은 아니다.
제3 도전 패턴(175)은 각각의 제1 반도체 패턴(120)의 제1 채널 영역(122)과 교차할 수 있다. 예를 들어, 제3 도전 패턴(175)은 각각의 제1 반도체 패턴(120)의 제1 채널 영역(122)의 측면을 따라 연장될 수 있다.
몇몇 실시예에 따른 반도체 장치는 제4 도전 패턴(275)을 더 포함할 수 있다.
제4 도전 패턴(275)은 제2 적층 구조체(SS2)의 타 측면 상에 형성될 수 있다. 제4 도전 패턴(275)은 제2 적층 구조체(SS2)와 제2 방향(Y)을 따라 배열될 수 있다. 즉, 제2 적층 구조체(SS2)는 제2 도전 패턴(270)과 제4 도전 패턴(275) 사이에 개재될 수 있다.
제4 도전 패턴(275)은 제3 방향(Z)으로 연장될 수 있다. 예를 들어, 제4 도전 패턴(275)은 복수의 제2 절연 패턴(210)의 측면 및 복수의 제2 반도체 패턴(220)의 측면을 따라 연장될 수 있다. 제4 도전 패턴(275)은 예를 들어, 제3 방향(Z)으로 연장되는 라인 형태, 바 형태 또는 기둥 형태를 가질 수 있으나, 이에 제한되는 것은 아니다.
제4 도전 패턴(275)은 각각의 제2 반도체 패턴(220)의 제2 채널 영역(222)과 교차할 수 있다. 예를 들어, 제4 도전 패턴(275)은 각각의 제2 반도체 패턴(220)의 제2 채널 영역(222)의 측면을 따라 연장될 수 있다.
몇몇 실시예에서, 제1 내지 제4 도전 패턴(170, 270, 175, 275)은 제2 방향(Y)에서 중첩될 수 있다. 예를 들어, 평면적 관점에서, 제1 내지 제4 도전 패턴(170, 270, 175, 275)은 제2 방향(Y)을 따라 일렬로 배열될 수 있다.
제3 도전 패턴(175) 및 제4 도전 패턴(275)은 도전 물질을 포함할 수 있다. 예를 들어, 제3 도전 패턴(175) 및 제4 도전 패턴(275)은 도핑된 반도체 물질, 도전성 금속질화물, 금속, 금속-반도체 화합물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 제1 내지 제4 도전 패턴(170, 270, 175, 275)은 동일 레벨에서 형성될 수 있다.
몇몇 실시예에서, 제3 도전 패턴(175)은 각각의 제1 반도체 패턴(120)의 제1 채널 영역(122)의 측면과 접촉할 수 있고, 제4 도전 패턴(275)은 각각의 제2 반도체 패턴(220)의 제2 채널 영역(222)의 측면과 접촉할 수 있다. 이에 따라, 제3 도전 패턴(175)은 각각의 제1 반도체 패턴(120)과 전기적으로 연결될 수 있고, 제4 도전 패턴(275)은 각각의 제2 반도체 패턴(220)과 전기적으로 연결될 수 있다. 제3 도전 패턴(175)은 제1 반도체 패턴(120)을 포함하는 셀 트랜지스터의 바디 콘택으로 기능할 수 있고, 제4 도전 패턴(275)은 제2 반도체 패턴(220)을 포함하는 셀 트랜지스터의 바디 콘택으로 기능할 수 있다. 예를 들어, 제1 반도체 패턴(120) 및 제2 반도체 패턴(220)은 플로팅되지 않을 수 있다.
도 13은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 사시도이다. 도 14 내지 도 17은 도 13의 F-F를 따라서 절단한 다양한 단면도들이다. 설명의 편의를 위해, 도 1 내지 도 4, 도 11 및 도 12를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 13 및 도 14를 참조하면, 몇몇 실시예에 따른 반도체 장치는 제3 강유전체막(165)을 더 포함할 수 있다.
제3 강유전체막(165)은 제1 적층 구조체(SS1)와 제3 도전 패턴(175) 사이에 개재될 수 있다. 즉, 제3 강유전체막(165)은 제1 적층 구조체(SS1)의 타 측면 상에 형성될 수 있다. 제3 강유전체막(165)은 제3 방향(Z)을 따라 연장될 수 있다. 예를 들어, 제3 강유전체막(165)은 복수의 제1 절연 패턴(110)의 측면 및 복수의 제1 반도체 패턴(120)의 측면을 따라 연장될 수 있다.
또한, 몇몇 실시예에 따른 반도체 장치는 제4 강유전체막(265)을 더 포함할 수 있다.
제4 강유전체막(265)은 제2 적층 구조체(SS2)와 제4 도전 패턴(275) 사이에 개재될 수 있다. 즉, 제4 강유전체막(265)은 제2 적층 구조체(SS2)의 타 측면 상에 형성될 수 있다. 제4 강유전체막(265)은 제3 방향(Z)을 따라 연장될 수 있다. 예를 들어, 제4 강유전체막(265)은 복수의 제2 절연 패턴(210)의 측면 및 복수의 제2 반도체 패턴(220)의 측면을 따라 연장될 수 있다.
제3 강유전체막(165)의 형상 및 제4 강유전체막(265)의 형상은 제1 강유전체막(160)의 형상 및 제2 강유전체막(260)의 형상과 유사할 수 있으므로, 이하에서 자세한 설명은 생략한다.
몇몇 실시예에서, 제1 내지 제4 강유전체막(160, 260, 165, 265)은 제2 방향(Y)에서 중첩될 수 있다. 예를 들어, 평면적 관점에서, 제1 내지 제4 강유전체막(160, 260, 165, 265)은 제2 방향(Y)을 따라 일렬로 배열될 수 있다.
제3 강유전체막(165) 및 제4 강유전체막(265)은 각각 강유전체(ferroelectrics)를 포함할 수 있다. 예를 들어, 제3 강유전체막(165) 및 제4 강유전체막(265)은 티탄산 바륨(BaTiO3), 티탄산 지르콘산 연(PZT; PbZrTiO3), 탄탈산 스트론튬 비스무스(STB; SrBi2Ta2O9), 비스무스 철 산화물(BFO; BiFeO3), 하프늄 산화물(HfO2) 등의 강유전체를 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시에에서, 제1 내지 제4 강유전체막(160, 260, 165, 265)은 동일 레벨에서 형성될 수 있다.
몇몇 실시예에서, 제1 도전 패턴(170) 및 제3 도전 패턴(175)은 제1 반도체 패턴(120)을 포함하는 셀 트랜지스터의 게이트 전극일 수 있다. 예를 들어, 제1 반도체 패턴(120)을 포함하는 셀 트랜지스터의 온(on) 동작 시에, 제1 도전 패턴(170) 및 제3 도전 패턴(175)에 제1 게이트 전압(V1)이 인가될 수 있다.
몇몇 실시예에서, 제2 도전 패턴(270) 및 제4 도전 패턴(275)은 제2 반도체 패턴(220)을 포함하는 셀 트랜지스터의 게이트 전극일 수 있다. 예를 들어, 제2 반도체 패턴(220)을 포함하는 셀 트랜지스터의 온(on) 동작 시에, 제2 도전 패턴(270) 및 제4 도전 패턴(275)에 제2 게이트 전압(V2)이 인가될 수 있다.
이에 따라, 몇몇 실시예에 따른 반도체 장치는, 멀티 게이트 트랜지스터(multi gate transistor)를 구현하여 전류 제어 능력을 향상시킬 수 있다.
도 13 및 도 15를 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제1 도전 패턴(170)과 제3 도전 패턴(175)에 서로 다른 게이트 전압이 인가될 수 있다.
예를 들어, 제1 반도체 패턴(120)을 포함하는 셀 트랜지스터의 온(on) 동작 시에, 제1 도전 패턴(170)에 제1 게이트 전압(V1)이 인가될 수 있다. 이 때, 제3 도전 패턴(175)에 제1 게이트 전압(V1)과 다른 제3 게이트 전압(V3)이 인가될 수 있다.
또한, 몇몇 실시예에 따른 반도체 장치에서, 제2 도전 패턴(270)과 제4 도전 패턴(275)에 서로 다른 게이트 전압이 인가될 수 있다.
예를 들어, 제2 반도체 패턴(220)을 포함하는 셀 트랜지스터의 온(on) 동작 시에, 제2 도전 패턴(270)에 제2 게이트 전압(V2)이 인가될 수 있고, 제4 도전 패턴(275)에 제2 게이트 전압(V2)과 다른 제4 게이트 전압(V4)이 인가될 수 있다.
트랜지스터의 문턱 전압(Vth; threshold voltage)은 게이트 전극에 인가되는 전압에 따라 달라질 수 있다. 즉, 제1 게이트 전압(V1) 및 제3 게이트 전압(V3)에 따라, 제1 반도체 패턴(120)을 포함하는 셀 트랜지스터의 문턱 전압이 조절될 수 있다. 또한, 제2 게이트 전압(V2) 및 제4 게이트 전압(V4)에 따라, 제2 반도체 패턴(220)을 포함하는 셀 트랜지스터의 문턱 전압이 조절될 수 있다.
도 13 및 도 16을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제1 강유전체막(160)과 제3 강유전체막(165)은 서로 다른 물질을 포함할 수 있다.
예를 들어, 제1 강유전체막(160)은 제1 강유전체를 포함할 수 있고, 제3 강유전체막(165)은 상기 제1 강유전체와 다른 제3 강유전체를 포함할 수 있다.
몇몇 실시예에 따른 반도체 장치에서, 제2 강유전체막(260)과 제4 강유전체막(265)은 서로 다른 물질을 포함할 수 있다.
예를 들어, 제2 강유전체막(260)은 제2 강유전체를 포함할 수 있고, 제4 강유전체막(265)은 상기 제2 강유전체와 다른 제4 강유전체를 포함할 수 있다.
강유전체 전계 효과 트랜지스터(FeFET)의 문턱 전압은 강유전체 전계 효과 트랜지스터가 포함하는 강유전체막의 종류에 따라 달라질 수 있다. 즉, 제1 강유전체막(160) 및 제3 강유전체막(165)이 포함하는 물질에 따라, 제1 반도체 패턴(120)을 포함하는 셀 트랜지스터의 문턱 전압이 조절될 수 있다. 또한, 제2 강유전체막(260) 및 제4 강유전체막(265)이 포함하는 물질에 따라, 제2 반도체 패턴(220)을 포함하는 셀 트랜지스터의 문턱 전압이 조절될 수 있다.
도 13 및 도 17을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제1 강유전체막(160)과 제3 강유전체막(165)은 서로 다른 두께를 가질 수 있다.
예를 들어, 제1 강유전체막(160)은 제1 두께(TH1)를 가질 수 있고, 제3 강유전체막(165)은 상기 제1 두께(TH1)와 다른 제3 두께(TH3)를 가질 수 있다. 제3 두께(TH3)는 제1 두께(TH1)보다 큰 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 제3 두께(TH3)는 제1 두께(TH1)보다 작을 수도 있다.
몇몇 실시예에 따른 반도체 장치에서, 제2 강유전체막(260)과 제4 강유전체막(265)은 서로 다른 두께를 가질 수 있다.
예를 들어, 제2 강유전체막(260)은 제2 두께(TH2)를 가질 수 있고, 제4 강유전체막(265)은 상기 제2 두께(TH2)와 다른 제4 두께(TH4)를 가질 수 있다. 제4 두께(TH4)는 제2 두께(TH2)보다 큰 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 제4 두께(TH4)는 제2 두께(TH2)보다 작을 수도 있다.
강유전체 전계 효과 트랜지스터(FeFET)의 문턱 전압은 강유전체 전계 효과 트랜지스터가 포함하는 강유전체막의 두께에 따라 달라질 수 있다. 즉, 제1 강유전체막(160) 및 제3 강유전체막(165)의 두께에 따라, 제1 반도체 패턴(120)을 포함하는 셀 트랜지스터의 문턱 전압이 조절될 수 있다. 또한, 제2 강유전체막(260) 및 제4 강유전체막(265)의 두께에 따라, 제2 반도체 패턴(220)을 포함하는 셀 트랜지스터의 문턱 전압이 조절될 수 있다.
도 18은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 사시도이다. 도 19 및 도 20은 도 18의 G-G를 따라서 절단한 다양한 단면도들이다. 설명의 편의를 위해, 도 1 내지 도 4, 도 13 내지 도 17을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 18 및 도 19를 참조하면, 몇몇 실시예에 따른 반도체 장치는 제1 내지 제4 게이트 유전막(162, 262, 167, 267)을 더 포함할 수 있다.
제1 게이트 유전막(162)은 제1 적층 구조체(SS1)와 제1 강유전체막(160) 사이에 개재될 수 있다. 제2 게이트 유전막(262)은 제2 적층 구조체(SS2)와 제2 강유전체막(260) 사이에 개재될 수 있다. 제1 게이트 유전막(162) 및 제2 게이트 유전막(262)은 제3 방향(Z)을 따라 연장될 수 있다. 예를 들어, 제1 게이트 유전막(162)은 복수의 제1 절연 패턴(110)의 측면 및 복수의 제1 반도체 패턴(120)의 측면을 따라 연장될 수 있다. 또한 예를 들어, 제2 게이트 유전막(262)은 복수의 제2 절연 패턴(210)의 측면 및 복수의 제2 반도체 패턴(220)의 측면을 따라 연장될 수 있다.
제3 게이트 유전막(167)은 제1 적층 구조체(SS1)와 제3 강유전체막(165) 사이에 개재될 수 있다. 제4 게이트 유전막(267)은 제2 적층 구조체(SS2)와 제4 강유전체막(265) 사이에 개재될 수 있다. 제3 게이트 유전막(167) 및 제4 게이트 유전막(267)은 제3 방향(Z)을 따라 연장될 수 있다. 예를 들어, 제3 게이트 유전막(167) 및 제4 게이트 유전막(267)은 복수의 제2 절연 패턴(210)의 측면 및 복수의 제2 반도체 패턴(220)의 측면을 따라 연장될 수 있다.
몇몇 실시예에서, 제1 내지 제4 게이트 유전막(162, 262, 167, 267)은 제2 방향(Y)에서 중첩될 수 있다. 예를 들어, 평면적 관점에서, 제1 내지 제4 게이트 유전막(162, 262, 167, 267)은 제2 방향(Y)을 따라 일렬로 배열될 수 있다.
몇몇 실시예에서, 제1 게이트 유전막(162)의 일부는 기판(100)과 제1 강유전체막(160) 사이에 개재될 수 있고, 제2 게이트 유전막(262)의 일부는 기판(100)과 제2 강유전체막(260) 사이에 개재될 수 있다. 예를 들어, 제1 강유전체막(160)은 제1 게이트 유전막(162)의 프로파일을 따라 연장될 수 있고, 제2 강유전체막(260)은 제2 게이트 유전막(262)의 프로파일을 따라 연장될 수 있다.
또한, 몇몇 실시예에서, 제3 게이트 유전막(167)의 일부는 기판(100)과 제3 강유전체막(165) 사이에 개재될 수 있고, 제4 게이트 유전막(267)의 일부는 기판(100)과 제4 강유전체막(265) 사이에 개재될 수 있다. 예를 들어, 제3 강유전체막(165)은 제3 게이트 유전막(167)의 프로파일을 따라 연장될 수 있고, 제4 강유전체막(265)은 제4 게이트 유전막(267)의 프로파일을 따라 연장될 수 있다.
몇몇 실시예에서, 제1 게이트 유전막(162)의 폭은 제1 강유전체막(160)의 폭과 동일할 수 있고, 제2 게이트 유전막(262)의 폭은 제2 강유전체막(260)의 폭과 동일할 수 있다. 또한, 몇몇 실시예에서, 제3 게이트 유전막(167)의 폭은 제3 강유전체막(165)의 폭과 동일할 수 있고, 제4 게이트 유전막(267)의 폭은 제4 강유전체막(265)의 폭과 동일할 수 있다. 여기서, 폭이란, 제1 방향(X)으로의 폭을 의미한다.
제1 내지 제4 게이트 유전막(162, 262, 167, 267)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율(high-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 또는, 예를 들어, 제1 내지 제4 게이트 유전막(162, 262, 167, 267)은 강유전체를 포함할 수도 있다.
도 18 및 도 20을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 층간 절연막(180)은 다중막일 수 있다. 예를 들어, 층간 절연막(180)은 제1 절연막(182) 및 제2 절연막(184)을 포함할 수 있다.
몇몇 실시예에서, 제1 절연막(182)은 기판(100)의 상면, 제1 적층 구조체(SS1)의 측면 및 제2 적층 구조체(SS2)의 측면을 따라 컨포멀하게 연장될 수 있다. 제2 절연막(184)은 제1 절연막(182) 상에 형성될 수 있다. 몇몇 실시예에서, 제2 절연막(184)은 제1 절연막(182) 상의 공간을 채우는 필링 절연막일 수 있다.
제1 절연막(182) 및 제2 절연막(184)은 서로 동일한 물질을 포함할 수도 있고, 서로 다른 물질을 포함할 수도 있다.
도 21은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 사시도이다. 설명의 편의를 위해, 도 1 내지 도 4, 도 13 내지 도 17을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 21을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제1 적층 구조체(SS1)의 타단 및 제2 적층 구조체(SS2)의 타단은 제2 배선 구조체(CS2)와 접속될 수 있다.
제2 배선 구조체(CS2)는 도 6 및 도 7을 이용하여 상술한 것과 실질적으로 동일하므로, 이하에서 자세한 설명은 생략한다.
도 22는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 사시도이다. 설명의 편의를 위해, 도 1 내지 도 4, 도 13 내지 도 17을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 22를 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제1 적층 구조체(SS1)의 타단은 제1 커패시터 구조체(190)와 접속될 수 있고, 제2 적층 구조체(SS2)의 타단은 제2 커패시터 구조체(290)와 접속될 수 있다.
제1 커패시터 구조체(190) 및 제2 커패시터 구조체(290)는 도 9 및 10을 이용하여 상술한 것과 실질적으로 동일하므로, 이하에서 자세한 설명은 생략한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 제1 절연 패턴
120: 제1 반도체 패턴 130, 230: 실리사이드막
140: 제3 절연 패턴 145: 제1 배선 패턴
155: 제2 배선 패턴 160: 제1 강유전체막
170: 제1 도전 패턴 180: 층간 절연막
190: 제1 커패시터 구조체
BL: 비트 라인 CL: 배선
CS1: 제1 배선 구조체 CT: 셀 트랜지스터
SS1: 제1 적층 구조체 WL: 워드 라인

Claims (20)

  1. 기판 상에 교대로 적층되는 복수의 제1 절연 패턴 및 복수의 제1 반도체 패턴을 포함하고, 상기 기판의 상면과 평행한 제1 방향으로 연장되는 제1 적층 구조체;
    상기 제1 적층 구조체의 일 측면 상에, 상기 기판의 상면과 교차하는 제2 방향으로 연장되는 제1 도전 패턴; 및
    상기 제1 적층 구조체와 상기 제1 도전 패턴 사이에서 상기 제2 방향으로 연장되고, 상기 기판의 상면과 상기 제1 도전 패턴 사이에 배치되는 제1 강유전체막을 포함하고,
    각각의 상기 제1 반도체 패턴은, 상기 제1 방향을 따라 차례로 배열되는 제1 불순물 영역, 제1 채널 영역 및 제2 불순물 영역을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 강유전체막은, 각각의 상기 제1 반도체 패턴의 상기 제1 채널 영역의 측면을 따라 연장되는 반도체 장치.
  3. 제 1항에 있어서,
    상기 제1 방향에서, 상기 제1 도전 패턴의 폭 및 상기 제1 강유전체막의 폭은 서로 동일한 반도체 장치.
  4. 제 1항에 있어서,
    상기 제1 적층 구조체의 타 측면 상에, 상기 제2 방향으로 연장되는 제2 도전 패턴을 더 포함하는 반도체 장치.
  5. 제 4항에 있어서,
    상기 제1 적층 구조체와 상기 제2 도전 패턴 사이에, 상기 제2 방향으로 연장되는 제2 강유전체막을 더 포함하는 반도체 장치.
  6. 제 4항에 있어서,
    상기 제2 도전 패턴은, 각각의 상기 제1 반도체 패턴의 상기 제1 채널 영역과 접촉하는 반도체 장치.
  7. 제 1항에 있어서,
    상기 제1 적층 구조체와 상기 제1 강유전체막 사이에, 상기 제2 방향으로 연장되는 게이트 유전막을 더 포함하는 반도체 장치.
  8. 제 7항에 있어서,
    상기 제1 방향에서, 상기 제1 도전 패턴의 폭, 상기 제1 강유전체막의 폭 및 상기 게이트 유전막의 폭은 서로 동일한 반도체 장치.
  9. 제 1항에 있어서,
    상기 기판 상에 교대로 적층되는 복수의 제2 절연 패턴 및 복수의 제1 배선 패턴을 포함하고, 상기 기판의 상면과 평행하며 상기 제1 방향과 교차하는 제3 방향으로 연장되는 제1 배선 구조체를 더 포함하고,
    각각의 상기 제1 배선 패턴은, 각각의 상기 제1 반도체 패턴의 상기 제1 불순물 영역과 접속되는 반도체 장치.
  10. 제 9항에 있어서,
    각각의 상기 제1 반도체 패턴의 상기 제2 불순물 영역과 접속되는 커패시터 구조체를 더 포함하는 반도체 장치.
  11. 기판 상에, 상기 기판의 상면과 평행한 제1 방향을 따라 차례로 배열되는 제1 불순물 영역, 제1 채널 영역 및 제2 불순물 영역을 포함하는 제1 반도체 패턴;
    상기 제1 채널 영역의 양 측면 상에, 상기 기판의 상면과 교차하는 제2 방향으로 각각 연장되는 제1 게이트 전극 및 제2 게이트 전극;
    상기 제1 채널 영역과 상기 제1 게이트 전극 사이에서 상기 제2 방향으로 연장되고, 상기 기판의 상면과 상기 제1 게이트 전극 사이에 배치되는 제1 강유전체막; 및
    상기 제1 채널 영역과 상기 제2 게이트 전극 사이에서 상기 제2 방향으로 연장되고, 상기 기판의 상면과 상기 제2 게이트 전극 사이에 배치되는 제2 강유전체막을 포함하는 반도체 장치.
  12. 제 11항에 있어서,
    상기 제1 게이트 전극에 제1 게이트 전압이 인가되고, 상기 제2 게이트 전극에 상기 제1 게이트 전압과 다른 제2 게이트 전압이 인가되는 반도체 장치.
  13. 제 11항에 있어서,
    상기 제1 강유전체막은 제1 강유전체 물질을 포함하고, 상기 제2 강유전체막은 상기 제1 강유전체 물질과 다른 제2 강유전체 물질을 포함하는 반도체 장치.
  14. 제 11항에 있어서,
    상기 제1 강유전체막은 제1 두께를 갖고, 상기 제2 강유전체막은 상기 제1 두께와 다른 제2 두께를 갖는 반도체 장치.
  15. 제 11항에 있어서,
    상기 기판 상에, 상기 제1 방향을 따라 차례로 배열되는 제3 불순물 영역, 제2 채널 영역 및 제2 불순물 영역을 포함하는 제2 반도체 패턴과,
    상기 제2 채널 영역의 양 측면 상에, 상기 제2 방향으로 각각 연장되는 제3 게이트 전극 및 제4 게이트 전극과,
    상기 제2 채널 영역과 상기 제3 게이트 전극 사이에, 상기 제2 방향으로 연장되는 제3 강유전체막과,
    상기 제2 채널 영역과 상기 제4 게이트 전극 사이에, 상기 제2 방향으로 연장되는 제4 강유전체막을 더 포함하는 반도체 장치.
  16. 제 15항에 있어서,
    상기 기판의 상면과 평행하며 상기 제1 방향과 교차하는 제3 방향에서, 상기 제1 내지 제4 게이트 전극은 서로 중첩되는 반도체 장치.
  17. 기판 상에 교대로 적층되는 복수의 제1 절연 패턴 및 복수의 제1 반도체 패턴을 포함하고, 상기 기판의 상면과 평행한 제1 방향으로 연장되는 제1 적층 구조체;
    각각의 상기 제1 반도체 패턴의 일단과 각각 접속되고, 상기 기판의 상면과 평행하며 상기 제1 방향과 교차하는 제2 방향으로 각각 연장되는 복수의 제1 배선 패턴;
    각각의 상기 제1 반도체 패턴의 타단과 접속되는 제2 배선 패턴;
    상기 제1 배선 패턴과 상기 제2 배선 패턴 사이의 상기 제1 적층 구조체의 측면 상에, 상기 기판의 상면과 교차하는 제3 방향으로 연장되는 제1 게이트 전극; 및
    상기 제1 적층 구조체와 상기 제1 게이트 전극 사이에서 상기 제3 방향으로 연장되고, 상기 기판의 상면과 상기 제1 게이트 전극 사이에 배치되는 제1 강유전체막을 포함하고,
    각각의 상기 제1 반도체 패턴은, 상기 제1 방향을 따라 차례로 배열되는 제1 불순물 영역, 채널 영역 및 제2 불순물 영역을 포함하고,
    상기 제1 강유전체막은, 각각의 상기 제1 반도체 패턴의 상기 채널 영역의 측면을 따라 연장되는 반도체 장치.
  18. 제 17항에 있어서,
    각각의 상기 제1 반도체 패턴의 상기 제1 불순물 영역과 각각의 상기 제1 배선 패턴을 연결하는 제1 실리사이드막과,
    각각의 상기 제1 반도체 패턴의 상기 제2 불순물 영역과 각각의 상기 제2 배선 패턴을 연결하는 제2 실리사이드막을 더 포함하는 반도체 장치.
  19. 제 17항에 있어서,
    상기 기판 상에 교대로 적층되는 복수의 제2 절연 패턴 및 복수의 제2 반도체 패턴을 포함하고, 상기 제2 방향에서 상기 제1 적층 구조체로부터 이격되며, 상기 제1 방향으로 연장되는 제2 적층 구조체와,
    상기 제2 적층 구조체의 측면 상에, 상기 제3 방향으로 연장되는 제2 게이트 전극과,
    상기 제2 적층 구조체와 상기 제2 게이트 전극 사이에, 상기 제3 방향으로 연장되는 제2 강유전체막을 더 포함하는 반도체 장치.
  20. 제 19항에 있어서,
    각각의 상기 제1 배선 패턴은, 각각의 상기 제1 반도체 패턴의 일단 및 각각의 상기 제2 반도체 패턴의 일단과 접속되는 반도체 장치.
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