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KR102422059B1 - 반도체 장치, 촬상 장치, 및 전자 기기 - Google Patents

반도체 장치, 촬상 장치, 및 전자 기기 Download PDF

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KR102422059B1
KR102422059B1 KR1020150098015A KR20150098015A KR102422059B1 KR 102422059 B1 KR102422059 B1 KR 102422059B1 KR 1020150098015 A KR1020150098015 A KR 1020150098015A KR 20150098015 A KR20150098015 A KR 20150098015A KR 102422059 B1 KR102422059 B1 KR 102422059B1
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KR
South Korea
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circuit
transistor
signal
wiring
potential
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KR1020150098015A
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유키 오카모토
무네히로 코즈마
요시유키 쿠로카와
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Publication date
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Abstract

본 발명은 신규 반도체 장치의 제공, 또는 노이즈의 영향이 저감된 반도체 장치의 제공, 또는 신뢰성이 높은 반도체 장치의 제공을 과제로 한다.
제 1 회로는 조사된 광의 광량에 따라 광 데이터 신호를 생성하는 기능과, 제 1 회로가 리셋된 상태에 대응하는 리셋 신호를 생성하는 기능을 갖고, 제 2 회로는 광 데이터 신호 및 리셋 신호가 제 1 회로로부터 제 4 회로에 출력되는 것을 제어하는 기능을 갖고, 제 3 회로는 제 1 회로로부터 제 4 회로에 출력되는 리셋 신호의 생성을 제어하는 기능을 갖고, 제 4 회로는 제 1 회로로부터 입력된 광 데이터 신호와, 광 데이터 신호의 입력 후에 제 1 회로로부터 입력된 리셋 신호의 차분을 산출하는 기능을 갖는다.

Description

반도체 장치, 촬상 장치, 및 전자 기기{SEMICONDUCTOR DEVICE, IMAGING DEVICE, AND ELECTRONIC DEVICE}
본 발명의 일 형태는 반도체 장치, 촬상 장치, 및 전자 기기에 관한 것이다.
다만, 본 발명의 일 형태는 상술한 기술 분야에 한정되지 않는다. 본 명세서 등에 개시(開示)되는 발명의 일 형태의 기술 분야는 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 또는, 본 발명의 일 형태는 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 이들의 구동 방법, 또는 이들의 제조 방법에 관한 것이다.
근년에 들어, 입사되는 광의 조도에 따른 값의 데이터를 생성할 수 있는 광 검출 회로(광 센서라고도 함)를 사용하여 정보를 입력하는 광 검출 장치, 또는 상기 광 검출 회로를 사용하여 정보를 입력하고, 입력한 정보에 따라 정보를 출력하는 광 검출 장치 등의 기술 개발이 진행되고 있다.
광 검출 장치로서는, 예를 들어 이미지 센서를 들 수 있다. 이미지 센서의 예로서는, CCD(Charge Coupled Device) 이미지 센서, CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서 등을 들 수 있다(예를 들어, 특허문헌 1 참조).
또한, CMOS 이미지 센서의 광 검출 회로에는 CDS(Correlated Double Sampling) 회로가 제공되는 경우가 있다. CDS 회로에 의하여, 광 검출을 수행하였을 때의 데이터와 리셋 동작을 수행하였을 때의 데이터의 차분을 산출함으로써, 각종 노이즈를 저감할 수 있다.
또한, CMOS 이미지 센서의 구동 방식으로서는, 롤링 셔터 방식과 글로벌 셔터 방식이 있다. 롤링 셔터 방식은 행렬 방향으로 배열된 복수의 광 검출 회로가 행마다 순차적으로 노광되는 방식이고, 글로벌 셔터 방식은 모든 행의 광 검출 회로가 일괄적으로 노광되는 방식이다.
일본 특개2007-104186호 공보
종래의 광 검출 장치는 노이즈의 영향으로 인하여 생성 데이터의 편차가 크다는 문제가 있었다. 상기 노이즈의 예로서는 랜덤 노이즈나 고정 패턴 노이즈 등을 들 수 있다. 랜덤 노이즈로서는 예를 들어, 리셋 노이즈를 들 수 있다. 리셋 노이즈는 광 검출 회로에 의하여 생성되는 광 데이터 신호에 포함되는 노이즈이다. 상기 랜덤 노이즈는, 예를 들어 광 검출 회로 내의 각 소자 간의 접속 저항 등으로 인하여 발생된다. 또한, 고정 패턴 노이즈는 예를 들어, 광 검출 장치 내의 소자의 전기 특성 편차 등으로 인하여 발생된다.
휴대 전화 등의 소형 기기에 탑재되는 광 검출 장치의 미세화가 진행되면, 광 검출 회로에서의 수광 면적이 작아져, 수광량에 따라 생성되는 광 전류의 양이 적어진다. 따라서, 누설 전류나 노이즈의 영향이 커져, 정확한 데이터의 취득(촬상이라고도 함)이 어려워진다.
또한, CDS 회로는 화소 회로의 광 데이터 신호와 리셋 신호를 교대로 판독함으로써 차분을 산출할 수 있지만, 글로벌 셔터 방식으로 일괄 노광을 수행한 경우, 광 데이터 신호와 리셋 신호를 교대로 판독하기 어렵다.
본 발명의 일 형태는 신규 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 노이즈의 영향이 저감된 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 신뢰성이 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 소비 전력 저감이 가능한 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 면적 축소가 가능한 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
다만, 본 발명의 일 형태는 이들 모든 과제를 반드시 해결할 필요는 없으며, 적어도 하나의 과제를 해결할 수 있으면 된다. 또한, 이들 과제의 기재는 다른 과제의 존재를 방해하는 것이 아니다. 이들 이외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터 이들 이외의 과제가 추출될 수 있다.
본 발명의 일 형태는 광을 검출할 수 있는 반도체 장치의 신규 구성 및 신규 구동 방법이다.
구체적으로는, 본 발명의 일 형태에 따른 반도체 장치는 광 데이터 신호를 판독하는 기능을 갖는 구동 회로뿐만 아니라, 광 검출 회로를 리셋하는 기능을 갖는 구동 회로를 갖고, 광 검출 회로의 리셋 동작을 행마다 수행한다. 또한, 상기 구동 회로를 사용한 리셋 동작에 의하여 광 검출 회로에서 리셋 신호를 생성하고, 광 데이터 신호와 리셋 신호의 차분을 산출한다.
또한, 본 발명의 일 형태에 따른 반도체 장치는 글로벌 셔터 방식을 채용하고, 광 데이터 신호와 리셋 신호를 교대로 판독하여 차분을 산출한다.
본 발명의 일 형태에 따른 반도체 장치는 제 1~제 4 회로를 갖고, 제 1 회로는 광전 변환 소자를 갖고, 제 1 회로는 광전 변환 소자에 조사된 광의 광량에 따라 제 1 신호를 생성하는 기능과, 제 1 회로가 리셋된 상태에 대응하는 제 2 신호를 생성하는 기능을 갖고, 제 2 회로는 제 1 신호 및 제 2 신호가 제 1 회로로부터 제 4 회로에 출력되는 것을 제어하는 기능을 갖고, 제 3 회로는 제 1 회로로부터 제 4 회로에 출력되는 제 2 신호의 생성을 제어하는 기능을 갖고, 제 4 회로는 제 1 회로로부터 입력된 제 1 신호와, 제 1 신호의 입력 후에 제 1 회로로부터 입력된 상기 제 2 신호의 차분을 산출하는 기능을 갖는다.
또한, 본 발명의 일 형태에 따른 반도체 장치는 제 4 회로가 용량 소자를 갖고, 용량 소자의 한쪽 전극에는 제 1 신호 및 제 2 신호가 입력되고 용량 소자의 다른 쪽 전극의 전위는 제 2 신호에 따라 변동되는 구성이어도 좋다.
또한, 본 발명의 일 형태에 따른 반도체 장치는 제 1 회로가 제 1 트랜지스터와 제 2 트랜지스터를 갖고, 제 1 트랜지스터의 소스 및 드레인 중 하나는 광전 변환 소자와 전기적으로 접속되고, 제 1 트랜지스터의 소스 및 드레인 중 다른 하나는 제 2 트랜지스터의 게이트와 전기적으로 접속되고, 제 1 트랜지스터는 채널 형성 영역에 산화물 반도체를 포함하여도 좋다.
또한, 본 발명의 일 형태에 따른 반도체 장치는 글로벌 셔터 방식으로 노광 및 판독을 수행하는 기능을 가져도 좋다.
또한, 본 발명의 일 형태에 따른 촬상 장치는 상기 반도체 장치를 갖는 광 검출부와, 광 검출부로부터의 신호에 기초하여 화상 데이터를 생성하는 기능을 갖는 데이터 처리부를 가져도 좋다.
또한, 본 발명의 일 형태에 따른 전자 기기는 렌즈, 표시부, 조작 키, 및 셔터 버튼 중 적어도 하나와, 상기 촬상 장치를 가져도 좋다.
본 발명의 일 형태에 따르면, 신규 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 따르면, 노이즈의 영향이 저감된 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 따르면, 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 따르면, 소비 전력 저감이 가능한 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 따르면, 면적 축소가 가능한 반도체 장치를 제공할 수 있다.
다만, 이들 효과의 기재는 다른 효과의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는 반드시 이들 모든 효과를 가질 필요는 없다. 또한, 이들 이외의 효과는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터 이들 이외의 효과가 추출될 수 있다.
도 1은 반도체 장치의 구성의 일례를 설명하기 위한 도면.
도 2는 반도체 장치의 구성의 일례를 설명하기 위한 회로도.
도 3은 반도체 장치의 구성의 일례를 설명하기 위한 회로도.
도 4는 반도체 장치의 구성의 일례를 설명하기 위한 회로도.
도 5는 반도체 장치의 구성의 일례를 설명하기 위한 회로도.
도 6은 반도체 장치의 구성의 일례를 설명하기 위한 회로도.
도 7은 반도체 장치의 구성의 일례를 설명하기 위한 회로도.
도 8은 타이밍 차트.
도 9는 타이밍 차트.
도 10은 반도체 장치의 구성의 일례를 설명하기 위한 회로도.
도 11은 타이밍 차트.
도 12는 촬상 장치의 구성의 일례를 설명하기 위한 도면.
도 13은 반도체 장치의 단면 구조의 일례를 설명하기 위한 도면.
도 14는 반도체 장치의 단면 구조의 일례를 설명하기 위한 도면.
도 15는 반도체 장치의 단면 구조의 일례를 설명하기 위한 도면.
도 16은 촬상 장치의 구성의 일례를 설명하기 위한 도면.
도 17은 반도체 장치의 구성의 일례를 설명하기 위한 도면.
도 18은 전자 기기를 설명하기 위한 도면.
아래에서, 본 발명의 실시형태에 대하여 도면을 참조하여 자세히 설명한다. 다만, 본 발명은 아래의 실시형태에서의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 아래의 실시형태의 기재 내용에 한정되어 해석되는 것은 아니다.
또한, 본 발명의 일 형태는 촬상 장치뿐만 아니라, RF(Radio Frequency) 태그, 표시 장치, 집적 회로를 비롯한 다양한 장치가 그 범주에 포함된다. 또한, 표시 장치에는, 액정 표시 장치, 유기 발광 소자로 대표되는 발광 소자를 각 화소에 구비한 발광 장치, 전자 종이, DMD(Digital Micromirror Device), PDP(Plasma Display Panel), FED(Field Emission Display) 등 집적 회로를 갖는 표시 장치가 그 범주에 포함된다.
또한, 도면을 참조하여 발명의 구성을 설명하는 데, 같은 것을 가리키는 부호는 상이한 도면간이라도 공통적으로 사용되는 경우가 있다.
또한, 본 명세서 등에 있어서, 'X와 Y가 접속된다'라고 명시적으로 기재되었을 때는 X와 Y가 전기적으로 접속되는 경우와, X와 Y가 기능적으로 접속되는 경우와, X와 Y가 직접 접속되는 경우가 본 명세서 등에 개시되는 것으로 한다. 따라서, 소정의 접속 관계, 예를 들어 도면이나 문장으로 기재된 접속 관계에 한정되지 않으며, 도면이나 문장으로 기재된 접속 관계 이외의 것도 도면이나 문장으로 기재되는 것으로 한다.
여기서, X, Y는 대상물(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)이다.
X와 Y가 직접 접속되는 경우의 일례로서는, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가 X와 Y 사이에 접속되지 않고, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)를 통하지 않고 X와 Y가 접속되는 경우를 들 수 있다.
X와 Y가 전기적으로 접속되는 경우의 일례로서는 X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가 X와 Y 사이에 하나 이상 접속되는 경우를 들 수 있다. 또한, 스위치는 온/오프가 제어되는 기능을 갖는다. 즉, 스위치는 도통 상태(온 상태) 또는 비도통 상태(오프 상태)가 되어 전류를 흘릴지 여부를 제어하는 기능을 갖는다. 또는, 스위치는 전류를 흘리는 경로를 선택하여 전환하는 기능을 갖는다. 또한, X와 Y가 전기적으로 접속되는 경우란, X와 Y가 직접 접속되는 경우를 포함하는 것으로 한다.
X와 Y가 기능적으로 접속되는 경우의 일례로서는, X와 Y의 기능적인 접속을 가능하게 하는 회로(예를 들어, 논리 회로(인버터, NAND 회로, NOR 회로 등), 신호 변환 회로(DA 변환 회로, AD 변환 회로, 감마 보정 회로 등), 전위 레벨 변환 회로(전원 회로(승압 회로, 강압 회로 등), 신호의 전위 레벨을 바꾸는 레벨 시프터 회로 등), 전압원, 전류원, 전환 회로, 증폭 회로(신호 진폭 또는 전류량 등을 크게 할 수 있는 회로, 연산 증폭기, 차동 증폭 회로, 소스 폴로어 회로, 버퍼 회로 등), 신호 생성 회로, 기억 회로, 제어 회로 등)가 X와 Y 사이에 하나 이상 접속되는 경우를 들 수 있다. 또한, 일례로서 X와 Y 사이에 다른 회로가 개재(介在)되어 있어도, X로부터 출력된 신호가 Y에 전달되는 경우에는 X와 Y는 기능적으로 접속되는 것으로 한다. 또한, X와 Y가 기능적으로 접속되는 경우란, X와 Y가 직접 접속되는 경우와, X와 Y가 전기적으로 접속되는 경우를 포함하는 것으로 한다.
또한, 'X와 Y가 전기적으로 접속된다'라고 명시적으로 기재되어 있을 때는 X와 Y가 전기적으로 접속되는 경우(즉, X와 Y가 다른 소자 또는 다른 회로를 개재하여 접속되는 경우)와, X와 Y가 기능적으로 접속되는 경우(즉, X와 Y가 다른 회로를 개재하여 기능적으로 접속되는 경우)와, X와 Y가 직접 접속되는 경우(즉, X와 Y가 다른 소자 또는 다른 회로를 개재하지 않고 접속되는 경우)가 본 명세서 등에 개시되는 것으로 한다. 즉, '전기적으로 접속된다'라고 명시적으로 기재되어 있을 때는 단순히 '접속된다'고만 명시적으로 기재되는 경우와 같은 내용이 본 명세서 등에 개시되는 것으로 한다.
또한, 회로도에서는 독립되어 있는 구성 요소끼리가 전기적으로 접속되는 것처럼 도시되어 있는 경우라도, 하나의 구성 요소가 복수의 구성 요소의 기능을 겸하는 경우도 있다. 예를 들어 배선의 일부가 전극으로서도 기능하는 경우에는 하나의 도전막이 배선 및 전극의 양쪽 구성 요소의 기능을 겸한다. 따라서, 본 명세서에서 '전기적으로 접속'이란, 이러한 하나의 도전막이 복수의 구성 요소의 기능을 겸하는 경우도 그 범주에 포함한다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태에 따른 반도체 장치의 구성예에 대하여 설명한다. 본 발명의 일 형태에 따른 반도체 장치에서는 회로(20)로부터 광 데이터 신호뿐만 아니라 리셋 신호를 판독하고, 회로(30)에서 광 데이터 신호와 리셋 신호의 차분을 출력함으로써, 노이즈의 영향이 저감된 신호를 검출할 수 있다. 아래에서, 상기 구성을 갖는 반도체 장치에 대하여 설명한다.
<반도체 장치(10)의 구성예>
도 1의 (A)에 본 발명의 일 형태에 따른 반도체 장치(10)의 구성예를 도시하였다. 반도체 장치(10)는 회로(20), 회로(30), 회로(60), 회로(70)를 갖는다.
회로(20)는 복수의 회로(21)를 갖는다. 회로(21)는 조사된 광을 전기 신호(아래에서 광 데이터 신호라고도 함)로 변환하여 출력하는 기능을 갖는다. 여기서는 회로(20)가 n행 m열(n, m은 자연수)의 회로(21)(회로(21[1,1]~21[n,m]))를 갖는 구성을 제시한다. 회로(21)는 반도체 장치를 촬상 장치로서 사용하는 경우에 화소(광 검출 회로)로서 기능하고, 회로(20)는 복수의 화소를 갖는 화소부로서 기능한다. 아래에서, 회로(21)에서 외부로부터 조사된 광의 검출(노광)을 수행하는 기간을 노광 기간이라고도 한다.
또한, 회로(21)는 회로(21)가 리셋된 상태일 때, 리셋 상태에 대응하는 전기 신호(아래에서 리셋 신호라고도 함)를 출력하는 기능을 갖는다. 여기서, 리셋 상태란, 회로(21)가 소정의 상태로 설정된 상태를 말한다. 예를 들어, 광 조사에 의하여 전위가 변동되는 배선이 소정의 전위로 프리차지된 상태 등을 말한다. 그리고, 프리차지된 배선의 전위에 기초하여 출력된 데이터가 리셋 신호가 된다. 아래에서 회로(21)가 리셋 상태인 기간을 리셋 기간이라고도 한다.
또한, 회로(20)에, 적색을 나타내는 광을 수광하는 회로(21), 녹색을 나타내는 광을 수광하는 회로(21), 및 청색을 나타내는 광을 수광하는 회로(21)를 제공하고, 각 회로(21)에 의하여 광 데이터 신호를 생성하고, 상기 광 데이터 신호를 합성함으로써 풀 컬러의 화상 신호 데이터를 생성할 수도 있다. 또한, 이들 회로(21)뿐만 아니라, 시안, 마젠타, 및 황색 중 하나 또는 복수의 색을 나타내는 광을 수광하는 회로(21)를 제공하여도 좋다. 시안, 마젠타, 및 황색 중 하나 또는 복수의 색을 나타내는 광을 수광하는 회로(21)를 제공함으로써, 생성된 화상 신호에 기초한 화상에서 재현 가능한 색의 종류를 늘릴 수 있다. 예를 들어, 회로(21)에 특정한 색을 나타내는 광을 투과시키는 착색층을 제공하고, 상기 착색층을 통하여 회로(21)에 광을 입사시킴으로써, 특정한 색을 나타내는 광의 광량에 따른 광 데이터 신호를 생성할 수 있다. 또한, 회로(21)에서 검출하는 광은 가시광이든 비가시광이든 어느 쪽이라도 좋다.
또한, 회로(21)에 냉각 수단을 제공하여도 좋다. 냉각 수단을 제공함으로써, 열로 인한 노이즈 발생을 억제할 수 있다.
회로(30)는 배선을 통하여 회로(21)와 접속되고, 회로(21)로부터 출력된 데이터가 입력된다. 구체적으로는, 회로(21)에서 생성된 광 데이터 신호나 리셋 신호가 회로(30)에 입력된다.
회로(30)는 입력된 복수의 신호의 차분을 산출하는 기능을 갖는다. 구체적으로 회로(30)는 광 데이터 신호와 리셋 신호의 차분을 산출하여 외부로 출력하는 기능을 갖는다.
도 1의 (B)에 회로(30)의 구체적인 구성의 일례를 도시하였다. 회로(30)는 회로(40) 및 회로(50)를 갖는다.
회로(40)는 회로(20)로부터 회로(50)로의 신호 출력을 제어하는 기능을 갖는다. 예를 들어, 회로(40)는 회로(20) 및 회로(50)와 접속된 배선에 소정의 전위를 공급하는 기능을 갖는다. 이에 의하여 회로(21)에서 생성된 신호를 회로(50)에 출력할 때, 출력에 사용하는 배선의 전위를 리셋할 수 있어, 신호 출력을 정확하게 수행할 수 있다. 또한, 여기서는 회로(40)가 복수의 회로(41)(회로(41[1]~41[m]))를 갖고, 회로(41)가 열마다 배치되는 예를 제시한다. 회로(41)는 회로(21) 및 회로(51)와 접속된 배선에 소정의 전위를 공급하는 기능을 갖는다. 또는, 회로(41)는 정전류원으로서 동작시킬 수도 있다.
회로(50)는 회로(20)로부터 입력된 광 데이터 신호와 리셋 신호의 차분을 산출하는 기능을 갖는다. 여기서는 회로(50)가 복수의 회로(51)(회로(51[1]~51[m]))를 갖고, 회로(51)가 열마다 배치되는 예를 제시한다. 회로(51)는 회로(21)로부터 입력된 광 데이터 신호와 리셋 신호의 차분을 산출하는 기능을 갖고, 회로(51)에서 산출된 차분은 회로(30)의 외부로 출력된다.
회로(20)로부터 회로(30)에 입력되는 광 데이터 신호에는 회로(21)에 포함되는 소자의 특성 편차나 배선 저항 등에 기인하는 노이즈가 포함된다. 여기서, 본 발명의 일 형태에서는 회로(21)로부터 광 데이터 신호뿐만 아니라 리셋 신호를 판독하여, 광 데이터 신호와 리셋 신호의 차분을 출력한다. 리셋 신호는 광 데이터 신호와 마찬가지로 회로(21)에서 생성 및 출력되기 때문에, 광 데이터 신호와 같은 노이즈를 포함한다. 그러므로, 회로(30)에서 광 데이터 신호와 리셋 신호의 차분을 산출함으로써, 노이즈의 영향이 저감된 신호를 검출할 수 있다. 따라서, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
회로(60) 및 회로(70)는 회로(21[1,1]~21[n,m]) 중 특정한 회로(21)를 선택하는 기능을 갖는 구동 회로이다. 구체적으로는 회로(60)는 광 데이터 신호를 출력하는 특정한 행의 회로(21)를 선택하는 기능을 갖는다. 또한, 회로(70)는 리셋 신호를 출력하는 특정한 행의 회로(21)를 선택하는 기능을 갖는다. 회로(21)로부터 회로(30)로의 광 데이터 신호의 출력은 회로(60)에 의하여 제어되고, 리셋 신호의 출력은 회로(60) 및 회로(70)에 의하여 제어된다. 회로(60) 및 회로(70)는 각각 배선을 통하여 회로(21)와 접속된다.
또한, 도 1의 (A)에는 회로(60)와 회로(70)가 분리되어 제공된 구성을 예시하였지만, 회로(60)의 기능과 회로(70)의 기능을 갖는 하나의 구동 회로를 반도체 장치(10)에 제공할 수도 있다.
다음에, 반도체 장치(10)의 구체적인 회로 구성에 대하여 설명한다. 도 2에 회로(21), 회로(41), 회로(51)의 회로 구성의 일례를 도시하였다. 또한, 여기서는 모든 트랜지스터가 n채널형 트랜지스터인 예를 제시하였지만, 트랜지스터(102~105, 111, 122, 123)는 각각 n채널형 트랜지스터이어도 좋고 p채널형 트랜지스터이어도 좋다.
<회로(21)의 구성예>
우선, 회로(21)의 구성에 대하여 설명한다.
도 2에 도시된 회로(21)는 광전 변환 소자(101), 트랜지스터(102, 103, 104, 105), 용량 소자(106)를 갖는다. 광전 변환 소자(101)의 제 1 단자는 배선(201)과 접속되고, 제 2 단자는 트랜지스터(102)의 소스 및 드레인 중 하나와 접속된다. 트랜지스터(102)의 게이트는 배선(202)과 접속되고, 소스 및 드레인 중 다른 하나는 트랜지스터(104)의 게이트와 접속된다. 트랜지스터(103)의 게이트는 배선(203)과 접속되고, 소스 및 드레인 중 하나는 트랜지스터(104)의 게이트와 접속되고, 소스 및 드레인 중 다른 하나는 배선(212)과 접속된다. 트랜지스터(104)의 소스 및 드레인 중 하나는 배선(213)과 접속되고, 소스 및 드레인 중 다른 하나는 트랜지스터(105)의 소스 및 드레인 중 하나와 접속된다. 트랜지스터(105)의 게이트는 배선(204)과 접속되고, 소스 및 드레인 중 다른 하나는 배선(211)과 접속된다. 용량 소자(106)의 한쪽 전극은 트랜지스터(104)의 게이트와 접속되고, 다른 쪽 전극은 배선(214)과 접속된다. 여기서, 광전 변환 소자(101)의 제 2 단자와 트랜지스터(102)의 소스 및 드레인 중 하나와 접속된 노드를 노드(N1)로 한다. 또한, 트랜지스터(102)의 소스 및 드레인 중 다른 하나, 트랜지스터(103)의 소스 및 드레인 중 하나, 트랜지스터(104)의 게이트, 및 용량 소자(106)의 한쪽 전극과 접속된 노드를 노드(N2)로 한다. 또한, 트랜지스터(105)의 소스 및 드레인 중 다른 하나와 접속된 노드를 노드(N3)로 한다. 또한, 트랜지스터(104)의 게이트 용량이 충분히 큰 경우에는 용량 소자(106) 및 배선(214)을 생략할 수 있다.
또한, 본 명세서 등에 있어서, 트랜지스터의 소스란, 활성층으로서 기능하는 반도체의 일부인 소스 영역, 또는 상기 반도체에 접속된 소스 전극을 뜻한다. 마찬가지로, 트랜지스터의 드레인이란, 상기 반도체의 일부인 드레인 영역, 또는 상기 반도체에 접속된 드레인 전극을 뜻한다. 또한, 게이트는 게이트 전극을 뜻한다.
또한, 트랜지스터가 갖는 소스와 드레인은 트랜지스터의 도전형 및 각 단자에 공급되는 전위의 고저에 따라, 그 호칭이 서로 바뀐다. 일반적으로, n채널형 트랜지스터에서는 낮은 전위가 공급되는 단자가 소스라고 불리고, 높은 전위가 공급되는 단자가 드레인이라고 불린다. 또한, p채널형 트랜지스터에서는 낮은 전위가 공급되는 단자가 드레인이라고 불리고, 높은 전위가 공급되는 단자가 소스라고 불린다. 본 명세서에서는 편의상 소스와 드레인이 고정되어 있는 것으로 가정하여 트랜지스터의 접속 관계를 설명하는 경우가 있지만, 실제로는 상기 전위의 관계에 따라 소스와 드레인의 호칭이 서로 바뀐다.
배선(201, 212, 213, 214)은 소정의 전위가 공급되는 배선이며, 전원선으로서의 기능을 갖는다. 배선(201, 212, 213, 214)에 공급되는 전위는 각각 고전원 전위이어도 좋고, 저전원 전위(접지 전위 등)이어도 좋다. 또한, 상기 배선 중 공급되는 전위가 같은 레벨인 배선은 서로 접속되어도 좋고, 동일한 배선이어도 좋다. 예를 들어, 배선(201)과 배선(214)은 서로 접속되어도 좋고, 배선(201)과 배선(214)이 동일한 배선이어도 좋다. 여기서는 일례로서 배선(201, 214)이 LOW 레벨, 배선(212, 213)이 HIGH 레벨인 경우에 대하여 설명한다.
광전 변환 소자(101)는 조사된 광을 전기 신호로 변환하는 기능을 갖는다. 광전 변환 소자(101)로서, 예를 들어 PN형 또는 PIN형 포토다이오드, 포토트랜지스터 등 입사되는 광량에 따라 광 전류를 얻을 수 있는 소자를 사용할 수 있다. 여기서는 광전 변환 소자(101)로서 포토다이오드를 사용한 경우의 구성을 제시한다. 포토다이오드의 애노드는 배선(201)과 접속되고, 캐소드는 트랜지스터(102)의 소스 및 드레인 중 하나와 접속된다.
트랜지스터(102)는 배선(202)의 전위에 따라 도통/비도통이 제어된다. 트랜지스터(102)가 도통 상태인 경우, 광전 변환 소자(101)로부터 출력된 전기 신호가 노드(N2)에 공급된다. 따라서, 노드(N2)의 전위는 광전 변환 소자(101)에 조사된 광의 광량에 따라 결정된다. 트랜지스터(102)가 도통 상태인 기간이 노광 기간에 대응한다.
트랜지스터(103)는 배선(203)의 전위에 따라 도통/비도통이 제어된다. 트랜지스터(103)가 도통 상태가 되면, 노드(N2)의 전위가 배선(212)과 같은 레벨의 전위로 리셋된다. 배선(203)에 HIGH 레벨 전위가 공급된 기간이 리셋 기간에 대응한다. 또한, 배선(203)은 회로(70)와 접속되고, 배선(203)의 전위는 회로(70)에 의하여 제어된다.
트랜지스터(104)는 노드(N2)의 전위에 따라 도통/비도통이 제어된다. 더 구체적으로는 노드(N2)의 전위에 따라 트랜지스터(104)의 소스와 드레인 사이의 저항값이 변화된다. 따라서, 노드(N2)의 전위에 따라, 배선(213)으로부터 트랜지스터(104)를 통하여 노드(N3)에 공급되는 전위가 결정된다.
트랜지스터(105)는 배선(204)의 전위에 따라 도통/비도통이 제어된다. 트랜지스터(105)가 도통 상태인 경우, 배선(213)으로부터 트랜지스터(104) 및 트랜지스터(105)를 통하여 노드(N3)에 소정의 전위가 공급된다. 여기서, 트랜지스터(104)의 소스와 드레인 사이의 저항값은 노드(N2)의 전위에 따른 값이 되기 때문에, 노드(N3)의 전위는 노드(N2)의 전위에 대응하는 전위가 된다. 또한, 배선(204)은 회로(60)와 접속되고, 배선(204)의 전위는 회로(60)에 의하여 제어된다.
구체적으로는, 트랜지스터(103)가 비도통 상태가 되어, 광전 변환 소자(101)의 제 2 단자의 전위가 트랜지스터(102)를 통하여 노드(N2)에 공급되는 경우, 노드(N3)에는 조사된 광의 광량에 따른 전위, 즉 광 데이터 신호가 공급된다. 또한, 트랜지스터(103)가 도통 상태가 되어 배선(212)의 전위가 트랜지스터(103)를 통하여 노드(N2)에 공급되는 경우, 노드(N3)에는 리셋 상태에 대응하는 전위, 즉 리셋 신호가 공급된다.
또한, 회로(21)의 구성은 도 2에 도시된 것에 한정되지 않는다. 도 3에 회로(21)의 다른 구성예를 도시하였다.
도 3의 (A)에 도시된 회로(21)는 트랜지스터(105)가 트랜지스터(104)와 배선(213) 사이에 제공된다는 점에서 도 2의 구성과 다르다. 트랜지스터(105)의 게이트는 배선(204)과 접속되고, 소스 및 드레인 중 하나는 트랜지스터(104)의 소스 및 드레인 중 하나와 접속되고, 소스 및 드레인 중 다른 하나는 배선(213)과 접속된다. 이러한 구성으로 함으로써, 트랜지스터(105)가 비도통 상태인 기간에 배선(213)의 전위 변동에 따른 트랜지스터(104)의 게이트의 전위 변동을 억제할 수 있어, 노이즈의 영향을 저감할 수 있다.
도 3의 (B)에 도시된 회로(21)는 트랜지스터(104)와 배선(213) 사이에 트랜지스터(107)가 제공된다는 점에서 도 2의 구성과 다르다. 트랜지스터(107)의 게이트는 배선(204)과 접속되고, 소스 및 드레인 중 하나는 트랜지스터(104)의 소스 및 드레인 중 하나와 접속되고, 소스 및 드레인 중 다른 하나는 배선(213)과 접속된다. 이러한 구성으로 함으로써, 트랜지스터(105) 및 트랜지스터(107)가 비도통 상태인 기간에 배선(211) 및 배선(213)의 전위 변동에 따른 트랜지스터(104)의 게이트의 전위 변동을 억제할 수 있어, 노이즈의 영향을 더 저감할 수 있다.
또한, 도 3의 (B)에서는 트랜지스터(105)의 게이트 및 트랜지스터(107)의 게이트가 동일한 배선과 접속되지만, 각각 다른 배선과 접속되어도 좋다. 도 3의 (C)는 트랜지스터(105)의 게이트가 배선(204a)과 접속되고, 트랜지스터(107)의 게이트가 배선(204b)과 접속되는 구성을 도시한 것이다. 이러한 구성으로 함으로써, 트랜지스터(105)와 트랜지스터(107) 사이의 도통/비도통을 독립적으로 제어할 수 있다.
도 3의 (D)에 도시된 회로(21)는 광전 변환 소자(108) 및 트랜지스터(109)를 갖는 점에서 도 2의 구성과 다르다. 광전 변환 소자(108)의 제 1 단자는 배선(201)과 접속되고, 제 2 단자는 트랜지스터(109)의 소스 및 드레인 중 하나와 접속된다. 트랜지스터(109)의 게이트는 배선(202b)과 접속되고, 소스 및 드레인 중 다른 하나는 트랜지스터(104)의 게이트와 접속된다. 또한, 트랜지스터(102)의 게이트는 배선(202a)과 접속된다.
트랜지스터(102)의 게이트 및 트랜지스터(109)의 게이트는 각각 다른 배선과 접속되므로, 광전 변환 소자(101)에 의한 노광과 광전 변환 소자(108)에 의한 노광은 각각 독립적으로 제어된다. 이러한 구성으로 함으로써, 하나의 화소에서 2개의 광전 변환 소자를 사용하여 노광을 수행할 수 있다. 또한, 회로(21)에 제공되는 광전 변환 소자의 개수는 특별히 한정되지 않고 3개 이상이라도 좋다. 또한, 도 3의 (D)의 회로(21)에는 도 3의 (A)~(C)의 구성을 적용할 수 있다.
이와 같이 하여, 회로(21)에서는 광 데이터 신호 및 리셋 신호를 노드(N3)에 출력할 수 있다. 그리고, 노드(N3)에 출력된 광 데이터 신호 및 리셋 신호는 회로(51)에 공급된다.
<회로(41)의 구성예>
다음에, 회로(41)의 구성에 대하여 설명하기로 한다.
도 2에 도시된 회로(41)는 트랜지스터(111)를 갖는다. 트랜지스터(111)의 게이트는 배선(205)과 접속되고, 소스 및 드레인 중 하나는 배선(206)과 접속되고, 소스 및 드레인 중 다른 하나는 배선(211)과 접속된다.
트랜지스터(111)는 배선(205)의 전위에 따라 도통/비도통이 제어된다. 트랜지스터(111)가 도통 상태가 되면, 배선(206)의 전위가 배선(211)에 공급된다. 또한, 여기서는 일례로서 배선(213)의 전위를 HIGH 레벨로 하고, 배선(206)의 전위를 LOW 레벨로 한다. 우선, 트랜지스터(111)를 도통 상태로 하고 나서 비도통 상태로 하면, 노드(N3)를 배선(206)의 전위로 리셋한다. 이 후, 트랜지스터(105)를 도통 상태로 하여 노드(N2)의 전위에 대응하는 전위가 노드(N3)에 출력된다. 여기서, 트랜지스터(104)는 소스 폴로어이기 때문에, 노드(N2)의 전위로부터 트랜지스터(104)의 문턱 전압만큼 저하된 전위가 노드(N3)에 출력된다.
또한, 배선(205)에 일정한 전위를 계속 공급한 경우, 트랜지스터(111)는 전류원으로서 기능하며, 트랜지스터(111)의 소스와 드레인 사이의 저항과 트랜지스터(105)의 소스와 드레인 사이의 저항의 합성 저항을 저항 분할한 전위가 노드(N3)에 출력된다.
<회로(51)의 구성예>
다음에, 회로(51)의 구성에 대하여 설명한다.
도 2에 도시된 회로(51)는 용량 소자(121), 트랜지스터(122), 트랜지스터(123), 용량 소자(124)를 갖는다. 용량 소자(121)의 한쪽 전극은 배선(211)과 접속되고, 다른 쪽 전극은 트랜지스터(122)의 소스 및 드레인 중 하나, 및 트랜지스터(123)의 소스 및 드레인 중 하나와 접속된다. 트랜지스터(122)의 게이트는 배선(209)과 접속되고, 소스 및 드레인 중 다른 하나는 배선(207)과 접속된다. 트랜지스터(123)의 게이트는 배선(210)과 접속되고, 소스 및 드레인 중 다른 하나는 용량 소자(124)의 한쪽 전극과 접속된다. 용량 소자(124)의 다른 쪽 전극은 배선(208)과 접속된다. 또한, 용량 소자(121)의 다른 쪽 전극, 트랜지스터(122)의 소스 및 드레인 중 하나, 및 트랜지스터(123)의 소스 및 드레인 중 하나와 접속된 노드를 노드(N4)로 한다. 또한, 트랜지스터(123)의 소스 및 드레인 중 다른 하나, 및 용량 소자(124)의 한쪽 전극은 배선(215)과 접속된다. 또한, 배선(215)은 회로(51)에서 산출된 차분을 외부로 공급하는 배선이다.
트랜지스터(122)는 배선(209)의 전위에 따라 도통/비도통이 제어된다. 트랜지스터(122)가 도통 상태가 되면, 배선(207)의 전위가 노드(N4)에 공급된다. 또한, 트랜지스터(123)는 배선(210)의 전위에 따라 도통/비도통이 제어된다. 트랜지스터(123)가 도통 상태가 되면, 노드(N4)의 전위가 배선(215)에 공급된다. 또한, 배선(215)은 다른 회로와 접속된다. 또한, 용량 소자(124)는 배선(215)의 전위를 유지하는 기능을 갖는다.
노드(N3)에 광 데이터 신호를 출력할 때는 트랜지스터(122) 및 트랜지스터(123)를 도통 상태로 한다. 따라서, 노드(N4) 및 배선(215)의 전위는 배선(207)의 전위와 같은 레벨이 된다.
이 후, 트랜지스터(122)를 비도통 상태로 한다. 그리고, 트랜지스터(103)를 도통 상태로 하여 노드(N2)의 전위를 배선(212)과 같은 레벨의 전위로 리셋함으로써, 노드(N3)에 리셋 신호를 출력한다. 이 때, 노드(N4)는 부유 상태이기 때문에, 노드(N4)의 전위는 노드(N3)의 전위 변동에 따라 변화된다. 구체적으로는, 먼저 노드(N3)에 출력된 광 데이터 신호와, 나중에 노드(N3)에 출력된 리셋 신호의 전위의 차분만큼 용량 소자(121)에 의하여 노드(N4)의 전위가 변화된다. 그리고, 이 차분만큼 변화된 전위가 배선(215)을 통하여 외부의 회로에 출력된다. 이와 같이 회로(51)는 광 데이터 신호와 리셋 신호의 전위의 차분을 산출하여, 노이즈의 영향이 저감된 신호를 출력할 수 있다. 즉, 회로(51)는 CDS 회로로서 사용할 수 있다.
또한, 도 2 및 도 3에 도시된 각 트랜지스터(트랜지스터(102~105, 107, 109, 111, 122, 123)에 사용하는 재료 등에 특별한 한정은 없지만, 이들 트랜지스터에는 특히 채널 형성 영역에 산화물 반도체를 갖는 트랜지스터(아래에서 OS 트랜지스터라고도 함)를 사용하는 것이 바람직하다.
산화물 반도체는 실리콘 등의 다른 반도체보다 밴드갭이 넓으며, 진성 캐리어 밀도가 낮으므로 OS 트랜지스터의 오프 전류는 매우 작다. 따라서, OS 트랜지스터를 사용함으로써 오랫동안 소정의 데이터를 유지할 수 있는 반도체 장치를 구성할 수 있다. 또한, 소비 전력 저감이 가능한 반도체 장치를 구성할 수 있다.
예를 들어, 트랜지스터(102)에 OS 트랜지스터를 사용한 경우에, 트랜지스터(102)가 비도통 상태인 기간에 노드(N2)와 노드(N1) 사이의 전하의 이동에 따른 노드(N2)의 전위 변동을 억제할 수 있다. 따라서, 노드(N2)에 축적된 전하를 매우 오랫동안 유지할 수 있다.
또한, 트랜지스터(103)에 OS 트랜지스터를 사용한 경우에, 트랜지스터(103)가 비도통 상태인 기간에 노드(N2)와 배선(212) 사이의 전하의 이동에 따른 노드(N2)의 전위 변동을 억제할 수 있다. 따라서, 노드(N2)에 축적된 전하를 매우 오랫동안 유지할 수 있다.
또한, 트랜지스터(122)에 OS 트랜지스터를 사용한 경우에, 트랜지스터(122)가 비도통 상태인 기간에 노드(N4)와 배선(207) 사이의 전하의 이동에 따른 노드(N4)의 전위 변동을 억제할 수 있다. 따라서, 노드(N4)에 축적된 전하를 매우 오랫동안 유지할 수 있다.
또한, 트랜지스터(123)에 OS 트랜지스터를 사용한 경우에, 트랜지스터(123)가 비도통 상태인 기간에 배선(215)에 전달되는 노이즈를 효과적으로 저감시킬 수 있다.
또한, 모든 트랜지스터에 OS 트랜지스터를 사용하면, 회로(21, 41, 51)의 모든 트랜지스터를 동일한 공정으로 제작할 수 있으므로 공정 수를 삭감할 수 있다.
또한, 오프 전류가 매우 낮은 OS 트랜지스터를 트랜지스터(102, 103)에 사용하면, 노드(N2)의 전위가 매우 낮은 경우에도 노드(N2)의 전위를 유지하여 광 데이터 신호를 정확히 출력할 수 있다. 따라서, 회로(21)에서 검출할 수 있는 광의 조도의 범위, 즉 다이내믹 레인지를 넓힐 수 있다.
또한, 반도체 장치(10)를 복수 행의 회로(21)(최대로 모든 행의 회로(21))에서 동시에 노광을 수행하고, 그 후 행마다 순차적으로 판독을 수행하는 글로벌 셔터 방식으로 구동함으로써 왜곡이 없는 화상을 얻을 수 있다. 그러나, 글로벌 셔터 방식에서는 노광부터 판독까지의 기간, 즉 노드(N2)에 전하를 유지하는 기간이 회로(21)마다 다르다. 그러므로, 글로벌 셔터 방식을 이용하는 경우에는 시간 경과에 따른 노드(N2)의 전위 변동이 작은 것이 바람직하다. 여기서, 회로(21)에 OS 트랜지스터를 사용함으로써, 노드(N2)에 축적된 전하를 매우 오랫동안 유지할 수 있으므로, 글로벌 셔터 방식을 이용한 경우에도 광 데이터 신호를 정확히 판독할 수 있다.
또한, 회로(50)는 광 데이터 신호의 판독을 수행한 후에 리셋 신호를 판독하여, 그 차분을 산출할 수 있다. 따라서, 복수 행의 회로(21)에서 동시에 노광을 수행하고 나서, 행마다 순차적으로 판독을 수행하는 경우에도 행마다 광 데이터 신호와 리셋 신호의 차분을 산출할 수 있다.
도 2 및 도 3에 도시된 각 트랜지스터는 OS 트랜지스터에 한정되지 않는다. 예를 들어, 단결정 반도체를 갖는 기판의 일부에 채널 형성 영역이 형성되는 트랜지스터를 사용할 수 있다. 단결정 반도체를 갖는 기판으로서는 단결정 실리콘 기판이나 단결정 저마늄 기판 등을 사용할 수 있다. 채널 형성 영역에 단결정 반도체를 갖는 트랜지스터는 전류 공급 능력이 높으므로 이러한 트랜지스터를 사용하여 회로(21), 회로(41), 회로(51)를 구성함으로써 반도체 장치(10)의 동작 속도를 향상시킬 수 있다.
또한, 도 2 및 도 3에 도시된 각 트랜지스터에는 반도체막에 채널 형성 영역이 형성되는 트랜지스터를 사용할 수 있다. 예를 들어, 채널 형성 영역에 비단결정 반도체를 갖는 트랜지스터를 사용할 수 있다. 비단결정 반도체로서는 비정질 실리콘, 미결정 실리콘, 다결정 실리콘 등의 비단결정 실리콘이나, 비정질 저마늄, 미결정 저마늄, 다결정 저마늄 등의 비단결정 저마늄 등을 사용할 수 있다.
또한, 본 명세서에서 오프 전류란, 특별한 설명이 없는 한, 트랜지스터가 오프 상태(비도통 상태나 차단 상태라고도 함) 시의 드레인 전류를 말한다. 오프 상태란, 특별한 설명이 없는 한, n채널형 트랜지스터의 경우에는 게이트와 소스 사이의 전압(Vgs)이 문턱 전압(Vth)보다 낮은 상태, p채널형 트랜지스터의 경우에는 게이트와 소스 사이의 전압(Vgs)이 문턱 전압(Vth)보다 높은 상태를 말한다. 예를 들어, n채널형 트랜지스터의 오프 전류란, 게이트와 소스 사이의 전압(Vgs)이 문턱 전압(Vth)보다 낮은 상태일 때의 드레인 전류를 말하는 경우가 있다.
트랜지스터의 오프 전류는 Vgs에 의존하는 경우가 있다. 따라서, '트랜지스터의 오프 전류가 I 이하이다'라는 것은 트랜지스터의 오프 전류가 I 이하가 되는 Vgs의 값이 존재하는 것을 말하는 경우가 있다. '트랜지스터의 오프 전류'란, Vgs가 소정의 값을 가질 때의 오프 상태 시, Vgs가 소정의 범위 내의 값을 가질 때의 오프 상태 시, 또는 Vgs가 충분히 저감된 오프 전류가 얻어지는 값을 가질 때의 오프 상태 시, 등의 오프 전류를 말하는 경우가 있다.
일례로서, 문턱 전압(Vth)이 0.5V이며 Vgs가 0.5V일 때의 드레인 전류가 1×10-9A이고, Vgs가 0.1V일 때의 드레인 전류가 1×10-13A이고, Vgs가 -0.5V일 때의 드레인 전류가 1×10-19A이고, Vgs가 -0.8V일 때의 드레인 전류가 1×10-22A인 n채널형 트랜지스터를 생각한다. 상기 트랜지스터의 드레인 전류는 Vgs가 -0.5V일 때, 또는 Vgs가 -0.5V~-0.8V의 범위일 때 1×10-19A 이하이기 때문에, '상기 트랜지스터의 오프 전류는 1×10-19A 이하이다'라고 하는 경우가 있다. 상기 트랜지스터의 드레인 전류가 1×10-22A 이하가 되는 Vgs가 존재하기 때문에, '상기 트랜지스터의 오프 전류는 1×10-22A 이하이다'라고 하는 경우가 있다.
본 명세서에서는, 채널 폭(W)을 가지는 트랜지스터의 오프 전류를, 채널 폭(W)당 전류값으로 나타내는 경우가 있다. 또한, 소정의 채널 폭(예를 들어 1μm)당 전류값으로 나타내는 경우가 있다. 후자의 경우, 오프 전류의 단위는 전류/길이의 차원을 갖는 단위(예를 들어 A/μm)로 표현될 수 있다.
트랜지스터의 오프 전류는 온도에 의존하는 경우가 있다. 본 명세서에서 오프 전류란, 특별한 설명이 없는 한, 실온, 60℃, 85℃, 95℃, 또는 125℃일 때의 오프 전류를 말하는 경우가 있다. 또는, 상기 트랜지스터가 포함되는 반도체 장치 등의 신뢰성이 보증되는 온도일 때, 또는 상기 트랜지스터가 포함되는 반도체 장치 등이 사용되는 온도(예를 들어 5℃~35℃ 중 어느 하나의 온도)일 때의 오프 전류를 말하는 경우가 있다. '트랜지스터의 오프 전류가 I 이하이다'라는 것은 온도가 실온, 60℃, 85℃, 95℃, 125℃일 때, 상기 트랜지스터가 포함되는 반도체 장치의 신뢰성이 보증되는 온도일 때, 또는 상기 트랜지스터가 포함되는 반도체 장치 등이 사용되는 온도(예를 들어, 5℃~35℃ 중 어느 하나의 온도)일 때의 트랜지스터의 오프 전류가 I 이하가 되는 Vgs의 값이 존재하는 것을 말하는 경우가 있다.
트랜지스터의 오프 전류는 드레인과 소스 사이의 전압(Vds)에 의존하는 경우가 있다. 본 명세서에 있어서, 오프 전류는 특별한 설명이 없는 한, Vds가 0.1V, 0.8V, 1V, 1.2V, 1.8V, 2.5V, 3V, 3.3V, 10V, 12V, 16V, 또는 20V일 때의 오프 전류를 말하는 경우가 있다. 또는, 상기 트랜지스터가 포함되는 반도체 장치 등의 신뢰성이 보증되는 Vds일 때, 또는 상기 트랜지스터가 포함되는 반도체 장치 등에서 사용되는 Vds일 때의 오프 전류를 말하는 경우가 있다. '트랜지스터의 오프 전류가 I 이하이다'라는 것은 0.1V, 0.8V, 1V, 1.2V, 1.8V, 2.5V, 3V, 3.3V, 10V, 12V, 16V, 또는 20V일 때, 상기 트랜지스터가 포함되는 반도체 장치의 신뢰성이 보증되는 Vds일 때, 또는 상기 트랜지스터가 포함되는 반도체 장치 등에서 사용되는 Vds일 때의 트랜지스터의 오프 전류가 I 이하가 되는 Vgs의 값이 존재하는 것을 말하는 경우가 있다.
상기 오프 전류의 설명에 있어서, 드레인을 소스로 바꿔 읽어도 좋다. 즉, 오프 전류란, 트랜지스터가 오프 상태일 때 소스를 흐르는 전류를 말하는 경우도 있다.
본 명세서에서는, '누설 전류'라는 말을 오프 전류와 같은 뜻으로 사용하는 경우가 있다.
본 명세서에 있어서, 오프 전류란, 예를 들어 트랜지스터가 오프 상태일 때 소스와 드레인 사이를 흐르는 전류를 말하는 경우가 있다.
다음에, 회로(60), 회로(70)의 구체적인 구성예에 대하여 설명한다.
<회로(60)의 구성예>
우선, 회로(60)의 구성예에 대하여 설명한다.
도 4에 도시된 바와 같이, 회로(60)는 복수의 시프트 레지스터(310)(시프트 레지스터(310[1]~310[n/2])), 복수의 NAND(320)(NAND(320[1]~320[n/2])), 복수의 NOR(330)(NOR(330[1]~330[n])), 복수의 버퍼 회로(340)(버퍼 회로(340[1]~340[n]))를 갖는다.
시프트 레지스터(310[1])는 단자(c1)가 배선(221)과 접속되고, 단자(c2)가 배선(222)과 접속되고, 단자(IN)가 배선(223)과 접속되고, 단자(OUT)가 다음 행의 시프트 레지스터(시프트 레지스터(310[2]))의 단자(IN)와 접속된다.
또한, 시프트 레지스터(310[2]~310[n/2-1])는 단자(IN)가 앞의 행의 시프트 레지스터(310)의 단자(OUT)와 접속되고, 단자(OUT)가 다음 행의 시프트 레지스터(310)의 단자(IN)와 접속된다. 즉, 시프트 레지스터(310[1]), 시프트 레지스터(310[n/2]) 이외의 시프트 레지스터(310[i])(i는 1≤i≤n/2를 만족시키는 정수)의 단자(IN)는 시프트 레지스터(310[i-1])의 단자(OUT)와 접속되고, 단자(OUT)는 시프트 레지스터(310[i+1])의 단자(IN)와 접속된다.
또한, 시프트 레지스터(310[n/2])는 단자(IN)가 앞의 행의 시프트 레지스터(310[n/2-1])의 단자(OUT)와 접속되고, 단자(OUT)는 NAND(320[n/2])와 접속된다.
또한, 홀수 행의 시프트 레지스터(310)의 단자(c1)는 배선(221)과 접속되고, 단자(c2)는 배선(222)과 접속된다. 또한, 짝수 행의 시프트 레지스터(310)의 단자(c1)는 배선(222)과 접속되고, 단자(c2)는 배선(221)과 접속된다.
시프트 레지스터(310[1]~310[n/2])는 배선(222)에 공급되는 클록 신호(CK1)와, 배선(221)에 공급되는 반전 클록 신호(CKB1)에 동기하여, 배선(223)에 공급된 스타트 펄스(SP1)를 다음 행으로 전달하는 기능을 갖는다. 또한, 시프트 레지스터(310[1]~310[n/2])로부터는 각각 2행의 배선(204)에 공급되는 신호가 출력되고, 각 배선(204)에 공급되는 신호는 배선(224)의 전위 및 배선(225)의 전위에 따라 제어된다. 따라서, 시프트 레지스터(310)의 개수는 배선(204)의 개수의 1/2이다. 또한, 배선(224)의 전위에 따라, 홀수 행의 배선(204)으로의 신호 공급이 제어되고, 배선(225)의 전위에 따라 짝수 행의 배선(204)으로의 신호 공급이 제어된다.
NAND(320[1]~320[n/2])는 제 1 입력 단자가 같은 행의 시프트 레지스터(310)의 단자(IN)와 접속되고, 제 2 입력 단자가 같은 행의 시프트 레지스터(310)의 단자(OUT)와 접속된다. 즉, NAND(320[i])의 제 1 입력 단자는 시프트 레지스터(310[i])의 단자(IN)와 접속되고, 제 2 입력 단자는 시프트 레지스터(310[i])의 단자(OUT)와 접속된다. NAND(320[1]~320[n/2])는 같은 행의 시프트 레지스터(310)의 단자(IN) 및 단자(OUT)가 HIGH 레벨일 때, LOW 레벨 전위를 출력한다.
NOR(330[1]~330[n])는 제 1 입력 단자가 NAND(320)의 출력 단자와 접속되고, 제 2 입력 단자가 배선(224) 또는 배선(225)과 접속된다. 구체적으로는, NOR(330[j])(j는 1≤j≤n을 만족시키는 홀수) 및 NOR(330[j+1])의 제 1 입력 단자는 NAND(320[(j+1)/2])의 출력 단자와 접속된다. 또한, 홀수 행의 NOR(330)의 제 2 단자는 배선(224)과 접속되고, 짝수 행의 NOR(330)의 제 2 단자는 배선(225)과 접속된다. NOR(330[1]~330[n])는 각각 LOW 레벨 전위가 제 1 입력 단자 및 제 2 입력 단자에 입력되면, 같은 행의 버퍼 회로(340)에 HIGH 레벨 전위를 출력한다.
버퍼 회로(340[1]~340[n])는 각각 입력 단자가 같은 행의 NOR(330)의 출력 단자와 접속되고, 출력 단자가 같은 행의 배선(204)과 접속된다. 즉, 버퍼 회로(340[j])는 입력 단자가 NOR(330[j])의 출력 단자와 접속되고, 출력 단자가 배선(204[j])과 접속된다. 또한, 버퍼 회로(340[j+1])는 입력 단자가 NOR(330[j+1])의 출력 단자와 접속되고, 출력 단자가 배선(204[j+1])과 접속된다. 버퍼 회로(340[1]~340[n])는 NOR(330)의 출력을 증폭하여 배선(204)에 공급하는 기능을 갖는다.
이와 같이 회로(60)에 의하여 배선(204[1]~204[n])의 전위가 제어되어, 트랜지스터(105)(도 2 참조)의 도통/비도통이 제어된다.
<회로(70)의 구성예>
다음에, 회로(70)의 구성예에 대하여 설명한다.
도 5에 도시된 바와 같이 회로(70)는 복수의 시프트 레지스터(410)(시프트 레지스터(410[1]~410[n/2])), 복수의 NAND(420)(NAND(420[1]~420[n/2])), 복수의 NOR(430)(NOR(430[1]~430[n])), 복수의 버퍼 회로(440)(버퍼 회로(440[1]~440[n]))를 갖는다.
시프트 레지스터(410[1])는 단자(c1)가 배선(231)과 접속되고, 단자(c2)가 배선(232)과 접속되고, 단자(IN)가 배선(233)과 접속되고, 단자(OUT)가 다음 행의 시프트 레지스터(410[2])의 단자(IN)와 접속된다.
또한, 시프트 레지스터(410[2]~410[n/2-1])는 단자(IN)가 앞의 행의 시프트 레지스터(410)의 단자(OUT)와 접속되고, 단자(OUT)가 다음 행의 시프트 레지스터(410)의 단자(IN)와 접속된다. 즉, 시프트 레지스터(410[1]), 시프트 레지스터(410[n/2]) 이외의 시프트 레지스터(410[i])는 단자(IN)가 시프트 레지스터(410[i-1])의 단자(OUT)와 접속되고, 단자(OUT)가 시프트 레지스터(410[i+1])의 단자(IN)와 접속된다.
또한, 시프트 레지스터(410[n/2])는 단자(IN)가 앞의 행의 시프트 레지스터(410[n/2-1])의 단자(OUT)와 접속되고, 단자(OUT)가 NAND(420[n/2])와 접속된다.
또한, 홀수 행의 시프트 레지스터(410)는 단자(c1)가 배선(231)과 접속되고, 단자(c2)가 배선(232)과 접속된다. 또한, 짝수 행의 시프트 레지스터(410)는 단자(c1)가 배선(232)과 접속되고, 단자(c2)가 배선(231)과 접속된다.
시프트 레지스터(410[1]~410[n/2])는 배선(232)에 공급되는 클록 신호(CK2)와, 배선(231)에 공급되는 반전 클록 신호(CKB2)에 동기하여, 배선(233)에 공급된 스타트 펄스(SP2)를 다음 행으로 전달하는 기능을 갖는다. 또한, 시프트 레지스터(410[1]~410[n/2])로부터는 2행의 배선(203)에 공급되는 신호가 각각 출력되고, 각 배선(203)에 공급되는 신호는 배선(234)의 전위 및 배선(235)의 전위에 따라 제어된다. 따라서, 시프트 레지스터(410)의 개수는 배선(203)의 개수의 1/2이다. 또한, 배선(234)의 전위에 따라, 홀수 행의 배선(203)으로의 신호 공급이 제어되고, 배선(235)의 전위에 따라 짝수 행의 배선(203)으로의 신호 공급이 제어된다.
또한, 시프트 레지스터(410[1]~410[n/2])의 단자(RS)는 배선(236)과 접속된다. 배선(236)의 전위가 HIGH 레벨이 되면, 시프트 레지스터(410[1]~410[n/2])의 출력은 강제적으로 LOW 레벨이 된다.
NAND(420[1]~420[n/2])는 제 1 입력 단자가 같은 행의 시프트 레지스터(410)의 단자(IN)와 접속되고, 제 2 입력 단자가 같은 행의 시프트 레지스터(410)의 단자(OUT)와 접속된다. 즉, NAND(420[i])는 제 1 입력 단자가 시프트 레지스터(410[i])의 단자(IN)와 접속되고, 제 2 입력 단자가 시프트 레지스터(410[i])의 단자(OUT)와 접속된다. NAND(420[1]~420[n/2])는 같은 행의 시프트 레지스터(410)의 단자(IN) 및 단자(OUT)가 HIGH 레벨일 때, LOW 레벨 전위를 출력한다.
NOR(430[1]~430[n])는 제 1 입력 단자가 NAND(420)의 출력 단자와 접속되고, 제 2 입력 단자가 배선(234) 또는 배선(235)과 접속된다. 구체적으로는, NOR(430[j]) 및 NOR(430[j+1])의 제 1 입력 단자는 NAND(420[(j+1)/2])의 출력 단자와 접속된다. 또한, 홀수 행의 NOR(430)의 제 2 단자는 배선(234)과 접속되고, 짝수 행의 NOR(430)의 제 2 단자는 배선(235)과 접속된다. NOR(430[1]~430[n])는 각각 LOW 레벨 전위가 제 1 입력 단자 및 제 2 입력 단자에 입력되면, 같은 행의 버퍼 회로(440)에 HIGH 레벨 전위를 출력한다.
버퍼 회로(440[1]~440[n])는 각각 입력 단자가 같은 행의 NOR(430)의 출력 단자와 접속되고, 출력 단자가 같은 행의 배선(203)과 접속된다. 즉, 버퍼 회로(440[j])는 입력 단자가 NOR(430[j])의 출력 단자와 접속되고, 출력 단자가 배선(203[j])과 접속된다. 또한, 버퍼 회로(440[j+1])는 입력 단자가 NOR(430[j+1])의 출력 단자와 접속되고, 출력 단자가 배선(203[j+1])과 접속된다. 버퍼 회로(440[1]~440[n])는 NOR(430)의 출력을 증폭하여 배선(203)에 공급하는 기능을 갖는다.
이와 같이 회로(70)에 의하여 배선(203[1]~203[n])의 전위가 제어되어, 트랜지스터(103)(도 2 참조)의 도통/비도통이 제어된다.
<시프트 레지스터(310)의 구성예>
다음에, 회로(60)가 갖는 시프트 레지스터(310)의 구성예에 대하여 설명한다.
도 6에 도시된 바와 같이 시프트 레지스터(310)는 클록드 인버터(510), 클록드 인버터(520), 인버터(530)를 갖는다.
클록드 인버터(510)는 트랜지스터(511~514)를 갖는다. 트랜지스터(511)는 게이트가 단자(c2)와 접속되고, 소스 및 드레인 중 하나가 고전압 전원선(VDD)과 접속되고, 소스 및 드레인 중 다른 하나가 트랜지스터(512)의 소스 및 드레인 중 하나와 접속된다. 트랜지스터(512)는 게이트가 단자(IN)와 접속되고, 소스 및 드레인 중 다른 하나가 트랜지스터(513)의 소스 및 드레인 중 하나와 접속된다. 트랜지스터(513)는 게이트가 단자(IN)와 접속되고, 소스 및 드레인 중 다른 하나가 트랜지스터(514)의 소스 및 드레인 중 하나와 접속된다. 트랜지스터(514)는 게이트가 단자(c1)와 접속되고, 소스 및 드레인 중 다른 하나가 저전압 전원선(VSS)과 접속된다. 또한, 단자(c1)는 배선(221) 및 배선(222) 중 하나와 접속되고, 단자(c2)는 배선(221) 및 배선(222) 중 다른 하나와 접속된다. 배선(222)에는 클록 신호(CK1)가 공급되고, 배선(221)에는 반전 클록 신호(CKB1)가 공급된다.
클록드 인버터(520)는 트랜지스터(521~524)를 갖는다. 트랜지스터(521)는 게이트가 단자(c1)와 접속되고, 소스 및 드레인 중 하나는 고전압 전원선(VDD)과 접속되고, 소스 및 드레인 중 다른 하나가 트랜지스터(522)의 소스 및 드레인 중 하나와 접속된다. 트랜지스터(522)는 게이트가 단자(OUT)와 접속되고, 소스 및 드레인 중 다른 하나는 트랜지스터(523)의 소스 및 드레인 중 하나와 접속된다. 트랜지스터(523)는 게이트가 단자(OUT)와 접속되고, 소스 및 드레인 중 다른 하나가 트랜지스터(524)의 소스 및 드레인 중 하나와 접속된다. 트랜지스터(524)는 게이트가 단자(c2)와 접속되고, 소스 및 드레인 중 다른 하나가 저전압 전원선(VSS)과 접속된다. 여기서, 트랜지스터(522)의 소스 및 드레인 중 다른 하나, 및 트랜지스터(523)의 소스 및 드레인 중 하나는 트랜지스터(512)의 소스 및 드레인 중 다른 하나, 및 트랜지스터(513)의 소스 및 드레인 중 하나와 접속된다.
인버터(530)는 트랜지스터(531, 532)를 갖는다. 트랜지스터(531)는 게이트가 트랜지스터(512)의 소스 및 드레인 중 다른 하나, 및 트랜지스터(513)의 소스 및 드레인 중 하나와 접속되고, 소스 및 드레인 중 하나가 고전압 전원선(VDD)과 접속되고, 소스 및 드레인 중 다른 하나가 트랜지스터(532)의 소스 및 드레인 중 하나와 접속된다. 트랜지스터(532)는 게이트가 트랜지스터(512)의 소스 및 드레인 중 다른 하나, 및 트랜지스터(513)의 소스 및 드레인 중 하나와 접속되고, 소스 및 드레인 중 다른 하나가 저전압 전원선(VSS)과 접속된다. 여기서, 트랜지스터(531)의 소스 및 드레인 중 다른 하나, 및 트랜지스터(532)의 소스 및 드레인 중 하나는 단자(OUT)와 접속된다.
클록드 인버터(510) 및 클록드 인버터(520)는 입력 단자의 전위를 클록 신호(CK1) 및 반전 클록 신호(CKB1)에 동기하여 출력하는 기능을 갖는다. 따라서, 단자(IN)에 입력된 신호는 클록 신호(CK1) 및 반전 클록 신호(CKB1)에 동기하여 클록드 인버터(510) 및 인버터(530)에 전달된다. 그리고, 단자(OUT)에는 단자(IN)의 전위의 정논리가 출력된다. 또한, 클록드 인버터(520) 및 인버터(530)는 플립플롭으로서의 기능을 갖고, 시프트 레지스터(310)의 데이터를 유지하는 기능을 갖는다.
또한, 시프트 레지스터(310)가 갖는 트랜지스터의 재료에 특별한 한정은 없다. 예를 들어, OS 트랜지스터, 채널 형성 영역에 단결정 반도체를 갖는 트랜지스터, 반도체막에 채널 형성 영역이 형성되는 트랜지스터 등을 사용할 수 있다.
<시프트 레지스터(410)의 구성예>
다음에, 회로(70)가 갖는 시프트 레지스터(410)의 구성예에 대하여 설명한다.
도 7에 도시된 바와 같이 시프트 레지스터(410)는 클록드 인버터(610), 클록드 인버터(620), 인버터(630), 트랜지스터(641)를 갖는다. 시프트 레지스터(410)는 트랜지스터(633) 및 트랜지스터(641)를 갖는 점에서 도 6에 도시된 시프트 레지스터(310)와 다르다. 기타 구성 및 접속 관계는 시프트 레지스터(310)와 마찬가지이기 때문에, 자세한 설명은 생략한다.
트랜지스터(633)의 게이트는 배선(236)과 접속되고, 소스 및 드레인 중 하나는 고전압 전원선(VDD)과 접속되고, 소스 및 드레인 중 다른 하나는 트랜지스터(631)의 소스 및 드레인 중 하나와 접속된다. 트랜지스터(641)의 게이트는 배선(236)과 접속되고, 소스 및 드레인 중 하나는 저전압 전원선(VSS)과 접속되고, 소스 및 드레인 중 다른 하나는 단자(OUT)와 접속된다.
배선(236)의 전위가 HIGH 레벨이 되면, 트랜지스터(641)는 도통 상태가 되어 시프트 레지스터(410)의 출력은 강제적으로 LOW 레벨이 된다. 또한, 트랜지스터(641)가 도통 상태일 때, 인버터(630)의 출력이 HIGH 레벨이 되면, 인버터(630)와 트랜지스터(641) 사이에 관통 전류가 흐르는 경우가 있다. 그러나, 인버터(630)가 트랜지스터(633)를 갖고, 배선(236)의 전위가 HIGH 레벨일 때, 트랜지스터(633)가 비도통 상태가 됨으로써, 관통 전류의 발생을 방지할 수 있다.
또한, 시프트 레지스터(410)가 갖는 트랜지스터의 재료에 특별한 한정은 없다. 예를 들어, OS 트랜지스터, 채널 형성 영역에 단결정 반도체를 갖는 트랜지스터, 반도체막에 채널 형성 영역이 형성되는 트랜지스터 등을 사용할 수 있다.
<동작>
다음에, 반도체 장치(10)의 동작의 일례에 대하여 설명한다.
도 8은 회로(60)(도 4 참조), 회로(70)(도 5 참조), 회로(21, 41, 51)(도 2 참조)의 타이밍 차트이다.
또한, 여기서는 노광 직전의 리셋 동작을 '제 1 리셋'이라고 하고, 차분의 산출을 위하여 리셋 신호의 생성 및 판독을 수행할 때의 리셋 동작을 '제 2 리셋'이라고 한다. 또한, 도 8에서, 기간(Ta)은 회로(21)의 제 1 리셋 및 노광을 수행하는 기간이고, 기간(Tb)은 광 데이터 신호 및 리셋 신호의 판독을 수행하는 기간이다. 또한, 회로(21[1,1])에서의 노드(N1, N2, N3)를 각각 N1[1], N2[1], N3[1]이라고 표기하고, 회로(21[2,1])에서의 노드(N1, N2, N3)를 각각 N1[2], N2[2], N3[2]이라고 표기한다.
또한, 여기서는 특히 회로(21[1,1]), 회로(21[2,1])의 동작 예를 제시하지만, 회로(21[1,2]~21[1,m])는 회로(21[1,1])와 마찬가지로 동작시킬 수 있고, 회로(21[2,2]~21[2,m])는 회로(21[2,1])와 마찬가지로 동작시킬 수 있다.
우선, 기간(T1~T3) 시의 제 1 리셋 및 노광에 대하여 설명한다.
우선, 기간(T1)에 배선(203[1])의 전위가 HIGH 레벨이 되고, 회로(21[1,1])에서의 트랜지스터(103)가 도통 상태가 된다. 또한, 배선(203[2])의 전위가 HIGH 레벨이 되고, 회로(21[2,1])에서의 트랜지스터(103)가 도통 상태가 된다. 또한, 배선(203[1]) 및 배선(203[2])의 전위가 HIGH 레벨일 때, 배선(202)의 전위가 HIGH 레벨이 됨으로써, 트랜지스터(102)가 도통 상태가 되어 노드(N1[1]) 및 노드(N1[2])의 전위가 배선(212)과 같은 레벨의 전위(여기서는 HIGH 레벨)로 리셋된다.
또한, 기간(T1)의 직전의 기간에, 노드(N1[1]) 및 노드(N1[2])의 전위가 저하되어 있으면, 트랜지스터(102)를 도통시킨 직후, 노드(N2[1]) 및 노드(N2[2])의 전위도 급격히 저하되는 것이 우려된다. 그러나 기간(T1)에 트랜지스터(102)를 도통시키기 전에 배선(203)의 전위를 HIGH 레벨로 하여 트랜지스터(103)를 도통 상태로 한 경우, 노드(N1) 및 노드(N2)의 전위를 HIGH 레벨로 리셋하여, 전위의 급격한 저하를 방지할 수 있다. 또한, 노드(N1)의 기생 용량보다 용량 소자(106)의 용량을 크게 하는 것도, 노드(N2)의 전위의 급격한 저하를 억제하는 데에 효과적이다.
다음에, 기간(T2)에 배선(236)의 전위가 HIGH 레벨이 됨으로써 회로(70)의 동작이 강제적으로 종료되고, 배선(203[1]) 및 배선(203[2])의 전위는 LOW 레벨이 된다. 따라서, 트랜지스터(103)가 비도통 상태가 되어, 노드(N2[1]) 및 노드(N2[2])의 전위가 광전 변환 소자(101)에 조사되는 광의 광량에 따라 저하된다. 따라서, 회로(21)에서 노광을 수행할 수 있다. 여기서는 노드(N2[1])의 전위의 감소보다 노드(N2[2])의 전위의 감소가 큰 경우를 제시한다.
다음에, 기간(T3)에 배선(202)의 전위가 LOW 레벨이 되어 트랜지스터(102)가 비도통 상태가 된다. 이로써, 노드(N2[1]) 및 노드(N2[2])의 전위가 유지된다. 즉, 노광 기간이 종료된다.
상술한 동작에 의하여, 회로(21)에서 제 1 리셋 및 노광이 수행된다.
다음에, 기간(T4~T8)에서의 광 데이터 신호 및 리셋 신호의 판독에 대하여 설명한다.
우선, 기간(T4)에 배선(205)의 전위가 HIGH 레벨이 됨으로써 트랜지스터(111)가 도통 상태가 되어, 노드(N3[1]) 및 노드(N3[2])의 전위가 배선(206)과 같은 레벨의 전위(여기서는 LOW 레벨)가 된다. 또한, 여기서는 배선(206)의 전위를 LOW 레벨, 배선(213)의 전위를 HIGH 레벨로 한다.
또한, 배선(223)의 전위를 HIGH 레벨로 함으로써, 회로(60)에서 시프트 레지스터(310)가 동작하기 시작한다. 또한, 배선(233)의 전위를 HIGH 레벨로 함으로써, 회로(70)에서 시프트 레지스터(410)가 동작하기 시작한다.
다음에, 기간(T5)에 배선(224)의 전위가 LOW 레벨이 됨으로써, 배선(204[1])의 전위가 HIGH 레벨이 되어, 회로(21[1,1])에서 트랜지스터(105)가 도통 상태가 된다. 그리고, 노드(N3[1])의 전위가, 노광 후의 노드(N2[1])의 전위(촬상 데이터)에 따른 전위가 된다. 이 때의 노드(N3[1])의 전위가 회로(21[1,1])의 광 데이터 신호가 되어, 회로(51)에 출력된다. 이 때, 배선(209)의 전위는 HIGH 레벨이며 트랜지스터(122)는 도통 상태이고, 배선(210)의 전위는 HIGH 레벨이며 트랜지스터(123)는 도통 상태이므로 노드(N4) 및 배선(215)의 전위는 변화되지 않는다.
다음에, 기간(T6)에 배선(234)의 전위가 LOW 레벨이 됨으로써, 배선(203[1])의 전위가 HIGH 레벨이 되어, 회로(21[1,1])에서 트랜지스터(103)가 도통 상태가 된다. 이로써, 노드(N2[1])의 전위가 HIGH 레벨로 리셋되어 제 2 리셋이 수행된다. 그리고, 노드(N3[1])의 전위가, 리셋된 노드(N2[1])의 전위에 따른 전위가 된다. 이 때의 노드(N3[1])의 전위가 회로(21[1,1])의 리셋 신호가 되어, 회로(51)에 출력된다.
또한, 기간(T6)에 배선(209)의 전위는 LOW 레벨이고 트랜지스터(122)는 비도통 상태이므로 노드(N4)의 전위는 부유 상태가 된다. 그리고, 노드(N3[1])에 리셋 신호가 출력되어 전위가 증가되면, 용량 소자(121)를 통하여 노드(N4)의 전위도 증가된다. 이 노드(N4)의 전위는 트랜지스터(123)를 통하여 배선(215)에 공급된다. 이와 같이 배선(215)의 전위를 판독함으로써, 기간(T5)에 판독된 광 데이터 신호와, 기간(T6)에 판독된 리셋 신호와의 차분에 대응하는 전위를 출력할 수 있다.
다음에, 기간(T7)에 배선(225)의 전위가 LOW 레벨이 됨으로써, 배선(204[2])의 전위가 HIGH 레벨이 되어, 회로(21[2,1])에서 트랜지스터(105)가 도통 상태가 된다. 그리고, 노드(N3[2])의 전위가, 노광 후의 노드(N2[2])의 전위(촬상 데이터)에 따른 전위가 된다. 이 때의 노드(N3[2])의 전위가 회로(21[2,1])의 광 데이터 신호가 되어 회로(51)에 출력된다. 이 때, 배선(209)의 전위는 HIGH 레벨이며 트랜지스터(122)는 도통 상태이고, 배선(210)의 전위는 HIGH 레벨이며 트랜지스터(123)는 도통 상태이므로 노드(N4) 및 배선(215)의 전위는 변화되지 않는다.
다음에, 기간(T8)에 배선(235)의 전위가 LOW 레벨이 됨으로써, 배선(203[2])의 전위가 HIGH 레벨이 되어, 회로(21[1,1])에서 트랜지스터(103)가 도통 상태가 된다. 이로써, 노드(N2[2])의 전위가 HIGH 레벨로 리셋되어 제 2 리셋이 수행된다. 그리고, 노드(N3[2])의 전위가, 리셋된 노드(N2[1])의 전위에 따른 전위가 된다. 이 때의 노드(N3[2])의 전위가 회로(21[1,1])의 리셋 신호가 되어, 회로(51)에 출력된다.
또한, 기간(T8)에 배선(209)의 전위는 LOW 레벨이고 트랜지스터(122)는 비도통 상태이므로 노드(N4)의 전위는 부유 상태가 된다. 그리고, 노드(N3[2])에 리셋 신호가 출력되어 전위가 증가되면, 용량 소자(121)를 통하여 노드(N4)의 전위는 증가된다. 이 노드(N4)의 전위는 트랜지스터(123)를 통하여 배선(215)에 공급된다.
같은 동작에 의하여, 3번째 이후의 행의 회로(21)(회로(21[3,1]~21[n,m])에 대해서도 광 데이터 신호 및 리셋 신호의 판독과 차분 산출이 수행된다.
모든 회로(21)에서 판독 동작이 종료된 후, 다음 프레임의 기간(T2)에 배선(236)의 전위를 HIGH 레벨로 함으로써, 회로(70)에서의 시프트 레지스터(410)의 동작을 강제적으로 정지시켜, 배선(203[1]) 및 배선(203[2])의 전위를 LOW 레벨로 할 수 있다.
또한, 상기 동작에서는 1프레임을 46클록, 그 중 화소에서의 제 1 리셋 및 노광 기간을 6클록으로 할 수 있다. 따라서, 예를 들어 회로(60) 및 회로(70)의 클록 주파수를 2.76kHz로 하고, 회로(60) 및 회로(70)가 1/4클록으로 1행의 선택 신호를 출력한 경우, 프레임 레이트를 60fps로 할 수 있다. 다만, 클록 수는 1프레임 내에 들어가도록 자유롭게 설정할 수 있다. 예를 들어, 제 1 리셋 및 노광 기간을 3클록으로 줄인 경우, 1프레임은 43클록이 된다. 이 경우, 각 행의 판독 기간은 증가된다.
상술한 바와 같이 본 발명의 일 형태에서는 광 데이터 신호와 리셋 신호의 차분의 산출을 수행할 수 있다. 따라서, 광 데이터 신호에 노이즈가 포함되는 경우에도 노이즈의 영향이 저감된 신호를 검출할 수 있어, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한, 본 발명의 일 형태에서는 회로에 OS 트랜지스터가 포함됨으로써, 노광에 의하여 얻어진 전하의 누설을 방지할 수 있다. 따라서, 노광 데이터의 장기 유지 및 검출되는 광의 다이내믹 레인지의 확대가 가능하게 된다. 또한, 글로벌 셔터 방식으로 촬상을 수행하는 경우에도 정확한 화상 신호의 데이터를 얻을 수 있다.
또한, 본 발명의 일 형태에서는 광 데이터 신호, 리셋 신호의 순서로 행마다 판독을 수행할 수 있다. 그러므로, 복수 행의 화소에서 동시에 노광을 수행하고, 그 후에 행마다 순차적으로 판독을 수행하는 경우에도 행마다 광 데이터 신호와 리셋 신호의 차분을 산출할 수 있다.
본 실시형태는 다른 실시형태에서의 기재와 적절히 조합할 수 있다. 따라서, 본 실시형태에 기재된 내용(또는 그 일부)은 본 실시형태에 기재된 다른 내용(또는 그 일부), 및/또는 하나 또는 복수의 다른 실시형태에 기재된 내용(또는 그 일부)에 대하여 적용, 조합, 또는 치환 등을 수행할 수 있다. 또한, 실시형태에 기재된 내용이란, 각 실시형태에서 다양한 도면을 사용하여 설명된 내용, 또는 명세서에 기재된 문장을 사용하여 기재된 내용을 말한다. 또한, 어느 한 실시형태에서 참조하는 도면(또는 그 일부)을 그 도면의 다른 부분, 그 실시형태에서 참조하는 다른 도면(또는 그 일부), 및/또는 하나 또는 복수의 다른 실시형태에서 참조하는 도면(또는 그 일부)과 조합하여 더 많은 도면을 구성할 수 있다. 이것은 아래의 실시형태에 대해서도 마찬가지이다.
(실시형태 2)
본 실시형태에서는 본 발명의 일 형태에 따른 구성 및 동작의 다른 일례에 대하여 설명한다.
도 9는 도 8과 다른 회로(70)의 타이밍 차트이다. 여기서, 배선(234)에 입력되는 신호의 주파수는 도 8에 도시된 신호의 주파수의 1/2로 한다. 또한, 아래에서 설명하는 동작 이외는 도 8에 도시된 동작과 마찬가지이므로 자세한 설명은 생략한다.
기간(T1)에 배선(231) 및 배선(232)의 전위를 HIGH 레벨로 한다. 이로써, 도 5, 도 7에 도시된 단자(c1) 및 단자(c2)에 HIGH 레벨 전위가 공급되어, 모든 시프트 레지스터(410)의 단자(OUT)의 전위는 강제적으로 HIGH 레벨이 된다. 또한, 기간(T1)에 배선(233)의 전위를 HIGH 레벨로 함으로써, 모든 시프트 레지스터(410)의 단자(IN) 및 단자(OUT)에는 HIGH 레벨 전위가 공급되고, 모든 NAND(420)는 LOW 레벨 전위를 출력한다. 여기서, 배선(234) 및 배선(235)의 전위를 LOW 레벨로 함으로써, 모든 NOR(430)의 출력 및 모든 배선(203)의 전위는 HIGH 레벨이 된다. 이 기간에 도 8에 도시된 노드(N1) 및 노드(N2)의 전위는 HIGH 레벨로 리셋된다.
또한, 기간(T2)에 배선(233)의 전위를 LOW 레벨, 배선(236)의 전위를 HIGH 레벨로 함으로써, 모든 시프트 레지스터(410)의 단자(OUT)의 전위를 강제적으로 LOW 레벨로 할 수 있다. 따라서, 모든 NAND(420)의 출력은 HIGH 레벨이 되기 때문에, 모든 NOR(430)의 출력 및 모든 배선(203)의 전위를 LOW 레벨로 할 수 있다.
또한, 기간(T8)에 배선(235)의 전위가 LOW 레벨이 됨으로써, 배선(203[2])의 전위가 HIGH 레벨이 되어 회로(21[2,1])에서 트랜지스터(103)가 도통 상태가 된다. 이로써, 노드(N2[2])의 전위가 HIGH 레벨로 리셋되어 제 2 리셋이 수행된다. 그리고, 리셋된 노드(N2[2])의 전위에 따라, 노드(N3[2])의 전위가 증가된다. 이로써, 회로(21[2,1])로부터 회로(51)에 리셋 신호가 출력된다.
여기서, 도 8에서는 기간(T8)의 배선(203[1])의 전위는 배선(234)의 전위에 동기하여 HIGH 레벨이 되지만, 도 9에서는 배선(234)의 전위가 HIGH 레벨이기 때문에 배선(203[1])의 전위는 LOW 레벨을 유지한다.
또한, 도 8에서는 기간(T8) 이후, 배선(233)의 전위가 HIGH 레벨을 유지하기 때문에, 배선(203[1])의 전위가 불필요하게 HIGH 레벨이 되는 기간이 존재하지만, 도 9에서는 기간(T8) 이후, 배선(233)의 전위가 LOW 레벨이 되므로, 배선(203[1])의 전위가 불필요하게 HIGH 레벨이 되지 않는다. 따라서, 회로(70)의 소비 전력을 저감할 수 있다.
또한, 회로(70)가 갖는 시프트 레지스터(410)는 도 10에 도시된 바와 같은 구성으로 할 수도 있다. 도 10의 시프트 레지스터(410)는 트랜지스터(642)를 갖는 점에서 도 7의 시프트 레지스터(410)와 다르다. 기타 구성 및 접속 관계는 도 7의 시프트 레지스터(410)와 마찬가지이므로 자세한 설명은 생략한다.
트랜지스터(642)의 게이트는 배선(236_2)과 접속되고, 소스 및 드레인 중 하나는 고전압 전원선(VDD)과 접속되고, 소스 및 드레인 중 다른 하나는 단자(OUT)와 접속된다. 또한, 트랜지스터(633)의 게이트 및 트랜지스터(641)의 게이트는 배선(236_1)과 접속된다.
트랜지스터(642)는 배선(236_2)의 전위에 따라 도통/비도통이 제어되며, 트랜지스터(642)가 도통 상태일 때, 단자(OUT)의 전위가 HIGH 레벨이 된다. 따라서, 배선(236_2)의 전위를 제어함으로써, 시프트 레지스터(410)의 출력을 강제적으로 HIGH 레벨로 할 수 있다.
도 10에 도시된 시프트 레지스터(410)를 갖는 회로(70)의 동작의 일례를 도 11의 타이밍 차트에 도시하였다. 또한, 아래에서 설명하는 동작 이외는 도 9에 도시된 동작과 마찬가지이므로 자세한 설명은 생략한다.
기간(T1)에 배선(236_2)의 전위를 HIGH 레벨로 한다. 이로써, 모든 시프트 레지스터(410)의 단자(OUT)에는 HIGH 레벨 전위가 공급되기 때문에, 시프트 레지스터(410)의 출력은 강제적으로 HIGH 레벨이 된다. 또한, 기간(T1)에 배선(233)의 전위를 HIGH 레벨로 함으로써, 모든 시프트 레지스터(410)의 단자(IN) 및 단자(OUT)에는 HIGH 레벨 전위가 공급되고, 모든 NAND(420)는 LOW 레벨 전위를 출력한다. 여기서, 배선(234) 및 배선(235)의 전위를 LOW 레벨로 함으로써, 모든 NOR(430)의 출력 및 배선(203)의 전위는 HIGH 레벨이 된다. 이 기간에 도 8에 도시된 노드(N1) 및 노드(N2)의 전위는 HIGH 레벨로 리셋된다.
이 후, 배선(233)의 전위를 LOW 레벨, 배선(236_1)의 전위를 HIGH 레벨, 배선(236_2)의 전위를 LOW 레벨로 함으로써, 모든 시프트 레지스터(410)의 단자(OUT)의 전위를 강제적으로 LOW 레벨로 할 수 있다. 따라서, 모든 NAND(420)의 출력은 HIGH 레벨이 되기 때문에, 모든 NOR(430)의 출력 및 모든 배선(203)의 전위를 LOW 레벨로 할 수 있다.
본 실시형태는 다른 실시형태의 기재와 적절히 조합할 수 있다.
(실시형태 3)
본 실시형태에서는 본 발명의 일 형태에 따른 반도체 장치를 사용한 촬상 장치에 대하여 설명한다.
도 12는 촬상 장치(700)의 구성예를 도시한 것이다. 촬상 장치(700)는 광 검출부(710), 데이터 처리부(720)를 갖는다.
광 검출부(710)는 회로(20, 30, 60, 70, 80, 90)를 갖는다. 회로(20, 30, 60, 70)로서는 실시형태 1, 2에 기재된 회로를 사용할 수 있다.
회로(80)는 회로(30)로부터 입력된 아날로그 신호를 디지털 신호로 변환하는 기능을 갖는다. 회로(80)는 A/D 컨버터 등으로 구성될 수 있다.
회로(90)는 회로(80)로부터 입력된 디지털 신호를 판독하는 기능을 갖는 구동 회로이다. 구체적으로는, 회로(90)는 회로(30)에서 산출된 차분 데이터에 대응하는 디지털 신호를 판독하고 외부로 출력하는 기능을 갖는다.
회로(90)는 선택 회로 등을 사용하여 구성할 수 있다. 또한, 선택 회로는 트랜지스터 등을 사용하여 구성할 수 있다. 또한, 상기 트랜지스터로서는 OS 트랜지스터 등을 사용할 수 있다.
데이터 처리부(720)는 회로(721)를 갖는다. 회로(721)는 광 검출부(710)에서 생성된 차분 데이터에 대응하는 디지털 신호를 사용하여 화상 데이터를 생성하는 기능을 갖는다.
또한, 회로(20)에는 화상을 표시하는 기능을 갖는 회로를 제공하여도 좋다. 이러한 구성으로 함으로써, 촬상 장치(700)를 터치 패널로서 기능시킬 수도 있다.
다음에, 도 12에 도시된 촬상 장치(700)의 구동 방법의 예에 대하여 설명한다.
우선, 회로(21)에서 광 데이터 신호를 생성한다. 이 때, 글로벌 셔터 방식으로 복수의 회로(21)에서 촬상을 수행함으로써, 생성되는 화상의 왜곡을 억제할 수 있다. 회로(21)에서 생성된 광 데이터 신호는 회로(30)에 출력된다.
이 후, 회로(21)에서 리셋 신호를 생성한다. 회로(21)에서 생성된 리셋 신호는 회로(30)에 출력된다.
여기서, 회로(30)에서, 회로(21)로부터 입력된 광 데이터 신호와 리셋 신호의 차분이 산출된다. 차분의 산출은 실시형태 1, 2에 기재된 방법을 이용하여 수행할 수 있다. 회로(30)에서 산출된 차분은 아날로그 신호로서 회로(80)에 출력된다.
회로(30)로부터 출력된 아날로그 신호는 회로(80)에서 디지털 신호로 변환되어, 회로(90)에 출력된다. 그리고, 회로(90)에서 상기 디지털 신호가 판독된다. 회로(90)에서 판독된 디지털 신호는 회로(721)에서의 처리 등에 사용된다.
이와 같이 본 발명의 일 형태에 따른 촬상 장치에서는 아날로그 신호를 사용하여 차분을 산출한 후, 그 차분을 디지털 신호로 변환한다. 그러므로, 디지털 신호로 변환할 때 노이즈가 증폭되지 않고 노이즈를 효과적으로 제거할 수 있다. 따라서, 촬상한 화상의 정밀도를 향상시킬 수 있다.
본 실시형태는 다른 실시형태의 기재와 적절히 조합할 수 있다.
(실시형태 4)
본 실시형태에서는 반도체 장치(10)에 사용할 수 있는 소자의 구성예에 대하여 설명한다.
도 13은 반도체 장치(10)에 사용할 수 있는 트랜지스터 및 광전 변환 소자의 구성예를 도시한 것이다. 또한, 본 실시형태에서는 광전 변환 소자로서 포토다이오드를 사용하는 예에 대하여 설명한다.
도 13의 (A)는 트랜지스터(801), 트랜지스터(802), 포토다이오드(803)의 구성예를 도시한 것이다. 트랜지스터(801)는 배선(819) 및 도전층(823)을 통하여 트랜지스터(802)와 접속되고, 트랜지스터(802)는 도전층(830)을 통하여 포토다이오드(803)와 접속된다.
또한, 트랜지스터(802)는 트랜지스터(801) 위에 적층되고, 포토다이오드(803)는 트랜지스터(802) 위에 적층된다. 이와 같이 반도체 장치에 포함되는 트랜지스터를 적층함으로써, 반도체 장치의 면적을 축소할 수 있다.
트랜지스터(801) 및 트랜지스터(802)는 각각 도 2, 도 3, 도 6, 도 7, 도 10에 도시된 트랜지스터 중 어느 것으로서 사용할 수 있다. 예를 들어, 트랜지스터(801)를 도 2의 트랜지스터(104)로서 사용하고, 트랜지스터(802)를 도 2의 트랜지스터(102) 또는 트랜지스터(103)로서 사용하고, 포토다이오드(803)를 도 2의 광전 변환 소자(101)로서 사용할 수 있다. 다만, 트랜지스터(801), 트랜지스터(802), 포토다이오드(803)의 적용 대상은 이에 한정되지 않는다.
우선, 트랜지스터(801)에 대하여 설명한다.
트랜지스터(801)는 반도체 기판(810)을 사용하여 형성되고, 반도체 기판(810) 위의 소자 분리층(811)과, 반도체 기판(810)에 형성된 불순물 영역(812)을 갖는다. 불순물 영역(812)은 트랜지스터(801)의 소스 영역 또는 드레인 영역으로서의 기능을 갖고, 불순물 영역(812) 사이에 채널 영역이 형성된다. 또한, 트랜지스터(801)는 절연층(813), 도전층(814)을 갖는다. 절연층(813)은 트랜지스터(801)의 게이트 절연층으로서의 기능을 갖고, 도전층(814)은 트랜지스터(801)의 게이트 전극으로서의 기능을 갖는다. 또한, 도전층(814)의 측면에는 측벽(815)이 형성되어도 좋다. 또한, 도전층(814) 위에는 보호층으로서의 기능을 갖는 절연층(816), 평탄화막으로서의 기능을 갖는 절연층(817)을 형성할 수도 있다.
반도체 기판(810)으로서는 실리콘 기판을 사용한다. 또한, 기판의 재료로서는 실리콘뿐만 아니라, 저마늄, 실리콘 저마늄, 탄소화 실리콘, 갈륨 비소, 알루미늄 갈륨 비소, 인화 인듐, 질화 갈륨, 유기 반도체를 사용할 수도 있다.
소자 분리층(811)은 LOCOS(Local Oxidation of Silicon)법 또는 STI(Shallow Trench Isolation)법 등을 이용하여 형성할 수 있다.
불순물 영역(812)은 반도체 기판(810)의 재료에 대하여 도전성을 부여하는 불순물 원소를 포함하는 영역이다. 반도체 기판(810)으로서 실리콘 기판을 사용하는 경우, n형 도전성을 부여하는 불순물로서는 예를 들어, 인이나 비소 등을 들 수 있고, p형 도전성을 부여하는 불순물로서는 예를 들어, 붕소, 알루미늄, 갈륨 등을 들 수 있다. 불순물 원소는 이온 주입법, 이온 도핑법 등을 이용하여 반도체 기판(810)의 소정의 영역에 첨가할 수 있다.
절연층(813)은 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 중 1종류 이상을 포함하는 절연층을 사용할 수 있다. 또한, 절연층(813)은 상술한 재료를 1종류 이상 포함한 절연층이 적층되어 구성되어도 좋다.
도전층(814)은 알루미늄, 타이타늄, 크로뮴, 코발트, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 은, 망가니즈, 탄탈럼, 및 텅스텐 등의 도전막을 사용할 수 있다. 또한, 상기 재료의 합금이나 상기 재료의 도전성 질화물을 사용하여도 좋다. 또한, 상기 재료, 상기 재료의 합금, 및 상기 재료의 도전성 질화물 중에서 선택된 복수의 재료를 포함하는 적층이어도 좋다.
절연층(816)에는 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 중 1종류 이상을 포함하는 절연층을 사용할 수 있다. 또한, 절연층(816)은 상술한 재료를 1종류 이상 포함한 절연층이 적층되어 구성되어도 좋다.
절연층(817)은 아크릴 수지, 에폭시 수지, 벤조사이클로뷰텐 수지, 폴리이미드, 폴리아마이드 등의 유기 재료를 포함한 절연층을 사용할 수 있다. 또한, 절연층(817)은 상술한 재료를 1종류 이상 포함한 절연층이 적층되어 구성되어도 좋다.
또한, 도전층(814)은 도전층(818)을 통하여 배선(819)과 접속되는 구성으로 할 수 있다.
다음에, 트랜지스터(802)에 대하여 설명한다.
트랜지스터(802)는 절연층(822) 위의 산화물 반도체층(824)과, 산화물 반도체층(824) 위의 도전층(825)과, 도전층(825) 위의 절연층(826)과, 절연층(826) 위의 도전층(827)을 갖는다. 도전층(825)은 트랜지스터(802)의 소스 전극 또는 드레인 전극으로서의 기능을 갖는다. 절연층(826)은 트랜지스터(802)의 게이트 절연층으로서의 기능을 갖는다. 도전층(827)은 트랜지스터(802)의 게이트 전극으로서의 기능을 갖는다. 또한, 도전층(827) 위에는 보호층으로서의 기능을 갖는 절연층(828), 및 평탄화막으로서의 기능을 갖는 절연층(829)을 형성할 수도 있다.
또한, 절연층(822) 아래에 도전층(821)을 형성하여도 좋다. 도전층(821)은 트랜지스터(802)의 백 게이트 전극으로서의 기능을 갖는다. 도전층(821)을 형성하는 경우, 배선(819) 위에 절연층(820)을 형성하고, 절연층(820) 위에 도전층(821)을 형성할 수 있다. 또한, 배선(819)의 일부를 트랜지스터(802)의 백 게이트 전극으로 할 수도 있다. 백 게이트 전극을 갖는 OS 트랜지스터는 도 2, 도 3, 도 6, 도 7, 도 10에 도시된 트랜지스터에 사용될 수 있다.
또한, 트랜지스터(802)와 같이 어떤 트랜지스터(T)가, 반도체막을 사이에 개재한 한 쌍의 게이트를 갖는 경우, 한쪽 게이트에는 신호(A)가 공급되고, 다른 쪽 게이트에는 고정 전위(Vb)가 공급되어도 좋다. 또한, 한쪽 게이트에는 신호(A)가 공급되고, 다른 쪽 게이트에는 신호(B)가 공급되어도 좋다. 또한, 한쪽 게이트에는 고정 전위(Va)가 공급되고, 다른 쪽 게이트에는 고정 전위(Vb)가 공급되어도 좋다.
신호(A)는 예를 들어, 도통/비도통을 제어하기 위한 신호이다. 신호(A)는 전위가 전위(V1) 또는 전위(V2)(V1>V2로 함)의 2종류로 되는 디지털 신호이어도 좋다. 예를 들어, 전위(V1)를 고전원 전위로 하고, 전위(V2)를 저전원 전위로 할 수 있다. 신호(A)는 아날로그 신호이어도 좋다.
고정 전위(Vb)는 예를 들어, 트랜지스터(T)의 한쪽 게이트를 기준으로 한 문턱 전압(VthA)을 제어하기 위한 전위이다. 고정 전위(Vb)는 전위(V1) 또는 전위(V2)이어도 좋다. 이 경우, 특별한 전위 발생 회로를 제공할 필요는 없다. 고정 전위(Vb)는 전위(V1) 또는 전위(V2)와 다른 전위이어도 좋다. 고정 전위(Vb)를 낮게 함으로써, 문턱 전압(VthA)을 높일 수 있는 경우가 있다. 이로써, 게이트와 소스 사이의 전압(Vgs)이 0V일 때의 드레인 전류를 저감하여, 트랜지스터(T)를 갖는 회로의 누설 전류를 저감할 수 있는 경우가 있다. 예를 들어, 고정 전위(Vb)를 저전원 전위보다 낮게 하여도 좋다. 고정 전위(Vb)를 높게 함으로써, 문턱 전압(VthA)을 낮게 할 수 있는 경우가 있다. 이로써, 게이트와 소스 사이의 전압(Vgs)이 VDD일 때의 드레인 전류를 증가시켜 트랜지스터(T)를 갖는 회로의 동작 속도를 향상시킬 수 있는 경우가 있다. 예를 들어, 고정 전위(Vb)를 저전원 전위보다 높게 하여도 좋다.
신호(B)는 예를 들어, 도통/비도통을 제어하기 위한 신호이다. 신호(B)는 전위가 전위(V3) 또는 전위(V4)(V3>V4로 함)의 2종류로 되는 디지털 신호이어도 좋다. 예를 들어, 전위(V3)를 고전원 전위로 하고, 전위(V4)를 저전원 전위로 할 수 있다. 신호(B)는 아날로그 신호이어도 좋다.
신호(A)와 신호(B)가 둘 다 디지털 신호인 경우, 신호(B)는 신호(A)와 같은 디지털 값을 갖는 신호이어도 좋다. 이 경우, 트랜지스터(T)의 온 전류를 향상시켜 트랜지스터(T)를 갖는 회로의 동작 속도를 향상시킬 수 있는 경우가 있다. 이 때, 신호(A)의 전위(V1) 및 전위(V2)는 신호(B)의 전위(V3) 및 전위(V4)와 달라도 좋다. 예를 들어, 신호(B)가 입력되는 게이트에 대응하는 게이트 절연막이 신호(A)가 입력되는 게이트에 대응하는 게이트 절연막보다 두꺼운 경우, 신호(B)의 전위 진폭(V3-V4)을 신호(A)의 전위 진폭(V1-V2)보다 크게 하여도 좋다. 이렇게 함으로써, 트랜지스터(T)의 도통 상태 또는 비도통 상태에 대하여 신호(A)가 미치는 영향과 신호(B)가 미치는 영향을 같은 정도로 할 수 있는 경우가 있다.
신호(A)와 신호(B)가 둘 다 디지털 신호인 경우, 신호(B)는 신호(A)와 다른 디지털 값을 갖는 신호이어도 좋다. 이 경우, 신호(A)와 신호(B)에 의하여 따로따로 트랜지스터(T)를 제어할 수 있어, 더 높은 기능을 실현할 수 있는 경우가 있다. 예를 들어, 트랜지스터(T)가 n채널형이라면, 신호(A)가 전위(V1)이고 신호(B)가 전위(V3)일 때만 도통 상태가 되는 경우나, 신호(A)가 전위(V2)이고 신호(B)가 전위(V4)일 때만 비도통 상태가 되는 경우에는 하나의 트랜지스터로 NAND 회로나 NOR 회로 등의 기능을 실현할 수 있는 경우가 있다. 또한, 신호(B)는 문턱 전압(VthA)을 제어하기 위한 신호이어도 좋다. 예를 들어, 신호(B)는 트랜지스터(T)를 갖는 회로가 동작하는 기간과, 상기 회로가 동작하지 않는 기간에서 다른 전위가 되는 신호이어도 좋다. 신호(B)는 회로의 동작 모드에 따라 다른 전위가 되는 신호이어도 좋다. 이 경우, 신호(B)는 신호(A)만큼 빈번하게 전위가 전환되지 않는 경우가 있다.
신호(A)와 신호(B)가 둘 다 아날로그 신호인 경우, 신호(B)는 신호(A)와 같은 전위의 아날로그 신호, 신호(A)의 전위를 상수배한 아날로그 신호, 또는 신호(A)의 전위를 상수만큼 가산 또는 감산한 아날로그 신호 등이어도 좋다. 이 경우, 트랜지스터(T)의 온 전류를 향상시켜 트랜지스터(T)를 갖는 회로의 동작 속도를 향상시킬 수 있는 경우가 있다. 신호(B)는 신호(A)와 다른 아날로그 신호이어도 좋다. 이 경우, 신호(A)와 신호(B)에 의하여 따로따로 트랜지스터(T)를 제어할 수 있어, 더 높은 기능을 실현할 수 있는 경우가 있다.
신호(A)가 디지털 신호이고 신호(B)가 아날로그 신호이어도 좋다. 신호(A)가 아날로그 신호이고 신호(B)가 디지털 신호이어도 좋다.
트랜지스터(T)의 양쪽 게이트에 고정 전위를 공급할 때, 트랜지스터(T)를 저항 소자와 동등한 소자로서 기능시킬 수 있는 경우가 있다. 예를 들어, 트랜지스터(T)가 n채널형일 때, 고정 전위(Va) 또는 고정 전위(Vb)를 높게(낮게) 함으로써, 트랜지스터의 실효 저항을 낮게(높게) 할 수 있는 경우가 있다. 고정 전위(Va) 및 고정 전위(Vb)를 둘 다 높게(낮게) 함으로써, 게이트를 하나만 갖는 트랜지스터에 의하여 얻어지는 실효 저항보다 낮은(높은) 실효 저항이 얻어지는 경우가 있다.
절연층(822)은 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 중 1종류 이상을 포함하는 절연층을 사용할 수 있다. 또한, 절연층(822)은 상기 재료를 1종류 이상 포함하는 절연층이 적층되어 구성되어도 좋다. 또한, 절연층(822)은 산화물 반도체층(824)에 산소를 공급할 수 있는 기능을 갖는 것이 바람직하다. 산화물 반도체층(824) 내에 산소 결손이 있어도, 절연층으로부터 공급되는 산소에 의하여 산소 결손이 수복(修復)되기 때문이다. 산소를 공급하기 위한 처리로서는 예를 들어, 열처리 등이 있다.
산화물 반도체층(824)에는 산화물 반도체를 사용할 수 있다. 산화물 반도체로서는 산화 인듐, 산화 주석, 산화 갈륨, 산화 아연, In-Zn 산화물, Sn-Zn 산화물, Al-Zn 산화물, Zn-Mg 산화물, Sn-Mg 산화물, In-Mg 산화물, In-Ga 산화물, In-Ga-Zn 산화물, In-Al-Zn 산화물, In-Sn-Zn 산화물, Sn-Ga-Zn 산화물, Al-Ga-Zn 산화물, Sn-Al-Zn 산화물, In-Hf-Zn 산화물, In-La-Zn 산화물, In-Ce-Zn 산화물, In-Pr-Zn 산화물, In-Nd-Zn 산화물, In-Sm-Zn 산화물, In-Eu-Zn 산화물, In-Gd-Zn 산화물, In-Tb-Zn 산화물, In-Dy-Zn 산화물, In-Ho-Zn 산화물, In-Er-Zn 산화물, In-Tm-Zn 산화물, In-Yb-Zn 산화물, In-Lu-Zn 산화물, In-Sn-Ga-Zn 산화물, In-Hf-Ga-Zn 산화물, In-Al-Ga-Zn 산화물, In-Sn-Al-Zn 산화물, In-Sn-Hf-Zn 산화물, In-Hf-Al-Zn 산화물을 들 수 있다. 특히 In-Ga-Zn 산화물을 사용하는 것이 바람직하다.
여기서, In-Ga-Zn 산화물이란, In과 Ga와 Zn을 주성분으로 함유한 산화물을 뜻한다. 다만, In과 Ga와 Zn 이외의 금속 원소가 불순물로 함유되는 경우도 있다. 또한, In-Ga-Zn 산화물로 구성된 막을 IGZO막이라고도 한다.
도전층(825)으로서는 알루미늄, 타이타늄, 크로뮴, 코발트, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 은, 망가니즈, 탄탈럼, 및 텅스텐 등의 도전막을 사용할 수 있다. 또한, 상기 재료의 합금이나 상기 재료의 도전성 질화물을 사용하여도 좋다. 또한, 상기 재료, 상기 재료의 합금, 및 상기 재료의 도전성 질화물 중에서 선택된 복수의 재료를 포함하는 적층이어도 좋다. 대표적으로는 특히 산소와 결합되기 쉬운 타이타늄이나, 나중에 수행되는 프로세스 온도를 비교적 높게 할 수 있는 등의 이유로 융점이 높은 텅스텐을 사용하는 것이 더 바람직하다. 또한, 저저항의 구리나 구리-망가니즈 등의 합금과 상기 재료의 적층을 사용하여도 좋다. 산소와 결합되기 쉬운 재료를 사용한 도전층(825)이 산화물 반도체층(824)과 접촉한 경우, 산화물 반도체층(824) 내에 산소 결손을 갖는 영역이 형성된다. 막 내에 약간 포함되는 수소가 상기 산소 결손으로 확산됨으로써, 그 영역이 현저하게 n형화된다. 이 n형화된 영역은 트랜지스터의 소스 영역 또는 드레인 영역으로서의 기능을 가질 수 있다.
절연층(826)에는 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 중 1종류 이상을 포함하는 절연층을 사용할 수 있다. 또한, 절연층(826)은 상술한 재료를 1종류 이상 포함한 절연층이 적층되어 구성되어도 좋다.
도전층(827)은 알루미늄, 타이타늄, 크로뮴, 코발트, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 은, 망가니즈, 탄탈럼, 및 텅스텐 등의 도전막을 사용할 수 있다. 또한, 상기 재료의 합금이나 상기 재료의 도전성 질화물을 사용하여도 좋다. 또한, 상기 재료, 상기 재료의 합금, 및 상기 재료의 도전성 질화물 중에서 선택된 복수의 재료를 포함하는 적층이어도 좋다.
절연층(828)에는 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 중 1종류 이상을 포함하는 절연층을 사용할 수 있다. 또한, 절연층(828)은 상술한 재료를 1종류 이상 포함한 절연층이 적층되어 구성되어도 좋다.
절연층(829)은 아크릴 수지, 에폭시 수지, 벤조사이클로뷰텐 수지, 폴리이미드, 폴리아마이드 등의 유기 재료를 사용할 수 있다. 또한, 절연층(829)은 상술한 재료를 1종류 이상 포함한 절연층이 적층되어 구성되어도 좋다.
다음에, 포토다이오드(803)에 대하여 설명한다.
포토다이오드(803)는 n형 반도체층(832)과, i형 반도체층(833)과, p형 반도체층(834)이 순차적으로 적층되어 형성된다. i형 반도체층(833)에는 비정질 실리콘을 사용하는 것이 바람직하다. 또한, n형 반도체층(832) 및 p형 반도체층(834)에는 도전성을 부여하는 불순물을 포함한 비정질 실리콘 또는 미결정 실리콘을 사용할 수 있다. 비정질 실리콘을 사용한 포토다이오드는 가시광의 파장 영역에 대한 감도가 높으므로 바람직하다. 또한, p형 반도체층(834)이 수광면이 됨으로써, 포토다이오드의 출력 전류를 높일 수 있다.
캐소드로서의 기능을 갖는 n형 반도체층(832)은 도전층(830)을 통하여 트랜지스터(802)의 도전층(825)과 접속된다. 또한, 애노드로서의 기능을 갖는 p형 반도체층(834)은 배선(837)과 접속된다. 또한, 포토다이오드(803)는 배선(831)이나 도전층(836)을 통하여 다른 배선과 접속된 구성으로 할 수도 있다. 또한, 보호막으로서의 기능을 갖는 절연층(835)을 형성할 수도 있다.
또한, 도 13의 (A)에서는 도전층(814)과 도전층(825)이 접속되는 구조, 즉 트랜지스터(801)의 게이트와 트랜지스터(802)의 소스 및 드레인 중 하나가 접속되는 구조를 도시하였지만, 트랜지스터(801)와 트랜지스터(802)의 접속 관계는 이에 한정되지 않는다. 예를 들어, 도 13의 (B)에 도시된 바와 같이, 불순물 영역(812)과 도전층(825)이 접속되는 구조, 즉 트랜지스터(801)의 소스 및 드레인 중 하나와 트랜지스터(802)의 소스 및 드레인 중 하나가 접속되는 구조로 할 수도 있다. 또한, 트랜지스터(801), 트랜지스터(802), 및 포토다이오드(803)가 중첩되는 영역을 갖는 구조로 함으로써, 반도체 장치의 면적을 더 축소할 수 있다.
또한, 여기서는 도시하지 않았지만, 트랜지스터(801)의 게이트와 트랜지스터(802)의 게이트가 접속된 구조나 트랜지스터(801)의 불순물 영역(812)과 트랜지스터(802)의 게이트가 접속된 구조로 할 수도 있다. 이들 구조는 도 2, 도 3, 도 6, 도 7, 도 10에 도시된 회로에 적절히 적용할 수 있다.
또한, 도 13의 (C)에 도시된 바와 같이 OS 트랜지스터를 생략하여, 포토다이오드(803)가 트랜지스터(801)와 접속된 구성으로 할 수도 있다. 이와 같이 OS 트랜지스터를 생략함으로써, 반도체 장치의 제작 공정 수를 삭감할 수 있다.
또한, 도 13에서는 포토다이오드(803)가 트랜지스터(802) 위에 적층된 구조를 도시하였지만, 포토다이오드(803)의 위치는 이에 한정되지 않는다. 예를 들어, 도 14의 (A)에 도시된 바와 같이 포토다이오드(803)를 트랜지스터(801)와 트랜지스터(802) 사이의 층에 제공할 수도 있다.
또한, 도 14의 (B)에 도시된 바와 같이 포토다이오드(803)를 트랜지스터(802)와 동일한 층에 제공할 수도 있다. 이 경우, 도전층(825)을 트랜지스터(802)의 소스 전극 또는 드레인 전극, 및 포토다이오드(803)의 전극으로서 사용할 수 있다.
또한, 도 14의 (C)에 도시된 바와 같이 포토다이오드(803)를 트랜지스터(801)와 동일한 층에 제공할 수도 있다. 이 경우, 트랜지스터(801)의 게이트 전극으로서의 기능을 갖는 도전층(814)과, 포토다이오드(803)의 전극으로서의 기능을 갖는 배선(831)을 동일한 재료를 사용하여 동시에 형성할 수 있다.
또한, 반도체 기판(810)을 사용하여 복수의 트랜지스터를 형성할 수도 있다. 도 15의 (A)는 반도체 기판(810)을 사용하여 트랜지스터(804) 및 트랜지스터(805)를 형성한 예이다.
트랜지스터(804)는 불순물 영역(842)과, 게이트 절연막으로서의 기능을 갖는 절연층(843)과, 게이트 전극으로서의 기능을 갖는 도전층(844)을 갖는다. 트랜지스터(805)는 불순물 영역(852)과, 게이트 절연막으로서의 기능을 갖는 절연층(853)과, 게이트 전극으로서의 기능을 갖는 도전층(854)을 갖는다. 트랜지스터(804) 및 트랜지스터(805)의 구조나 재료는 트랜지스터(801)와 마찬가지이므로 자세한 설명은 생략한다.
여기서, 불순물 영역(842)은 불순물 영역(852)과는 반대의 도전형을 부여하는 불순물 원소를 포함한다. 즉, 트랜지스터(804)는 트랜지스터(805)와 반대의 극성을 갖는다. 또한, 도 15의 (A)에 도시된 바와 같이, 불순물 영역(842)은 불순물 영역(852)과 접속된 구성으로 할 수 있다. 이로써, 트랜지스터(804) 및 트랜지스터(805)를 사용한 CMOS(Complementary Metal Oxide Semiconductor) 인버터를 구성할 수 있다. 트랜지스터(804) 및 트랜지스터(805)는 예를 들어, 도 6, 도 7, 도 10에 도시된 인버터나 클록드 인버터 등에 사용할 수 있다.
도 15의 (A)의 구성을 이용함으로써, 반도체 기판(810)을 사용한 트랜지스터를 이용하여 도 1, 도 4~도 7, 도 10의 회로(60) 및 회로(70)를 형성하고, 상기 트랜지스터 위에 제공된 OS 트랜지스터를 사용하여 도 1~도 3에 도시된 회로(21, 41, 51)를 형성할 수 있다. 즉, 회로(60) 및 회로(70) 위에 회로(20) 및 회로(30)를 적층할 수 있다. 이로써, 반도체 장치의 면적을 축소할 수 있다.
또한, 도 15의 (B)에 도시된 바와 같이, OS 트랜지스터인 트랜지스터(807)가 반도체 기판(810)을 사용하여 형성된 트랜지스터(806) 위에 적층된 구조에 있어서, 불순물 영역(861)과 도전층(862)이 접속되는 구성, 즉 트랜지스터(806)의 소스 및 드레인 중 하나와 트랜지스터(807)의 소스 및 드레인 중 하나가 접속된 구성으로 할 수도 있다. 이로써, 반도체 기판(810)을 사용하여 형성된 트랜지스터와 OS 트랜지스터를 사용한 CMOS 인버터를 구성할 수 있다.
반도체 기판(810)을 사용하여 형성된 트랜지스터(806)는 OS 트랜지스터와 비교하여 p채널형 트랜지스터를 제작하기 쉽다. 그러므로, 트랜지스터(806)를 p채널형 트랜지스터로 하고, 트랜지스터(807)를 n채널형 트랜지스터로 하는 것이 바람직하다. 이로써, 반도체 기판(810)에 극성이 다른 2종류의 트랜지스터를 형성하지 않고 CMOS 인버터를 형성할 수 있어, 반도체 장치의 제작 공정 수를 삭감할 수 있다.
본 실시형태는 다른 실시형태의 기재와 적절히 조합할 수 있다.
(실시형태 5)
본 실시형태에서는 컬러 필터 등이 부가된 촬상 장치의 구성예에 대하여 설명한다.
도 16의 (A)는 도 13~도 15 등에 도시된 구성에 컬러 필터 등을 부가한 형태의 일례를 도시한 단면도이며, 3화소분의 회로(회로(21a), 회로(21b), 회로(21c))가 차지하는 영역을 도시한 것이다. 층(1100)에 형성되는 포토다이오드(803) 위에 절연층(1500)이 형성된다. 절연층(1500)에는 가시광에 대한 투광성이 높은 산화 실리콘막 등을 사용할 수 있다. 또한, 패시베이션막으로서 질화 실리콘막을 적층하는 구성으로 하여도 좋다. 또한, 반사 방지막으로서 산화 하프늄 등의 유전체막을 적층하는 구성으로 하여도 좋다.
절연층(1500) 위에는 차광층(1510)이 형성된다. 차광층(1510)은 상부의 컬러 필터를 통과하는 광의 혼색을 방지하는 작용을 갖는다. 차광층(1510)에는 알루미늄, 텅스텐 등의 금속층을 사용하거나, 상기 금속층과 반사 방지막으로서의 기능을 갖는 유전체막의 적층을 사용할 수 있다.
절연층(1500) 및 차광층(1510) 위에 평탄화막으로서 유기 수지층(1520)이 형성되고, 회로(21a), 회로(21b), 및 회로(21c) 위에 각각 컬러 필터(1530a), 컬러 필터(1530b), 및 컬러 필터(1530c)가 쌍이 되도록 형성된다. 컬러 필터(1530a), 컬러 필터(1530b), 및 컬러 필터(1530c)에 각각 R(적색), G(녹색), B(청색) 등의 색을 대응시킴으로써 컬러 화상을 얻을 수 있다.
컬러 필터(1530a), 컬러 필터(1530b), 및 컬러 필터(1530c) 위에는 마이크로 렌즈 어레이(1540)가 제공되고, 하나의 렌즈를 통과하는 광이 바로 아래의 컬러 필터를 통과하여 포토다이오드에 조사된다.
또한, 층(1400)과 접촉하도록 지지 기판(1600)이 제공된다. 지지 기판(1600)으로서는 실리콘 기판 등의 반도체 기판, 유리 기판, 금속 기판, 세라믹 기판 등의 경질(硬質) 기판을 사용할 수 있다. 또한, 층(1400)과 지지 기판(1600) 사이에는 접착층으로서의 기능을 갖는 무기 절연층이나 유기 수지층이 형성되어도 좋다.
상기 촬상 장치의 구성에 있어서, 컬러 필터(1530a), 컬러 필터(1530b), 및 컬러 필터(1530c) 대신에 광학 변환층(1550)을 사용하여도 좋다(도 16의 (B) 참조). 광학 변환층(1550)을 사용함으로써, 다양한 파장 영역의 광을 화상으로 변환할 수 있는 촬상 장치로 할 수 있다.
예를 들어, 광학 변환층(1550)에 가시광선의 파장 이하의 광을 차단하는 필터를 사용하면, 적외선 촬상 장치로 할 수 있다. 또한, 광학 변환층(1550)에 적외선의 파장 이하의 광을 차단하는 필터를 사용하면, 원적외선 촬상 장치로 할 수 있다. 또한, 광학 변환층(1550)에 가시광선의 파장 이상의 광을 차단하는 필터를 사용하면, 자외선 촬상 장치로 할 수 있다.
또한, 광학 변환층(1550)에 신틸레이터를 사용하면, 의료용 X선 촬상 장치 등 방사선의 강약을 가시화한 화상을 얻는 촬상 장치로 할 수 있다. 피사체를 투과한 X선 등의 방사선이 신틸레이터에 입사되면 포토루미네선스라는 현상에 의하여 가시광선이나 자외광선 등의 광(형광)으로 변환된다. 그리고, 상기 광을 포토다이오드(803)에서 검지함으로써 화상 데이터를 취득한다.
신틸레이터는 X선이나 감마선 등의 방사선이 조사되면 그 에너지를 흡수하여 가시광이나 자외광을 사출하는 물질, 또는 상기 물질을 포함하는 재료로 이루어지고, 예를 들어 Gd2O2S:Tb, Gd2O2S:Pr, Gd2O2S:Eu, BaFCl:Eu, NaI, CsI, CaF2, BaF2, CeF3, LiF, LiI, ZnO 등의 재료나 이들을 수지나 세라믹에 분산시킨 것이 알려져 있다.
본 실시형태는 다른 실시형태의 기재와 적절히 조합할 수 있다.
(실시형태 6)
본 실시형태에서는 반도체 장치(10)의 다른 구성예에 대하여 설명한다.
도 17의 (A)는 회로(21)의 구성예를 도시한 것이다. 도 17의 (A)의 회로(21)는 도 2의 회로(21)에서의 광전 변환 소자(101)로서 셀레늄계 반도체를 갖는 소자(900)를 사용한 구성이다.
셀레늄계 반도체를 갖는 소자는 전압을 인가함으로써 하나의 입사 광자로부터 복수의 전자를 추출할 수 있는 애벌란시 증배(avalanche multiplication)라는 현상을 이용하여 광전 변환이 가능한 소자이다. 따라서, 셀레늄계 반도체를 갖는 회로(21)에서는 입사되는 광량에 대하여, 추출하는 전자의 양을 많게 할 수 있는, 고감도의 센서로 할 수 있다.
셀레늄계 반도체로서는 비정질성을 갖는 셀레늄계 반도체, 또는 결정성을 갖는 셀레늄계 반도체를 사용할 수 있다. 결정성을 갖는 셀레늄계 반도체는 일례로서 비정질성을 갖는 셀레늄계 반도체를 성막한 후, 열처리하여 얻어지면 좋다. 또한, 결정성을 갖는 셀레늄계 반도체의 결정 입경을 화소 피치보다 작게 함으로써 화소들의 특성 편차가 저감되고, 얻어지는 화상의 화질이 균일하게 되어 바람직하다.
셀레늄계 반도체 중에서도, 결정성을 갖는 셀레늄계 반도체는 넓은 파장 영역의 광 흡수 계수를 갖는 등의 특성을 갖는다. 그러므로, 가시광이나 자외광뿐만 아니라 X선이나 감마선 등 폭넓은 파장 영역의 촬상 소자로서 이용할 수 있고 X선이나 감마선 등 단파장 영역의 광을 직접 전하로 변환할 수 있는, 소위 직접 변환형 소자로서 사용할 수 있다.
도 17의 (B)는 소자(900)의 구성예를 도시한 것이다. 소자(900)는 기판(901), 전극(902), 셀레늄계 반도체(903), 전극(904)을 갖는다. 전극(904)은 트랜지스터(102)의 소스 및 드레인 중 하나와 접속된다. 또한, 여기서는 소자(900)가 복수의 셀레늄계 반도체(903) 및 복수의 전극(904)을 가지고, 복수의 전극(904) 각각이 트랜지스터(102)와 접속된 예를 제시하였지만, 셀레늄계 반도체(903), 전극(904)의 개수는 이에 특별히 한정되지 않으며, 하나이든 복수이든 어느 쪽이라도 좋다.
기판(901) 및 전극(902)이 제공되는 측보다 셀레늄계 반도체(903)를 향하여 광이 입사된다. 그러므로, 기판(901) 및 전극(902)은 투광성을 갖는 것이 바람직하다. 기판(901)으로서는 유리 기판을 사용할 수 있다. 또한, 전극(902)으로서는 인듐 주석 산화물(ITO: Indium Tin Oxide)을 사용할 수 있다.
셀레늄계 반도체(903), 및 셀레늄계 반도체(903)에 적층하여 제공되는 전극(902)은 회로(21)마다 형상을 가공하지 않고 사용할 수 있다. 그러므로, 형상을 가공하기 위한 공정을 삭감할 수 있으므로, 제작 비용의 저감, 및 제조 수율 향상을 도모할 수 있다.
또한, 셀레늄계 반도체(903)의 예로서는 황동석(chalcopyrite)계 반도체를 들 수 있다. 구체적인 예로서는 CuIn1 - xGaxSe2(0≤x≤1)(CIGS라고 약기함)를 들 수 있다. CIGS는 증착법이나 스퍼터링법 등을 이용하여 형성할 수 있다.
셀레늄계 반도체(903)로서 황동석계 반도체를 사용한 경우에는 5V~20V 정도의 전압을 인가함으로써 애벌란시 증배를 발현할 수 있다. 따라서, 셀레늄계 반도체(903)에 전압을 인가함으로써, 광의 조사에 의하여 생기는 신호 전하의 이동의 직진성을 높일 수 있다. 또한, 셀레늄계 반도체(903)의 막 두께를 1μm 이하로 얇게 하면, 인가 전압을 작게 할 수 있다.
또한, 셀레늄계 반도체(903)의 막 두께가 얇은 경우, 전압 인가 시에 암 전류가 흐르지만, 상술한 황동석계 반도체인 CIGS에 암 전류가 흐르는 것을 방지하기 위한 층(정공 주입 장벽층)을 제공함으로써, 암 전류가 흐르는 것을 억제할 수 있다. 도 17의 (C)는 도 17의 (B)에 도시된 소자(900)에 정공 주입 장벽층(905)을 제공한 구성을 도시한 것이다.
정공 주입 장벽층에는 산화물 반도체를 사용하면 좋고, 일례로서는 산화 갈륨을 사용할 수 있다. 정공 주입 장벽층의 막 두께는 셀레늄계 반도체(903)의 막 두께보다 얇은 것이 바람직하다.
또한, 도 17에는 도 2의 회로(21)에 소자(900)를 사용한 예를 도시하였지만, 도 3에 도시된 회로(21)에 소자(900)를 사용할 수도 있다.
상술한 바와 같이 하여, 센서로서 셀레늄계 반도체를 사용함으로써 제작 비용의 저감 및 제조 수율의 향상이 가능하고, 화소들의 특성 편차를 저감할 수 있어, 고감도의 센서로 할 수 있다. 따라서, 노이즈를 삭감할 수 있는 본 발명의 일 형태와 조합함으로써, 더 정밀도가 높은 촬상 데이터를 취득할 수 있다.
본 실시형태는 다른 실시형태의 기재와 적절히 조합할 수 있다.
(실시형태 7)
본 실시형태에서는 OS 트랜지스터에 사용할 수 있는 산화물 반도체의 구조에 대하여 설명한다.
또한, 본 명세서에 있어서, '평행'이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치된 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 그 범주에 포함된다. 또한, '실질적으로 평행'이란, 2개의 직선이 -30° 이상 30° 이하의 각도로 배치된 상태를 말한다. 또한, '수직'이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치된 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 그 범주에 포함된다. 또한, '실질적으로 수직'이란, 2개의 직선이 60° 이상 120° 이하의 각도로 배치된 상태를 말한다. 또한, 본 명세서에 있어서, 삼방정 및 능면체정은 육방정계에 포함된다.
아래에서는 산화물 반도체막의 구조에 대하여 설명한다.
산화물 반도체막은 예를 들어, 비단결정 산화물 반도체막과 단결정 산화물 반도체막으로 나누어진다. 또는, 산화물 반도체는 예를 들어, 결정성 산화물 반도체와 비정질 산화물 반도체로 나누어진다.
또한, 비단결정 산화물 반도체로서는, CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor), 다결정 산화물 반도체, 미결정 산화물 반도체, 비정질 산화물 반도체 등이 있다. 또한, 결정성 산화물 반도체로서는 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 미결정 산화물 반도체 등이 있다.
<CAAC-OS>
CAAC-OS막은 c축 배향된 복수의 결정부를 갖는 산화물 반도체막 중 하나이다.
투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의하여 CAAC-OS막의 명시야상 및 회절 패턴의 복합 해석상(고분해능 TEM 이미지라고도 함)을 관찰함으로써 복수의 결정부를 확인할 수 있다. 한편, 결정부끼리의 명확한 경계, 즉 결정 입계(그레인 바운더리라고도 함)는 고분해능 TEM 이미지에서도 확인되지 않는다. 따라서, CAAC-OS막은 결정 입계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
시료면에 실질적으로 평행한 방향으로부터 CAAC-OS막의 단면의 고분해능 TEM 이미지를 관찰하면, 결정부에서 금속 원자가 층상으로 배열되어 있는 것이 확인된다. 금속 원자의 각 층은 CAAC-OS막이 형성되는 면(피형성면이라고도 함) 또는 CAAC-OS막의 상면의 요철을 반영한 형상이며 CAAC-OS막의 피형성면 또는 상면에 평행하게 배열된다.
한편, 시료면에 실질적으로 수직인 방향으로부터 CAAC-OS막의 평면의 고분해능 TEM 이미지를 관찰하면, 결정부에서 금속 원자가 삼각형 또는 육각형으로 배열되어 있는 것이 확인된다. 그러나, 상이한 결정부들간에서 금속 원자의 배열에는 규칙성이 보이지 않는다.
CAAC-OS막에 대하여 X선 회절(XRD: X-Ray Diffraction) 장치를 이용하여 구조 해석을 수행하면, 예를 들어 InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 회절각(2θ)이 31° 근방일 때 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (009)면에 귀속되기 때문에, CAAC-OS막의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 실질적으로 수직인 방향으로 배향되는 것이 확인된다.
또한, InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는 2θ가 31° 근방인 피크에 더하여, 2θ가 36° 근방인 피크도 나타나는 경우가 있다. 2θ가 36° 근방인 피크는 CAAC-OS막 내의 일부에, c축 배향성을 갖지 않는 결정이 포함되는 것을 뜻한다. CAAC-OS막은 2θ가 31° 근방인 피크가 나타나고, 2θ가 36° 근방인 피크가 나타나지 않는 것이 바람직하다.
CAAC-OS막은 불순물 농도가 낮은 산화물 반도체막이다. 불순물은 수소, 탄소, 실리콘, 전이 금속 원소 등 산화물 반도체막의 주성분 이외의 원소이다. 특히 실리콘 등, 산화물 반도체막을 구성하는 금속 원소보다 산소와의 결합력이 강한 원소는 산화물 반도체막에서 산소를 빼앗음으로써 산화물 반도체막의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다. 또한 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에 산화물 반도체막 내부에 포함되면 산화물 반도체막의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다. 또한, 산화물 반도체막에 포함되는 불순물은 캐리어 트랩이나 캐리어 발생원이 되는 경우가 있다.
또한, CAAC-OS막은 결함 준위 밀도가 낮은 산화물 반도체막이다. 예를 들어, 산화물 반도체막 내의 산소 결손은 캐리어 트랩이 되거나, 수소를 포획함으로써 캐리어 발생원이 될 수 있다.
불순물 농도가 낮고 결함 준위 밀도가 낮은(산소 결손이 적은) 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 한다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 발생원이 적어 캐리어 밀도를 낮게 할 수 있다. 따라서, 상기 산화물 반도체막을 사용한 트랜지스터의 전기 특성은 문턱 전압이 음(노멀리 온이라고도 함)이 되는 경우가 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 트랩이 적다. 따라서, 상기 산화물 반도체막을 사용한 트랜지스터는 전기 특성의 변동이 작고 신뢰성이 높은 트랜지스터가 된다. 또한, 산화물 반도체막의 캐리어 트랩에 포획된 전하는 방출될 때까지 걸리는 시간이 길어 마치 고정 전하처럼 행동하는 경우가 있다. 그러므로 불순물 농도가 높고 결함 준위 밀도가 높은 산화물 반도체막을 사용한 트랜지스터는 전기 특성이 불안정하게 되는 경우가 있다.
또한, CAAC-OS막을 사용한 트랜지스터는 가시광이나 자외광의 조사에 기인한 전기 특성의 변동이 작다.
<미결정 산화물 반도체막>
미결정 산화물 반도체막은 고분해능 TEM 이미지에서 결정부가 확인되는 영역과 결정부가 명확히 확인되지 않는 영역을 갖는다. 미결정 산화물 반도체막에 포함되는 결정부의 크기는 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하인 경우가 많다. 특히 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하의 미결정인 나노 결정(nc: nanocrystal)을 갖는 산화물 반도체막을 nc-OS(nanocrystalline Oxide Semiconductor)막이라고 한다. 또한, 예를 들어 nc-OS막의 고분해능 TEM 이미지에서는 결정 입계가 명확히 확인되지 않는 경우가 있다.
nc-OS막은 미소한 영역(예를 들어 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS막은 다른 결정부들 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, 막 전체에서 배향성을 찾을 수 없다. 따라서, 분석 방법에 따라서는 nc-OS막을 비정질 산화물 반도체막과 구별할 수 없는 경우가 있다. 예를 들어 nc-OS막에 대하여 결정부보다 직경이 큰 X선을 이용하는 XRD 장치를 사용하여 구조 해석을 수행하면, out-of-plane법에 의한 해석에서는 결정면을 나타내는 피크가 검출되지 않는다. 또한, nc-OS막에 대하여, 결정부보다 프로브 직경이 큰(예를 들어 50nm 이상) 전자빔을 사용하는 전자 회절(제한 시야 전자 회절이라고도 함)을 수행하면, 헤일로 패턴(halo pattern)과 같은 회절 패턴이 관측된다. 한편, nc-OS막에 대하여 프로브 직경이 결정부의 크기와 비슷하거나 결정부보다 작은 전자빔을 사용하는 나노빔 전자 회절을 수행하면, 스폿이 관측된다. 또한, nc-OS막에 대하여 나노빔 전자 회절을 수행하면, 원을 그리듯이(링 형상으로) 휘도가 높은 영역이 관측되는 경우가 있다. 또한, nc-OS막에 대하여 나노빔 전자 회절을 수행하면, 링 형상의 영역 내에 복수의 스폿이 관측되는 경우가 있다.
nc-OS막은 비정질 산화물 반도체막보다 규칙성이 높은 산화물 반도체막이다. 따라서, nc-OS막은 비정질 산화물 반도체막보다 결함 준위 밀도가 낮다. 다만, nc-OS막은 상이한 결정부들 사이에서 결정 방위에 규칙성이 보이지 않는다. 따라서, nc-OS막은 CAAC-OS막보다 결함 준위 밀도가 높다.
<비정질 산화물 반도체막>
비정질 산화물 반도체막은 막 내의 원자 배열이 불규칙하고 결정부를 갖지 않는 산화물 반도체막이다. 석영과 같은 무정형 상태를 갖는 산화물 반도체막이 그 일례이다.
비정질 산화물 반도체막의 고분해능 TEM 이미지에서는 결정부가 확인되지 않는다.
비정질 산화물 반도체막에 대하여, XRD 장치를 사용한 구조 해석을 수행하면, out-of-plane법에 의한 해석에서는 결정면을 나타내는 피크가 검출되지 않는다. 또한, 비정질 산화물 반도체막에 대하여 전자 회절을 수행하면, 헤일로 패턴이 관측된다. 또한, 비정질 산화물 반도체막에 대하여 나노빔 전자 회절을 수행하면, 스폿이 관측되지 않고 헤일로 패턴이 관측된다.
또한, 산화물 반도체막은 nc-OS막과 비정질 산화물 반도체막 사이의 물성을 나타내는 구조를 갖는 경우가 있다. 이러한 구조를 갖는 산화물 반도체막을 특히 a-like OS(amorphous-like Oxide Semiconductor)막이라고 한다.
a-like OS막의 고분해능 TEM 이미지에서는 공동(보이드(void)라고도 함)이 관찰되는 경우가 있다. 또한, 고분해능 TEM 이미지에서는 결정부가 명확히 확인되는 영역과 결정부가 확인되지 않는 영역을 갖는다. a-like OS막은 TEM 관찰과 같은 미량의 전자 조사에 의해서도 결정화되어 결정부의 성장이 관찰되는 경우가 있다. 한편, 양질의 nc-OS막이라면, TEM 관찰과 같은 미량의 전자 조사에 의한 결정화는 거의 관찰되지 않는다.
또한, a-like OS막 및 nc-OS막의 결정부의 크기는 고분해능 TEM 이미지를 이용하여 계측할 수 있다. 예를 들어, InGaZnO4의 결정은 층상 구조를 가지며, In-O층 사이에 Ga-Zn-O층을 2층 구비한다. InGaZnO4의 결정의 단위 격자는 In-O층 3층과 Ga-Zn-O층 6층의 총 9층이 c축 방향으로 층상으로 중첩된 구조를 갖는다. 따라서, 이들 근접하는 층끼리의 간격은 (009)면의 격자면 간격(d값이라고도 함)과 같은 정도이며, 결정 구조 해석에 의하여 그 값이 0.29nm로 산출된다. 그러므로, 고분해능 TEM 이미지에서의 격자 줄무늬(lattice fringe)에 착안하여, 격자 줄무늬의 간격이 0.28nm 이상 0.30nm 이하인 부분에서는, 각각의 격자 줄무늬가 InGaZnO4의 결정의 a-b면에 대응한다.
또한, 산화물 반도체막은 구조마다 밀도가 다른 경우가 있다. 예를 들어, 어떤 산화물 반도체막의 조성을 알 수 있으면, 이 조성과 같은 조성을 갖는 단결정 산화물 반도체의 밀도와 비교함으로써 그 산화물 반도체막의 구조를 추정할 수 있다. 예를 들어, 단결정 산화물 반도체의 밀도에 대한 a-like OS막의 밀도는 78.6% 이상 92.3% 미만이다. 또한, 예를 들어, 단결정 산화물 반도체의 밀도에 대한 nc-OS막의 밀도 및 CAAC-OS막의 밀도는 92.3% 이상 100% 미만이다. 또한, 단결정 산화물 반도체의 밀도에 대하여 밀도가 78% 미만이 되는 산화물 반도체막은 성막 자체가 어렵다.
상기에 대하여 구체적인 예를 사용하여 설명한다. 예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체막에서 능면체정 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357g/cm3이다. 따라서 예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체막에서, a-like OS막의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이다. 또한, 예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체막에서 nc-OS막의 밀도 및 CAAC-OS막의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이다.
또한, 같은 조성을 갖는 단결정이 존재하지 않는 경우가 있다. 이 경우, 임의의 비율로 조성이 다른 단결정을 조합함으로써, 원하는 조성을 갖는 단결정에 상당하는 밀도를 산출할 수 있다. 원하는 조성을 갖는 단결정의 밀도는 조성이 다른 단결정을 조합하는 비율에 대하여 가중 평균을 이용하여 산출하면 좋다. 다만, 밀도는 가능한 한 적은 종류의 단결정을 조합하여 산출하는 것이 바람직하다.
또한, 산화물 반도체막은 예를 들어, 비정질 산화물 반도체막, a-like OS막, 미결정 산화물 반도체막, CAAC-OS막 중 2종류 이상을 갖는 적층막이어도 좋다.
본 실시형태는 다른 실시형태의 기재와 적절히 조합할 수 있다.
(실시형태 8)
본 실시형태에서는 본 발명의 일 형태에 따른 촬상 장치를 사용한 전자 기기의 일례에 대하여 설명한다.
본 발명의 일 형태에 따른 촬상 장치를 사용한 전자 기기로서, 텔레비전이나 모니터 등의 표시 장치, 조명 장치, 데스크톱 또는 노트북 퍼스널 컴퓨터, 워드 프로세서, DVD(Digital Versatile Disc) 등의 기록 매체에 기억된 정지 화상 또는 동영상을 재생하는 화상 재생 장치, 포터블 CD 플레이어, 라디오, 테이프 리코더, 헤드폰 스테레오, 스테레오, 내비게이션 시스템, 탁상 시계, 벽걸이 시계, 무선 전화 핸드셋, 트랜스시버, 휴대 전화, 자동차 전화, 휴대용 게임기, 태블릿 단말, 파친코기 등의 대형 게임기, 계산기, 휴대 정보 단말, 전자 수첩, 전자 서적 단말, 전자 번역기, 음성 입력 기기, 비디오 카메라, 디지털 스틸 카메라, 전기 면도기, 전자 레인지 등의 고주파 가열 장치, 전기 밥솥, 전기 세탁기, 전기 청소기, 온수기, 선풍기, 헤어드라이어, 에어컨디셔너, 가습기, 제습기 등의 공기 조절 설비, 식기 세척기, 식기 건조기, 의류 건조기, 이불 건조기, 전기 냉장고, 전기 냉동고, 전기 냉동 냉장고, DNA 보존용 냉동고, 손전등, 체인 톱 등의 공구, 연기 감지기, 투석 장치 등의 의료 기기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 또한, 유도등, 신호기, 벨트 컨베이어, 엘리베이터, 에스컬레이터, 산업용 로봇, 전력 저장 시스템, 전력의 평준화나 스마트 그리드를 위한 축전 장치 등의 산업 기기를 들 수 있다. 또한, 연료를 사용한 엔진이나, 비수계 2차 전지로부터의 전력을 사용한 전동기에 의하여 추진하는 이동체 등도 전자 기기의 범주에 포함되는 것으로 한다. 상기 이동체로서 예를 들어, 전기 자동차(EV), 내연 기관과 전동기를 아울러 갖는 하이브리드 자동차(HEV), 플러그-인 하이브리드 자동차(PHEV), 이들의 타이어 차륜이 무한 궤도로 바뀐 장궤(裝軌) 차량, 전동 어시스트 자전거를 포함하는, 원동기가 달린 자전거, 자동 이륜차, 전동 휠체어, 골프용 카트, 소형 또는 대형 선박, 잠수함, 헬리콥터, 항공기, 로켓, 인공 위성, 우주 탐사기, 혹성 탐사기, 우주선 등을 들 수 있다.
도 18의 (A)에 도시된 비디오 카메라는 제 1 하우징(1041), 제 2 하우징(1042), 표시부(1043), 조작 키(1044), 렌즈(1045), 접속부(1046) 등을 갖는다. 조작 키(1044) 및 렌즈(1045)는 제 1 하우징(1041)에 제공되고, 표시부(1043)는 제 2 하우징(1042)에 제공된다. 그리고, 제 1 하우징(1041)과 제 2 하우징(1042)은 접속부(1046)에 의하여 접속되고, 제 1 하우징(1041)과 제 2 하우징(1042) 사이의 각도는 접속부(1046)에 의하여 변경이 가능하다. 표시부(1043)에서의 영상을, 접속부(1046)에서의 제 1 하우징(1041)과 제 2 하우징(1042) 사이의 각도에 따라 전환하는 구성으로 하여도 좋다. 렌즈(1045)의 초점이 되는 위치에는 본 발명의 일 형태에 따른 촬상 장치를 구비할 수 있다.
도 18의 (B)에 도시된 휴대 전화는 하우징(1051)에 표시부(1052), 마이크로폰(1057), 스피커(1054), 카메라(1059), 입출력 단자(1056), 조작용 버튼(1055) 등을 갖는다. 카메라(1059)에는 본 발명의 일 형태에 따른 촬상 장치를 사용할 수 있다.
도 18의 (C)에 도시된 디지털 카메라는 하우징(1021), 셔터 버튼(1022), 마이크로폰(1023), 발광부(1027), 렌즈(1025) 등을 갖는다. 렌즈(1025)의 초점이 되는 위치에는 본 발명의 일 형태에 따른 촬상 장치를 구비할 수 있다.
도 18의 (D)에 도시된 휴대용 게임기는 하우징(1001), 하우징(1002), 표시부(1003), 표시부(1004), 마이크로폰(1005), 스피커(1006), 조작 키(1007), 스타일러스(1008), 카메라(1009) 등을 갖는다. 또한, 도 18의 (D)에 도시된 휴대용 게임기는 2개의 표시부(표시부(1003) 및 표시부(1004))를 갖고 있지만, 휴대용 게임기가 갖는 표시부의 수는 이에 한정되지 않는다. 카메라(1009)에는 본 발명의 일 형태에 따른 촬상 장치를 사용할 수 있다.
도 18의 (E)에 도시된 손목 시계형 정보 단말은 하우징(1031), 표시부(1032), 리스트 밴드(1033), 카메라(1039) 등을 갖는다. 표시부(1032)는 터치 패널이어도 좋다. 카메라(1039)에는 본 발명의 일 형태에 따른 촬상 장치를 사용할 수 있다.
도 18의 (F)에 도시된 휴대 정보 단말은 제 1 하우징(1011), 표시부(1012), 카메라(1019) 등을 갖는다. 표시부(1012)가 구비하는 터치 패널 기능에 의하여 정보의 입출력을 수행할 수 있다. 카메라(1019)에는 본 발명의 일 형태에 따른 촬상 장치를 사용할 수 있다.
또한, 본 발명의 일 형태에 따른 촬상 장치를 구비하고 있으면, 상술한 전자 기기에 특별히 한정되지 않는 것은 물론이다.
본 실시형태는 다른 실시형태의 기재와 적절히 조합할 수 있다.
10: 반도체 장치
20: 회로
21: 회로
30: 회로
40: 회로
41: 회로
50: 회로
51: 회로
60: 회로
70: 회로
80: 회로
90: 회로
101: 광전 변환 소자
102: 트랜지스터
103: 트랜지스터
104: 트랜지스터
105: 트랜지스터
106: 용량 소자
107: 트랜지스터
108: 광전 변환 소자
109: 트랜지스터
111: 트랜지스터
121: 용량 소자
122: 트랜지스터
123: 트랜지스터
124: 용량 소자
201: 배선
202: 배선
202a: 배선
202b: 배선
203: 배선
204: 배선
204a: 배선
204b: 배선
205: 배선
206: 배선
207: 배선
208: 배선
209: 배선
210: 배선
211: 배선
212: 배선
213: 배선
214: 배선
215: 배선
221: 배선
222: 배선
223: 배선
224: 배선
225: 배선
231: 배선
232: 배선
233: 배선
234: 배선
235: 배선
236: 배선
236_1: 배선
236_2: 배선
310: 시프트 레지스터
320: NAND
340: 버퍼 회로
410: 시프트 레지스터
420: NAND
440: 버퍼 회로
510: 클록드 인버터
511: 트랜지스터
512: 트랜지스터
513: 트랜지스터
514: 트랜지스터
520: 클록드 인버터
521: 트랜지스터
522: 트랜지스터
523: 트랜지스터
524: 트랜지스터
530: 인버터
531: 트랜지스터
532: 트랜지스터
610: 클록드 인버터
620: 클록드 인버터
630: 인버터
631: 트랜지스터
633: 트랜지스터
641: 트랜지스터
642: 트랜지스터
700: 촬상 장치
710: 광 검출부
720: 데이터 처리부
721: 회로
801: 트랜지스터
802: 트랜지스터
803: 포토다이오드
804: 트랜지스터
805: 트랜지스터
806: 트랜지스터
807: 트랜지스터
810: 반도체 기판
811: 소자 분리층
812: 불순물 영역
813: 절연층
814: 도전층
815: 측벽
816: 절연층
817: 절연층
818: 도전층
819: 배선
820: 절연층
821: 도전층
822: 절연층
823: 도전층
824: 산화물 반도체층
825: 도전층
826: 절연층
827: 도전층
828: 절연층
829: 절연층
830: 도전층
831: 배선
832: n형 반도체층
833: i형 반도체층
834: p형 반도체층
835: 절연층
836: 도전층
837: 배선
842: 불순물 영역
843: 절연층
844: 도전층
852: 불순물 영역
853: 절연층
854: 도전층
861: 불순물 영역
862: 도전층
900: 소자
901: 기판
902: 전극
903: 셀레늄계 반도체
904: 전극
905: 정공 주입 장벽층
1001: 하우징
1002: 하우징
1003: 표시부
1004: 표시부
1005: 마이크로폰
1006: 스피커
1007: 조작 키
1008: 스타일러스
1009: 카메라
1011: 하우징
1012: 표시부
1019: 카메라
1021: 하우징
1022: 셔터 버튼
1023: 마이크로폰
1025: 렌즈
1027: 발광부
1031: 하우징
1032: 표시부
1033: 리스트 밴드
1039: 카메라
1041: 하우징
1042: 하우징
1043: 표시부
1044: 조작 키
1045: 렌즈
1046: 접속부
1051: 하우징
1052: 표시부
1054: 스피커
1055: 버튼
1056: 입출력 단자
1057: 마이크로폰
1059: 카메라
1100: 층
1400: 층
1500: 절연층
1510: 차광층
1520: 유기 수지층
1530a: 컬러 필터
1530b: 컬러 필터
1530c: 컬러 필터
1540: 마이크로 렌즈 어레이
1550: 광학 변환층
1600: 지지 기판

Claims (16)

  1. 반도체 장치에 있어서,
    광전 변환 소자를 포함하는 제 1 회로;
    제 2 회로;
    제 3 회로; 및
    제 4 회로를 포함하고,
    상기 제 1 회로는 상기 광전 변환 소자에 입사되는 광의 광량에 따라 제 1 신호를 생성하는 기능과, 상기 제 1 회로가 리셋된 상태에 대응하는 제 2 신호를 생성하는 기능을 갖고,
    상기 제 2 회로는 상기 제 1 신호 및 상기 제 2 신호가 상기 제 1 회로로부터 상기 제 4 회로에 출력되는 것을 제어하는 기능을 갖고,
    상기 제 3 회로는, 정전류원으로서 기능시킴으로써, 상기 제 1 회로로부터 상기 제 4 회로에 출력되는 상기 제 2 신호의 생성을 제어하는 기능을 갖고,
    상기 제 4 회로는 상기 제 1 회로로부터 입력된 상기 제 1 신호와, 상기 제 1 신호의 입력 후에 상기 제 1 회로로부터 입력된 상기 제 2 신호의 차분을 산출하는 기능을 갖는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 4 회로는 용량 소자를 포함하고,
    상기 제 1 신호 및 상기 제 2 신호는 상기 용량 소자의 한쪽 전극에 입력되고,
    상기 용량 소자의 다른 쪽 전극의 전위는 상기 제 2 신호에 따라 변동되는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 회로는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 하나는 상기 광전 변환 소자와 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 다른 하나는 상기 제 2 트랜지스터의 게이트와 전기적으로 접속되는, 반도체 장치.
  4. 제 3 항에 있어서,
    상기 제 1 트랜지스터의 채널 형성 영역은 산화물 반도체를 포함하는, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 반도체 장치는 글로벌 셔터 방식으로 노광 및 판독을 수행하는 기능을 갖는, 반도체 장치.
  6. 제 1 항에 있어서,
    발광 소자를 더 포함하는, 반도체 장치.
  7. 촬상 장치에 있어서,
    제 1 항에 따른 반도체 장치를 포함하는 광 검출부; 및
    상기 광 검출부로부터의 신호에 기초하여 화상 데이터를 생성하는 기능을 갖는 데이터 처리부를 포함하는, 촬상 장치.
  8. 전자 기기에 있어서,
    제 7 항에 따른 촬상 장치; 및
    렌즈, 표시부, 조작 키, 및 셔터 버튼 중 어느 것을 포함하는, 전자 기기.
  9. 반도체 장치에 있어서,
    n행 m열의 매트릭스 형태로 배치되고 광전 변환 소자를 각각 포함하는 복수의 화소를 포함하는 제 1 회로(n 및 m은 1 이상의 자연수);
    n개의 제 1 배선을 포함하는 제 2 회로;
    n개의 제 2 배선을 포함하는 제 3 회로; 및
    제 4 회로를 포함하고,
    상기 복수의 화소 중 하나는 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 및 제 4 트랜지스터를 포함하고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 하나는 상기 광전 변환 소자와 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 다른 하나 및 상기 제 3 트랜지스터의 소스 및 드레인 중 하나는 상기 제 2 트랜지스터의 게이트와 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 하나는 상기 제 4 트랜지스터의 소스 및 드레인 중 하나와 전기적으로 접속되고,
    상기 제 3 트랜지스터의 게이트는 상기 n개의 제 2 배선 중 하나와 전기적으로 접속되고,
    상기 제 4 트랜지스터의 게이트는 상기 n개의 제 1 배선 중 하나와 전기적으로 접속되고,
    상기 제 3 회로는 제 5 트랜지스터를 포함하고,
    상기 제 5 트랜지스터의 게이트에 일정한 전위가 계속 공급되고,
    상기 제 4 회로는 용량 소자를 포함하고,
    상기 제 4 트랜지스터의 소스 및 드레인 중 다른 하나는 상기 용량 소자의 한쪽 전극과 전기적으로 접속되는, 반도체 장치.
  10. 제 9 항에 있어서,
    상기 복수의 화소 중 상기 하나는 상기 광전 변환 소자에 입사되는 광의 광량에 따라 제 1 신호를 생성하는 기능과, 상기 제 1 회로가 리셋된 상태에 대응하는 제 2 신호를 생성하는 기능을 갖고,
    상기 제 2 회로는 상기 제 1 신호 및 상기 제 2 신호가 상기 제 1 회로로부터 상기 제 4 회로에 출력되는 것을 제어하는 기능을 갖고,
    상기 제 3 회로는 상기 제 1 회로로부터 상기 제 4 회로에 출력되는 상기 제 2 신호의 생성을 제어하는 기능을 갖고,
    상기 제 4 회로는 상기 제 1 회로로부터 입력된 상기 제 1 신호와, 상기 제 1 신호의 입력 후에 상기 제 1 회로로부터 입력된 상기 제 2 신호의 차분을 산출하는 기능을 갖는, 반도체 장치.
  11. 제 9 항에 있어서,
    상기 제 1 트랜지스터의 채널 형성 영역은 산화물 반도체를 포함하는, 반도체 장치.
  12. 제 9 항에 있어서,
    상기 제 3 트랜지스터의 채널 형성 영역은 산화물 반도체를 포함하는, 반도체 장치.
  13. 제 9 항에 있어서,
    상기 반도체 장치는 글로벌 셔터 방식으로 노광 및 판독을 수행하는 기능을 갖는, 반도체 장치.
  14. 제 9 항에 있어서,
    상기 복수의 화소 각각에 제공되는 발광 소자를 더 포함하는, 반도체 장치.
  15. 촬상 장치에 있어서,
    제 9 항에 따른 반도체 장치를 포함하는 광 검출부; 및
    상기 광 검출부로부터의 신호에 기초하여 화상 데이터를 생성하는 기능을 갖는 데이터 처리부를 포함하는, 촬상 장치.
  16. 전자 기기에 있어서,
    제 15 항에 따른 촬상 장치; 및
    렌즈, 표시부, 조작 키, 및 셔터 버튼 중 어느 것을 포함하는, 전자 기기.

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