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KR102325201B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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KR102325201B1
KR102325201B1 KR1020150056843A KR20150056843A KR102325201B1 KR 102325201 B1 KR102325201 B1 KR 102325201B1 KR 1020150056843 A KR1020150056843 A KR 1020150056843A KR 20150056843 A KR20150056843 A KR 20150056843A KR 102325201 B1 KR102325201 B1 KR 102325201B1
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film
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김경선
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Abstract

반도체 소자의 제조에서, 기판 상에 마스크막 및 제1 박막을 형성하고, 상기 제1 박막을 사진 식각 공정을 통해 패터닝하여 1차 패턴을 형성하고, 상기 1차 패턴 표면 상에 실리콘 산화막을 형성하고, 상기 실리콘 산화막 표면 상에 실리콘을 포함하는 물질을 코팅하여 코팅막 패턴을 형성하고, 그리고 상기 1차 패턴, 상기 실리콘 산화막 및 코팅막 패턴을 포함하는 2차 패턴을 식각 마스크로 이용하여 상기 마스크막을 식각하여 마스크 패턴을 형성한다. 상기 방법에 의하면, 균일한 크기를 갖는 마스크 패턴을 형성할 수 있다.

Description

반도체 소자의 제조 방법 {METHODS OF MANUFACTURING SEMICONDUCTOR DEVICES}
본 발명은 반도체 소자의 제조 방법에 관한 것이다. 보다 상세하게, 본 발명은 규칙적으로 배열되는 미세 패턴들을 포함하는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자가 고도로 집적화되면서 규칙적으로 배열되는 미세 패턴들의 형성이 요구되고 있다. 이를 위하여, 다양한 패턴 형성 방법이 개발되고 있다.
본 발명의 일 과제는 균일한 크기를 갖고 규칙적으로 배열되는 미세 패턴들을 포함하는 반도체 소자의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법으로, 기판 상에 마스크막 및 제1 박막을 형성한다. 상기 제1 박막을 사진 식각 공정을 통해 패터닝하여 1차 패턴을 형성한다. 상기 1차 패턴 표면 상에 실리콘 산화막을 형성한다. 상기 실리콘 산화막 표면 상에 실리콘을 포함하는 물질을 코팅하여 코팅막 패턴을 형성한다. 그리고, 상기 1차 패턴, 상기 실리콘 산화막 및 코팅막 패턴을 포함하는 2차 패턴을 식각 마스크로 이용하여 상기 마스크막을 식각하여 마스크 패턴을 형성한다.
예시적인 실시예에 있어서, 상기 2차 패턴은 필러 형상 또는 콘택홀을 포함하는 막의 형상을 갖도록 형성될 수 있다.
예시적인 실시예에 있어서, 상기 코팅막 패턴을 형성하는 것은, 실리콘을 포함하는 물질을 스핀 코팅하여 코팅막을 형성하고, 그리고 상기 코팅막을 베이크하여 상기 실리콘을 포함하는 물질을 열적 플로우시켜 상기 실리콘 산화막 상에 부착시키는 것을 포함할 수 있다.
예시적인 실시예에 있어서, 상기 코팅막 패턴은 100 내지 200도의 유리 전이온도를 갖는 실리콘을 포함하는 물질을 사용하여 형성할 수 있다.
예시적인 실시예에 있어서, 상기 실리콘 산화막의 표면에는 -OH기가 포함되고 상기 코팅막의 실리콘이 상기 실리콘 산화막 표면의 -OH기에 결합되어 상기 코팅막 패턴이 형성될 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법으로, 기판 상에 제1 마스크막을 형성한다. 상기 제1 마스크막 상에, 연속적으로 배치되는 다각형의 각 꼭지점 부위에 배치되는 필러 형상의 제2 마스크를 형성한다. 상기 각 다각형의 중심 부위에 고립된 제1 요부가 생성되도록 상기 제2 마스크의 측벽 및 기판 상에 컨포멀하게 실리콘 산화막을 형성한다. 상기 제1 요부의 절곡된 측벽 부위가 라운드 되도록, 상기 실리콘 산화막의 제1 요부 측벽 상에 실리콘을 포함하는 물질을 코팅하여, 제2 요부 및 코팅막 패턴을 형성한다. 상기 제2 요부 내부를 채우는 제3 마스크를 형성한다. 상기 실리콘 산화막을 이방성으로 식각하여 실리콘 산화막 패턴, 코팅막 패턴 및 제3 마스크를 포함하는 제3 마스크 구조물을 형성한다. 그리고, 상기 제2 마스크 및 제3 마스크 구조물을 식각 마스크로 이용하여 상기 마스크막을 식각하여 제1 마스크를 형성한다.
예시적인 실시예에 있어서, 상기 코팅막 패턴을 형성하는 것은, 실리콘을 포함하는 물질을 스핀 코팅하여 코팅막을 형성하고, 상기 코팅막을 베이크하여 상기 실리콘을 포함하는 물질을 열적 플로우시켜 상기 실리콘 산화막의 제1 요부의 측벽에 접착시켜 상기 코팅막 패턴을 형성하는 것을 포함할 수 있다.
예시적인 실시예에 있어서, 상기 코팅막 패턴은 100 내지 200도의 유리 전이온도를 갖는 실리콘을 포함하는 물질을 사용하여 형성할 수 있다.
예시적인 실시예에 있어서, 상기 베이크는 150 내지 200도의 온도 범위에서 상기 실리콘을 포함하는 물질의 유리 전이온도보다 높은 온도에서 수행할 수 있다.
예시적인 실시예에 있어서, 상기 코팅막 패턴을 형성한 다음, 상기 접착되지 않은 코팅막을 현상 공정을 통해 제거할 수 있다.
예시적인 실시예에 있어서, 상기 실리콘 산화막의 표면에는 -OH기가 포함되고 상기 코팅막의 실리콘이 상기 실리콘 산화막 표면의 -OH기에 결합되어 상기 코팅막 패턴이 형성될 수 있다.
예시적인 실시예에 있어서, 상기 제2 마스크는 평면도에서 볼 때 제1 직경을 갖는 원형을 갖도록 형성될 수 있다.
예시적인 실시예에 있어서, 상기 코팅막 패턴은 상기 제2 요부가 상기 제2 마스크와 실질적으로 동일한 직경을 갖도록 형성될 수 있다.
예시적인 실시예에 있어서, 상기 제1 요부의 내부의 최소 폭은 상기 제2 마스크의 제1 직경의 1 내지 1.1배가 되도록 상기 실리콘 산화막이 형성될 수 있다.
예시적인 실시예에 있어서, 상기 제2 마스크를 형성하는 것은, 상기 제1 마스크막 상에 제2 마스크막을 형성하고, 사진 식각 공정을 통해 상기 제2 마스크막을 패터닝하는 것을 포함할 수 있다.
예시적인 실시예에 있어서, 상기 제2 마스크를 형성하는 것은, 상기 제1 마스크막 상에 희생막을 형성하고, 사진 식각 공정을 통해 상기 희생막을 패터닝하여 홀들을 포함하는 예비 희생막 패턴을 형성하고, 상기 홀들 내부에 제2 마스크를 형성하고, 그리고 상기 희생막을 제거할 수 있다.
예시적인 실시예에 있어서, 상기 제2 마스크 및 제3 마스크는 동일한 물질을 포함할 수 있다.
예시적인 실시예에 있어서, 상기 기판 상에 상기 제1 마스크 사이의 갭을 채우는 매립막을 형성하고, 상기 제1 마스크를 제거하여 홀을 포함하는 매립막을 형성하는 것을 더 포함할 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법으로, 기판 상에 제1 마스크막을 형성한다. 상기 제1 마스크막 상에, 연속적으로 배치되는 다각형의 각 꼭지점 부위에 배치되는 필러 형상의 제2 마스크를 형성한다. 상기 각 다각형의 중심 부위에 고립된 제1 요부가 생성되도록 상기 제2 마스크의 측벽 및 기판 상에 컨포멀하게 실리콘 산화막을 형성한다. 상기 제1 요부의 절곡된 측벽 부위가 라운드 되도록, 상기 실리콘 산화막의 제1 요부 측벽 상에 실리콘을 포함하는 물질을 코팅하여, 제2 요부 및 코팅막 패턴을 형성한다. 상기 제2 요부 내부를 채우는 제3 마스크를 형성한다. 상기 제2 마스크 상의 상기 실리콘 산화막을 식각하여 실리콘 산화막 패턴을 형성한다. 상기 제2 마스크 및 제3 마스크를 제거한다. 그리고, 상기 실리콘 산화막 패턴 및 코팅막 패턴을 식각 마스크로 사용하여 상기 마스크막을 식각하여 제1 마스크를 형성한다.
예시적인 실시예에 있어서, 상기 코팅막 패턴을 형성하는 것은, 실리콘을 포함하는 물질을 스핀 코팅하여 코팅막을 형성하고, 상기 코팅막을 베이크하여 상기 실리콘을 포함하는 물질을 열적 플로우시켜 상기 실리콘 산화막의 제1 요부의 측벽에 상기 코팅막 패턴을 형성하는 것을 포함할 수 있다.
예시적인 실시예에 있어서, 상기 코팅막 패턴은 100 내지 200도의 유리 전이온도를 갖는 실리콘을 포함하는 물질을 사용하여 형성할 수 있다.
본 발명에 의하면, 기판 상에 규칙적으로 배치되고, 미세하고 균일한 크기를 갖는 식각 마스크들을 형성할 수 있다. 그러므로, 상기 식각 마스크들을 이용하여 고집적도를 갖는 반도체 소자를 제조할 수 있다.
도 1a 내지 도 9a 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이고, 도 1b 내지 도 9b는 상기 반도체 소자의 제조 방법을 나타내는 평면도들이다.
도 1c 및 도 9c는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도 및 평면도이다.
도 1a 및 도 9d는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도 및 평면도이다.
도 10a 및 11a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이고, 도 10b 및 11b는 상기 반도체 소자의 제조 방법을 나타내는 평면도들이다.
도 12a, 13a, 14a, 15a 및 16a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이고, 도 12b, 13b, 14b, 15b 및 16b는 상기 반도체 소자의 제조 방법을 나타내는 평면도들이다.
도 17a 내지 도 22a 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이고, 도 17b 내지 도 22b는 상기 반도체 소자의 제조 방법을 나타내는 평면도들이다.
도 17c는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 평면도이다.
도 17d는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 평면도이다.
도 23 내지 도 34은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도 및 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1a 내지 도 9a 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이고, 도 1b 내지 도 9b는 상기 반도체 소자의 제조 방법을 나타내는 평면도들이다.
도 1b 내지 도 9b는 평면도들이고, 도 1a 내지 도 9a는 도 1b 내지 도 9b의 I-I'의 단면도들이다. 상기 반도체 소자는 규칙적으로 배열되는 필러 형상의 제1 마스크를 포함할 수 있다.
도 1c 및 9c는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도 및 평면도이다. 도 1d 및 9d는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도 및 평면도이다.
도 1a 및 1b를 참조하면, 기판(100) 상에 하부막(102)을 형성한다. 상기 하부막(102) 상에 제1 마스크막(104), 제1 식각 저지막(106), 제2 마스크막(108), 제2 식각 저지막(110), 하부 반사 방지 코팅막(117, BARC, bottom antireflective coating)을 형성한다. 상기 하부 반사 방지 코팅막(117) 상에 포토레지스트 패턴들(114)을 형성한다.
기판(100)은 예를 들면, 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판, 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등과 같은 반도체 기판을 사용할 수 있다.
상기 하부막(102)은 상기 제1 마스크를 이용하여 식각되어 패턴으로 변환되는 식각 대상막일 수 있다. 예시적인 실시예에서, 식각하는 대상이 기판(100)일 수 있으며, 이 경우에는 상기 하부막은 형성되지 않을 수 있다. 예시적인 실시예들에 있어서, 상기 하부막(102)은 실리콘 산화물과 같은 절연 물질, 폴리실리콘과 같은 반도체 물질 또는 금속, 금속 질화물, 금속 실리사이드, 금속 실리사이드 질화막과 같은 도전 물질을 포함하도록 형성될 수 있다.
상기 제1 마스크막(104)은 하부막을 식각하기에 적합한 물질로 형성될 수 있다. 즉, 상기 제1 마스크막(104)은 상기 하부막(102)과 높은 식각 선택비를 갖는 물질로 형성될 수 있다. 그러므로, 상기 제1 마스크막(104)은 상기 하부막(102)에 따라 다른 물질로 형성될 수 있다.
일 예로, 상기 제1 마스크막(104)은 실리콘 질화막, 실리콘 산 질화막, 실리콘 산화막, 비정질 탄소막 등을 포함할 수 있다. 상기 비정질 탄소막의 경우, 스핀 코팅 공정을 통해 형성할 수 있다. 상기 실리콘 질화막, 실리콘 산 질화막, 실리콘 산화막은 화학기상 증착 공정을 통해 형성할 수 있다.
상기 제1 식각 저지막(106)은 상기 제2 마스크막(108)과 높은 식각 선택비를 갖는 물질로 형성하여, 상기 제2 마스크막(108)의 식각 정지막으로 제공될 수 있다. 상기 제1 식각 저지막(106)은 반사 방지막의 기능을 할 수 있다. 상기 제1 식각 저지막(106)은 예를들어, 실리콘 산 질화물, 실리콘 질화물 등을 포함할 수 있다.
상기 제2 마스크막(108)은 스핀온 하드마스크막(SOH, spin on hard mask)을 포함할 수 있으며, 예를들어, 실리콘계 스핀온 하드마스크막 또는 탄소계 스핀온 하드마스크막일 수 있다.
상기 탄소계 스핀온 하드마스크막은 비정질 탄소막일 수 있다. 상기 비정질 탄소막은 스핀 코팅 (spin coating) 공정을 통해 페닐, 벤젠, 또는 나프탈렌과 같은 방향족 환을 포함하는 탄화수소 화합물 또는 그 유도체로 이루어지는 유기 화합물층을 형성하고, 이를 베이크하는 공정을 통해 형성할 수 있다.
상기 제2 식각 저지막(110)은 실리콘 산화물과 식각 선택비를 갖는 물질로 형성할 수 있다. 상기 제2 식각 저지막(110)은 반사 방지막의 기능을 할 수 있다. 상기 제2 식각 저지막(110)은 예를들어, 실리콘 산 질화물, 실리콘 질화물 등을 포함할 수 있다.
상기 포토레지스트 패턴들(114)은 사진 공정을 통해 형성할 수 있다. 상기 포토레지스트 패턴들(114)은 각각 필러 형상을 가지면서 규칙적으로 배열될 수 있다. 상기 각각의 포토레지스트 패턴들(114)은 평면도에서 볼 때 실질적으로 원형을 갖도록 형성될 수 있다.
상기 포토레지스트 패턴들(114)은 연속적으로 배치되는 다각형의 각 꼭지점 부위에 각각 배치될 수 있다. 예시적인 실시예에서, 상기 다각형은 각 변이 동일한 길이를 갖는 사각형, 오각형, 육각형 등일 수 있다. 상기 포토레지스트 패턴들(114)의 배열은 최종적으로 형성되는 제1 마스크의 배열에 따라 결정될 수 있다.
예시적인 실시예에서, 도 1b에 도시된 것과 같이, 상기 각 포토레지스트 패턴들(114)은 연속적으로 배치되는 정사각형의 꼭지점에 각각 위치할 수 있다. 상기 정사각형의 한 변은 제1 방향으로 연장될 수 있다. 즉, 상기 포토레지스트 패턴들(114)은 제1 방향 및 상기 제1 방향과 수직하는 제2 방향으로 나란하게 배열될 수 있다.
예시적인 실시예에서, 도 1c에 도시된 것과 같이, 상기 각 포토레지스트 패턴들(114)은 연속적으로 배치되는 마름모의 꼭지점에 각각 위치할 수 있다. 상기 마름모의 한 변은 상기 제1 방향에 대해 사선인 제3 방향으로 연장될 수 있다. 즉, 상기 포토레지스트 패턴들(114)은 상기 제3 방향으로 나란하게 배열될 수 있다.
예시적인 실시예에서, 도 1d에 도시된 것과 같이, 상기 각 포토레지스트 패턴들(114)은 연속적으로 배치되는 정육각형의 꼭지점에 각각 위치할 수 있다.
이하에서는, 도 1b에 도시된 것과 같이, 상기 포토레지스트 패턴(114)이 연속적으로 배치되는 정사각형의 꼭지점에 배치되는 경우에 대해서 설명한다.
도 2a 및 2b를 참조하면, 상기 포토레지스트 패턴들(114)을 식각 마스크로 사용하여 상기 제1 식각 저지막(106)이 노출되도록 상기 하부 반사 방지 코팅막(117), 제2 식각 저지막(110) 및 제2 마스크막(108)을 차례로 식각한다. 이 후, 상기 포토레지스트 패턴(114) 및 하부 반사 방지 코팅막(117)을 제거한다. 따라서, 제2 마스크(108a) 및 제2 식각 저지막 패턴(110a)이 적층된 제2 마스크 구조물(111)을 형성한다.
상기 포토레지스트 패턴들(114) 및 하부 반사 방지 코팅막(117)은 에싱 및 스트립 공정을 통해 제거할 수 있다.
상기 제2 마스크 구조물들(111)은 상기 포토레지스트 패턴들(114)과 동일한 형상 및 배열을 가질 수 있다. 이하의 설명에서, 하나의 정사각형의 꼭지점에 배치되는 제2 마스크 구조물들(111)을 각각 마스크①, 마스크②, 마스크③ 및 마스크④라고 한다. 상기 마스크①과 마스크②는 상기 제1 방향으로 이웃하고, 상기 마스크①과 마스크③은 상기 제2 방향으로 이웃하고, 상기 마스크①과 마스크④는 상기 제3 방향으로 이웃하는 것으로 설명한다.
도 3a 및 3b를 참조하면, 상기 제2 마스크 구조물들(111)의 표면 및 상기 제1 식각 저지막(106) 표면을 따라 컨포멀하게 실리콘 산화막(112)을 형성한다. 상기 실리콘 산화막(112)은 원자층 적층 방법 또는 화학 기상 증착법을 통해 형성할 수 있고, 바람직하게는, 원자층 적층 방법으로 형성할 수 있다.
상기 제1 및 제2 방향으로 이웃하는 제2 마스크 구조물들(111) 측벽에 형성되는 실리콘 산화막(112)은 서로 접촉할 수 있다. 따라서, 상기 제3 방향으로 이웃하는 제2 마스크 구조물들(111) 사이에는 고립된 제1 요부(113)가 형성될 수 있다. 즉, 상기 제1 방향으로 서로 이웃하는 상기 마스크①과 마스크②의 표면 상에 형성되는 실리콘 산화막(112) 및 상기 제2 방향으로 서로 이웃하는 상기 마스크①과 마스크③의 실리콘 산화막(112)이 서로 접촉할 수 있다. 따라서, 상기 제3 방향으로 서로 이웃하는 마스크①과 마스크④ 사이에 상기 제1 요부(113)가 형성될 수 있다.
상기 제1 요부(113)는 평면도에서 볼 때 원형을 갖지 않을 수 있다. 기 제1 요부(113)는 평면도에서 볼 때 다각형의 형상을 가질 수 있으며, 상기 실리콘 산화막(112)이 서로 접촉하는 부위는 상기 다각형의 꼭지점에 해당될 수 있다.
예시적인 실시예에서, 도 3b에 도시된 것과 같이, 상기 제1 요부(113)는 평면도에서 볼 때 마름모의 형상을 가질 수 있으며, 상기 실리콘 산화막(112)이 서로 접촉되는 부위는 상기 마름모의 꼭지점 부위가 될 수 있다.
예시적인 실시예에서, 평면도에서 볼 때, 상기 제1 요부(113) 내부의 최소 폭은 상기 제2 마스크 구조물(111)의 직경의 1 내지 1.1배가 될 수 있다.
도 4a 및 4b를 참조하면, 상기 실리콘 산화막(112) 상에 실리콘을 포함하는 코팅막(115)을 형성한다. 도 4a에는 도 4b의 I-I'의 단면 및 II-II'의 단면이 각각 도시된다.
상기 코팅막(115)은 스핀 코팅 공정을 통해 형성할 수 있다. 상기 코팅막(115)은 상기 실리콘 산화막(112) 사이의 제1 요부(113a) 부위를 채우면서 상기 실리콘 산화막(112) 상부면을 덮도록 형성될 수 있다. 상기 코팅막(115)은 100 내지 200도의 유리 전이온도를 가질 수 있다. 예시적인 실시예에서, 상기 코팅막(115)은 유기실란계 중합체 및 용매를 포함하는 조성물을 포함할 수 있다.
상기 코팅막(115)을 베이크한다.
상기 베이크 공정은 상기 코팅막(115)의 유리 전이온도보다 높은 온도에서 수행할 수 있다. 예시적인 실시예에서, 상기 베이크 공정은 150 내지 250도의 온도에서 수행할 수 있다.
상기 베이크 공정을 수행하면, 상기 코팅막(115)은 열적으로 플로우될 수 있다. 또한, 상기 실리콘 산화막(112) 표면 상에 위치하는 코팅막(115a)은 상기 실리콘 산화막(112) 표면과 반응하여 상기 실리콘 산화막(112)상에 접착될 수 있다. 즉, 상기 실리콘 산화막(112)의 표면 프로파일을 따라 상기 코팅막(115)이 접착될 수 있다. 구체적으로, 상기 실리콘 산화막(112) 표면의 -OH기와 상기 코팅막(115)에 포함된 실리콘이 결합됨으로써 상기 코팅막(115)이 상기 실리콘 산화막(112) 표면 상에 화학적으로 접착될 수 있다.
이 때, 상기 제1 요부(113)에서 상기 실리콘 산화막(112)이 서로 접촉하고 있는 부위에서는 3차원 효과에 의해 상기 코팅막(115)과 상기 실리콘 산화막(112)이 접촉되는 표면이 증가하게 된다. 따라서, 상기 부위에서 상기 코팅막은 다른 부위의 코팅막보다 더 두껍게 접착될 수 있다. 예시적인 실시예에서, 상기 실리콘 산화막에 접착된 코팅막(115a)은 상기 실리콘 산화막과 실질적으로 동일한 절연 특성 및 식각 특성을 가질 수 있다.
도 5a 및 5b를 참조하면, 현상 공정을 통해 상기 접착되지 않은 코팅막을 제거하여 코팅막 패턴(116a)을 형성한다.
예시적인 실시예에서, 상기 현상 공정은 유기 현상액을 사용하여 수행할 수 있다. 상기 유기 현상액은 예를들어, 엔-부틸 아세테이트(nBA), 메톡시 프로판올 아세트산(PGMEA), 1-메톡시-2-프로판올(PGME) 등을 들 수 있다.
상기 코팅막 패턴(116a)은 상기 실리콘 산화막 표면 상에 형성될 수 있다. 상기 코팅막(116)의 리플로우에 의해, 상기 코팅막 패턴(116a)은 상기 실리콘 산화막에서 상부로 돌출되는 기둥 부위의 측벽에 더 두껍게 접착될 수 있으며, 특히, 상기 제1 요부(113)내에서 상기 실리콘 산화막(112)이 서로 접촉하고 있는 부위에서는 상기 코팅막(116)의 접촉면이 증가되어 가장 두껍게 접착될 수 있다.
이와 같이, 상기 실리콘 산화막(112) 상에 상기 코팅막 패턴(116a)이 형성됨에 따라, 상기 제1 요부(113)의 형상이 변형되어 제2 요부(113a)가 형성된다. 상기 제2 요부(113a)는 평면도에서 볼 때 원형을 가질 수 있다. 즉, 상기 제1 요부(113)에서 절곡된 측벽 부위에 상기 코팅막 패턴(116a)이 형성됨으로써, 상기 절곡된 측벽 부위가 라운드될 수 있다. 상기 제2 요부(113a)는 상기 제2 마스크 구조물(111)과 실질적으로 동일한 직경을 갖도록 형성될 수 있다.
도 6a 및 6b를 참조하면, 상기 제2 요부(113a) 내부를 완전히 채우면서 상기 코팅막 패턴(116a) 및 실리콘 산화막(112) 상에 제3 마스크막(118)을 형성한다. 상기 제3 마스크막(118)은 상기 제2 마스크(108a)와 실질적으로 동일한 물질을 포함할 수 있다. 즉, 상기 제3 마스크막(118)은 스핀온 하드마스크막을 포함할 수 있으며, 예를들어, 실리콘계 스핀온 하드마스크막 또는 탄소계 스핀온 하드마스크막일 수 있다.
도 7a 및 7b를 참조하면, 상기 제2 마스크(108a)가 상부면에 노출되도록 평탄화 공정을 수행하여, 상기 제3 마스크막(118), 실리콘 산화막(112) 및 제2 식각 저지막 패턴(110a)을 차례로 제거한다. 상기 평탄화 공정은 에치백 공정 및/또는 화학기계적 연마 공정을 포함할 수 있다.
상기 평탄화 공정을 수행하면, 상기 제2 마스크(108a), 실리콘 산화막 패턴(112a) 및 제3 마스크(118a)가 각각 형성된다.
상기 제2 마스크(108a)는 상기 포토레지스트 패턴들(114, 도 1)에 의해 전사되어 형성된 것이므로, 상기 포토레지스트 패턴들(114)과 동일한 배열을 가질 수 있다. 예를들어, 상기 정사각형의 각 꼭지점에 상기 제2 마스크(108a)가 위치할 수 있다.
상기 실리콘 산화막 패턴(112a)은 상기 제2 마스크들(108a) 측벽 및 상기 제1 식각 저지막(106)의 표면을 따라 형성될 수 있다. 또한, 상기 실리콘 산화막 패턴(112a)에는 요부를 포함하고 있다.
상기 제3 마스크(118a)는 상기 실리콘 산화막 패턴(112a)의 요부 내부를 채우도록 형성될 수 있다. 도시된 것과 같이, 상기 제2 마스크(108a)가 상기 정사각형의 각 꼭지점에 위치하는 경우, 상기 제3 마스크(118a)는 상기 정사각형 내부의 중심 부위에 위치할 수 있다.
도 8a 및 8b를 참조하면, 상기 노출된 실리콘 산화막 패턴(112a)을 이방성으로 식각한다. 이 때, 상기 제3 마스크(118a) 하부에 형성되는 실리콘 산화막 패턴(112a)은 남아있게 된다. 따라서, 상기 실리콘 산화막 패턴(112a), 코팅막 패턴(116a) 및 제3 마스크(118a)가 적층된 제3 마스크 구조물(120)이 형성된다.
또한, 상기 제2 마스크(108a) 및 상기 제3 마스크 구조물(120)은 실질적으로 동일한 직경을 갖는 필러 형상을 가질 수 있다. 상기 제2 마스크(108a) 및 제3 마스크 구조물(120) 사이는 서로 이격될 수 있다.
도 9a 및 9b를 참조하면, 상기 제2 마스크(108a) 및 제3 마스크 구조물(120)을 식각 마스크로 사용하여 상기 제1 식각 저지막(106) 및 제1 마스크막(104)을 식각한다. 따라서, 필러 형상을 갖는 제1 마스크들(104a, 104b)을 형성할 수 있다. 상기 제1 식각 저지막(106)은 제거될 수 있다.
상기 제1 마스크들(104a, 104b)은 상기 제2 마스크(108a)에 의해 전사되어 형성된 것(104a)과 상기 제3 마스크 구조물(120)에 의해 전사되어 형성된 것(104b)을 각각 포함한다. 그러나, 상기 제2 마스크(108a)에 의해 전사되어 형성된 제1 마스크들(104a)과 상기 제3 마스크 구조물(120)에 의해 전사되어 형성된 제1 마스크들(104b)은 실질적으로 동일한 형상 및 크기를 가질 수 있다. 따라서, 균일하고 미세한 크기를 갖는 상기 제1 마스크들(104a, 104b)을 형성할 수 있다.
예시적인 실시예에서, 도 9b에 도시된 것과 같이, 상기 제1 마스크들(104a, 104b)은 연속하는 각 정사각형의 꼭지점 및 상기 정사각형의 중심 부위에 각각 배치될 수 있다. 상기 정사각형의 한 변은 상기 제1 방향으로 연장될 수 있다.
예시적인 실시예에서, 도 1c를 참조로 설명한 것과 같이, 포토레지스트 패턴(114)을 배치한 다음, 도 2a 내지 도 9a를 참조로 설명한 공정들을 동일하게 수행할 수 있다. 이 경우에는, 도 9c에 도시된 것과 같이, 상기 제1 마스크들(104a, 104b)은 연속하는 마름모들의 각 꼭지점 및 상기 마름모들의 중심 부위에 배치될 수 있다. 상기 마름모의 한 변은 상기 제3 방향으로 연장될 수 있다.
예시적인 실시예에서, 도 1d를 참조로 설명한 것과 같이, 포토레지스트 패턴(114)을 배치한 다음, 도 2a 내지 도 9a를 참조로 설명한 공정들을 동일하게 수행할 수 있다. 이 경우에는, 도 9d에 도시된 것과 같이, 상기 제1 마스크들(104a, 104b)은 연속하는 각 정육각형의 꼭지점 및 상기 정육각형의 중심 부위에 각각 배치될 수 있다.
이 후, 도시하지는 않았지만, 상기 제1 마스크들(104a, 104b)을 식각 마스크로 이용하여 상기 하부막을 식각하여 필러 형상을 갖는 패턴을 형성하는 공정을 더 수행할 수 있다.
예시적인 실시예에서, 도시하지는 않았지만, 상기 제1 마스크들에 대해 추가적인 공정들을 수행하여, 홀들을 포함하는 마스크 패턴을 형성할 수도 있다. 상기 홀들은 제1 마스크들(104a, 104b)부위에 형성될 수 있다. 구체적으로, 상기 제1 마스크들(104a, 104b) 사이의 갭을 매립하는 매립막을 형성하고, 상기 제1 마스크들(104a, 104b)의 상부면이 노출되도록 상기 매립막을 평탄화하고, 상기 제1 마스크들(104a, 104b)을 제거함으로써, 상기 홀들을 포함하는 마스크 패턴을 형성할 수 있다.
도 10a 및 11a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이고, 도 10b 및 11b는 상기 반도체 소자의 제조 방법을 나타내는 평면도들이다.
상기 반도체 소자는 규칙적으로 배열되는 홀들을 포함하는 패턴을 포함할 수 있다.
도 1a 내지 도7b를 참조로 설명한 공정들을 동일하게 수행하여, 도 7a 및 도 7b에 도시된 구조를 형성한다.
도 10a 및 10b를 참조하면, 상기 노출된 제2 마스크(108a) 및 제3 마스크(118a)를 식각한다. 따라서, 상기 제1 식각 저지막(106) 상에는 상기 실리콘 산화막 패턴(112a) 및 코팅막 패턴(116a)이 남아있게 된다. 상기 실리콘 산화막 패턴(112a)에서 상기 제2 마스크(108a)가 제거된 부위에는 제1 홀들(122)이 형성될 수 있다. 또한, 상기 실리콘 산화막 패턴(112a)에서 상기 제3 마스크(118a)가 제거된 부위는 요부(113b)가 형성될 수 있다. 상기 실리콘 산화막 패턴(112a)은 평면도에서 볼 때 링들이 서로 연결된 형상을 가질 수 있다.
도 11a 및 11b를 참조하면, 상기 실리콘 산화막 패턴(112a)의 요부 저면이 제거되도록 상기 실리콘 산화막 패턴(112a)을 이방성으로 식각하여 제2 실리콘 산화막 패턴(도시안됨)을 형성한다. 상기 재2 실리콘 산화막 패턴이 식각된 부위에는 제2 홀들(도시안됨)이 형성될 수 있다.
계속하여, 상기 제2 실리콘 산화막 패턴을 식각 마스크로 사용하여 상기 제1 식각 저지막(106) 및 제1 마스크막(104)을 차례로 식각한다. 따라서, 제3 및 제4 홀들(124a, 124b)을 포함하는 제1 마스크(105)를 형성할 수 있다. 상기 제3 홀들(124a)은 상기 제1 홀들(122) 아래에 형성되고, 상기 제4 홀들(124b)은 상기 제2 홀들 아래에 형성될 수 있다.
예시적인 실시예에서, 도시하지는 않았지만, 상기 제1 마스크(105)에 대해 추가적인 공정들을 수행하여, 필러들을 포함하는 마스크 패턴을 형성할 수도 있다. 상기 마스크 패턴은 상기 제3 및 제4 홀(124a, 124b) 부위에 형성될 수 있다. 구체적으로, 상기 제1 마스크들(105)의 제3 및 제4 홀(124a, 124b) 부위에 매립막을 형성하고, 상기 제1 마스크들(105)의 상부면이 노출되도록 상기 매립막을 평탄화하고, 상기 제1 마스크들(105)을 제거함으로써, 상기 필러들을 포함하는 마스크 패턴을 형성할 수 있다.
또한, 도시하지는 않았지만, 상기 제1 마스크들(105)을 식각 마스크로 이용하여 상기 하부막을 식각하여 패턴을 형성하는 공정을 더 수행할 수 있다.
도 12a, 13a, 14a, 15a 및 16a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이고, 도 12b, 13b, 14b, 15b 및 16b는 상기 반도체 소자의 제조 방법을 나타내는 평면도들이다.
상기 반도체 소자는 규칙적으로 배열되는 홀들을 포함하는 패턴을 포함할 수 있다.
도 1a 내지 도3b를 참조로 설명한 공정들을 동일하게 수행하여, 도 3a 및 도 3b에 도시된 구조를 형성한다.
도 12a 및 12b를 참조하면, 상기 실리콘 산화막(112) 상에 상기 제2 마스크 구조물들(111) 사이의 제1 요부(113) 내부를 완전하게 채우도록 제3 마스크막(118)을 형성한다. 상기 제3 마스크막(118)은 상기 제2 마스크(108a)와 실질적으로 동일한 물질을 포함할 수 있다. 즉, 상기 제3 마스크막(118)은 스핀온 하드마스크막을 포함할 수 있으며, 예를들어, 실리콘계 스핀온 하드마스크막 또는 탄소계 스핀온 하드마스크막일 수 있다.
도 13a 및 13b를 참조하면, 평탄화 공정을 수행하여, 상기 제2 마스크(108a)가 상부면에 노출되도록 상기 제3 마스크막(118) 및 제2 식각 저지막 패턴(110a)을 차례로 식각한다. 상기 평탄화 공정은 에치백 공정 및/또는 화학기계적 연마 공정을 포함할 수 있다. 상기 평탄화 공정을 수행하면, 상기 제2 마스크(108a) 및 제3 마스크(도시안됨)의 상부면이 노출된다.
이 후, 상기 제2 및 제3 마스크를 제거한다. 따라서, 상기 제2 및 제3 마스크가 제거된 부위에는 제1 홀들(130a) 및 요부가 각각 형성된다.
이 후, 상기 실리콘 산화막 패턴을 이방성으로 식각하여, 제2 실리콘 산화막 패턴(112b)을 형성한다. 상기 실리콘 산화막 패턴(112b)의 제거된 부위에는 제2 홀들(130b)이 형성된다. 예시적인 실시예에서, 상기 제2 홀들(130b)은 평면도에서 볼 때 마름모의 형상을 가질 수 있다.
도 14a 및 14b를 참조하면, 상기 제2 실리콘 산화막 패턴(112b) 상에 실리콘을 포함하는 코팅막(131)을 형성하고, 상기 코팅막을 베이크한다. 상기 코팅막(131)의 형성 및 베이크 공정은 도 4a 및 4b를 참조로 설명한 것과 동일할 수 있다.
상기 베이크 공정을 수행하면, 상기 제2 실리콘 산화막 패턴(112b) 표면 상에 위치하는 코팅막(131a)은 상기 제2 실리콘 산화막 패턴(112b) 표면과 반응하여 상기 제2 실리콘 산화막 패턴(112b) 상에 접착될 수 있다. 즉, 상기 제2 실리콘 산화막 패턴(112b) 의 표면 프로파일을 따라 상기 코팅막(131a)이 접착될 수 있다. 구체적으로, 상기 코팅막(131a)은 상기 제2 실리콘 산화막 패턴(112b) 표면의 -OH기와 상기 코팅막(131)에 포함된 실리콘이 결합됨으로써 형성될 수 있다. 또한, 상기 실리콘 산 질화물, 실리콘 질화물을 포함하는 상기 제1 식각 저지막(106) 상에는 상기 코팅막(131)이 거의 접착되지 않을 수 있다.
이 때, 상기 제2 홀들 내에서 상기 제2 실리콘 산화막 패턴(112a)이 서로 접촉하고 있는 부위에서는 3차원 효과에 의해 상기 코팅막(131)과 상기 제2 실리콘 산화막 패턴(112a)이 접촉되는 표면이 증가하게 된다. 따라서, 상기 부위에서 상기 코팅막은 다른 부위의 코팅막보다 더 두껍게 접착될 수 있다.
도 15a 및 15b를 참조하면, 현상 공정을 통해 상기 접착되지 않은 코팅막(131)을 제거하여 코팅막 패턴(132)을 형성한다.
예시적인 실시예에서, 상기 현상 공정은 유기 현상액을 사용하여 수행할 수 있다. 상기 유기 현상액은 예를들어, 엔-부틸 아세테이트(nBA), 메톡시 프로판올 아세트산(PGMEA), 1-메톡시-2-프로판올(PGME) 등을 들 수 있다.
상기 코팅막 패턴(132)은 상기 제2 실리콘 산화막 패턴 표면 상에 형성될 수 있다. 상기 코팅막의 리플로우에 의해, 상기 코팅막 패턴은 상기 실리콘 산화막에서 상부로 돌출되는 기둥 부위의 측벽에 더 두껍게 접착될 수 있으며, 특히, 상기 제2 홀(113)내에서 상기 실리콘 산화막(112)이 서로 접촉하고 있는 부위에서는 상기 코팅막의 접촉면이 증가되어 가장 두껍게 접착될 수 있다.
상기 코팅막 패턴(132)이 형성됨으로써, 상기 제1 및 제2 홀들(130a, 130b)은 형상이 변화하여 각각 제3 및 제4 홀(130c, 130d)이 된다. 상기 제3 홀들(130c)은 상기 제1 홀들(130a)에 비해 내부 폭이 좁을 수 있다. 상기 제4 홀들(130d)은 평면도에서 볼 때 원형을 가질 수 있다. 또한, 상기 제3 및 제4 홀(130c, 130d)은 실질적으로 동일한 내부 폭을 가질 수 있다.
도 16a 및 16b를 참조하면, 상기 제3 및 제4 홀(130c, 130d)을 포함하는 상기 제2 실리콘 산화막 패턴(112b) 및 코팅막 패턴(132)을 식각 마스크로 사용하여 제1 식각 저지막(106) 및 제1 마스크막(104)을 식각한다. 따라서, 규칙적으로 배열되는 홀들(134)을 포함하는 제1 마스크들(136)이 형성될 수 있다.
또한, 도시하지는 않았지만, 상기 제1 마스크들(136)을 식각 마스크로 이용하여 상기 하부막(102)을 식각하여 패턴을 형성하는 공정을 더 수행할 수 있다.
도 17a 내지 도 22a 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이고, 도 17b 내지 도 22b는 상기 반도체 소자의 제조 방법을 나타내는 평면도들이다.
도 17c는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 평면도이다. 도 17d는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 평면도이다.
도 17a 내지 도 22a는 단면도들이고, 도 17b 내지 도 22b는 평면도들이다. 상기 반도체 소자는 규칙적으로 배열되는 필러 형상의 제1 마스크들을 포함할 수 있다.
도 17a 및 17b를 참조하면, 기판(100) 상에 하부막(102)을 형성한다. 상기 하부막(102) 상에 제1 마스크막(104), 제1 식각 저지막(106), 제2 마스크막(108), 제2 식각 저지막(110), 제3 마스크막(200), 제3 식각 저지막(202), 하부 반사 방지 코팅막(204, BARC, bottom antireflective coating)을 형성한다. 상기 하부 반사 방지 코팅막(204) 상에 포토레지스트 패턴들(206)을 형성한다.
상기 하부막(102)은 식각 대상막일 수 있다. 상기 제1 마스크막(104)은 하부막(102)과의 식각 선택비를 갖는 물질로 형성될 수 있다.
상기 제1 식각 저지막(106)은 상부의 제2 마스크막(108)과 식각 선택비를 갖는 물질로 형성할 수고, 상기 제2 식각 저지막(110)은 상기 제3 마스크막(200)과 식각 선택비를 갖는 물질로 형성할 수 있고, 상기 제3 식각 저지막(202)은 실리콘 산화물과의 식각 선택비를 갖는 물질로 형성할 수 있다. 예시적인 실시예에서, 상기 제1 내지 제3 식각 저지막(106, 110, 202)은 실리콘 산 질화물, 실리콘 질화물 등을 포함할 수 있다.
상기 제2 및 제3 마스크막(108, 200)은 스핀온 하드마스크막을 포함할 수 있으며, 예를들어, 실리콘계 스핀온 하드마스크막 또는 탄소계 스핀온 하드마스크막일 수 있다. 상기 탄소계 스핀온 하드마스크막은 비정질 탄소막일 수 있다.
상기 제3 마스크막(200)은 제2 마스크를 형성하기 위한 희생막으로 제공될 수있다.
상기 포토레지스트 패턴(206)은 사진 공정을 통해 형성할 수 있다. 상기 포토레지스트 패턴(206)은 규칙적으로 홀들(208)이 배열된 형상을 가질 수 있다.
예시적인 실시예에서, 도 17b에 도시된 것과 같이, 상기 포토레지스트 패턴(206)에 포함되는 홀들(208)은 연속적으로 배치되는 정사각형의 꼭지점에 각각 위치할 수 있다. 상기 정사각형의 한 변은 제1 방향으로 연장될 수 있다. 즉, 상기 포토레지스트 패턴들(206)은 제1 방향 및 상기 제1 방향과 수직하는 제2 방향으로 나란하게 배열될 수 있다.
예시적인 실시예에서, 도 17c에 도시된 것과 같이, 상기 포토레지스트 패턴들(206)에 포함되는 홀들(208)은 연속적으로 배치되는 마름모의 꼭지점에 각각 위치할 수 있다. 상기 마름모의 한 변은 상기 제1 방향에 대해 사선인 제3 방향으로 연장될 수 있다. 즉, 상기 포토레지스트 패턴들(114)은 상기 제1 방향에 대해 사선인 제3 방향으로 나란하게 배열될 수 있다.
예시적인 실시예에서, 도 17d에 도시된 것과 같이, 상기 각 포토레지스트 패턴들(206)에 포함되는 홀들(208)은 연속적으로 배치되는 정육각형의 꼭지점에 각각 위치할 수 있다.
이하에서는, 상기 포토레지스트 패턴(206)에 포함되는 홀들(208)이 제1 및 제2 방향으로 나란하게 배열된 것에 대해서 설명한다.
도 18a 및 18b를 참조하면, 상기 포토레지스트 패턴(206)을 식각 마스크로 사용하여 상기 제2 식각 저지막(110)이 노출되도록 상기 하부 반사 방지 코팅막(204), 제3 식각 저지막(202) 및 제3 마스크막(200)을 차례로 식각한다. 이 후, 상기 포토레지스트 패턴(206) 및 하부 반사 방지 코팅막(204)을 제거한다. 따라서, 제3 마스크(200a) 및 제3 식각 저지막 패턴(202a)이 적층된 제3 마스크 구조물(203)을 형성한다.
상기 제3 마스크 구조물(203)에는 홀들(210)이 포함되고, 상기 홀들(210)은 상기 포토레지스트 패턴(206)의 홀들(208)과 동일한 배열을 가질 수 있다.
도 19a 및 19b를 참조하면, 상기 제3 마스크 구조물(203) 상에 상기 홀들(210)을 완전하게 채우도록 매립막(212)을 형성한다. 예시적인 실시예에서, 상기 매립막(212)은 실리콘 산화물을 포함할 수 있다. 상기 매립막(212)은 화학기상 증착법, 원자층 증착법 또는 스핀코팅을 통해 형성할 수 있다.
도 20a 및 20b를 참조하면, 상기 제3 마스크(200a)의 상부면이 노출되도록 평탄화 공정을 수행하여 상기 매립막(212)의 일부 및 제3 식각 저지막 패턴(202a)을 제거한다. 따라서, 상기 홀들(210) 내부에는 매립막 패턴들(212a)이 형성된다. 또한, 상기 매립막 패턴들(212a) 사이에는 상기 제3 마스크(200a)가 구비된다.
상기 평탄화 공정은 에치백 공정 및/또는 화학 기계적 연마 공정을 포함할 수 있다.
도 21a 및 도 21b를 참조하면, 상기 제3 마스크(200a)를 제거한다. 따라서, 상기 제2 식각 저지막(110) 상에는 필러 형상을 갖는 매립막 패턴들(212a)이 남아있게 된다. 상기 매립막 패턴들(212a)은 도 16에 도시된 상기 포토레지스트 패턴(206)의 홀들(208)과 동일한 배열을 가질 수 있다.
도 22a 및 도 22b를 참조하면, 상기 매립막 패턴들(212a)을 식각 마스크로 사용하여 상기 제2 식각 저지막(110) 및 제2 마스크막(108)을 식각한다. 이 후, 상기 매립막 패턴들(212a)을 제거한다. 따라서, 상기 제2 마스크(108a) 및 제2 식각 저지막 패턴(110a)이 적층된 제2 마스크 구조물(111)을 형성한다.
상기 제2 마스크 구조물(111)은 상기 포토레지스트 패턴(206)의 홀들(208)과 동일한 형상 및 배열을 가질 수 있다. 또한, 상기 제2 마스크 구조물(111) 및 그 하부에 형성된 막들은 도 2a 및 도 2b를 참조로 설명한 것과 동일할 수 있다.
이 후, 도 3a 내지 도 9b를 참조로 설명한 것과 동일한 공정들을 수행하여 도 9b에 도시된 것과 동일한 반도체 소자를 제조할 수 있다.
예시적인 실시예에서, 도 17c를 참조로 설명한 것과 같이, 상기 포토레지스트 패턴을 배치하여 상기 설명한 공정들을 수행한 경우에는 도 9c에 도시된 반도체 소자를 제조할 수 있다.
예시적인 실시예에서, 도 17d를 참조로 설명한 것과 같이, 상기 포토레지스트 패턴을 배치하여 상기 설명한 공정들을 수행한 경우에는 도 9d에 도시된 반도체 소자를 제조할 수 있다.
도 23 내지 도 34는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도 및 단면도들이다.
구체적으로, 도 23, 25, 27, 29 내지 34는 상기 반도체 소자의 제조 방법을 설명하기 위한 단면도들이고, 도 24, 27 및 29는 상기 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다. 각 단면도들은 도 24의 I-I'및 II-II'부위를 절단한 것이다. 상기 반도체 소자는 디램 소자일 수 있다.
도 23 및 도 24를 참조하면, 기판(300)에 소자 분리막(302)을 형성하여 액티브 패턴들(305)을 형성한다.
예시적인 실시예들에 따르면, 소자 분리막(302) 및 액티브 패턴(305)은 얕은 트렌치 소자 분리(Shallow trench Isolation: STI) 공정을 통해 형성될 수 있다. 예를 들면, 이방성 식각 공정을 통해 기판(300) 상부를 제거하여 소자 분리 트렌치를 형성할 수 있다. 이후, 예를 들면, 실리콘 산화물을 포함하는 절연막을 상기 소자 분리 트렌치를 채우면서 상기 기판(300) 상에 형성할 수 있다. 이어서 상기 절연막 상부를 액티브 패턴(305)의 상면이 노출될 때까지 예를 들면, CMP 공정을 통해 평탄화하여 소자 분리막(302)을 형성할 수 있다.
상기 소자 분리막(302)이 형성됨에 따라, 상기 소자 분리막(302)에 의해 한정되는 복수의 액티브 패턴들(305)이 형성될 수 있다. 도 23에 도시된 바와 같이, 각 액티브 패턴(305)은 제1 방향에 소정의 각도로 경사진 사선 방향으로 연장될 수 있다.
상기 소자 분리막(302) 및 액티브 패턴들(305) 상에 상기 제1 방향으로 연장되는 제1 하드 마스크(317)를 형성한다.
상기 제1 하드 마스크(317)를 이용하여, 상기 소자 분리막(302) 및 액티브 패턴들(305)을 식각하여 상기 제1 방향으로 연장되는 게이트 트렌치(309)를 형성할 수 있다.
도 25를 참조하면, 상기 게이트 트렌치(309)를 채우며 연장하는 게이트 구조물(328)을 형성할 수 있다.
예시적인 실시예들에 따르면, 상기 게이트 트렌치(309)에 의해 노출된 액티브 패턴(305)의 표면에 대해 열산화 공정을 수행하거나, 액티브 패턴(305)의 상기 표면 상에 예를 들면, CVD 공정을 통해 실리콘 산화물 또는 금속 산화물을 증착하여 게이트 절연막을 형성할 수 있다.
상기 게이트 절연막 상에 게이트 트렌치(309)의 나머지 부분을 채우는 게이트 도전막을 형성할 수 있다. 이후, CMP 공정을 통해 액티브 패턴(305)의 상면이 노출될 때까지 상기 게이트 도전막을 평탄화하고, 에치-백 공정을 통해 게이트 트렌치(309) 내부에 형성된 상기 게이트 절연막 및 상기 게이트 도전막의 일부를 제거할 수 있다. 이에 따라, 게이트 트렌치(309)의 하부를 채우는 게이트 절연막 패턴(322) 및 게이트 전극(324)을 형성할 수 있다.
상기 게이트 절연막 패턴(322) 및 게이트 전극(324) 상에 게이트 트렌치(309)의 나머지 부분을 채우는 마스크막을 형성한 후, 상기 마스크막의 상부를 액티브 패턴(305)의 상기 상면이 노출될 때까지 평탄화하여 게이트 마스크(326)를 형성할 수 있다.
이에 따라, 게이트 트렌치(309) 내부에 순차적으로 적층된 게이트 절연막 패턴(322), 게이트 전극(324) 및 게이트 마스크(326)를 포함하는 게이트 구조물(328)이 형성될 수 있다.
상기 게이트 구조물들(328)과 인접한 액티브 패턴(305)의 상기 상부에 이온 주입 공정을 수행하여 불순물 영역들(도시안됨)이 형성될 수 있다.
상기 액티브 패턴(305), 소자 분리막(302) 및 게이트 구조물(328)을 덮는 식각 저지막(330)을 형성하고, 상기 식각 저지막(330) 상에 제1 층간 절연막(332)을 형성한다. 상기 제1 층간 절연막(332) 상에 제1 도전막(334)을 형성한다.
도 26을 참조하면, 상기 제1 도전막(334) 상에 제1 마스크(392)를 형성한다.
예시적인 실시예에서, 도 27에 도시된 것과 같이, 상기 제1 도전막(334) 상에 필러 형상을 갖는 제1 마스크(392)를 형성할 수 있다. 상기 필러 형상을 갖는 제1 마스크(392)는 상기 액티브 영역(302)에서 상기 스토리지 노드 콘택 형성 부위를 선택적으로 덮고, 상기 액티브 영역(302)에서 비트 라인 콘택 형성 부위를 선택적으로 노출할 수 있다. 서로 이웃하는 한 쌍의 스토리지 노드 콘택들은 서로 다른 액티브 영역에 각각 위치할 수 있으며, 상기 제1 마스크(392)는 상기 한쌍의 스토리지 노드 콘택 형성 부위를 덮는 형상을 가질 수 있다. 이 경우, 상기 제1 마스크(392)는 상기 설명한 필러 형상의 제1 마스크를 형성하는 공정들 중 어느 하나를 수행하여 형성할 수 있다. 예를들어, 도 1a 내지 도 9c를 참조로 설명한 공정 또는 도 17a 내지 도 22b를 참조로 설명한 공정을 수행하여 형성할 수 있다.
예시적인 실시예에서, 도 28에 도시된 것과 같이, 상기 제1 도전막 상에 홀들을 포함하는 제1 마스크(392)를 형성할 수 있다. 상기 홀들(394)을 포함하는 제1 마스크는 상기 액티브 영역에서 상기 비트 라인 콘택 형성 부위를 노출하고 나머지 부위는 모두 덮는 형상을 가질 수 있다. 이 경우, 상기 제1 마스크(392)는 상기 설명한 홀을 포함하는 제1 마스크를 형성하는 공정들 중 어느 하나를 수행하여 형성할 수 있다. 예를들어, 도 10a 내지 도 11b를 참조로 설명한 공정 또는 도 12a 내지 도 16b를 참조로 설명한 공정을 수행하여 형성할 수 있다.
도 29를 참조하면, 상기 제1 마스크(392)를 식각 마스크로 이용하여, 상기 제1 도전막(334), 제1 층간 절연막(332) 및 식각 저지막(330)을 부분적으로 식각하여, 상기 게이트 구조물들(328) 사이의 액티브 패턴(305)의 일부를 노출하는 제1 홀들(336)을 형성할 수 있다.
예시적인 실시예에서, 상기 제1 마스크(392)가 필러 형상을 갖는 경우, 상기 제1 마스크들 사이의 갭 부위 및 상기 게이트 마스크(326)에 의해 한정되는 부위가 식각되어 상기 제1 홀들(336)이 형성될 수 있다.
예시적인 실시예에서, 상기 제1 마스크(392)가 홀들(394)을 갖는 경우, 상기 홀들(394) 내부 및 상기 게이트 마스크(326)에 의해 한정되는 부위가 식각되어 상기 제1 홀들(336)이 형성될 수 있다.
도 30을 참조하면, 상기 제1 홀들(336)을 채우면서 상기 제1 도전막(334) 상에 제2 도전막(338)을 형성한다. 상기 제2 도전막(338)은 상기 제1 도전막(334)과 실질적으로 동일한 물질로 형성할 수 있다. 예를 들면, 제1 및 제2 도전막(334, 338)은 도핑된 폴리실리콘을 사용하여 형성될 수 있다.
이 후, 상기 제1 및 제2 도전막(334, 338)의 상부면이 평탄해지도록 평탄화 공정을 수행할 수 있다.
상기 제1 및 제2 도전막(334, 338) 상에 베리어 금속막(345) 및 금속막(347)을 포함하는 제3 도전막(348)을 형성한다.
상기 제3 도전막(348) 상에 상기 제1 방향과 수직한 제2 방향으로 연장되는 제2 하드 마스크(350)를 형성한다.
도 31을 참조하면, 제2 하드 마스크(350)를 식각 마스크로 사용하여 제3 도전막(348), 제2 도전막(338) 및 제1 도전막(334)을 순차적으로 식각한다. 따라서, 제1 도전막 패턴(334a), 제2 도전막 패턴(338a), 제3 도전막 패턴(348a) 및 제2 하드 마스크(350)를 포함하는 비트 라인 구조물(355)이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 비트 라인 구조물(355)은 상기 제1 홀(336)보다 작은 폭을 가질 수 있다. 따라서, 상기 비트 라인 구조물(355)의 측벽은 상기 제1 홀(336)의 측벽과 이격될 수 있다.
도 32를 참조하면, 상기 비트 라인 구조물(355)의 측벽 상에 스페이서(352)를 형성한다.
상기 제1 층간 절연막(332) 상에 상기 비트 라인 구조물(355)을 덮는 제2 층간 절연막(360)을 형성한다. 상기 제2 층간 절연막(360)의 상부가 평탄해지도록 평탄화 공정을 더 수행할 수 있다.
상기 제2 층간 절연막(360), 제1 층간 절연막(332) 및 식각 저지막(330)의 일부를 식각하여 액티브 패턴(305)의 상부를 노출하는 콘택홀들을 형성할 수 있다.
상기 콘택홀들 내부를 채우면서 상기 액티브 패턴(305)과 전기적으로 연결되는 콘택 플러그들(375)을 형성할 수 있다. 구체적으로, 상기 콘택홀들을 채우는 도전막을 형성한 후, 상기 도전막의 상부를 상기 제2 하드 마스크(350)의 상면이 노출될 때까지 평탄화할 수 있다.
도 33을 참조하면, 상기 제2 하드 마스크(350), 제2 층간 절연막(360) 및 콘택 플러그들(375) 상에 식각 저지막(도시안됨) 및 몰드막을 형성한다.
상기 몰드막 상에 상기 콘택 플러그와 대응하는 부위에 각각 홀들을 포함하는 제3 하드 마스크(381)를 형성한다.
상기 제3 하드 마스크(381)는 예를들면, 상기 설명한 홀을 포함하는 제1 마스크를 형성하는 공정들 중 어느 하나를 수행하여 형성할 수 있다. 예를들어, 도 10a 내지 도 11b를 참조로 설명한 공정 또는 도 12a 내지 도 16b를 참조로 설명한 공정을 수행하여 상기 제3 하드 마스크(381)를 형성할 수 있다.
상기 제3 하드 마스크(381)를 식각 마스크로 사용하여 상기 몰드막 및 식각 저지막을 식각하여 상기 콘택 플러그들(375)의 상부면을 각각 노출하는 커패시터 개구부(382)를 포함하는 몰드막 패턴(380)을 형성할 수 있다.
도 34를 참조하면, 상기 콘택 플러그들(375)과 전기적으로 연결되는 커패시터들(390)을 형성한다. 이에 따라, 디램(Dynamic Random Access Memory: DRAM) 소자가 제조될 수 있다.
구체적으로, 상기 커패시터는 하부 전극(390a), 유전막(390b) 및 상부 전극(390c)을 포함할 수 있다. 상기 유전막(390b)은 실리콘 산화물 또는 고유전율의 금속 산화물을 사용하여 형성될 수 있다. 상기 하부 전극(390a) 및 상부 전극(390c)은 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 텅스텐 질화물, 또는 루테늄 등과 같은 금속 혹은 금속 질화물을 사용하여 형성될 수 있다.
상술한 예시적인 실시예들에 따르면, 필러 형상 또는 홀들을 포함하는 형상의 마스크들을 형성할 수 있고, 상기 마스크들을 이용하여 고집적화된 반도체 소자들을 제조할 수 있다.
본 발명의 다른 실시예로써, 3차원 메모리 어레이를 갖는 반도체 소자가 제공될 수 있다.
상기 3차원 메모리 어레이는 실리콘 기판과 메모리 셀들의 동작에 참여하는 회로들의 위로 배치되는 액티브 영역을 갖는 메모리 셀들의 어레이들이 하나 또는 그 이상의 물리적 층(level)에 집적되어 형성될 수 있다. 상기 어레이의 각 층들의 막들은 상기 어레이의 아래의 각 층의 막들 상에 직접 배치될 수 있다.
본 발명의 일 실시예로써, 3차원 메모리 어레이는 수직으로 적어도 하나의 메모리 셀이 다른 메모리 셀 위에 위치하도록 배치되는 수직 NAND 스트링을 포함할 수 있다. 상기 적어도 하나의 메모리 셀들은 전하 트랩막을 포함할 수 있다.
본 발명에 참조로 인용되는 다음의 특허 문헌들(미국 등록특허 7679133호, 8553466호, 8654587호, 8559235호 및 미국 공개 특허 2011-0233648호 )은 3차원 메모리 셀들의 적절한 구성을 설명하고 있으며, 상기 3차원 메모리 셀들은 복수의 층들을 갖고, 워드 라인들을 갖고, 각 층들 사이를 공유하는 비트 라인들로 구성될 수 있다.
예시적인 실시예에서, 상기 3차원 메모리 어레이를 갖는 반도체 소자를 제조할 때, 상기 필러 형상 또는 홀들을 포함하는 마스크를 이용하여 패턴을 형성하는 공정들을 포함할 수 있다.
상기 예시적인 실시예들에 따라 형성되는 반도체 소자는 컴퓨팅 시스템과 같은 다양한 형태의 시스템들에 적용될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명은 미세한 선폭을 갖는 패턴을 포함하는 고집적화된 반도체 소자의 제조에 이용될 수 있다.
100 : 기판 102 : 하부막
104a, 104b, 105, 136 : 제1 마스크
106 : 제1 식각 저지막
108a : 제2 마스크막 110, 202 : 제2 식각 저지막
114 :포토레지스트 패턴 112 : 실리콘 산화막
100 : 기판 102 : 하부막
104 : 제1 마스크막 106 : 제1 식각 저지막
108 : 제2 마스크막 110, 202 : 제2 식각 저지막
111 : 제2 마스크 구조물 112 : 실리콘 산화막
113 : 제1 요부 116a, 132 : 코팅막 패턴
118a : 제3 마스크 120 : 제3 마스크 구조물

Claims (10)

  1. 기판 상에 제1 마스크막을 형성하고;
    상기 제1 마스크막 상에, 연속적으로 배치되는 다각형의 각 꼭지점 부위에 배치되는 필러 형상의 제2 마스크를 형성하고;
    상기 다각형의 중심 부위에 고립된 제1 요부가 생성되도록 상기 제2 마스크의 측벽 및 기판 상에 컨포멀하게 실리콘 산화막을 형성하고;
    상기 제1 요부의 절곡된 측벽 부위가 라운드 되도록, 상기 실리콘 산화막의 제1 요부 측벽 상에 실리콘을 포함하는 물질을 코팅하여, 제2 요부 및 코팅막 패턴을 형성하고;
    상기 제2 요부 내부를 채우는 제3 마스크를 형성하고;
    상기 실리콘 산화막을 이방성으로 식각하여 실리콘 산화막 패턴, 코팅막 패턴 및 제3 마스크가 적층된 제3 마스크 구조물을 형성하고; 그리고
    상기 제2 마스크 및 제3 마스크 구조물을 식각 마스크로 이용하여 상기 제1 마스크막을 식각하여 제1 마스크를 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서, 상기 코팅막 패턴을 형성하는 것은,
    실리콘을 포함하는 물질을 스핀 코팅하여 코팅막을 형성하고;
    상기 코팅막을 베이크하여 상기 실리콘을 포함하는 물질을 열적 플로우시켜 상기 실리콘 산화막의 제1 요부의 측벽에 코팅막을 접착시켜 상기 코팅막 패턴을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서, 상기 코팅막 패턴은 100 내지 200도의 유리 전이온도를 갖는 실리콘을 포함하는 물질을 사용하여 형성되는 반도체 소자의 제조 방법.
  4. 제2항에 있어서, 상기 베이크는 150 내지 250도의 온도 범위에서 상기 실리콘을 포함하는 물질의 유리 전이온도보다 높은 온도에서 수행되는 반도체 소자의 제조 방법.
  5. 제2항에 있어서, 상기 코팅막 패턴을 형성한 다음, 접착되지 않은 코팅막을 현상 공정을 통해 제거하는 것을 더 포함하는 반도체 소자의 제조 방법.
  6. 제1항에 있어서, 상기 실리콘 산화막의 표면에는 -OH기가 포함되고 상기 코팅막의 실리콘이 상기 실리콘 산화막 표면의 -OH기에 결합되어 상기 코팅막 패턴이 형성되는 반도체 소자의 제조 방법.
  7. 제1항에 있어서, 상기 제2 마스크는 평면도에서 볼 때 제1 직경을 갖는 원형을 갖도록 형성되는 반도체 소자의 제조 방법.
  8. 제1항에 있어서, 상기 제1 요부의 내부의 최소 폭은 상기 제2 마스크의 제1 직경의 1 내지 1.1배가 되도록 상기 실리콘 산화막이 형성되는 반도체 소자의 제조 방법.
  9. 제1항에 있어서, 상기 제2 마스크를 형성하는 것은,
    상기 제1 마스크막 상에 제2 마스크막을 형성하고;
    사진 식각 공정을 통해 상기 제2 마스크막을 패터닝하는 것을 포함하는 반도체 소자의 제조 방법.
  10. 제1항에 있어서, 상기 제2 마스크를 형성하는 것은,
    상기 제1 마스크막 상에 희생막을 형성하고;
    사진 식각 공정을 통해 상기 희생막을 패터닝하여 홀들을 포함하는 예비 희생막 패턴을 형성하고;
    상기 홀들 내부에 제2 마스크를 형성하고; 그리고
    상기 예비 희생막 패턴을 제거하는 것을 포함하는 반도체 소자의 제조 방법.
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