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KR102107537B1 - 반도체소자 및 그 제조방법 - Google Patents

반도체소자 및 그 제조방법 Download PDF

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KR102107537B1
KR102107537B1 KR1020130117592A KR20130117592A KR102107537B1 KR 102107537 B1 KR102107537 B1 KR 102107537B1 KR 1020130117592 A KR1020130117592 A KR 1020130117592A KR 20130117592 A KR20130117592 A KR 20130117592A KR 102107537 B1 KR102107537 B1 KR 102107537B1
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drain
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semiconductor
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김용성
문창렬
박용영
양우영
이정엽
이주호
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Abstract

반도체소자 및 그 제조방법에 관해 개시되어 있다. 개시된 반도체소자는 소오스, 드레인 및 이들 사이의 반도체요소와, 상기 소오스와 반도체요소 상에 상기 드레인과 이격된 그래핀층을 포함할 수 있다. 상기 반도체요소는 상기 소오스와 이격될 수 있고, 상기 드레인과 접촉될 수 있다. 상기 그래핀층은 평탄한 구조를 가질 수 있다. 상기 그래핀층 상에 게이트절연층 및 게이트가 구비될 수 있다. 상기 반도체소자는 트랜지스터일 수 있다. 상기 반도체소자는 배리스터(barristor) 구조를 가질 수 있다. 상기 반도체소자는 평면형(planar type) 그래핀 배리스터일 수 있다.

Description

반도체소자 및 그 제조방법{Semiconductor device and method of manufacturing the same}
반도체소자 및 그 제조방법, 보다 자세하게는 그래핀을 포함하는 반도체소자 및 그 제조방법에 관한 것이다.
그래핀(graphene)은 탄소 원자들로 이루어진 육방정계(hexagonal) 단층 구조물로서, 구조적/화학적으로 안정하고, 전기적/물리적으로 우수한 특성을 나타낼 수 있다. 예를 들어, 그래핀은 실리콘(Si) 보다 100배 이상 빠른 전하 이동도(∼2×105㎠/Vs)를 갖고, 구리(Cu)보다 100배 이상 큰 전류 밀도(약 108A/㎠)를 갖는다. 이러한 그래핀은 기존 소자의 한계를 극복할 수 있는 차세대 소재로 주목받고 있다.
그래핀의 다양한 장점 때문에, 그래핀을 여러 전자소자(ex, 트랜지스터)에 적용하려는 연구가 진행되고 있다. 그러나 그래핀은 플라즈마 공정이나 스퍼터링(sputtering) 공정 등에 취약하기 때문에, 실제 소자를 제작하는 과정에서 손상되기 쉽고, 결과적으로 특성이 열화될 수 있다. 또한, 그래핀은 통상적으로 촉매 금속 상에 성장한 후, 전이(transfer) 공정을 통해서 패턴화된(patterned) 구조체 위에 접합되는데, 패턴화된 구조체의 표면에 단차부가 존재하는 경우, 그래핀의 콘택에 문제가 생길 수 있다. 이러한 문제는 제조하려는 소자의 사이즈가 작을수록 커질 수 있다. 따라서, 그래핀을 적용한 반도체소자(전자소자)의 제조에 있어서, 그래핀의 우수한 특성을 유용하게 활용하려면, 그래핀의 손상을 방지하고 콘택 특성 등을 개선할 수 있는 설계 및 방법이 요구된다.
그래핀의 손상이 방지/억제된 반도체소자(ex, 트랜지스터) 및 그 제조방법을 제공한다.
그래핀과 하부구조체(반도체, 도전체 등) 사이의 콘택 특성이 우수한 반도체소자(ex, 트랜지스터) 및 그 제조방법을 제공한다.
스케일 다운(scale down)에 유리한 구조를 갖는 그래핀 함유 반도체소자(ex, 트랜지스터) 및 그 제조방법을 제공한다.
제조가 용이하고 우수한 특성을 나타낼 수 있는 그래핀 함유 반도체소자(ex, 트랜지스터) 및 그 제조방법을 제공한다.
본 발명의 일 측면(aspect)에 따르면, 서로 이격된 소오스 및 드레인; 상기 소오스와 상기 드레인 사이에 구비된 것으로, 상기 소오스와 이격되고 상기 드레인과 접촉된 반도체요소; 상기 소오스와 상기 반도체요소 상에 이들을 연결하도록 구비되고, 상기 드레인과 이격된 그래핀층; 상기 그래핀층 상에 구비된 게이트절연층; 및 상기 반도체요소 위쪽의 상기 게이트절연층 상에 구비된 게이트;를 포함하는 반도체소자가 제공된다.
상기 소오스 및 드레인의 표면은 상기 반도체요소의 표면과 동일한 높이를 가질 수 있다.
상기 소오스 및 드레인의 표면과 상기 반도체요소의 표면 간의 높이 차이는 약 5 nm 이내 또는 약 3 nm 이내일 수 있다.
상기 소오스와 반도체요소 사이 및 상기 소오스와 드레인 주위에 분리막이 구비될 수 있다.
상기 소오스 및 드레인의 표면과 상기 분리막의 표면 간의 높이 차이는 약 5 nm 이내 또는 약 3 nm 이내일 수 있다.
상기 그래핀층은 평탄한 구조를 가질 수 있다.
상기 반도체요소는 n형 반도체 또는 p형 반도체를 포함할 수 있다.
상기 반도체요소는 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe) 및 스트레인드 실리콘(strained Si) 중 적어도 하나를 포함할 수 있다.
상기 반도체소자는 상기 소오스, 드레인, 게이트절연층 및 게이트를 덮는 보호층; 및 상기 보호층 상에 구비된 것으로, 상기 소오스 및 드레인과 각각 전기적으로 연결된 소오스 패드 및 드레인 패드;를 더 포함할 수 있다.
상기 소오스 및 드레인은 불순물 도핑 영역을 포함할 수 있다.
상기 소오스 및 드레인은 금속 실리사이드(metal silicide)를 포함할 수 있다.
상기 소오스 및 드레인은 금속 또는 금속화합물을 포함할 수 있다.
상기 소오스 및 드레인은 실리콘 기판 또는 SOI(silicon-on-insulator) 기판에 형성될 수 있다.
상기 반도체소자는 배리스터(barristor) 소자 구조를 가질 수 있다.
본 발명의 다른 측면에 따르면, 소오스, 드레인 및 이들 사이에 상기 소오스와 이격되고 상기 드레인과 접촉된 반도체요소를 포함하는 소자영역을 마련하는 단계; 상기 소오스와 상기 반도체요소 상에 상기 드레인과 이격된 그래핀층을 형성하는 단계; 상기 그래핀층 상에 게이트절연층을 형성하는 단계; 및 상기 반도체요소 위쪽의 상기 게이트절연층 상에 게이트를 형성하는 단계;를 포함하는 반도체소자의 제조방법이 제공된다.
상기 소자영역을 마련하는 단계는, 기판 내에 상기 소오스, 드레인 및 반도체요소를 위한 영역들을 정의하는 분리막을 형성하는 단계; 및 상기 소오스, 드레인 및 반도체요소를 위한 영역들 및 상기 분리막의 표면에 대한 평탄화 공정을 수행하는 단계;를 포함할 수 있다.
상기 평탄화 공정은 CMP(chemical mechanical polishing) 공정을 포함할 수 있다.
상기 CMP 공정에서 선택적으로(optionally) 식각정지층(etch stop layer)을 사용할 수 있다.
상기 소자영역은 실리콘 기판 또는 SOI(silicon-on-insulator) 기판에 형성할 수 있다.
상기 소오스 및 드레인은 불순물 도핑 영역을 포함할 수 있다.
상기 소오스 및 드레인은 금속 실리사이드를 포함할 수 있다.
상기 소오스 및 드레인은 금속 또는 금속화합물을 포함할 수 있다.
그래핀의 손상이 방지/억제된 반도체소자를 구현할 수 있다.
그래핀과 하부구조체 사이에 우수한 콘택 특성을 갖는 반도체소자를 구현할 수 있다.
스케일 다운(scale down)에 유리한 반도체소자를 구현할 수 있다.
우수한 특성을 갖고 제조가 용이한 반도체소자를 구현할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체소자를 보여주는 단면도이다.
도 2는 도 1의 반도체소자의 주요 구성요소의 평면 구조를 보여주는 평면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체소자를 보여주는 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체소자를 보여주는 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체소자를 보여주는 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 반도체소자를 보여주는 단면도이다.
도 7a 내지 도 7h는 본 발명의 실시예에 따른 반도체소자의 제조방법을 보여주는 단면도이다.
도 8a 내지 도 8h는 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 보여주는 단면도이다.
도 9a 내지 도 9i는 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 보여주는 단면도이다.
도 10a 내지 도 10i는 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 보여주는 단면도이다.
도 11a 내지 도 11e는 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 설명하기 위한 단면도이다.
도 12a 내지 도 12e는 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 설명하기 위한 단면도이다.
도 13a 내지 도 13e는 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 설명하기 위한 단면도이다.
도 14는 비교예에 따른 반도체소자를 보여주는 단면도이다.
이하, 본 발명의 실시예에 따른 반도체소자 및 그 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1은 본 발명의 실시예에 따른 반도체소자를 보여주는 단면도이다. 본 실시예의 반도체소자는 그래핀을 포함하는 트랜지스터일 수 있다. 또한, 상기 반도체소자는 배리스터(barristor) 소자 구조를 가질 수 있다.
도 1을 참조하면, 기판(SUB10)의 표면부에 소오스영역(S10) 및 드레인영역(D10)이 구비될 수 있고, 이들(S10, D10) 사이에 반도체영역(C10)이 구비될 수 있다. 반도체영역(C10)은 소오스영역(S10)과 이격될 수 있고, 드레인영역(D10)과 접촉될 수 있다. 기판(SUB10)은 소정의 반도체 기판, 예컨대, 실리콘(Si) 기판일 수 있다. 기판(SUB10)의 종류는 실리콘(Si) 기판으로 한정되지 않고, 다양하게 변화될 수 있다. 예컨대, 기판(SUB10)은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 스트레인드 실리콘(strained Si) 등으로 구성된 그룹에서 선택된 적어도 하나의 물질을 포함할 수 있고, 그 밖에 다른 물질을 포함할 수도 있다. 실리콘(Si) 상에 실리콘 게르마늄(SiGe)을 형성할 수 있고, 실리콘 게르마늄(SiGe) 상에 스트레인드 실리콘(strained Si)을 형성할 수 있다. 기판(SUB10)은 p형 또는 n형의 반도체일 수 있다. 이때, 기판(SUB10)의 불순물 도핑 농도는 1013∼1016/㎤ 정도일 수 있다. 이러한 불순물 도핑 농도를 고려하면, 기판(SUB10)은 p- 기판 또는 n- 기판이라 할 수 있다. 소오스영역(S10) 및 드레인영역(D10)은 불순물이 고농도로 도핑된 영역일 수 있다. 예컨대, 소오스영역(S10) 및 드레인영역(D10)은 n형 불순물 또는 p형 불순물이 1017/㎤ 또는 1018/㎤ 이상의 농도로 도핑된 영역일 수 있다. 이러한 불순물 도핑 농도를 고려하면, 소오스영역(S10) 및 드레인영역(D10)은 n+ 영역 또는 p+ 영역이라 할 수 있다. 반도체영역(C10)은 기판(SUB10)의 일부일 수 있다. 반도체영역(C10)은 소오스영역(S10) 및 드레인영역(D10) 아래의 기판(SUB10) 영역과 동일한 물질로 구성될 수 있고, 동일한 불순물 도핑 농도를 가질 수 있다. 따라서, 반도체영역(C10)은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 스트레인드 실리콘(strained Si) 등으로 구성된 그룹에서 선택된 적어도 하나의 물질을 포함할 수 있다. 반도체영역(C10)은 '채널영역'일 수 있다.
기판(SUB10) 내에 소오스영역(S10), 드레인영역(D10) 및 반도체영역(C10)을 정의하는 분리막(isolation layer)(L10)이 구비될 수 있다. 다시 말해, 소오스영역(S10)과 반도체영역(C10) 사이 및 소오스영역(S10) 및 드레인영역(D10) 주위에 분리막(L10)이 구비될 수 있다. 분리막(L10)은 '소자 분리막'이라 할 수 있고, 절연 물질(ex, 산화물)로 형성될 수 있다. 분리막(L10)이 산화물(ex, 실리콘 산화물)로 형성된 경우, 이를 '필드 산화막'(field oxide)이라 할 수 있다. 분리막(L10)에 의해 소오스영역(S10)과 반도체영역(C10)이 전기적으로 분리될 수 있다. 또한, 분리막(L10)에 의해 도 1에 도시된 소자(트랜지스터)는 그 주위의 다른 소자(미도시)와 전기적으로 분리될 수 있다.
소오스영역(S10) 및 드레인영역(D10)의 표면은 반도체영역(C10)의 표면과 동일한(혹은, 거의 유사한) 높이를 가질 수 있다. 또한, 소오스영역(S10) 및 드레인영역(D10)의 표면은 분리막(L10)의 표면과 동일한(혹은, 거의 유사한) 높이를 가질 수 있다. 만약, 소오스영역(S10) 및 드레인영역(D10)의 표면과 분리막(L10)의 표면 간의 높이 차이가 있다면, 그 차이는 약 5 nm 이내 또는 약 3 nm 이내로 작을 수 있다. 따라서, 소오스영역(S10), 드레인영역(D10), 반도체영역(C10) 및 분리막(L10)의 표면은 동일한 레벨(혹은, 거의 동일한 레벨)에서 평탄한 면을 이룬다고 할 수 있다.
소오스영역(S10)과 반도체영역(C10) 상에 이들을 연결하는 그래핀층(graphene layer)(GP10)이 구비될 수 있다. 그래핀층(GP10)은 평탄한 구조 또는 거의 평탄한 구조를 가질 수 있다. 그래핀층(GP10)은 반도체영역(C10) 상에 구비되면서 그와 인접한 소오스영역(S10)의 일부까지 연장된 구조를 가질 수 있다. 그래핀층(GP10)은 드레인영역(D10)과는 이격될 수 있다. 따라서, 그래핀층(GP10)은 드레인영역(D10)과 전기적으로 분리될 수 있다. 그래핀층(GP10)과 드레인영역(D10) 사이의 간격은 5∼100 nm 정도일 수 있지만, 이는 예시적인 것이고 달라질 수 있다. 그래핀층(GP10)은 단층 그래핀(single layer graphene), 즉, 하나의 그래핀 시트(graphene sheet)일 수 있다. 또는, 그래핀층(GP10)은 수 층(예컨대, 약 10층 이내)의 그래핀이 적층된 구조를 가질 수도 있다. 그래핀층(GP10)과 반도체영역(C10) 사이의 계면에 쇼트키 베리어(Schottky barrier)가 존재할 수 있다. 다시 말해, 그래핀층(GP10)과 반도체영역(C10)은 쇼트키 콘택(Schottky contact) 할 수 있다. 한편, 그래핀층(GP10)과 소오스영역(S10)은 오믹 콘택(ohmic contact) 할 수 있다. 이러한 그래핀층(GP10)은 다른 기판(미도시)에서 성장된 후, 도 1의 기판(SUB10) 위로 전이(transfer)된 것일 수 있다.
그래핀층(GP10) 상에 게이트절연층(GI10)이 구비될 수 있다. 게이트절연층(GI10)은, 예컨대, 알루미늄 산화물, 실리콘 산화물, 실리콘 질산화물, 실리콘 질화물 또는 실리콘 질화물보다 유전상수가 높은 고유전 물질 등으로 형성될 수 있다. 게이트절연층(GI10) 상에 게이트(G10)가 구비될 수 있다. 게이트(G10)는 반도체영역(C10) 위쪽의 게이트절연층(GI10) 상에 구비될 수 있다. 여기서는, 게이트(G10)의 우측면이 게이트절연층(GI10)의 우측면과 동일 수직선 상에 존재하는 경우를 도시하였지만, 이들의 상대적인 위치는 달라질 수 있다. 예컨대, 게이트절연층(GI10)의 우측면이 게이트(G10)의 우측면보다 드레인영역(D10)에 가까이 배치될 수 있다.
게이트(G10)에 의해 반도체영역(C10)과 그래핀층(GP10) 사이의 전기적 특징이 제어될 수 있다. 이에 대해 보다 구체적으로 설명하면, 게이트(G10)에 인가된 전압에 따라, 그래핀층(GP10)과 반도체영역(C10) 사이의 쇼트키 베리어(Schottky barrier)의 높이가 조절될 수 있다. 상기 쇼트키 베리어의 높이가 낮아지면, 본 실시예의 반도체소자(트랜지스터)는 온(ON) 상태가 될 수 있고, 상기 쇼트키 베리어의 높이가 높아지면, 상기 반도체소자(트랜지스터)는 오프(OFF) 상태가 될 수 있다. 또한, 상기 반도체소자(트랜지스터)가 온(ON) 상태가 되면, 반도체영역(C10)에 채널이 형성될 수 있다. 따라서, 상기 반도체소자(트랜지스터)가 온(ON) 상태가 되면, 그래핀층(GP10)과 반도체영역(C10)을 통해 소오스영역(S10)과 드레인영역(D10) 사이에 전류가 흐를 수 있다. 상기 전류의 대부분은 그래핀층(GP10)을 통해 흐르고, 나머지 일부가 반도체영역(C10)을 통해 흐를 수 있다.
기판(SUB10) 상에 소오스영역(S10), 드레인영역(D10), 게이트절연층(GI10) 및 게이트(G10) 등을 덮는 보호층(passivation layer)(P10)이 더 구비될 수 있다. 보호층(P10)은, 예컨대, 실리콘 산화물, 실리콘 질화물, 실리콘 질산화물, 유기 절연물질 등으로 형성될 수 있다. 보호층(P10) 상에 소오스영역(S10)과 전기적으로 연결된 소오스 패드(SP10)가 더 구비될 수 있고, 드레인영역(D10)과 전기적으로 연결된 드레인 패드(DP10)가 더 구비될 수 있다. 소오스 패드(SP10)는 보호층(P10)의 제1 콘택홀(H10) 내에 구비된 제1 플러그(PL10)에 의해 소오스영역(S10)과 연결될 수 있다. 이와 유사하게, 드레인 패드(DP10)는 보호층(P10)의 제2 콘택홀(H20) 내에 구비된 제2 플러그(PL20)에 의해 드레인영역(D10)과 연결될 수 있다. 소오스 패드(SP10) 및 드레인 패드(DP10)는 소정의 금속이나 금속화합물 등으로 형성될 수 있다. 소오스 패드(SP10) 및 드레인 패드(DP10)는 '전극' 또는 '전극 패드'라고 할 수 있다. 제1 및 제2 플러그(PL10, PL20)는 도전성 물질로 형성될 수 있고, 소오스/드레인 패드(SP10, DP10)와 동일한 물질로 구성될 수 있지만, 그렇지 않을 수도 있다. 제1 및 제2 플러그(PL10, PL20)는 '콘택플러그'라 할 수 있다.
도 2는 도 1의 반도체소자의 주요 구성요소의 평면 구조를 보여주는 평면도이다.
도 2를 참조하면, 기판(SUB10)에 서로 이격된 소오스영역(S10) 및 드레인영역(D10)이 구비될 수 있고, 이들 사이에 반도체영역(C10)이 구비될 수 있다. 반도체영역(C10)은 소오스영역(S10)과 이격될 수 있고, 드레인영역(D10)과 접촉될 수 있다. 반도체영역(C10)의 폭 및 크기는 소오스/드레인영역(S10, D10)의 폭 및 크기보다 작을 수 있다. 반도체영역(C10)은 드레인영역(D10)의 좌측 중앙부에서 소오스영역(S10) 측으로 연장된 구조를 가질 수 있다. 소오스영역(S10), 드레인영역(D10) 및 반도체영역(C10) 주위에 분리막(L10)이 구비될 수 있다. 분리막(L10)에 의해 소오스영역(S10), 드레인영역(D10) 및 반도체영역(C10)이 다른 소자부(미도시)와 전기적으로 분리되었다고 할 수 있다. 또한, 분리막(L10)에 의해 소오스영역(S10)과 반도체영역(C10)이 서로 전기적으로 분리될 수 있다. 소오스영역(S10)과 반도체영역(C10) 및 이들 사이의 분리막(L10) 영역 상에 그래핀층(GP10)이 구비될 수 있고, 그래핀층(GP10) 상에 게이트절연층(GI10)이 구비될 수 있다. 그래핀층(GP10)과 게이트절연층(GI10)은 드레인영역(D10)과 이격될 수 있다. 게이트절연층(GI10) 상에 게이트(G10)가 구비될 수 있다. 게이트(G10)는 소오스영역(S10)과 드레인영역(D10)을 연결하는 라인에 수직한 방향으로 연장될 수 있고, 그 일단에 폭이 넓은 패드부를 가질 수 있다.
도 1 및 도 2의 구조는 다양하게 변화될 수 있다. 예컨대, 도 1 및 도 2에서 소오스영역(S10), 드레인영역(D10) 및 반도체영역(C10)의 물질 및 구성은 다양하게 변화될 수 있다. 그 예들이 도 3 내지 도 6에 도시되어 있다.
도 3은 본 발명의 다른 실시예에 따른 반도체소자를 보여주는 단면도이다. 도 3은 소오스영역(S11)과 드레인영역(D11)이 금속 실리사이드(metal silicide)로 형성된 경우를 보여준다.
도 3을 참조하면, 소오스영역(S11) 및 드레인영역(D11)은 금속 실리사이드(metal silicide)로 형성될 수 있다. 예컨대, 소오스영역(S11) 및 드레인영역(D11)은 TiSi2, CoSi, CoSi2, NiSi, NiSi2, PtSi, Pd2Si, WSi2, MoSi2, TaSi2 등의 금속 실리사이드로 형성될 수 있다. 도 3에서 소오스영역(S11) 및 드레인영역(D11)을 제외한 나머지 구성은 도 1의 그것들과 동일할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 반도체소자를 보여주는 단면도이다. 도 4는 소오스영역(S11')과 드레인영역(D11')이 도핑영역(d10) 상에 구비된 경우를 보여준다. 이때, 소오스영역(S11')과 드레인영역(D11')은 금속 실리사이드(metal silicide)로 형성될 수 있다.
도 4를 참조하면, 기판(SUB10)의 표면부에 도핑영역(d10)이 구비될 수 있고, 도핑영역(d10) 상에 소오스영역(S11') 및 드레인영역(D11')이 구비될 수 있다. 도핑영역(d10)은 소정의 불순물로 도핑된 영역일 수 있다. 도핑영역(d10)의 도핑 농도는 기판(SUB10)의 도핑 농도보다 높을 수 있다. 도핑영역(d10)의 도핑 농도는 도 1의 소오스/드레인영역(S10, D10)의 도핑 농도와 유사하거나 그보다 낮을 수 있다. 도핑영역(d10)의 상면부를 금속 실리사이드로 변화시킴으로써, 소오스영역(S11') 및 드레인영역(D11')을 형성할 수 있다. 따라서, 소오스영역(S11') 및 드레인영역(D11')은 도 3의 소오스영역(S11) 및 드레인영역(D11)과 동일하거나 유사할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 반도체소자를 보여주는 단면도이다. 도 5는 소오스영역(S12)과 드레인영역(D12) 및 반도체요소(C12)를 SOI(silicon-on-insulator) 기판으로부터 형성한 경우를 보여준다. 이때, 소오스영역(S12)과 드레인영역(D12)은 금속 실리사이드(metal silicide)를 포함할 수 있다.
도 5를 참조하면, 기판(SUB12)은 하부 실리콘(S1), 절연층(N1) 및 상부 실리콘(S2)을 포함할 수 있다. 절연층(N1)은 하부 실리콘(S1)과 상부 실리콘(S2) 사이에 구비될 수 있다. 절연층(N1)은, 예컨대, 실리콘 산화물로 형성될 수 있다. 상부 실리콘(S2)은 패터닝된 구조를 가질 수 있고, 그 주위에 분리막(L12)이 구비될 수 있다. 상부 실리콘(S2)에 소오스영역(S12), 드레인영역(D12) 및 반도체요소(C12)가 구비될 수 있다. 소오스영역(S12)과 드레인영역(D12)은 서로 이격하여 구비될 수 있고, 반도체요소(C12)는 소오스영역(S12)과 드레인영역(D12) 사이에 구비될 수 있다. 반도체요소(C12)는 소오스영역(S12)과 이격되고 드레인영역(D12)과 접촉될 수 있다. 소오스영역(S12) 및 드레인영역(D12)은 금속 실리사이드로 형성될 수 있다. 상부 실리콘(S2)의 일부 영역들을 실리사이드 공정을 통해 금속 실리사이드로 변화시킴으로써, 소오스영역(S12) 및 드레인영역(D12)을 형성할 수 있다. 소오스영역(S12) 및 드레인영역(D12)은 실리사이드 공정이 아닌 불순물 도핑(이온주입) 공정을 통해 형성될 수도 있다. 반도체요소(C12)는 상부 실리콘(S2)의 일부일 수 있고, p형 또는 n형 반도체일 수 있다. 반도체요소(C12)의 도핑 농도는 도 1의 기판(SUB10)의 도핑 농도와 동일하거나 유사할 수 있다.
소오스영역(S12), 드레인영역(D12) 및 반도체요소(C12)와 분리막(L12)은 그 표면이 평탄한(혹은 거의 평탄한) 평면을 이룰 수 있고, 그 위에 그래핀층(GP10), 게이트절연층(GI10), 게이트(G10), 보호층(P10), 소오스 패드(SP10) 및 드레인 패드(DP10) 등이 구비될 수 있다. 그래핀층(GP10), 게이트절연층(GI10), 게이트(G10), 보호층(P10), 소오스 패드(SP10) 및 드레인 패드(DP10) 등은 도 1의 그것들과 동일하거나 유사할 수 있다.
도 6은 본 발명의 다른 실시예에 따른 반도체소자를 보여주는 단면도이다. 도 6은 소오스요소(S13)와 드레인요소(D13)가 금속 또는 금속화합물로 형성된 경우를 보여준다.
도 6을 참조하면, 소오스요소(S13) 및 드레인요소(D13)는 금속 또는 금속화합물로 형성될 수 있다. 예컨대, 소오스요소(S13) 및 드레인요소(D13)는 Ti, Al, Au, TiN, Pt, Ni 등 다양한 금속 및 금속화합물 중 적어도 어느 하나를 포함할 수 있다. 이 경우, 소오스요소(S13) 및 드레인요소(D13)는 기판(SUB10)의 일부를 식각하여 제거한 후, 그 부분에 금속이나 금속화합물을 매립함으로써 형성될 수 있다. 도 6에서 소오스요소(S13) 및 드레인요소(D13)의 물질/구성을 제외한 나머지 구성은 도 1의 그것들과 동일하거나 유사할 수 있다.
도 1 내지 도 6을 참조하여 설명한 본 발명의 실시예들에 따른 반도체소자는 트랜지스터일 수 있다. 상기 반도체소자는 그래핀을 포함하는 트랜지스터일 수 있다. 또한, 상기 반도체소자는 배리스터(barristor) 소자 구조를 가질 수 있다. 다시 말해, 상기 반도체소자는 그래핀 배리스터(graphene barristor)일 수 있다. 도 1 내지 도 6에 도시된 바와 같이, 소오스영역/요소(S10, S11, S11', S12, S13) 및 드레인영역/요소(D10, D11, D11', D12, D13)가 형성된 하부 구조체(기판 구조체)의 표면이 평탄하고, 그 위에 그래핀층(GP10)을 형성하기 때문에, 그래핀층(GP10)과 상기 하부 구조체(기판 구조체) 간의 콘택 특성이 우수할 수 있다. 예컨대, 그래핀층(GP10)과 반도체영역/요소(C10, C12) 사이의 우수한 콘택 특성(계면 특성)을 확보할 수 있다. 소자의 사이즈가 작아지더라도, 상기 그래핀층(GP10)과 상기 하부 구조체(기판 구조체) 간의 콘택 특성을 용이하게 확보할 수 있다. 따라서, 본 발명의 실시예에 따른 반도체소자는 우수한 성능을 가질 수 있고, 스케일 다운(scale down)에 유리할 수 있다.
또한, 본 발명의 실시예에 따른 반도체소자에서는 그래핀층(GP10)에 대한 홀(hole) 형성 공정을 수행할 필요가 없기 때문에, 그래핀층(GP10)의 손상을 방지/최소화할 수 있다. 소오스영역/요소(S10, S11, S11', S12, S13) 및 드레인영역/요소(D10, D11, D11', D12, D13)가 먼저 형성된 상태에서, 그래핀층(GP10)을 형성하고, 그 위에 게이트절연층(GI10)을 덮어준 다음, 후속 공정을 진행할 수 있다. 또한, 그래핀층(GP10)에 대한 홀 오픈(hole open) 공정 등이 없기 때문에, 그래핀층(GP10)이 플라즈마 공정이나 스퍼터링 공정에 노출되지 않을 수 있다. 따라서, 그래핀층(GP10)이 플라즈마 공정이나 스퍼터링 공정으로 손상되어 그 특성이 열화되는 문제가 원천적으로 방지될 수 있다. 이와 관련해서, 그래핀 고유의 우수한 특성이 유지된 반도체소자를 제조할 수 있다.
또한, 본 발명의 실시예에 따른 반도체소자에서는 기판(SUB10, SUB12)에 소오스영역/요소(S10, S11, S11', S12, S13) 및 드레인영역/요소(D10, D11, D11', D12, D13) 등을 먼저 형성한 상태에서, 그 위에 그래핀층(GP10)을 형성하기 때문에, 공정의 자유도가 커질 수 있다. 그래핀층(GP10)을 형성한 이후에는, 그래핀층(GP10)을 게이트절연층(GI10) 및 보호층(P10) 등으로 보호한 상태에서 후속 공정을 진행할 수 있고, 그래핀층(GP10)에 대한 오픈(open) 공정을 진행하지 않을 수 있다. 만약, 그래핀층(GP10)을 먼저 형성한 후, 그 위에 소오스요소 및 드레인요소를 형성하는 경우, 그래핀층(GP10)으로 인해 후속 공정에 여러 가지 제약을 받을 수 있다. 그러나 본 발명의 실시예에서는 기존의 CMOS(complementary metal-oxide-semiconductor) 공정을 이용해서 기판(SUB10, SUB12)에 소오스/드레인요소 등을 형성한 다음, 그 위에 그래핀층(GP10)을 전이(transfer) 하므로, 공정 진행이 용이하고 공정의 자유도가 커질 수 있다.
도 14는 비교예에 따른 반도체소자를 보여주는 단면도이다. 상기 비교예에 따른 반도체소자는 종래 기술에 따른 트랜지스터일 수 있다.
도 14를 참조하면, p형 또는 n형의 반도체로 구성된 기판(SUB1)이 마련된다. 기판(SUB1)의 표면은 평탄하지 않고 단차진 구조를 가질 수 있다. 또한, 기판(SUB1)의 일부 영역 상에 절연층(IN1)이 구비되어, 절연층(IN1)에 의해 단차가 발생될 수 있다. 절연층(IN1)과 그 일측의 기판(SUB1) 영역 상에 그래핀층(GP1)이 구비될 수 있다. 기판(SUB1) 상에 그래핀층(GP1)을 덮는 게이트절연층(GI1)이 구비될 수 있다. 게이트절연층(GI1) 상에 게이트(G1)가 구비될 수 있다. 게이트절연층(GI1)에 그래핀층(GP1) 및 기판(SUB1)을 노출시키는 제1 및 제2 콘택홀(h1, h2)이 형성되고, 제1 및 제2 콘택홀(h1, h2) 내에 제1 및 제2 콘택플러그(CP1, CP2)가 구비된다. 게이트절연층(GI1) 상에 제1 콘택플러그(CP1)와 접촉된 소오스전극(SE1)이 구비되고, 제2 콘택플러그(CP2)와 접촉된 드레인전극(DE1)이 구비된다.
도 14의 비교예에 따른 반도체소자에서는 단차진 하부 구조체 상에 그래핀층(GP1)을 형성(전이)하기 때문에, 그래핀층(GP1)과 기판(SUB1) 사이에 우수한 콘택 특성을 확보하기 어려울 수 있다. 더욱이, 반도체소자의 사이즈가 작을수록 단차로 인한 콘택 문제가 심화될 수 있다. 또한, 게이트절연층(GI1)을 식각하여 그래핀층(GP1)을 노출시키는 콘택홀(h1)을 형성한 후, 콘택홀(h1) 내에 콘택플러그(CP1)를 형성하는데, 콘택홀(h1)을 형성하는 식각 과정에서 그래핀층(GP1)이 손상되어 그래핀층(GP1)의 물리적/전기적 특성이 열화되는 문제가 발생한다. 특히, 건식 식각 방법으로 콘택홀(h1)을 형성하는 경우, 그래핀층(GP1)이 손상되는 문제가 발생할 수 있다. 또한, 습식 식각 방법으로 콘택홀(h1)을 형성하는 경우, 콘택홀(h1)의 크기를 축소하기 어렵기 때문에, 스케일 다운(scale down)이 어려워질 수 있다. 또한, 상기 비교예에 따른 반도체소자의 제조시, 그래핀층(GP1)을 형성한 후, 그 위에 소오스전극(SE1)과 드레인전극(DE1)을 형성하는 공정을 수행하므로, 소오스전극(SE1)과 드레인전극(DE1)을 형성하는 과정에서 그래핀층(GP1)이 열화될 수 있다. 또한, 소오스전극(SE1)과 드레인전극(DE1)을 형성하는 공정이 그래핀층(GP1)에 의해 제약을 받을 수 있다. 이러한 비교예의 문제점들을 본 발명의 실시예를 통해 해소 또는 개선할 수 있다.
도 7a 내지 도 7h는 본 발명의 실시예에 따른 반도체소자의 제조방법을 보여주는 단면도이다.
도 7a를 참조하면, 기판(100)의 상면부에 소정의 소자영역을 정의하는 분리막(150)을 형성할 수 있다. 기판(100)은 소정의 반도체 기판, 예컨대, 실리콘(Si) 기판일 수 있다. 기판(100)의 종류는 실리콘(Si) 기판으로 한정되지 않고, 다양하게 변화될 수 있다. 예컨대, 기판(100)은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 스트레인드 실리콘(strained Si) 등으로 구성된 그룹에서 선택된 적어도 하나의 물질을 포함할 수 있고, 그 밖에 다른 물질을 포함할 수도 있다. 실리콘(Si) 상에 실리콘 게르마늄(SiGe)을 형성할 수 있고, 실리콘 게르마늄(SiGe) 상에 스트레인드 실리콘(strained Si)을 형성할 수 있다. 기판(100)은 p형 또는 n형의 반도체일 수 있다. 이때, 기판(100)의 불순물 도핑 농도는 1013∼1016/㎤ 정도일 수 있다. 이러한 불순물 도핑 농도를 고려하면, 기판(100)은 p- 기판 또는 n- 기판이라 할 수 있다. 분리막(150)은 '소자 분리막'이라 할 수 있고, 절연 물질(ex, 산화물)로 형성할 수 있다. 분리막(150)을 산화물(ex, 실리콘 산화물)로 형성한 경우, 이를 '필드 산화막'(field oxide)이라 할 수 있다. 분리막(150)은 도 1 및 도 2의 분리막(L10)과 동일한 구조를 가질 수 있다. 분리막(150)에 의해 기판(100) 위쪽으로 노출된 기판(100) 영역을 '소자영역' 또는 '액티브영역'이라 할 수 있다.
도 7b를 참조하면, 분리막(150)에 의해 정의된 소자영역의 일부에 불순물을 이온주입하여 소오스영역(110S) 및 드레인영역(110D)을 형성할 수 있다. 소오스영역(110S) 및 드레인영역(110D)은 불순물이 고농도로 도핑된(이온주입된) 영역일 수 있다. 예컨대, 소오스영역(110S) 및 드레인영역(110D)은 n형 불순물 또는 p형 불순물이 1017/㎤ 또는 1018/㎤ 이상의 농도로 도핑된 영역일 수 있다. 이러한 불순물 도핑 농도를 고려하면, 소오스영역(110S) 및 드레인영역(110D)은 n+ 영역 또는 p+ 영역이라 할 수 있다. 소오스영역(110S) 및 드레인영역(110D)을 형성함으로써, 이들 사이에 반도체영역(110C)이 정의될 수 있다. 반도체영역(110C)은 분리막(150)에 의해 소오스영역(110S)과 이격될 수 있다. 반도체영역(110C)은 드레인영역(110D)과 접촉될 수 있다. 소오스영역(110S), 드레인영역(110D) 및 반도체영역(110C)은 각각 도 1의 소오스영역(S10), 드레인영역(D10) 및 반도체영역(C10)에 대응될 수 있다.
도 7a의 분리막(150)을 형성하는 공정에서, 또는 도 7b의 소오스영역(110S) 및 드레인영역(110D)을 형성하는 공정 후, 기판(100) 및 분리막(150)의 표면에 대한 평탄화(planarization) 공정을 수행할 수 있다. 상기 평탄화 공정은, 예컨대, CMP(chemical mechanical polishing) 공정으로 수행할 수 있다. 또는, 에치백(etch-back) 공정으로 평탄화 공정을 수행할 수도 있다. 이러한 평탄화 공정을 통해, 기판(100) 및 분리막(150)의 표면을 평탄하게 만들 수 있다. 따라서, 도 7b에서 소오스영역(110S) 및 드레인영역(110D)의 표면과 분리막(150)의 표면은 동일한(혹은, 거의 동일한) 레벨에서 평탄한 면을 형성할 수 있다. 소오스영역(110S) 및 드레인영역(110D)의 표면과 분리막(150)의 표면 간의 높이 차이가 있다고 하더라도, 그 차이는 약 5 nm 이내 또는 약 3 nm 이내로 작을 수 있다.
도 7c를 참조하면, 소오스영역(110S), 드레인영역(110D), 반도체영역(110C) 및 분리막(150)이 형성된 기판(100)의 상면에 그래핀층(200)을 형성할 수 있다. 그래핀층(200)은 다른 기판(미도시)에서 성장한 후, 도 7c의 기판(100) 위로 전이(transfer)된 것일 수 있다. 그래핀층(200)의 전이 방법은 잘 알려진바, 이에 대한 자세한 설명은 배제한다. 그래핀층(200)은 단층 그래핀(single layer graphene), 즉, 하나의 그래핀 시트(graphene sheet)이거나, 수 층(예컨대, 약 10층 이내)의 그래핀 시트가 적층된 구조를 가질 수 있다. 다음, 그래핀층(200) 상에 게이트절연층(300)을 형성할 수 있다. 게이트절연층(300)은, 예컨대, 알루미늄 산화물, 실리콘 산화물, 실리콘 질산화물, 실리콘 질화물 또는 실리콘 질화물보다 유전상수가 높은 고유전 물질 등으로 형성할 수 있다. 게이트절연층(300)은 그래핀층(200)에 손상을 주지 않는 공정, 예컨대, 플라즈마를 사용하지 않는 공정으로 형성할 수 있다. 일례로, 게이트절연층(300)은 ALD(atomic layer deposition) 방법으로 형성할 수 있다. 그러나 이는 예시적인 것이고, ALD 이외에 다른 방법으로 게이트절연층(300)을 형성할 수도 있다.
본 실시예에서는 평탄한 면 위에 그래핀층(200)을 형성(전이)하기 때문에, 그래핀층(200)의 전이가 용이하고 그래핀층(200)과 하부 구조체 사이의 콘택 특성을 용이하게 확보할 수 있다. 만약, 도 14와 같은 단차진 하부 구조체 상에 그래핀층(GP1)을 전이하는 경우, 그래핀층(GP1)과 하부 구조체 간의 콘택에 문제가 생길 수 있다. 이러한 문제는 소자의 사이즈가 작을수록 커질 수 있다. 그러나 본 발명의 실시예에서는 평탄한 면 위에 그래핀층(200)을 형성(전이)하기 때문에, 그래핀층(200)과 하부 구조체 사이의 콘택 특성이 양호할 수 있고, 스케일 다운(scale down)에 유리할 수 있다.
다음, 게이트절연층(300) 및 그래핀층(200)에 대한 패터닝 공정을 수행하여, 도 7d에 도시된 바와 같은 다층 구조체(적층 구조체)(ML1)를 형성할 수 있다. 참조번호 200a 및 300a는 각각 '패터닝된 그래핀층' 및 '패터닝된 게이트절연층'을 나타낸다. 패터닝된 그래핀층(이하, 그래핀층)(200a)은 소오스영역(110S)과 반도체영역(110C) 상에 이들을 연결하도록 구비될 수 있다. 그래핀층(200a)은 드레인영역(110D)과 이격되어 전기적으로 분리될 수 있다. 그래핀층(200a)과 드레인영역(110D) 사이의 간격은, 예컨대, 5∼100 nm 정도일 수 있지만, 이는 달라질 수 있다.
도 7e를 참조하면, 패터닝된 게이트절연층(이하, 게이트절연층)(300a) 상에 게이트(400)를 형성할 수 있다. 게이트(400)는 반도체영역(110C) 위쪽의 게이트절연층(300a) 상에 구비될 수 있다. 위에서 보았을 때, 게이트(400)는 도 2의 게이트(G10)와 동일하거나 유사한 구조를 가질 수 있다.
도 7f를 참조하면, 기판(100) 상에 소오스영역(110S), 드레인영역(110D), 게이트절연층(300a), 게이트(400) 등을 덮는 보호층(500)을 형성할 수 있다. 보호층(500)은, 예컨대, 실리콘 산화물, 실리콘 질화물, 실리콘 질산화물, 유기 절연물질 등으로 형성할 수 있다.
도 7g를 참조하면, 보호층(500)의 일부를 식각하여 소오스영역(110S) 및 드레인영역(110D)을 노출시키는 제1 및 제2 콘택홀(H1, H2)을 형성할 수 있다.
도 7h를 참조하면, 보호층(500) 상에 소오스 패드(600SP) 및 드레인 패드(600DP)를 형성할 수 있다. 소오스 패드(600SP)는 제1 콘택홀(H1) 내에 형성된 제1 플러그(60A)에 의해 소오스영역(110S)과 전기적으로 연결될 수 있고, 드레인 패드(600DP)는 제2 콘택홀(H2) 내에 형성된 제2 플러그(60B)에 의해 드레인영역(110D)과 전기적으로 연결될 수 있다. 소오스 패드(600SP) 및 드레인 패드(600DP)는 다양한 금속 또는 금속화합물 등으로 형성할 수 있다. 도 7h의 반도체소자의 주요 구성요소의 평면 구조는, 예컨대, 도 2와 같을 수 있다.
도 8a 내지 도 8h는 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 보여주는 단면도이다.
도 8a를 참조하면, 도 7a 및 도 7b의 방법과 유사한 방법으로, 기판(100)에 분리막(150) 및 도핑영역(110)을 형성할 수 있다. 두 개의 도핑영역(110)이 서로 이격될 수 있고, 이들 사이에 반도체영역(110C)이 구비될 수 있다. 도핑영역(110)은 도 7b의 소오스영역(110S) 및 드레인영역(110D)과 유사한 영역일 수 있다. 도핑영역(110)의 불순물 도핑 농도는 기판(100)보다 높을 수 있고, 소오스/드레인영역(110S, 110D)과 유사하거나 그보다 낮을 수 있다.
도 8b를 참조하면, 도핑영역(110)의 상면부에 대한 금속 실리사이드 공정을 수행하여 금속 실리사이드를 포함하는 소오스영역(111S) 및 드레인영역(111D)을 형성할 수 있다. 소오스영역(111S) 및 드레인영역(111D)은 도 4의 소오스영역(S11') 및 드레인영역(D11')과 동일하거나 유사할 수 있다. 도핑영역(110)의 상면부를 제외한 나머지 영역을 덮는 마스크층(mask layer)(미도시)을 형성한 후, 도핑영역(110)과 상기 마스크층 상에 소정의 금속층(미도시)을 형성하고, 상기 금속층과 도핑영역(110)의 실리콘을 반응시키는 실리사이드 반응 공정을 통해, 소오스영역(111S) 및 드레인영역(111D)을 형성할 수 있다. 그런 다음, 잔류된 금속층과 마스크층을 제거할 수 있다. 이후, 필요한 경우, 소오스/드레인영역(111S, 111D) 및 분리막(150)의 표면에 대한 평탄화 공정, 예컨대, CMP 공정을 수행할 수 있다.
이후, 도 8c 내지 도 8h에 도시된 바와 같은 공정들을 순차로 진행하여 반도체소자를 제조할 수 있다. 도 8c 내지 도 8h의 공정들은 도 7c 내지 도 7h의 공정들에 대응될 수 있으므로, 이에 대한 반복 설명은 배제한다.
도 8a 내지 도 8h의 방법을 통해 도 4와 동일한(유사한) 구조를 갖는 반도체소자를 제조할 수 있다. 만약, 도핑영역(110) 없이 실리사이드 공정을 진행하여 소오스영역 및 드레인영역을 형성하는 경우, 도 3과 같은 반도체소자를 얻을 수 있다.
도 9a 내지 도 9i는 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 보여주는 단면도이다. 본 실시예는 출발 기판으로 SOI(silicon-on-insulator) 기판을 사용하여 반도체소자를 제조하는 방법을 보여준다.
도 9a를 참조하면, 기판(102)을 마련할 수 있다. 기판(102)은, 예컨대, SOI 기판일 수 있다. 이 경우, 기판(102)은 하부 실리콘(10), 절연층(15) 및 상부 실리콘(20)을 포함할 수 있다. 절연층(15)은 하부 실리콘(10)과 상부 실리콘(20) 사이에 구비될 수 있다. 절연층(15)은, 예컨대, 실리콘 산화물로 형성될 수 있다. 상부 실리콘(20)은 p형 또는 n형 실리콘일 수 있고, 그 도핑 농도는 도 1의 기판(SUB10)과 동일할 수 있다.
도 9b를 참조하면, 상부 실리콘(20)을 패터닝하여 패터닝된 상부 실리콘(20A)을 형성할 수 있다. 패터닝된 상부 실리콘(20A)은 '소자영역' 또는 '액티브영역'에 대응될 수 있다. 패터닝된 상부 실리콘(20A)은 도 2의 소오스영역(S10), 드레인영역(D10) 및 반도체영역(C10)을 합한 구조와 동일한(유사한) 평면 구조를 가질 수 있다.
도 9c를 참조하면, 패터닝된 상부 실리콘(이하, 상부 실리콘)(20A) 주위에 분리막(152)을 형성할 수 있다. 다음, 상부 실리콘(20A)의 일부 영역에 소오스영역(112S) 및 드레인영역(112D)을 형성할 수 있다. 소오스영역(112S) 및 드레인영역(112D)은, 예컨대, 금속 실리사이드 공정을 통해 형성할 수 있다. 그러나 이는 예시적인 것이고, 소오스영역(112S) 및 드레인영역(112D)의 형성방법은 변화될 수 있다. 예컨대, 불순물 이온을 고농도로 주입하는 공정을 통해 소오스영역(112S) 및 드레인영역(112D)을 형성하거나, 그 밖에 다른 방법을 이용할 수도 있다. 소오스영역(112S)과 드레인영역(112D) 사이의 상부 실리콘(20A) 내에 반도체영역(반도체요소)(112C)이 정의될 수 있다. 반도체영역(112C)은 소오스영역(112S)과 이격될 수 있고, 드레인영역(112D)과 접촉될 수 있다. 분리막(152)을 형성하는 공정에서, 또는, 소오스영역(112S) 및 드레인영역(112D)을 형성하는 공정 후, 상부 실리콘(20A) 및 분리막(152)의 표면에 대한 평탄화 공정, 예컨대, CMP 공정을 수행할 수 있다.
이후, 도 9d 내지 도 9i에 도시된 바와 같은 공정들을 순차로 진행하여 반도체소자를 제조할 수 있다. 도 9d 내지 도 9i의 공정들은 도 7c 내지 도 7h의 공정들에 대응될 수 있으므로, 이에 대한 반복 설명은 배제한다.
도 9a 내지 도 9i의 방법을 통해 도 5와 동일한(유사한) 구조를 갖는 반도체소자를 제조할 수 있다.
도 10a 내지 도 10i는 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 보여주는 단면도이다. 본 실시예는 소오스요소(113S)와 드레인요소(113D)를 금속 또는 금속화합물로 형성하는 경우를 보여준다.
도 10a를 참조하면, 도 7a의 방법과 유사한 방법으로, 기판(100)의 상면부에 소정의 소자영역을 정의하는 분리막(150)을 형성할 수 있다.
도 10b를 참조하면, 분리막(150)에 의해 정의된 소자영역에 제1 및 제2홈(groove)(G10, G20)을 형성할 수 있다. 제1 및 제2홈(G10, G20)은 소오스요소 및 드레인요소를 형성하기 위한 공간일 수 있다.
도 10c를 참조하면, 제1 및 제2홈(G10, G20) 내에 각각 소오스요소(113S) 및 드레인요소(113D)를 형성할 수 있다. 소오스요소(113S) 및 드레인요소(113D)는 금속 또는 금속화합물로 형성할 수 있다. 예컨대, 소오스요소(113S) 및 드레인요소(113D)는 Ti, Al, Au, TiN, Pt, Ni 등 다양한 금속 및 금속화합물 중 적어도 어느 하나를 포함하도록 형성할 수 있다. 기판(100) 상에 제1 및 제2홈(G10, G20)을 매립하는 소정의 도전층을 형성한 후, 상기 도전층에 대한 CMP 공정 또는 에치백(etch-back) 공정을 수행하여, 소오스요소(113S) 및 드레인요소(113D)를 형성할 수 있다. 따라서, 소오스요소(113S), 드레인요소(113D), 반도체영역(113C) 및 분리막(150)은 평탄한(거의 평탄한) 표면을 이룰 수 있다. 소오스요소(113S) 및 드레인요소(113D)의 표면과 분리막(150)의 표면 간의 높이 차이가 있다고 하더라도, 그 차이는 약 5 nm 이내 또는 약 3 nm 이내로 작을 수 있다. 또한, 소오스요소(113S) 및 드레인요소(113D)의 표면과 반도체영역(113C)의 표면 간의 높이 차이가 있다고 하더라도, 그 차이는 약 5 nm 이내 또는 약 3 nm 이내로 작을 수 있다.
이후, 도 10d 내지 도 10i에 도시된 바와 같은 공정들을 순차로 진행하여 반도체소자를 제조할 수 있다. 도 10d 내지 도 10i의 공정들은 도 7c 내지 도 7h의 공정들에 대응될 수 있으므로, 이에 대한 반복 설명은 배제한다.
도 10a 내지 도 10i의 방법을 통해 도 6과 동일한(유사한) 구조를 갖는 반도체소자를 제조할 수 있다.
이상에서 설명한 제조방법들은 다양하게 변화될 수 있다. 예컨대, 그래핀층(200)이 형성될(전사될) 기판 구조체의 표면을 평탄화하는 공정에서, CMP 공정을 사용하는 경우, 선택적으로 식각정지층(etch stop layer)을 사용할 수 있다. 상기 식각정지층을 사용하는 경우에 대해, 도 11a 내지 도 11e, 도 12a 내지 도 12e 및 도 13a 내지 도 13e를 참조하여 설명한다.
도 11a 내지 도 11e는 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 설명하기 위한 단면도이다.
도 11a를 참조하면, 기판(100) 상에 식각정지층(120)을 형성할 수 있다. 식각정지층(120)은, 예컨대, 실리콘 질화물층(Si3N4층)일 수 있지만, 그 물질은 달라질 수 있다.
도 11b를 참조하면, 식각정지층(120) 및 기판(100)의 상면부에 대한 패터닝(식각) 공정을 수행할 수 있다. 참조번호 100' 및 120'는 패터닝된 기판 및 패터닝된 식각정지층을 나타낸다.
도 11c를 참조하면, 패터닝된 기판(이하, 기판)(100') 및 패터닝된 식각정지층(이하, 식각정지층)(120') 상에 소정의 분리물질층(1500)을 형성할 수 있다.
다음, 분리물질층(1500)의 표면에 대한 CMP 공정을 수행할 수 있다. 이때, 식각정지층(120')은 분리물질층(1500)보다 식각 속도가 느리기 때문에, 식각정지층(120')이 노출되는 시점에서 CMP 공정을 용이하게 중단할 수 있고, 식각정지층(120') 아래의 기판(100') 부분이 손상되지 않을 수 있다.
상기 CMP 공정의 결과, 도 11d와 같은 구조가 얻어질 수 있다. 도 11d를 참조하면, 기판(100')의 상면부에 분리막(150)이 구비되고, 기판(100')의 노출면(상면)에 식각정지층(120')이 존재할 수 있다.
이후, 식각정지층(120')을 선택적으로 제거하는 공정을 통해, 도 11e와 같은 기판 구조체를 얻을 수 있다. 도 11e의 구조는 도 7a의 구조와 유사할 수 있다. 따라서, 도 11e의 기판 구조체에 대해 도 7b 내지 도 7h의 공정을 수행하여 반도체소자를 제조할 수 있다.
도 12a 내지 도 12e는 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 설명하기 위한 단면도이다. 본 실시예는 출발 기판이 SOI 기판인 경우에, 앞서 설명한 식각정지층을 적용하는 일례를 보여준다.
도 12a를 참조하면, SOI 구조를 갖는 기판(102)을 마련할 수 있다. 기판(102)은 하부 실리콘(10), 절연층(15) 및 상부 실리콘(20)을 포함할 수 있다. 상부 실리콘(20) 상에 식각정지층(122)을 형성할 수 있다. 식각정지층(122)은 실리콘 질화물층(Si3N4층)일 수 있지만, 그 물질은 다양하게 변화될 수 있다.
도 12b를 참조하면, 식각정지층(122) 및 상부 실리콘(20)에 대한 패터닝(식각) 공정을 수행할 수 있다. 참조번호 20' 및 122'는 패터닝된 상부 실리콘 및 패터닝된 식각정지층을 나타낸다.
도 12c를 참조하면, 패터닝된 상부 실리콘(이하, 상부 실리콘)(20') 및 패터닝된 식각정지층(이하, 식각정지층)(122') 상에 소정의 분리물질층(1520)을 형성할 수 있다.
다음, 분리물질층(1520)의 표면에 대한 CMP 공정을 수행할 수 있다. 그 결과, 도 12d에 도시된 바와 같은 기판 구조체가 얻어질 수 있다. 도 12d를 참조하면, 상부 실리콘(20') 주위에 분리막(152)이 구비되고, 상부 실리콘(20')의 노출면(상면)에 식각정지층(122')이 구비될 수 있다.
이후, 식각정지층(122')을 선택적으로 제거하는 공정을 통해, 도 12e와 같은 기판 구조체를 얻을 수 있다. 도 12e의 구조는 도 9c에서 소오스영역(112S) 및 드레인영역(112D)을 형성하기 이전의 구조와 유사할 수 있다. 따라서, 도 12e의 기판 구조체에 대해 도 9c 내지 도 9i의 공정을 수행하여 반도체소자를 제조할 수 있다.
도 13a 내지 도 13e는 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 설명하기 위한 단면도이다. 본 실시예는 소오스요소(113S)와 드레인요소(113D)를 금속 또는 금속화합물로 형성하는 경우, 앞서 설명한 식각정지층을 적용하는 일례를 보여준다.
도 13a를 참조하면, 도 10a와 유사한 방법으로, 기판(100)의 상면부에 소정의 소자영역을 정의하는 분리막(150)을 형성할 수 있다. 다음, 기판(100) 및 분리막(150) 상에 식각정지층(123)을 형성할 수 있다.
도 13b를 참조하면, 식각정지층(123) 및 그 아래의 상기 소자영역을 식각하여 제1 및 제2홈(groove)(G10, G20)을 형성할 수 있다. 참조번호 123'는 패터닝된 식각정지층을 나타낸다.
도 13c를 참조하면, 기판(100) 상에 제1 및 제2홈(G10, G20)을 메우는 도전층(1130)을 형성할 수 있다. 도전층(1130)은 금속이나 금속화합물을 포함하도록 형성할 수 있다.
다음, 도전층(1130)의 표면에 대한 CMP 공정을 수행할 수 있다. 그 결과, 도 13d에 도시된 바와 같은 구조가 얻어질 수 있다. 도 13d를 참조하면, 제1홈(G10) 내에 소오스요소(113S)가 구비될 수 있고, 제2홈(G20) 내에 드레인요소(113D)가 구비될 수 있다. 소오스요소(113S) 및 드레인요소(113D) 주의에는 식각정지층(123)이 존재할 수 있다.
이후, 식각정지층(123)을 선택적으로 제거하는 공정을 통해, 도 13e와 같은 기판 구조체를 얻을 수 있다. 도 13e의 구조는 도 10c의 구조와 유사할 수 있다. 따라서, 도 13e의 기판 구조체에 대해 도 10d 내지 도 10i의 공정을 수행하여 반도체소자를 제조할 수 있다.
도 11a 내지 도 11e, 도 12a 내지 도 12e 및 도 13a 내지 도 13e를 참조하여 설명한 바와 같이, 식각정지층(120, 122, 123)을 이용하는 경우, CMP 공정을 보다 용이하게(원활하게) 수행할 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도 1 내지 도 6의 반도체소자 구조는 다양하게 변형될 수 있음을 알 수 있을 것이다. 구체적인 예로, 그래핀 이외에 다른 물질을 사용할 수 있고, 그래핀과 접촉되는 반도체요소로서 실리콘, 게르마늄, 실리콘 게르마늄, 스트레인드 실리콘 이외에 산화물 반도체 등의 다른 반도체를 사용할 수 있음을 알 수 있을 것이다. 또한, 소오스, 드레인, 게이트 등의 구조 및 물질도 다양하게 변형될 수 있음을 알 수 있을 것이다. 그리고 도 7a 내지 도 7h, 도 8a 내지 도 8h, 도 9a 내지 도 9i, 도 10a 내지 도 10i, 도 11a 내지 도 11e, 도 12a 내지 도 12e 및 도 13a 내지 도 13e를 참조하여 설명한 제조방법도 다양하게 변형될 수 있음을 알 수 있을 것이다. 부가해서, 당업자라면 본 발명의 사상(idea)은 트랜지스터가 아닌 다른 소자에도 적용될 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
* 도면의 주요 부분에 대한 부호설명 *
C10, C12 : 반도체 D10∼D13 : 드레인
DP10 : 드레인 패드 d10 : 도핑영역
G10 : 게이트 GI10 : 게이트절연층
GP10 : 그래핀층 H10, H20 : 콘택홀
L10 : 분리막 N1 : 절연층
P10 : 보호층 PL10, PL20 : 플러그
S1, S2 : 실리콘 S10∼S13 : 소오스
SP10 : 소오스 패드 SUB10, SUB12 : 기판

Claims (20)

  1. 서로 이격된 소오스 및 드레인;
    상기 소오스와 상기 드레인 사이에 구비된 것으로, 상기 소오스와 이격되고 상기 드레인과 접촉된 반도체요소;
    상기 소오스와 상기 반도체요소 상에 상기 소오스와 상기 반도체요소를 연결하도록 구비되고, 상기 드레인과 이격된 그래핀층;
    상기 그래핀층 상에 구비된 게이트절연층;
    상기 반도체요소 위쪽의 상기 게이트절연층 상에 구비된 게이트; 및
    상기 소오스를 둘러싸는 분리막;을 포함하되,
    상기 분리막은 상기 소오스의 측면을 따라 연장되어, 상기 소오스와 상기 반도체요소 사이를 가로지르는 반도체소자.
  2. 제 1 항에 있어서,
    상기 소오스 및 드레인의 표면은 상기 반도체요소의 표면과 동일한 높이를 갖는 반도체소자.
  3. 제 1 항에 있어서,
    상기 소오스 및 드레인의 표면과 상기 반도체요소의 표면 간의 높이 차이는 5 nm 이내인 반도체소자.
  4. 제 1 항에 있어서,
    상기 소오스 및 드레인의 표면과 상기 분리막의 표면 간의 높이 차이는 5 nm 이내인 반도체소자.
  5. 제 1 항에 있어서,
    상기 그래핀층은 평탄한 구조를 갖는 반도체소자.
  6. 제 1 항에 있어서,
    상기 반도체요소는 n형 반도체 또는 p형 반도체를 포함하는 반도체소자.
  7. 제 1 항에 있어서,
    상기 반도체요소는 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe) 및 스트레인드 실리콘(strained Si) 중 적어도 하나를 포함하는 반도체소자.
  8. 제 1 항에 있어서,
    상기 소오스, 드레인, 게이트절연층 및 게이트를 덮는 보호층; 및
    상기 보호층 상에 구비된 것으로, 상기 소오스 및 드레인과 각각 전기적으로 연결된 소오스 패드 및 드레인 패드;를 더 포함하는 반도체소자.
  9. 제 1 항에 있어서,
    상기 소오스 및 드레인은 불순물 도핑 영역을 포함하는 반도체소자.
  10. 제 1 항에 있어서,
    상기 소오스 및 드레인은 금속 실리사이드(metal silicide)를 포함하는 반도체소자.
  11. 제 1 항에 있어서,
    상기 소오스 및 드레인은 금속 또는 금속화합물을 포함하는 반도체소자.
  12. 제 1 항에 있어서,
    상기 소오스 및 드레인은 실리콘 기판 또는 SOI(silicon-on-insulator) 기판에 형성된 반도체소자.
  13. 제 1 항에 있어서,
    상기 반도체소자는 배리스터(barristor) 소자 구조를 갖는 반도체소자.
  14. 소오스, 드레인 및 상기 소오스 및 상기 드레인 사이에 상기 소오스와 이격되고 상기 드레인과 접촉된 반도체요소를 포함하는 소자영역을 마련하는 단계;
    상기 소오스와 상기 반도체요소 상에 상기 드레인과 이격된 그래핀층을 형성하는 단계;
    상기 그래핀층 상에 게이트절연층을 형성하는 단계; 및
    상기 반도체요소 위쪽의 상기 게이트절연층 상에 게이트를 형성하는 단계;를 포함하되,
    상기 소자 영역을 마련하는 단계는:
    기판 내에 상기 소오스, 상기 드레인, 및 상기 반도체요소를 위한 영역들을 정의하는 분리막을 형성하는 단계;를 포함하되,
    상기 분리막은 상기 소오스의 측면을 따라 연장되어, 상기 소오스를 둘러싸고, 상기 소오스와 상기 반도체요소 사이를 가로지르는 반도체소자의 제조방법.
  15. 제 14 항에 있어서, 상기 소자영역을 마련하는 단계는,
    상기 소오스, 드레인 및 반도체요소를 위한 영역들 및 상기 분리막의 표면에 대한 평탄화 공정을 수행하는 단계;를 포함하는 반도체소자의 제조방법.
  16. 제 15 항에 있어서,
    상기 평탄화 공정은 CMP(chemical mechanical polishing) 공정을 포함하고,
    상기 CMP 공정에서 선택적으로 식각정지층(etch stop layer)을 사용하는 반도체소자의 제조방법.
  17. 제 14 항에 있어서,
    상기 소자영역은 실리콘 기판 또는 SOI(silicon-on-insulator) 기판에 형성하는 반도체소자의 제조방법.
  18. 제 14 항에 있어서,
    상기 소오스 및 드레인은 불순물 도핑 영역을 포함하는 반도체소자의 제조방법.
  19. 제 14 항에 있어서,
    상기 소오스 및 드레인은 금속 실리사이드(metal silicide)를 포함하는 반도체소자의 제조방법.
  20. 제 14 항에 있어서,
    상기 소오스 및 드레인은 금속 또는 금속화합물을 포함하는 반도체소자의 제조방법.
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