KR101986699B1

KR101986699B1 - 연속근사 레지스터 아날로그 디지털 변환기 및 그것의 동작 방법

Info

Publication number: KR101986699B1
Application number: KR1020170172662A
Authority: KR
Inventors: 이민재; 백승욱
Original assignee: 광주과학기술원
Priority date: 2017-12-14
Filing date: 2017-12-14
Publication date: 2019-06-07
Anticipated expiration: 2037-12-14

Abstract

본 발명에 따른 연속근사 레지스터 아날로그 디지털 변환기(SAR ADC)의 동작 방법은, 샘플링 사이클에서 입력 전압을 DAC(digital analog converter) 커패시터 어레이의 탑 플레이트에 샘플링하는 단계, 상기 샘플링 사이클 이후 적어도 하나의 제 1 변환 사이클에서 듀얼 커패시터 스위칭(dual capacitor switching)을 이용하여 상기 DAC 커패시터 어레이의 바톰 플레이트의 전압을 변환하는 단계, 및 상기 적어도 하나의 제 1 변환 사이클 이후 적어도 하나의 제 2 변환 사이클에서 네거티브 스위칭(negative switching) 혹은 업-트랜지션(up-transition)을 이용하여 상기 DAC 커패시터 어레이의 바톰 플레이트의 전압을 변환하는 단계를 포함할 수 있다.

Description

연속근사 레지스터 아날로그 디지털 변환기 및 그것의 동작 방법{SUCCESSIVE APPROXIMATION REGISTER ANALOG DIGITAL CONVERTER AND OPERATING METHOD THEREOF}

본 발명은 연속근사 레지스터 아날로그 디지털 변환기(SAR ADC; successive approximation register analog digital converter) 및 그것의 동작 방법에 관한 것이다.

SAR(successive approximation register, 연속근사 레지스터) ADC(analog digital converter)는 구조가 간단하고 전력 소모를 최소화 시키는 아날로그 디지털 변환 장치이다. SAR ADC는 디지털 코드를 상위 비트로부터 순차적으로 증가 또는 감소시키면서 조합하여 이를 아날로그 신호와 비교함으로써, 아날로그 입력 신호에 근사화되도록 한다. 통상의 SAR ADC는 N 비트(N은 1 이상의 정수)의 DAC(digital analog converter)와 비교기를 구비하여 구성된다. N 비트 DAC는 N 비트의 디지털 코드를 그에 대응하는 아날로그 전압으로 변환한다. 비교기는 N 비트 DAC로부터 출력되는 아날로그 전압과 변환 대상이 되는 입력 아날로그 신호를 비교한다. 만약 입력된 아날로그 신호가 비교 대상인 DAC로부터의 아날로그 전압보다 크거나 같으면, 비교기 출력은 하이 레벨, 즉 논리 값1의 신호를 출력한다. 반대로, 입력된 아날로그 신호보다 DAC에서 출력되는 아날로그 전압이 더 크다면 비교기는 로우 레벨, 즉 논리 값 0의 신호를 출력한다. 이에 따라, N 비트 DAC에 입력되는 디지털 코드의 최상위 비트(MSB, most significant bit)를 논리 값 1로 설정하고, 입력된 아날로그 신호와 N 비트 DAC로부터 출력되는 아날로그 전압을 비교하면 N 비트 디지털 코드의 MSB의 값을 판정할 수 있다. 이어서, N 비트 DAC에 입력되는 디지털 코드의 후속 비트를 순차적으로 변환하면서 전술한 비교 과정을 반복하여 아날로그 신호에 대응하는 N 비트의 디지털 코드를 결정할 수 있다.

등록특허: 10-1435980, 등록일: 2014년 08월 25일, 제목: 레인지 스케일링을 이용한 SAR ADC. 공개특허: 10-2017-0069140, 공개일: 2017년 06월 20일, 제목: 플래시 지원 연속근사 레지스터형 ADC의 리던던시 장치 및 방법. 공개특허: 10-2014-0102965, 공개일: 2014년 08월 25일, 제목: 축차근사형 아날로그 디지털 변환 장치 및 방법. 공개특허: 10-2011-0077347, 공개일: 2011년 07월 07일, 제목: SAR 방식의 아날로그-디지털 변환기.

본 발명의 목적은 에너지 효율을 높이는 연속근사 레지스터 아날로그 디지털 변환기 및 그것의 동작 방법을 제공하는데 있다.

본 발명의 실시 예에 따른 연속근사 레지스터 아날로그 디지털 변환기(SAR ADC; successive approximation register analog digital converter)의 동작 방법은: 샘플링 사이클에서 입력 전압을 DAC(digital analog converter) 커패시터 어레이의 탑 플레이트에 샘플링하는 단계; 상기 샘플링 사이클 이후 적어도 하나의 제 1 변환 사이클에서 듀얼 커패시터 스위칭(dual capacitor switching)을 이용하여 상기 DAC 커패시터 어레이의 바톰 플레이트의 전압을 변환하는 단계; 및 상기 적어도 하나의 제 1 변환 사이클 이후 적어도 하나의 제 2 변환 사이클에서 네거티브 스위칭(negative switching) 혹은 업-트랜지션(up-transition)을 이용하여 상기 DAC 커패시터 어레이의 바톰 플레이트의 전압을 변환하는 단계를 포함할 수 있다.

실시 예에 있어서, 상기 적어도 하나의 제 1 변환 사이클에서 스위칭 에너지 손실이 없는 것을 특징으로 한다.

실시 예에 있어서, 상기 듀얼 커패시터 스위칭은 두 개의 커패시터들이 동시에 스위칭 되는 것을 특징으로 한다.

실시 예에 있어서, 상기 두 개의 커패시터들은 MSB(most significant bit) 커패시터 및 MSB-1 커패시터를 포함할 수 있다.

실시 예에 있어서, 상기 입력 전압을 상기 DAC 커패시터 어레이의 탑 플레이트에 샘플링하는 단계는, 차동 입력 전압들의 각각을 상기 DAC 커패시터 어레이의 상부 탑 플레이트 및 하부 탑 플레이트에 샘플링하는 단계를 포함할 수 있다.

실시 예에 있어서, 상기 적어도 하나의 제 1 변환 사이클에서 상기 DAC 커패시터 어레이의 바톰 플레이트 전압을 변환하는 단계는, 상기 적어도 하나의 제 1 변환 사이클에서 스위칭 에너지의 소비 없이 상기 DAC 커패시터 어레이의 바톰 플레이트의 전압을 변환하는 단계를 포함할 수 있다.

실시 예에 있어서, 상기 적어도 하나의 제 1 변환 사이클에서 상기 바톰 플레이트의 전압을 변환한 후에, 상기 DAC 커패시터 어레이의 상부 탑 플레이트 전압과 상기 DAC 커패시터 어레이의 하부 탑 플레이트 전압을 비교하는 단계를 더 포함할 수 있다.

실시 예에 있어서, 상기 적어도 하나의 제 2 변환 사이클에서 상기 바톰 플레이트의 전압을 변환하는 단계는, 하나의 커패시터에 대하여 이전 변환 사이클의 비교 결과에 따라 기준 전압을 공통 전압으로 스위칭 하거나, 상기 공통 전압을 접지 전압으로 스위칭 하는 단계를 포함할 수 있다.

실시 예에 있어서, 상기 공통 전압은 상기 기준 전압의 1/2인 것을 특징으로 한다.

본 발명의 실시 에에 따른 연속근사 레지스터 아날로그 디지털 변환기는, 양입력단과 음입력단을 갖는 비교기; 상기 양입력단에 연결된 상부 탑 플레이트를 갖는 제 1 바이너리 가중된 커패시터 어레이; 상기 음입력단에 연결된 하부 탑 플레이트를 갖는 제 2 바이너리 가중된 커패시터 어레이; 및 상기 비교기의 출력값을 수신하고, 상기 제 1 바이너리 가중된 커패시터 어레이의 상부 바톰 플레이트 및 상기 제 2 바이너리 가중된 커패시터 어레이의 하부 바톰 플레이트의 각각에 기준 전압 혹은 접지 전압을 연결하도록 스위칭 하는 SAR(successive approximation register) 로직을 포함하고, 상기 SAR 로직은 적어도 하나의 변환 사이클에서 듀얼 커패시터 스위칭에 의거하여 상기 제 1 및 제 2 바이너리 가중된 커패시터 어레이를 제어할 수 있다.

실시 예에 있어서, 상기 SAR 로직은 적어도 하나의 변환 사이클에서 네거티브 스위칭 혹은 업-트랜지션에 따라 상기 제 1 및 제 2 바이너리 가중된 커패시터 어레이를 제어할 수 있다.

본 발명의 실시 예에 따른 연속근사 레지스터 아날로그 디지털 변환기 및 그것의 동작 방법은, 듀얼 커패시터 스위칭을 이용함으로써 제로 에너지 소비로 최대 3 MSB 변환 사이클을 달성하고, 네거티브 스위칭, 업-트랜지션기술 및 저전력 모노토닉 절차를 결합함으로써 에너지 손실을 획기적으로 감소시킬 수 있다.

또한, 본 발명의 실시 예에 따른 SAR ADC는 듀얼 커패시터 스위칭을 이용함으로써 전체 에너지/면적 절감을 획기적으로 달성할 수 있다.

이하에 첨부되는 도면들은 본 실시 예에 관한 이해를 돕기 위한 것으로, 상세한 설명과 함께 실시 예들을 제공한다. 다만, 본 실시예의 기술적 특징이 특정 도면에 한정되는 것은 아니며, 각 도면에서 개시하는 특징들은 서로 조합되어 새로운 실시 예로 구성될 수 있다.
도 1은 본 발명의 실시 예에 따른 듀얼 커패시터 스위칭(dual capacitor switching)을 예시적으로 보여주는 도면이다.
도 2는 본 발명의 실시 예에 따른 듀얼 커패시터 스위칭 방식에 따른 3-비트 변환을 예시적으로 보여주는 도면이다.
도 3은 본 발명의 실시 예에 따른 4-비트 SAR ADC의 스위칭 동작을 예시적으로 보여주는 도면이다.
도 4는 도 3에 도시된 A 상태의 제 3 비교 단계를 예시적을 보여주는 도면이다.
도 5는 도 3에 도시된 B 상태의 제 3 비교 단계를 예시적으로 보여주는 도면이다.
도 6은 도 3에 도시된 C 상태의 제 3 비교 단계를 예시적으로 보여주는 도면이다.
도 7은 도 3에 도시된 D 상태의 제 3 비교 단계를 예시적으로 보여주는 도면이다.
도 8은 본 발명의 실시 예에 따른 SAR ADC의 스위칭 동작에 따른 변환 사이클을 예시적으로 보여주는 도면이다.
도 9는 본 발명의 실시 예에 따른 SAR ADC의 출력 코드에 대한 INL(integral nonlinearity)의 변이를 예시적으로 보여주는 도면이다.
도 10은 본 발명의 실시 예에 따른 SAR ADC의 출력 코드에 대한 DNL(differential nonlinearity)의 선형성을 예시적으로 보여주는 도면이다.
도 11은 출력 코드에 대한 스위칭 에너지를 예시적으로 보여주는 도면이다.
도 12는 본 발명의 실시 예에 따른 SAR ADC의 동작 방법을 예시적으로 보여주는 흐름도이다.

아래에서는 도면들을 이용하여 본 발명의 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 내용을 명확하고 상세하게 기재할 것이다.

본 발명은 다양한 변환을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시 예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다.

상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다. 어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 혹은 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.

구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 혹은 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다. 본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

본 출원에서, "포함하다" 혹은 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 혹은 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 혹은 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 혹은 이들을 조합한 것들의 존재 혹은 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

본 발명의 실시 예에 따른 연속근사 레지스터 아날로그 디지털 변환기(SAR ADC; successive approximation register analog digital converter)는 에너지 효율적인 커패시터 스위칭 방식으로 구현될 수 있다. 이러한 에너지 효율적인 커패시터 스위칭 방식은, 처음 3 번의 비교 사이클들에서 스위칭 에너지를 손실하지 않고, 그 다음 4번째 비교 사이클에서는 네거티브 스위칭 및 에너지 효율 향상 변이에 의해 전력 소비를 크게 줄일 수 있다. 추가로, 나머지 비교 사이클에서는 저 전력 단조 과정이 구현될 수 있다. 이러한 에너지 효율적인 커패시터 스위칭 방식은 평균 스위칭 에너지 효율을 크게 향상시키고, 전체 커패시터의 크기를 크게 줄일 수 있다.

도 1은 본 발명의 실시 예에 따른 듀얼 커패시터 스위칭(dual capacitor switching)을 예시적으로 보여주는 도면이다. 도 1을 참조하면, 듀얼 커패시터 스위칭에서, 두 개의 커패시터들은 제 1 변환 사이클에서 동시에 스위칭 될 수 있다. 실시 예에 있어서, 두 개의 커패시터들은 MSB 커패시터 및 MSB-1 커패시터일 수 있다. 이 때, 스위칭 에너지는 모든 기준 전압들로부터 소모되는 에너지의 합이다. 이러한 시퀀스가 실행될 때, 2C 커패시터에는 전하의 이동이 없다. 2C 커패시터에 연결된 공통 모드 전압(V_cm)으로부터 소모되는 에너지는 다음 수식으로 계산될 수 있다.

E_vcm = ΔQV_cm = 2C [(V_cm- V_x - V_ref/2) - (0 - V_x)] V_cm = 0

여기서 V_x는 탑 플레이트의 초기 전압이다.

유사하게, 기준 전압(V_ref)으로부터 소모되는 에너지는 다음 수식으로 계산될 수 있다.

E_vcm = ΔQV_cm = [2C [(V_ref- V_x - V_ref/2)- {C(0 - V_x) + C(V_ref - V_x)}] V_ref= 0

이는 기준 전압(V_ref)의 추가 전하 공급 없이, 커패시터에 저장된 초기 전하들이 재조정된다는 것을 의미한다. 따라서, 공통 전압(V_cm)과 기준 전압(V_ref) 모두로부터 스위칭 에너지는 제 1 변환 사이클에서 0이다.

추가로, 본 발명의 듀얼 커패시터 스위칭은 제로-에너지 소비(zero-energy consumption)를 갖는 추가적인 트랜지션(additional transition)를 제공할 수 있다.

도 2는 본 발명의 실시 예에 따른 듀얼 커패시터 스위칭 방식에 따른 3-비트 변환을 예시적으로 보여주는 도면이다. 제 2 동작은 에너지 소비 없이 수행될 수 있다. 따라서, 듀얼 커패시터 스위칭은 다른 스위칭과 비교하여 적어도 하나의 제로-에너지 변환을 제공할 수 있다.

도 3은 본 발명의 실시 예에 따른 4-비트 SAR ADC의 스위칭 동작을 예시적으로 보여주는 도면이다. 샘플링 단계에서 입력 전압(V_in, V_ip)이 DAC(digital analog converter) 커패시터 어레이의 탑 플레이트(top plate)에 샘플링 될 수 있다. 또한, DAC 커패시터 어레이의 바톰 플레이트(bottom plate)은 [0, 0, 1]에 연결될 수 있다. 여기서 0은 접지 전압(GND)이고, 1은 기준 전압(V_ref)을 의미한다.

본 발명의 실시 에에 따른 연속근사 레지스터 아날로그 디지털 변환기는, 양입력단과 음입력단을 갖는 비교기, 양입력단에 연결된 상부 탑 플레이트를 갖는 제 1 바이너리 가중된 커패시터 어레이, 음입력단에 연결된 하부 탑 플레이트를 갖는 제 2 바이너리 가중된 커패시터 어레이, 및 비교기의 출력값을 수신하고, 상기 제 1 바이너리 가중된 커패시터 어레이의 상부 바톰 플레이트 및 제 2 바이너리 가중된 커패시터 어레이의 하부 바톰 플레이트의 각각에 기준 전압 혹은 접지 전압을 연결하도록 스위칭 하는 SAR(successive approximation register) 로직을 포함할 수 있다.

샘플링 후에, 제 1 비교 단계는 탑-플레이트 샘플링 기술 때문에 에너지 소비 없이 수행될 수 있다. 또한, 바톰 플레이트 샘플링은 SAD ADC에서 널리 알려진 기술이다. 바톰 샘플링이 스위치가 오프 되는 샘플링 순간에 입력-의존 전하 주입을 제거할지라도, 큰 MSB 스위칭 에너지 때문에 에너지 효율이 좋지 않고, 많은 스위치들의 풀 스윙 기능이 요구된다.

제 2 비교 단계에서, DAC 커패시터 어레이의 바톰 플레이트들의 전압은 스위칭 에너지 소비 없이 [0, 0, 1]에서 [0.5, 1, 1]로 변환될 수 있다. 여기서 0.5는 V_ref/2을 지시하는 공통 전압(V_cm)을 의미한다. 추가 기준 전압(V_cm)은 DAC 비선형성(INL; integral nonlinearity) 및 차동 비선형성(DNL; differential nonlinearity)의 정밀도에 영향을 미칠 수 있다. 이러한 정밀도는 SAR ADC의 정확도와 에너지 효율 사이의 균형을 이룰 수 있다.

제 3 비교 단계에서, 바톰 플레이트들의 전압은, 스위칭 에너지 소비 없이 제 2 비교 단계에서의 비교 결과에 따라 [0.5, 1, 1]에서 [1, 1, 1] 및 [0.5, 0.5, 0.5] 중 어느 하나로 변환될 수 있다(A, B, C, D).

도 4는 도 3에 도시된 A 상태의 제 3 비교 단계를 예시적을 보여주는 도면이다. 도 4를 참조하면, 제 3 비교 단계는 제 2 비교 단계의 비교 결과 V_ip > V_in + 3/4V_ref여부에 따라 두 가지로 변환 동작을 수행할 수 있다.

도 5는 도 3에 도시된 B 상태의 제 3 비교 단계를 예시적으로 보여주는 도면이다. 도 5를 참조하면, 제 3 비교 단계는 제 2 비교 단계의 비교 결과 V_ip > V_in+ 1/4V_ref여부에 따라 두 가지로 변환 동작을 수행할 수 있다.

도 6은 도 3에 도시된 C 상태의 제 3 비교 단계를 예시적으로 보여주는 도면이다. 도 6을 참조하면, 제 3 비교 단계는 제 2 비교 단계의 비교 결과 V_ip > Vin - 1/4V_ref 여부에 따라 두 가지로 변환 동작을 수행할 수 있다.

도 7은 도 3에 도시된 D 상태의 제 3 비교 단계를 예시적으로 보여주는 도면이다. 도 7을 참조하면, 제 3 비교 단계는 제 2 비교 단계의 비교 결과 V_ip> V_in - 3/4V_ref 여부에 따라 두 가지로 변환 동작을 수행할 수 있다.

도 4 내지 도 7를 참조하면, LSB 비트 사이클에서, 스위칭 에너지는 네거티브 스위칭(negative switching) 및 업-트랜지션(up-transition)을 이용함으로써 추가로 더 절약될 수 있다.

상부 브랜치(upper branch)에서, 스위칭 에너지는 -3/16CV_ref ²로 계산될 수 있다. 이는 기준 전압(V_ref)이 DAC 커패시터 어레이로부터 에너지를 받는다는 것을 의미한다. 한쪽의 전압을 증가시키는 업-트랜지션은 다른 쪽의 전압을 감소시키는 다운-트랜지션(down-transition)와 동일할 것이다. 하부 브랜치(lower-branch)에서, 업 트랜지션은 다운-트랜지션보다 더 좋은 에너지 효율을 가질 수 있다.

따라서, DCS 방식은 일반적인 스위칭 방식 보다 적어도 하나의 에너지 효율적인 단계를 가질 수 있다. 제 4 변환 단계 이후의 나머지 사이클에서 4-비트 이상의 SAR ADC의 경우에는, 단지 하나의 커패시터는 이전 단계의 비교 결과에 따라 기준 전압(V_ref)로부터 공통 전압(V_cm)으로 스위칭 되거나 공통 전압(V_cm)으로부터 접지 전압(GND)로 스위칭 될 수 있다. 그 결과로써 스위칭 활동이 적고, 스위칭 에너지가 더욱 낮아질 수 있다.

한편, 일반적인 SAR ADC에서 비교기의 입력에 대한 공통 모드 전압의 변이는 ADC의 성능을 열화 시키는 입력 의존 동적 오프셋을 야기할 수 있다. 비교기 입력에 대한 공통 모드 전압 변이는 1/2V_ref에서 시작해서, 최대 7/8V_ref까지 스윙하고, 점차적으로 3/4V_ref로 수렴한다. 반면에 본 발명의 실시 예에 따른 SAR ADC의 공통 모드 전압 변이는 종래의 그것들보다 작다. 하지만 입력 공통 모드 전압은 공통 전압(V_cm)을 벗어날 것이다. 이러한 변이의 영향은 적절한 비교기를 사용함으로써 완화될 수 있다.

도 8은 본 발명의 실시 예에 따른 SAR ADC의 스위칭 동작에 따른 변환 사이클을 예시적으로 보여주는 도면이다. 도 1 내지 도 8를 참조하면, SAR ADC의 변환 동작은 다음과 같이 진행될 수 있다. 샘플 사이클에서, 입력 전압(V_ip, V_in)이 DAC 커패시터 어레이에 샘플링 될 수 있다. 제 1 변환 사이클에서, 스위칭 에너지 소비 없이 바톰 플레이트 전압은 샘플링된 전압(V_ip, V_in) 및 MSB 비트 결정을 위한 스위칭 조건에 따라 변환될 수 있다. 그 결과에 따른 비교기의 출력에 의해 MSB 비트가 결정될 수 있다. 제 2 변환 사이클에서, 제 1 변환 사이클에서의 비교 결과에 따른 바톰 플레이트 전압은 MSB 다음 비트 (MSB-1) 비트 결정을 위한 스위칭 조건에 따라 변환될 수 있다. 그 결과에 따른 비교기의 출력에 의해 MSB-1 비트가 결정될 수 있다. 상술된 바와 같이 변환 사이클이 진행되고, 상/하부 DAC 커패시터 어레이의 바톰 플레이트 전압이 일치할 때(예를 들어, 제 10 변환 사이클) 변환 동작은 완료될 것이다.

한편, DAC의 단위 커패시터는 저전력 및 소형 영역을 위해 가능한 한 작게 결정 될 수 있다. 그러나 실제로는 커패시터 불일치와 열 잡음으로 인해 제한된다. 단위 커패시터는 표준 편차가 1 % (ΔC / C = 0.01) 인 독립적으로 동일한 분포, 예를 들어, 가우시안 분포를 갖는다고 가정한다. 기생 커패시턴스, 비교기 오프셋 및 잡음과 같은 기타 오류 소스는 간략화를 위해 무시될 수 있다.

도 9는 본 발명의 실시 예에 따른 SAR ADC의 출력 코드에 대한 INL(integral nonlinearity)의 변이를 예시적으로 보여주는 도면이다. 도 10은 본 발명의 실시 예에 따른 SAR ADC의 출력 코드에 대한 DNL(differential nonlinearity)의 선형성을 예시적으로 보여주는 도면이다. 도 9 및 10의 각각은, 본 발명의 실시 예에 따른 DCS 스위칭 방식을 사용하는 10-비트 SAR ADC의 2,048 몬테카를로 실행의 DNL과 INL을 보여준다. 도 9 및 도 11을 참조하면, 최악의 DNL 및 INL은 1/4V_ref, 1/2V_ref 및 3/4V_ref에서 발생한다는 것을 알 수 있다. 또한 INL 및 DNL의 최대 제곱 평균 제곱근(RMS) 값은 각각 0.148 LSB 및 0.149 LSB이다.

도 11은 출력 코드에 대한 스위칭 에너지를 예시적으로 보여주는 도면이다. 표 1은 10-비트 SAR ADC의 스위칭 에너지를 비교한 표이다.

방법	스위칭 에너지 (CV_ref ²)		에너지 절약 (%)		면적 절약 (%)	리셋 에너지 (CV_ref ²)	전체 에너지 (CV_ref ²)
Conventional	1363.3		기준		기준	0	1363.3
Set and down	255.5		81.26		50	0	255.5
Vcm-based	170.17		87.52		50	0	170.17
Merged	84.7		93.4		75	0	84.7
Tri-level	42.42		96,89		75	0	42.42
VMS	31.88		97.66		75	0	31.88
Sanyal and Sun	21.3	25.1	98.44	98.16	75	95.75	117.05	120.85
Tong and Zhang	1.35	15.88	99.9	98.83	75	127.5	128.55	142.38
Osipov and Paul	8.63	11.12	99.37	98.18	75	111.75	120.38	122.87
Proposed	1.91	9.38	99.86	9931	75	74.58	76.49	83.96

스위칭 에너지를 비교하기 위해 matlab에서 10 비트 DAC의 동작 시뮬레이션을 수행했다. 표 1은 각기 다른 방법에 대한 평균 스위칭 에너지 절약, 면적 절약 및 리셋 에너지의 결과를 요약 한 것이다. 합리적인 비교를 위해 네거티브 에너지를 0으로 간주한다. 제안된 DCS 기법은 기존의 바이너리 서치 알고리즘에 비해 99.31%의 에너지 효율을 향상시키는 9.38CV_ref ²를 소비한다. 네거티브 에너지가 고려된다면, 제안된 DCS 방법은 단지 1.91CV²를 소비한다.

도 11에 도시된 바와 같이, 본 발명에 따른 DCS 기법의 에너지 손실은, 일반적인 구조보다 항상 작다. 이러한 감소는 네거티브 변환 및 업-트랜지션으로 인한 것이다.

변환이 끝난 후, 커패시터 어레이는 다음 샘플링 단계를 위해 초기 상태로 리셋 될 필요가 있다. 이 단계는 또한 "재설정 에너지"라고 불리는 에너지를 소비한다. 제안된 스위칭 방식의 리셋 에너지는 74.58 CV²로 다른 스위칭 방식보다 적다. 이는 V_ref가 다른 스위칭 방식에서 MSB-1 커패시터가 아닌 리셋 상태의 MSB-2 커패시터에만 연결되기 때문이다. 평균 스위칭 에너지와 리셋 에너지를 고려한 전체 전력 소비는 76.49CV²이다. 또한 차동형 커패시터 DAC의 단위 커패시터 개수는 제안된 n 비트 SAR ADC의 경우 2^-1이며, 종래의 바이너리 서치 알고리즘에 비교하여 4배의 영역이 감소될 수 있다.

상술 된 바와 같이 저전력 SAR ADC에 대해 초 고효율 스위칭 방법이 개시된다. 본 발명의 실시 예에 따른 듀얼 커패시터 스위칭은 제로 에너지 소비로 최대 3 MSB 변환 사이클을 달성하고, 또한, 네거티브 스위칭, 업-트랜지션기술 및 저전력 모노토닉 절차를 결합함으로써 에너지 손실을 획기적으로 감소시킬 수 있다. 또한, 본 발명의 실시 예에 따른 듀얼 커패시터 스위칭을 이용하는 SAR ADC는 리셋 에너지로서 74.58 CV²를 소비할 수 있다. 결과적으로, 듀얼 커패시터 스위칭을 이용하는 SAR ADC는 종래의 바이너리 서치 알고리즘에 비해 각각 94.39 %와 75 %의 전체 에너지 및 면적 절감을 달성할 수 있다.

도 12는 본 발명의 실시 예에 따른 SAR ADC의 동작 방법을 예시적으로 보여주는 흐름도이다. 도 1 내지 도 12을 참조하면, SAR ADC의 동작 방법은 다음과 같이 진행될 수 있다.

입력 전압(Vin, Vip)이 샘플링 될 수 있다(S110). 이후, 듀얼 커패시터 스위칭을 이용하여 스위칭 에너지 소비 없이 변환 동작이 수행될 수 있다(S120). 이후, 네거티브 스위칭 혹은 업-트랜지션을 이용하여 적은 에너지를 소비하면서 변환 동작이 수행될 수 있다(S130).

본 발명에 따른 단계들 및/또는 동작들은 기술분야의 통상의 기술자에 의해 이해될 수 있는 것과 같이, 다른 순서로, 또는 병렬적으로, 또는 다른 에포크(epoch) 등을 위해 다른 실시 예들에서 동시에 일어날 수 있다.

실시 예에 따라서는, 단계들 및/또는 동작들의 일부 또는 전부는 하나 이상의 비-일시적 컴퓨터-판독가능 매체에 저장된 명령, 프로그램, 상호작용 데이터 구조(interactive data structure), 클라이언트 및/또는 서버를 구동하는 하나 이상의 프로세서들을 사용하여 적어도 일부가 구현되거나 또는 수행될 수 있다. 하나 이상의 비-일시적 컴퓨터-판독가능 매체는 예시적으로 소프트웨어, 펌웨어, 하드웨어, 및/또는 그것들의 어떠한 조합일 수 있다. 또한, 본 명세서에서 논의된 "모듈"의 기능은 소프트웨어, 펌웨어, 하드웨어, 및/또는 그것들의 어떠한 조합으로 구현될 수 있다.

본 발명의 실시 예들의 하나 이상의 동작들/단계들/모듈들을 구현/수행하기 위한 하나 이상의 비-일시적 컴퓨터-판독가능 매체 및/또는 수단들은 ASICs(application-specific integrated circuits), 표준 집적 회로들, 마이크로 컨트롤러를 포함하는, 적절한 명령들을 수행하는 컨트롤러, 및/또는 임베디드 컨트롤러, FPGAs(field-programmable gate arrays), CPLDs(complex programmable logic devices), 및 그와 같은 것들을 포함할 수 있지만, 여기에 한정되지는 않는다.

한편, 상술 된 본 발명의 내용은 발명을 실시하기 위한 구체적인 실시 예들에 불과하다. 본 발명은 구체적이고 실제로 이용할 수 있는 수단 자체뿐 아니라, 장차 기술로 활용할 수 있는 추상적이고 개념적인 아이디어인 기술적 사상을 포함할 것이다.

SAR: 연속근사 레지스터
ADC: 아날로그 디지털 변환기

Claims

연속근사 레지스터 아날로그 디지털 변환기(SAR ADC; successive approximation register analog digital converter)의 동작 방법에 있어서:
샘플링 사이클에서 입력 전압을 DAC(digital analog converter) 커패시터 어레이의 탑 플레이트에 샘플링하는 단계;
상기 샘플링 사이클 이후, 적어도 하나의 제 1 변환 사이클에서 듀얼 커패시터 스위칭(dual capacitor switching; DCS)을 이용하여 상기 DAC 커패시터 어레이의 바톰 플레이트의 전압을 변환하는 단계; 및
상기 적어도 하나의 제 1 변환 사이클 이후, 적어도 하나의 제 2 변환 사이클에서 네거티브 스위칭(negative switching) 혹은 업-트랜지션(up-transition)을 이용하여 상기 DAC 커패시터 어레이의 바톰 플레이트의 전압을 변환하는 단계를 포함하는 방법.
제 1 항에 있어서,
상기 적어도 하나의 제 1 변환 사이클에서 스위칭 에너지 손실이 없는 것을 특징으로 하는 방법.
제 1 항에 있어서,
상기 듀얼 커패시터 스위칭은 두 개의 커패시터들이 동시에 스위칭 되는 것을 특징으로 하는 방법.
제 3 항에 있어서,
상기 두 개의 커패시터들은 MSB(most significant bit) 커패시터 및 MSB-1 커패시터를 포함하는 방법.
제 1 항에 있어서,
상기 입력 전압을 상기 DAC 커패시터 어레이의 탑 플레이트에 샘플링하는 단계는,
차동 입력 전압들의 각각을 상기 DAC 커패시터 어레이의 상부 탑 플레이트 및 하부 탑 플레이트에 샘플링하는 단계를 포함하는 방법.
제 5 항에 있어서,
상기 적어도 하나의 제 1 변환 사이클에서 상기 DAC 커패시터 어레이의 바톰 플레이트 전압을 변환하는 단계는,
상기 적어도 하나의 제 1 변환 사이클에서 스위칭 에너지의 소비 없이 상기 DAC 커패시터 어레이의 바톰 플레이트의 전압을 변환하는 단계를 포함하는 방법.
제 6 항에 있어서,
상기 적어도 하나의 제 1 변환 사이클에서 상기 바톰 플레이트의 전압을 변환한 후에, 상기 DAC 커패시터 어레이의 상부 탑 플레이트 전압과 상기 DAC 커패시터 어레이의 하부 탑 플레이트 전압을 비교하는 단계를 더 포함하는 방법.
제 5 항에 있어서,
상기 적어도 하나의 제 2 변환 사이클에서 상기 바톰 플레이트의 전압을 변환하는 단계는,
하나의 커패시터에 대하여 이전 변환 사이클의 비교 결과에 따라 기준 전압을 공통 전압으로 스위칭 하거나, 상기 공통 전압을 접지 전압으로 스위칭 하는 단계를 포함하는 방법.
제 8 항에 있어서,
상기 공통 전압은 상기 기준 전압의 1/2인 것을 특징으로 하는 방법.
양입력단과 음입력단을 갖는 비교기;
상기 양입력단에 연결된 상부 탑 플레이트를 갖는 제 1 바이너리 가중된 커패시터 어레이;
상기 음입력단에 연결된 하부 탑 플레이트를 갖는 제 2 바이너리 가중된 커패시터 어레이; 및
상기 비교기의 출력값을 수신하고, 상기 제 1 바이너리 가중된 커패시터 어레이의 상부 바톰 플레이트 및 상기 제 2 바이너리 가중된 커패시터 어레이의 하부 바톰 플레이트의 각각에 기준 전압 혹은 접지 전압을 연결하도록 스위칭 하는 SAR(successive approximation register) 로직을 포함하고,
상기 SAR 로직은 적어도 하나의 변환 사이클에서 듀얼 커패시터 스위칭에 의거하여 상기 제 1 및 제 2 바이너리 가중된 커패시터 어레이를 제어하고,
상기 SAR 로직은 적어도 하나의 변환 사이클에서 네거티브 스위칭 혹은 업-트랜지션에 따라 상기 제 1 및 제 2 바이너리 가중된 커패시터 어레이를 제어하는 연속근사 레지스터 아날로그 디지털 변환기.
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