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KR101926605B1 - 멀티 입력채널을 가지는 샘플 앤 홀드 회로 및 이를 이용한 아날로그 디지털 변환기 - Google Patents

멀티 입력채널을 가지는 샘플 앤 홀드 회로 및 이를 이용한 아날로그 디지털 변환기 Download PDF

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KR101926605B1
KR101926605B1 KR1020120019739A KR20120019739A KR101926605B1 KR 101926605 B1 KR101926605 B1 KR 101926605B1 KR 1020120019739 A KR1020120019739 A KR 1020120019739A KR 20120019739 A KR20120019739 A KR 20120019739A KR 101926605 B1 KR101926605 B1 KR 101926605B1
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이경훈
최병주
신은석
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삼성전자 주식회사
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Abstract

아날로그-디지털 컨버터에 연결되는 샘플앤홀드 회로가 개시된다. 본 발명의 실시예들에 따른 샘플앤홀드 회로는 아날로그 디지털 컨버터로 결과신호를 출력하는 연산 증폭기, 상기 연산증폭기의 입력단자와 출력단자 사이에 연결되어, 궤환패스(feedback path)를 형성하는 궤환 커패시터, 다수의 채널에 각각 연결되어, 각 채널에 입력되는 각 아날로그 신호를 샘플링하는 다수의 샘플링 커패시터부, 상기 다수의 샘플링 커패시터부들의 플레이트 일단각각과 상기 연산증폭기 사이에 연결되어, 상기 샘플링된 신호를 각각 스위칭하여 홀드된 신호를 상기 연산 증폭기로 순차적으로 입력하는 제어부 및 기준전압원과 상기 연산증폭기의 적어도 하나의 입력단자 사이에 연결되어, 연산증폭기가 홀드 동작을 하지 않는 동안 연산 증폭기를 리셋하는 리셋부를 포함한다.

Description

멀티 입력채널을 가지는 샘플 앤 홀드 회로 및 이를 이용한 아날로그 디지털 변환기{MULTI-CHANNEL SAMPLE AND HOLD CIRCUIT AND ANALOG TO DIGITAL CONVERTER THEREOF}
본 발명은 아날로그 디지털 변환기에 관한 것으로, 특히 저전력 소면적을 가지는 멀티 입력채널을 가지는 샘플 앤 홀드 회로 및 이를 이용한 아날로그 디지털 변환기에 관한 것이다.
최근 언제 어디서나 보고 듣고 즐길 수 있는 무선 휴대용 SoC(System-On-Chip) 응용제품시장이 성장하면서, 휴대용 SoC제품에 사용되는 회로들의 면적 및 전력소모는 제품 경쟁력의 주요 요인이 되고 있다.
다수의 채널 입력 신호를 처리해야 하는 터치 스크린 컨트롤러는 다수의 아날로그 입력 신호를 디지털 신호로 변환하여, 디지털 신호처리를 위한 디지털신호프로세싱 블럭(Digital Signal Procession Block)으로 전달하는 아날로그 디지털 변환기(Analog to Digtal Converter; 이하 ADC)를 필요로 한다.
입력 신호를 왜곡없이 샘플링하여 처리하기 위해 ADC 입력단(Analog Digital Converter Front-end)에는 샘플앤홀드 회로(Sample-and-Hold Amplifier; 이하 SHA)를 많이 사용한다. ADC 입력단이 다수의 입력신호를 처리하기 위해서는 입력신호의 개수와 동일한 수의 SHA가 필요하다. SHA는 커패시터(switched capacitor)와 증폭기를 포함하는데, 증폭기는 SHA의 면적과 전력소모에서 가장 큰 비중을 차지한다..
본 발명이 해결하고자 하는 과제는 다수의 입력신호를 동시에 샘플링하여 처리하면서 사용되는 증폭기의 개수를 줄인 샘플앤홀드 회로 및 이를 이용한 아날로그-디지털 변환기 입력단의 전력 소모 및 칩 면적을 최소화하는 것이다.
상술한 기술적 과제를 해결하기 위하여, 본 발명의 일실시예에 따른 멀티 입력채널을 가지는 샘플 앤 홀드 회로는 아날로그 디지털 컨버터로 결과신호를 출력하는 연산 증폭기, 상기 연산증폭기의 입력단자와 출력단자 사이에 연결되어, 궤환패스(feedback path)를 형성하는 궤환 커패시터, 다수의 채널에 각각 연결되어, 각 채널에 입력되는 각 아날로그 신호를 샘플링하는 다수의 샘플링 커패시터부들, 상기 다수의 샘플링 커패시터부들의 플레이트 일단 각각과 상기 연산증폭기 사이에 연결되어, 상기 샘플링된 신호를 각각 스위칭하여 홀드된 신호를 상기 연산 증폭기로 순차적으로 입력하는 제어부; 및 기준전압원과 상기 연산증폭기의 적어도 하나의 입력단자 사이에 연결되어, 상기 연산증폭기가 홀드 동작을 하지 않을 때 상기 연산증폭기를 리셋하는 리셋부를 포함한다.
상기 각 샘플링 커패시터부는 제1 샘플링 제어신호에 응답하여 상기 각 채널에 입력되는 상기 각 아날로그 신호를 인가하는 제1샘플링스위치 및 상기 인가된 아날로그 신호를 챠징(charging)하는 샘플링 커패시터를 포함할 수 있다.
상기 각 샘플링 커패시터부는 제2 샘플링 제어신호에 응답하여 상기 샘플링 커패시터의 상기 플레이트 일단과 상기 기준전압원 사이에 연결되는 제2샘플링 스위치를 더 포함할 수 있다.
상기 각 제어부는 상기 다수의 채널 각각에 순차적으로 인가되는 각 홀드제어신호에 응답하여 상기 홀드된 신호를 상기 연산증폭기로 출력하는 홀드스위치를 포함할 수 있다.
상기 리셋부는 상기 다수의 채널 각각에 입력되는 상기 아날로그 신호를 샘플링하여 상기 연산증폭기가 홀드 동작을 하지 않을 때마다 상기 연산증폭기를 리셋할 수 있다.
일례로 상기 연산증폭기는 제1노드에 연결되는 하나의 입력단자를 가지고, 상기 제어부는 상기 다수의 샘플링 커패시터부들의 플레이트 일단 각각과 상기 제1노드 사이에 연결되는 다수의 홀드스위치를 포함하여, 각 채널별로 순차적으로 인가되는 상기 각 홀드제어신호에 따라 상기 각 홀드스위치를 스위칭하여 상기 각 홀드된 신호들 중 어느 하나를 상기 제1노드로 순차적으로 출력할 수 있다.
다른 일례로 상기 연산증폭기는 다수의 제2노드 각각에 연결되는 다수의 입력단자를 가지고, 상기 제어부는 상기 다수의 샘플링 커패시터부들의 각 출력단자와 상기 각 제2노드 사이에 각각 연결되는 다수의 홀드 스위치를 포함하여, 각 채널별로 순차적으로 인가되는 상기 각 홀드제어신호에 따라 상기 각 홀드스위치를 스위칭하여 상기 각 홀드된 신호를 상기 각 제2노드로 출력할 수 있다.
상기 리셋부는 상기 기준전압원과 상기 각 제2노드 사이에 연결되어, 상기 다수의 채널 각각에 입력되는 상기 아날로그 신호를 샘플링하여 상기 연산증폭기가 홀드동작을 하지 않을 때 상기 연산증폭기의 출력단 및 상기 연산증폭기의 사용하지 않는 입력단을 리셋할 수 있다.
상기 연산증폭기는 완전 차동 증폭기(Fully Differential Amplifier)일 수 있다.
본 발명의 실시예들에 따른 샘플앤홀드 회로는 입력 채널 개수에 상관없이 하나의 증폭기만을 사용함으로써 칩 면적과 전력소모를 최소화할 수 있다. 또한, 시스템 사양변화로 인하여 입력채널이 증가하더라도 입력 샘플링 네트워크만 추가하여 이용하므로 수정 및 변경이 용이하다.
도 1은 본 발명의 일실시예에 따른 샘플앤홀드 회로 및 아날로그 디지털 컨버터의 간략한 회로도이다.
도 2는 도 1의 샘플앤홀드 회로을 구체적으로 나타낸 회로도이다.
도 3은 도 2의 샘플앤홀드 회로의 동작을 나타내는 타이밍도이다.
도 4는 도 3의 샘플앤홀드회로의 샘플링 동작시의 간략한 회로도이다.
도 5는 도 3의 샘플앤홀드회로의 홀드 동작시의 간략한 회로도이다.
도 6은 본 발명의 다른 일실시예에 따른 샘플앤홀드회로의 간략한 회로도이다.
도 7은 도 6의 샘플앤홀드 회로을 구체적으로 나타낸 회로도이다.
도 8은 도 7의 샘플앤홀드 회로의 동작을 나타내는 타이밍도이다.
도 9는 본 발명의 또다른 일실시예에 따른 샘플앤홀드 회로의 간략한 회로도이다.
도 10은 도 9의 샘플앤홀드 회로을 구체적으로 나타낸 회로도이다.
도 11은 도 10에 도시된 다수의 채널 입력 중 어느 하나의 채널을 구체적으로 나타낸 회로도이다.
도 12는 도 10의 샘플앤홀드 회로의 동작을 나타내는 타이밍도이다.
도 13은 터치 스크린 장치의 블록도이다.
도 14는 도 13의 집적회로를 구체적으로 나타내는 블록도이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
도 1은 본 발명의 일실시예에 따른 샘플앤홀드 회로 및 아날로그디지털 컨버터의 간략한 회로도이고, 도 2는 도 1의 샘플앤홀드 회로를 구체적으로 나타낸 회로도이다. 설명의 편의를 위해 채널의 개수를 12개로 도시하였으나, 이에 한정되는 것은 아니며 실시예에 따라 채널의 개수는 다양하다.
도 1을 참조하면, 샘플앤홀드회로(110a)는 다수의 채널(Vin1 내지 Vin12)과 아날로그-디지털 컨버터(140)의 입력단자 사이에 연결되어, 상기 각 채널(Vin k)을 통해 입력되는 아날로그 신호를 샘플링 동작 및 홀드 동작으로 변환 후 아날로그-디지털 컨버터(140)로 입력한다. 샘플앤홀드회로(110a)는 아날로그 신호의 샘플링 동작 및 홀드 동작으로 변환하기 위해, 각 채널 수만큼의 샘플링 커패시터부(A)들과 제어부(132)들을 포함한 입력단들(130a-1 내지 130a-12) 및 하나의 연산증폭기(121a)를 포함한다.
연산증폭기(121a)는 차동 증폭기 또는 완전 차동 증폭기일 수 있다. 즉, 반전입력신호와 비반전입력신호, 2개의 입력신호의 차에 비례한 출력을 얻을 수 있는 증폭기로써, 전원전압이나 온도의 변동으로 인한 잡음을 줄일 수 있다. 완전 차동 증폭기는 출력이 반전출력신호와 비반전출력신호로서, 2개의 입력신호의 차와 2개의 출력신호의 차가 비례한다. 설명의 편의를 위하여 완전 차동 증폭기를 도시하였으나, 이에 한정되는 것은 아니며 실시예에 따라 다양한 연산 증폭기로 구현할 수 있다.
다수의 채널 중 어느 하나의 채널을 구체적으로 살펴보면, 샘플앤홀드회로(110a)는 적어도 하나의 궤환커패시터(122p,122n), 하나의 연산증폭기(121a), 채널과 동일한 개수의 샘플링 커패시터부들, 제어부 및 연산증폭기의 입력단자와 같은 개수의 리셋부(123p,123n,125)를 포함한다.
샘플링 커패시터부(A)는 제1 샘플링 제어신호(QS)에 응답하여 상기 각 채널에 입력되는 상기 각 아날로그 신호(Vin1)를 인가하는 제1샘플링 스위치(131p,131n), 상기 인가된 아날로그 신호를 챠징(charging)하는 샘플링 커패시터(CS1) 및 제2 샘플링 제어신호(QSP)에 응답하여 상기 샘플링 커패시터의 출력단자(135p,135n)와 상기 기준전압원(VCM) 사이에 연결되는 제2샘플링 스위치(134)를 포함한다.
제어부는 다수의 채널 각각에 순차적으로 인가되는 각 홀드제어신호(QH)에 응답하여 상기 홀드된 신호를 상기 연산증폭기(121a)로 순차적으로 입력한다. 제어부들(132p,132n)은 각 채널별로 순차적으로 인가되는 상기 각 홀드제어신호(QH)에 따라 상기 각 홀드스위치(132p,132n)를 스위칭하여 상기 각 홀드된 신호들 중 어느 하나를 제1노드(Np,Nn)로 순차적으로 출력한다.
제어부들(132p,132n)은 적어도 하나의 스위치로 구현될 수 있다. 제어부는 다수의 샘플링 커패시터부들의 출력단자(135p,135n)와 제1노드(Np,Nn) 사이에 연결되는 제1 홀드스위치(132p,132n) 및 상기 다수의 채널의 차동 입력단 사이에 직렬로 연결되어 상기 홀드제어신호에 응답하는 제2 홀드스위치(133)를 포함한다.
리셋부(123p,123n,125)는 기준전압원(VCM)과 연산증폭기(121a)의 입력단자 사이에 연결되어, 연산증폭기(121a)가 홀드 동작을 하지 않을 때 다음 홀드 동작을 위해서 연산증폭기(121a)를 리셋한다.
도 1 및 도 2에 도시된 바와 같이, 연산증폭기(121a)가 하나의 입력단자를 가질 경우, 제어부들은 다수의 샘플링 커패시터부들의 플레이트 일단각각(135p,135n)과 상기 제1노드(Np,Nn) 사이에 연결되는 다수의 홀드스위치(132p,132n)를 포함한다. 샘플앤홀드회로(110a)는 각 채널별로 순차적으로 인가되는 상기 각 홀드제어신호(QH)에 따라 상기 각 홀드스위치를 스위칭하여 상기 각 홀드된 신호들 중 어느 하나를 상기 제1노드로 순차적으로 출력한다.
도 3는 도 2의 샘플앤홀드 회로의 동작을 나타내는 타이밍도이고, 도 4는 도 3의 샘플앤홀드회로의 샘플링 동작시의 간략한 회로도이며, 도 5는 도 3의 샘플앤홀드회로의 홀드 동작시의 간략한 회로도이다.
도 3을 살펴보면, Q1 신호와 Q2 신호는 스위치드 커패시터(switched capacitor) 구조에서 서로 중첩되지 않는 (Non-overlapped) 두 클록으로써 어느 하나의 신호가 샘플링 동작의 클록이면, 다른 하나의 신호는 홀드 동작의 클록이다. Q1 신호와 Q2 신호가 중첩되지 않음으로써 샘플링 동작과 홀드 동작이 동시에 일어나지 않도록 한다. 일례로, 도 3의 샘플앤홀드회로(110a)는 Q1 신호 및 QS 신호가 인에이블(예를 들어 High)되면 샘플링 동작을 하고 Q2신호가 인에이블(예를 들면 High)되면 홀드 동작을 한다.
도 3 및 도 4를 살펴보면, 샘플앤홀드회로(110a')의 샘플링 동작시(①) Q1신호가 인에이블(예를 들어 High)되고 Q2신호가 디스에이블(예를 들면 Low)되면 샘플링 커패시터부(A)와 연산증폭기(121a)는 홀드스위치(132p,132n)에 의해 단락되어 각각 별개로 동작한다.
즉, 샘플링 커패시터부(A)는 제1 샘플링 제어신호(QS) 및 제2 샘플링 제어신호(QSP)가 인가되면 제1샘플링 스위치(131p,131n) 및 제2 샘플링스위치(134p,134n)를 턴온하여, 각 채널을 통해 입력되는 신호를 샘플링 커패시터(CS1)에 저장한다. 이때 제2 샘플링스위치(134p, 134n)는 샘플링 동작시 샘플링 커패시터(CS1)의 상부 플레이트(upper plate)에 기준전압(VCM)을 고정전압으로 인가하여 하부 플레이트(bottom plate)에 전하가 효율적으로 저장되도록 한다. 그리고 샘플링 커패시터부(A)는 제2 샘플링스위치(134p,134n)를 제1 샘플링스위치(131p,131n)보다 먼저 열어,샘플링 커패시터(CS1)에서 샘플링 동작에서 홀드 동작으로 연결될 때 발생할 수 있는 전하 주입(charge injection)을 방지한다.
한편 연산증폭기(121a)측을 살펴보면, 샘플링 동작 동안 Q1신호가 리셋부에 인가되어, 연산증폭기(121a)는 출력신호(VOP,VON)가 궤환 커패시터(122p,122n)를 거쳐 입력단자(IN+,IN-)로 궤환(feedback)되는 궤환패스가 형성된다. 이때 입력단자(IN+,IN-)는 리셋부에 연결되어 기준전압(VCM)에 의해 리셋된다. 즉, 연산증폭기(121a)는 샘플앤홀드회로(110a')가 홀드 동작을 하지 않는 Q1 신호가 인가될 때마다 출력단자를 리셋하고, Q2 신호가 인가될 때 이전 홀드 동작시에 연산증폭기의 출력단에 남아있는 잔여전하를 제거함으로써, 연산증폭기(121a)자체의 입력단자의 기생커패시터와 연산증폭기(121a)의 유한한 오픈 루프 게인(open loop gain)으로 인한 메모리 효과(Memory effect)를 방지한다.
도 3 및 도 5를 살펴보면, 샘플앤홀드회로(110a")의 홀드 동작시(②) Q1신호가 디스에이블(예를 들어 Low)되고 Q2신호가 인에이블(예를 들면 High)되면, 샘플링 커패시터부(A)는 채널의 입력과 단락되고 연산증폭기(121a)는 홀드스위치(132p,132n)가 턴온되어 샘플링 커패시터부(A)와 연결된다.
샘플링 커패시터부(A)는 제1 샘플링 제어신호(QS)에 의해 제1 샘플링 스위치(131p,131n)이 턴오프되어 채널의 입력(VIP1,VIN1)과 단락되고, 제2 샘플링 제어신호(QSP)에 의해 제2 샘플링 스위치(134p,134n)이 턴오프되어 기준전압(VCM)과의 연결이 단락되어 샘플링 커패시터(CS1)에 샘플링된 전하들이 저장된다. 그러나 샘플링 커패시터부(A)는 홀드제어신호(QH)1신호에 의해 제어부의 제1 홀드 스위치들(132p,132n)이 턴온되며, 제1 노드(Np,Nn)에 연결된다. 또한, 샘플링 커패시터부(A)의 샘플링커패시터(CS1)의 하부 플레이트(bottom plate)는 전하재분배 동작을 위해서 제2 홀드 스위치(133)에 의해서 연결된다. 연산증폭기(121a)는 홀드 동작 동안 Q1 신호가 리셋부(125)에 인가되지 않음으로써 출력단(VOP, VON)이 서로 단락되고 샘플링 커패시터(CS1)에 저장되어 있던 전하량은 샘플링 커패시터(CS1)와 궤환 커패시터(CF)의 비율에 비례하여 출력신호로 출력된다. 즉, 샘플앤홀드회로(110a")의 제1채널의 출력은 다음 수학식과 같이 표현된다.
Figure 112012015817256-pat00001
이때 출력신호는 VO=VOP-VON, 입력신호 VI1=VIP1-VIN1이다.
그 결과, QS 신호가 인가될 때 각 채널에 동시에 샘플링 된 입력신호는 Q2 신호에서는 제1 채널의 입력신호(VIP1 ,VIN1)부터 제12 채널의 입력신호(VIP12 ,VIN12)까지 순차적으로 제1 홀드스위치들(132p,132n)의 뒷단으로 전송하는 홀드 동작을 수행한다. 이 경우 하나의 연산증폭기를 다수의 채널이 공유하면서 상기 연산증폭기의 오픈 루프에서 생길 수 있는 오류는 Q1 신호가 인가될 때마다 리셋시킴으로써, 입력단의 잔여 전하들은 제거한다. 따라서, 채널 수가 증가하더라도 많은 전력을 소모하는 연산 증폭기의 개수를 줄일 수 있으므로 샘플앤홀드회로(110a)의 전력소모 및 칩 면적을 줄일 수 있다.
도 6은 본 발명의 다른 일실시예에 따른 샘플앤홀드회로 및 아날로그디지털 컨버터의 간략한 회로도이고, 도 7는 도 6의 샘플앤홀드 회로을 구체적으로 나타낸 회로도이며, 도 8은 도 7의 샘플앤홀드 회로의 동작을 나타내는 타이밍도이다.
설명의 편의를 위해 채널의 개수를 12개로 도시하였으나, 이에 한정되는 것은 아니며 실시예에 따라 채널의 개수는 다양하다. 또한, 설명의 편의를 위해 도 1 내지 도 3과의 차이점을 위주로 설명한다.
도 6 및 도 7을 참조하면, 샘플앤홀드회로(110b)는 아날로그 신호를 샘플링 동작 및 홀드 동작하기 위해, 각 채널 수만큼의 입력단들(150a-1 내지 150a-12) 및 하나의 연산증폭기(121b)를 포함한다.
다수의 채널 중 제1 채널을 구체적으로 살펴보면, 샘플앤홀드회로(110b)는 적어도 하나의 궤환커패시터(122p',122n',하나의 연산증폭기(121b), 채널과 동일한 개수의 샘플링 커패시터부(B)들, 제어부 및 연산증폭기의 입력단자와 같은 개수의 리셋부(123p,123n,125)를 포함한다. 다만 도 6 및 도 7의 연산증폭기(121b)는 도 1 및 도 2의 연산증폭기(121a)와 달리, 채널 개수만큼의 입력단자를 포함한다.
샘플링 커패시터부(B)는 도 1 및 도 2의 샘플링 커패시터부(A)의 구조와 동일하다. 그러나 제어부는 도 1 및 도 2에 상응하는 제1홀드스위치(156p,156n), 제2홀드스위치(153) 외에 제3홀드스위치(152p,152n)를 더포함한다.
홀드제어신호(QH)1 신호가 인가되었을 때, 도 1 및 도 2의 제어부와 같이 제1홀드스위치(156p,156n)은 다수의 샘플링 커패시터부(B)들의 출력단자(Nap,Nan)와 제1노드(Ncp,Ncn) 사이에 연결되고, 제2홀드 스위치(153)는 전하재분배 동작을 위해서 샘플링커패시터(CS1)의 하부 플레이트(bottom plate) 쪽으로 연결된다. 그러나 연산증폭기(121b)가 채널 개수만큼의 입력단자를 가지므로, 제3홀드스위치는 채널입력단 즉, 제2노드(Nap,Nan)와 궤환 커패시터(CF,122p', 122n')의 일단에 직렬로 연결되어 하나의 채널입력단과 하나의 연산증폭기(121b)의 입력단이 궤환 커패시터와 연결되도록 하여 홀드 동작을 하도록 한다.리셋부(123p-k,123n-k,125)는 기준전압원(VCM)과 연산증폭기(121b)의 입력단자 사이에 연결된 상기 입력단자 개수 만큼의 리셋스위치들(123p-1~12, 123n-1~12)을 포함하여, 연산증폭기(121b)가 홀드 동작을 하지 않는 Q1 신호가 인가될 때마다 연산증폭기(121b)의 출력단을 리셋하고 연산증폭기(121b)의 사용하지 않는 입력단을 리셋한다.
도 8을 참조하면, 샘플앤홀드회로(110b)는 QS 신호에서는 제1 채널부터 제12 채널 전체에서 각각 샘플링 동작을 수행한다. 그리고, Q2 신호에서는 제1 채널의 입력신호(VIP1,VIN1)부터 제12 채널의 입력신호(VIP12,VIN12)까지 순차적으로 제1 홀드스위치들(132p,132n)의 뒷단으로 전송하는 홀드 동작을 수행한다. 이때 다수의 입력단을 가지는 하나의 연산증폭기(121b)를 다수의 채널이 공유하기 위해 별도로 인가되는 그룹리셋제어신호(QSPH)를 사용한다. 즉, 각 채널이 연산증폭기(121b)의 입력단자에 각각 연결되므로, 각 채널의 홀드 동작 중에는 연산증폭기(121b)가 다수의 채널입력 중 어느 하나만 출력할 수 있도록 하나의 그룹리셋제어신호(QSPH)만 홀드 동작에 상응하여 디스에이블되고 다른 그룹리셋제어신호(QSPH)들은 인에이블되어 연산증폭기(121b)의 사용하지 않는 입력단들을 리셋한다.
따라서, 채널 수가 증가하더라도 많은 전력을 소모하는 연산 증폭기의 개수를 줄일 수 있으므로 샘플앤홀드회로(110b)의 전력소모 및 칩 면적을 줄일 수 있다.
도 9는 본 발명의 또다른 일실시예에 따른 샘플앤홀드 회로 및 아날로그 디지털 컨버터의 간략한 회로도이고, 도 10은 도 9의 샘플앤홀드 회로을 구체적으로 나타낸 회로도이며, 도 11는 도 10에 도시된 다수의 채널 입력 중 어느 하나의 채널을 구체적으로 나타낸 회로도이다. 또한 도 12은 도 10의 샘플앤홀드 회로의 동작을 나타내는 타이밍도이다.
설명의 편의를 위해 채널의 개수를 12개로 도시하였으나, 이에 한정되는 것은 아니며 실시예에 따라 채널의 개수는 다양하다. 또한, 설명의 편의를 위해 도 1 내지 도 3과의 차이점을 위주로 설명한다.
도 9 및 도 10을 참조하면, 샘플앤홀드회로(110c)는 아날로그 신호를 샘플링 동작 및 홀드 동작하기 위해, 각 채널 수만큼의 입력단들(170-1 내지 170-12) 및 하나의 연산증폭기(121c)를 포함한다.
다수의 채널 중 제1 채널을 구체적으로 살펴보면, 샘플앤홀드회로(110c)는 적어도 하나의 궤환커패시터(122p",122n"), 하나의 연산증폭기(121c), 채널과 동일한 개수의 샘플링 커패시터부(C)들, 제어부 및 연산증폭기의 입력단자와 같은 개수의 리셋부(127p-1~4,127n-1~4,125)를 포함한다. 다만 도 9 및 도 10의 연산증폭기(121c)는 도 1 및 도 2의 연산증폭기(121a)와 달리, 그룹 개수만큼의 입력단자를 포함한다. 채널의 개수가 많아질 경우, 도 6의 연산증폭기(121b) 구조를 활용하면서 적어도 둘 이상의 채널들을 그룹화 하여 연산증폭기(121c)의 입력단자 개수를 줄인 것이다. 설명의 편의를 위해 3개의 채널을 하나의 그룹으로 하였으나, 그룹화하는 채널의 개수는 변경 및 확장이 가능하다.
도 11을 참조하면, 샘플링 커패시터부(C)는 도 1 및 도 2의 샘플링 커패시터부(A)의 구조와 동일하다. 그러나 제어부는 도 1 및 도 2에 상응하는 제1홀드스위치(176p,176n), 제2홀드스위치(173) 외에 제3홀드스위치(172p,172n)를 더포함한다.
홀드제어신호(QH)1 신호가 인가되었을 때, 도 1 및 도 2의 제어부와 같이 제1홀드스위치(176p,176n)은 다수의 샘플링 커패시터부(C)들의 출력단자(Nkp,Nkn)와 제1노드(Nmp,Nmn) 사이에 연결되고, 제2홀드 스위치(173)는 전하재분배 동작을 위해서 샘플링커패시터(CS1)의 하부 플레이트(bottom plate)를 연결된다.그러나 연산증폭기(121c)가 채널을 묶은 그룹 개수만큼의 입력단자를 가지므로, 제3홀드스위치(172p,172n)는 채널입력단 즉, 제2노드(175p,175n)와 궤환 커패시터(CF,122p", 122n")의 일단에 직렬로 연결되어 하나의 그룹 입력단과 하나의 연산증폭기(121c)의 입력단이 궤환 커패시터와 연결되도록 하여 홀드 동작을 하도록 한다.리셋부(127p-k,127n-k,125)는 기준전압원(VCM)과 연산증폭기(121c)의 입력단자 사이에 연결된 상기 입력단자 개수 만큼의 리셋스위치들(127p-1~12, 127n-1~12)을 포함하여, 연산증폭기(121c)가 홀드 동작을 하지 않는 Q1 신호 때마다 연산증폭기(121c)의 출력단을 리셋하고 연산증폭기(121c)의 사용하지 않는 입력단을 리셋한다.
도 12를 참조하면, 샘플앤홀드회로(110c)는 QS 신호에서는 제1 채널부터 제12 채널 전체에서 각각 샘플링 동작을 수행한다. 그리고, Q2 신호에서는 제1 채널의 입력신호(VIP1,VIN1)부터 제12 채널의 입력신호(VIP12,VIN12)까지 순차적으로 제1 홀드스위치들(176p,176n)의 뒷단으로 전송하는 홀드 동작을 수행한다. 다수의 입력단을 가지는 하나의 연산증폭기(121c)를 다수의 채널 그룹이 공유하기 위해 별도로 인가되는 그룹리셋제어신호(QSPH)를 사용한다. 즉, 각 그룹이 연산증폭기(121c)의 입력단자에 각각 연결되므로, 각 채널의 홀드 동작 중에는 연산증폭기(121c)가 다수의 채널 그룹 입력 중 선택된 채널이 포함된 그룹 하나만 출력할 수 있도록 하나의 그룹리셋제어신호(QSPH)만 홀드 동작에 상응하여 디스에이블하고 다른 그룹리셋제어신호(QSPH)들은 인에이블하여 연산증폭기(121b)의 사용하지 않는 입력단들을 리셋한다.따라서, 채널 수가 증가하더라도 많은 전력을 소모하는 연산 증폭기의 개수를 줄일 수 있으므로 샘플앤홀드회로(110c)의 전력소모 및 칩 면적을 줄일 수 있다.
도 13은 터치 스크린 장치의 블록도이고, 도 14는 도 13의 집적회로를 구체적으로 나타내는 블록도이다.
도 13을 참조하면, 터치 스크린 장치는 터치 패널(10), 집적 회로(1), 및 호스트 컨트롤러(2)를 포함한다.
터치 패널(10)은 복수의 센서 유닛들을 포함한 센서 어레이이다. 호스트 컨트롤러(2)는 집적 회로(1)와 통신할 수 있다.
도 13과 도 14를 참조하면, 집적 회로(1)는 터치 컨트롤러(20)와 디스플레이 드라이버(30)를 포함한다.
터치 컨트롤러(20)는 아날로그 프론트 엔드(analog front end; AFE, 100), 메모리(22), 마이크로 컨트롤 유닛(micro control unit; MCU, 23) 및 제어 로직 블록(24)을 포함한다.
AFE(100)는 터치 패널(10)에 포함된 복수의 센서 유닛들로부터 출력되는 복수의 센싱 펄스 신호들을 수신한다. 이때 AFE(100)는 샘플앤홀드 회로 및 아날로그-디지털 컨버터를 포함하여, 상기 복수의 펄스 신호들을 샘플링 동작, 홀드 동작을 거쳐 아날로그-디지털 컨버팅하여 복수의 디지털 신호로 출력된다.
메모리(22)는 AFE(100)로부터 출력되는 디지털 신호 또는 MCU(23)에 의해 처리된 디지털 신호를 저장한다.
MCU(23)는 AFE(100)로부터 출력되는 디지털 신호를 처리하거나 제어 로직 블록(24)을 제어한다.
MCU(23)와 제어 로직 블록(24)은 호스트 컨트롤러(2)와 통신할 수 있다.
제어 로직 블록(24)은 터치 동작을 제어하기 위한 제어 신호들을 생성할 수 있다.
디스플레이 드라이버(30)는 소스 드라이버(31), 게이트 드라이버(32), 메모리(33), 타이밍 컨트롤 로직 블록(35) 및 파워 생성기(34)를 포함한다.
소스 드라이버(31)는 타이밍 컨트롤 로직 블록(35)에서 출력되는 제어 신호에 응답하여 디스플레이 패널을 구동하기 위한 그레이-스케일(gray-scale) 데이터를 생성한다.
게이트 드라이버(32)는 타이밍 컨트롤 로직 블록(34)에서 출력되는 제어 신호에 응답하여 디스플레이 패널의 게이트 라인들을 순차적으로 스캐닝한다.
메모리(33)는 디스플레이 데이터를 저장한다.
타이밍 컨트롤 로직 블록(35)은 소스 드라이버(31), 게이트 드라이버(32) 및 파워 생성기(34)를 제어하기 위한 제어 신호들을 생성한다.
타이밍 컨트롤 로직 블록(35)은 호스트 컨트롤러(2)와 통신할 수 있다.
파워 생성기(34)는 타이밍 컨트롤 로직 블록(35)에서 출력되는 제어 신호에 응답하여 파워를 생성한다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100a,100b,100c : 아날로그디지털컨버터 입력단
110a,110b,110c : 샘플앤홀드회로
A,B,C : 샘플링 커패시터부
CS : 샘플링커패시터 CF : 궤환커패시터
131p,131n,151p,151n,171p,171n : 샘플링스위치
132p,132n,156p,156n,176p,176n : 제1 홀드스위치
133,153,173 : 제2 홀드스위치
152p,152n,172p,172n : 제3 홀드스위치
123p,123n,125,127p,127n : 리셋스위치
121a,121b,121c : 연산증폭기
130a-1 ~ 130a-12, 150-1~150-12, 170-1~170-12 : 입력단
140 : 아날로그-디지털컨버터

Claims (10)

  1. 아날로그 디지털 컨버터로 결과신호(Vout)를 출력하는 연산 증폭기;
    상기 연산증폭기의 입력단자와 출력단자 사이에 연결되어, 궤환패스(feedback path)를 형성하는 궤환 커패시터;
    다수의 채널에 각각 연결되어, 각 채널에 입력되는 각 아날로그 신호를 샘플링하는 다수의 샘플링 커패시터부;
    상기 다수의 샘플링 커패시터부들의 플레이트 일단 각각과 상기 연산증폭기 사이에 연결되어, 상기 샘플링된 신호를 각각 스위칭하여 상기 각 채널에 대한 상기 샘플링 커패시터부들 각각의 샘플링 커패시터에 홀드된 상기 아날로그 신호를 상기 연산 증폭기로 순차적으로 입력하는 다수의 제어부; 및
    기준전압원과 상기 연산증폭기의 적어도 하나의 입력단자 사이에 연결되어, 상기 연산증폭기가 홀드 동작을 하지 않을 때 상기 연산증폭기를 리셋하는 리셋부를 포함하고,
    상기 각 샘플링 커패시터부는
    제1 샘플링 제어신호에 응답하여 상기 각 채널에 입력되는 상기 각 아날로그 신호를 인가하는 제1 샘플링 스위치; 및
    제2 샘플링 제어신호에 응답하여 상기 샘플링 커패시터의 상기 플레이트 일단과 상기 기준전압원 사이에 연결되는 제2 샘플링 스위치를 더 포함하며,
    상기 각 샘플링 커패시터부는
    상기 제2 샘플링 스위치를 상기 제1 샘플링 스위치보다 먼저 턴오프하는 샘플앤홀드 회로.
  2. 제1항에 있어서,
    상기 샘플링 커패시터는 상기 인가된 아날로그 신호를 챠징(charging)하는 샘플앤홀드 회로.
  3. 삭제
  4. 제1항에 있어서, 상기 각 제어부는
    상기 다수의 채널 각각에 순차적으로 인가되는 각 홀드제어신호에 응답하여 상기 홀드된 신호를 상기 연산증폭기로 출력하는 홀드스위치를 포함하는 샘플앤홀드 회로.
  5. 제1항에 있어서, 상기 리셋부는
    상기 다수의 채널 각각에 입력되는 상기 아날로그 신호를 샘플링하여 상기 연산증폭기가 홀드 동작을 하지 않을 때마다 상기 연산증폭기를 리셋하는 샘플앤홀드 회로.
  6. 제4항에 있어서,
    상기 연산증폭기는 제1노드에 연결되는 하나의 입력단자를 가지고,
    상기 각 제어부는
    상기 다수의 샘플링 커패시터부들의 플레이트 일단 각각과 상기 제1노드 사이에 연결되는 다수의 홀드스위치를 포함하여,
    각 채널별로 순차적으로 인가되는 상기 각 홀드제어신호에 따라 상기 각 홀드스위치를 스위칭하여 상기 각 홀드된 신호들 중 어느 하나를 상기 제1노드로 순차적으로 출력하는 샘플앤홀드 회로.
  7. 제4항에 있어서,
    상기 연산증폭기는 다수의 제2노드 각각에 연결되는 다수의 입력단자를 가지고,
    상기 각 제어부는
    상기 다수의 샘플링 커패시터부들의 각 출력단자와 상기 각 제2노드 사이에 각각 연결되는 다수의 홀드 스위치를 포함하여,
    각 채널별로 순차적으로 인가되는 상기 각 홀드제어신호에 따라 상기 각 홀드스위치를 스위칭하여 상기 각 홀드된 신호를 상기 각 제2노드로 출력하는 샘플앤홀드 회로.
  8. 제7항에 있어서, 상기 리셋부는
    상기 기준전압원과 상기 각 제2노드 사이에 연결되어, 상기 다수의 채널 각각에 입력되는 상기 아날로그 신호를 샘플링하여 상기 연산증폭기가 홀드동작을 하지 않을 때 상기 연산증폭기의 출력단 및 상기 연산증폭기의 사용하지 않는 입력단을 리셋하는 샘플앤홀드 회로.
  9. 제1항에 있어서, 상기 연산증폭기는
    완전 차동 증폭기(Fully Differential Amplifier)인 샘플앤홀드 회로.
  10. 터치 패널에 연결된 제1항의 샘플앤홀드 회로; 및
    상기 샘플앤홀드 회로에서 출력되는 상기 결과신호를 변환하여 디지털 신호로 출력하는 아날로그-디지털 컨버터를 포함하는 터치 스크린 컨트롤러.
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